JPH09129729A

JPH09129729A - 接続孔の形成方法

Info

Publication number: JPH09129729A
Application number: JP7285697A
Authority: JP
Inventors: Tetsuji Nagayama; 哲治長山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-11-02
Filing date: 1995-11-02
Publication date: 1997-05-16

Abstract

(57)【要約】【課題】ＳｉＯｘ膜／ｎ⁺ 型ポリシリコン膜／ＳｉＯ
ｘ膜の積層膜にコンタクト・ホール（ＣＨ）を開口する
自己整合コンタクト・プロセスにおいて、ｎ⁺ 型ポリシ
リコン膜とＣＨに埋め込まれるプラグとの間の絶縁耐圧
を向上させる。【解決手段】Ｃ₂ Ｆ₆ ／Ｏ₂ ／Ｓ₂ Ｃｌ₂ 混合ガスの
プラズマ中に生成するイオウ系堆積物を側壁保護膜８と
して利用しながら第２層間絶縁膜４の異方性ドライエッ
チングを行った後、ウェハ加熱により側壁保護膜８を除
去し、レジスト・パターン５の初期の開口寸法を回復さ
せる。続いて、ｎ⁺ 型ポリシリコン膜３と第１層間絶縁
膜２を順次ドライエッチングすると、平坦な側壁面を有
するＣＨ７が得られる。このＣＨ７の側壁面に絶縁性の
サイドウォール９ＳＷを形成すると、ｎ⁺ 型ポリシリコ
ン膜３の加工断面を十分に被覆し、絶縁することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体デバイス製造
等の微細加工分野に適用される接続孔の形成方法に関
し、特に絶縁膜／導電膜／絶縁膜の積層構造を持つ多層
膜を貫通して接続孔を形成する自己整合コンタクト・プ
ロセスにおいて、接続孔の側壁面に露出する導電膜と、
該接続孔に埋め込まれるメタル・プラグとの間の絶縁耐
圧を確保する方法に関する。

【０００２】

【従来の技術】０．３μｍ以降のデザイン・ルールが適
用される微細な半導体デバイスの製造プロセスでは、接
続孔の設計余裕を下層配線との位置合わせのバラつきを
考慮して決定すると、接続孔の設計寸法（＝ホール径＋
設計余裕）が大きくなり過ぎる問題が生じている。この
位置合わせのバラつきは、フォトリソグラフィで用いら
れる縮小投影露光装置のアライメント性能の不足に起因
するものである。しかし、このバラつきは、半導体プロ
セスに含まれる様々なスケーリング・ファクターの中で
も特にスケール・ダウンが困難な項目であり、解像度以
上に露光技術の限界を決定する要因であるとすら言われ
ている。接続孔の設計寸法が大きくなると、下層配線の
線幅を縮小することができず、半導体デバイスの微細化
や高密度化の大きな障害となる。一方、設計寸法の増大
をホール径の縮小で抑えようとすると、現状の露光装置
では焦点深度が不足し、レジスト膜にホール・パターン
を形成することができない問題が起こる。

【０００３】かかる背景から、位置合わせのための設計
余裕をフォトマスク上で不要にできる自己整合コンタク
ト・プロセスが関心を集めている。このプロセスには色
々な種類があるが、露光工程が増えないことから最もよ
く検討されているのは、窒化膜（ＳｉＮ）をエッチング
停止層として用いるプロセスである。これは、２本の配
線パターンの間に接続孔を開口しようとする場合に、該
配線パターンとその両側のサイドウォールをまとめてコ
ンフォーマルなＳｉＮ膜で被覆し、この上に積層された
ＳｉＯｘ層間絶縁膜を上記配線間スペースよりも広い範
囲でエッチングするものである。ＳｉＮ膜がその下の配
線パターンやサイドウォールをエッチングから保護する
ため、配線間スペースが両側のサイドウォールでさらに
狭められた微小な領域を底面とする接続孔が自己整合的
に形成される。このようなプロセスは、当然ながらチッ
プやメモリセルの占有面積の縮小にも貢献する。

【０００４】

【発明が解決しようとする課題】ところで、自己整合コ
ンタクト・プロセスは、デザイン・ルール増大の抑制や
露光工程のコスト低減等を目的として、上記以外の他の
構造部にも積極的に採用されようとしている。この例の
ひとつとして、ＡＳＩＣ用ＤＲＡＭのプレート電極の間
でビット線を基板にコンタクトさせるプロセスを、図９
ないし図１４を参照しながら説明する。

【０００５】図９は、予め下層配線としての不純物拡散
領域（図示せず。）が形成されたシリコン基板（Ｓｉ）
２１の上に、酸化シリコンよりなる第１層間絶縁膜（Ｓ
ｉＯｘ）２２，ｎ⁺ 型ポリシリコン膜（ｐｏｌｙＳｉ）
２３，酸化シリコンよりなる第２層間絶縁膜（ＳｉＯ
ｘ）２４がこの順に積層された多層膜が形成され、さら
にこの多層膜上でレジスト・パターン（ＰＲ）２５が形
成された、エッチング前のウェハの状態を示している。
上記ｎ⁺ 型ポリシリコン膜２３は、ＤＲＡＭのプレート
電極を構成するものである。また、上記レジスト・パタ
ーン２５には、ホール・パターンにならった開口２６が
形成されている。

【０００６】次に、図１０に示されるように、通常のフ
ルオロカーボン系ガスを用いて上記第１層間絶縁膜２２
をドライエッチングする。このときのエッチングは、形
成されゆく第１開口２７の側壁面にカーボン系ポリマー
を主体とする側壁保護膜２８が堆積しながら進行するた
め、第１開口２７は異方性形状を有するものとなる。こ
のカーボン系ポリマーは、フルオロカーボン系ガスの
他、レジスト・パターンのスパッタ生成物にも由来して
いる。

【０００７】続いて、エッチング・ガスをハロゲン系ガ
スに切り替えてｎ⁺ 型ポリシリコン膜２３をドライエッ
チングし、さらにフルオロカーボン系ガスに戻して第１
層間絶縁膜２２をドライエッチングする。このときのエ
ッチングも異方的に進行するが、先の第２層間絶縁膜２
４のエッチング時に堆積した側壁保護膜２８の厚み分だ
けレジスト・パターン２５の開口２６が狭まる。このた
め、図１１に示されるように、このエッチングにより形
成される第２開口２９は第１開口２７よりも開口径が狭
くなる。この結果、レジスト・パターン２５と側壁保護
膜２８をアッシングおよびＲＣＡ洗浄により除去した後
に得られるコンタクト・ホールＣＨは、第１層間絶縁膜
２４とｎ⁺ 型ポリシリコン膜２３との間に段差を生じた
ものとなる。

【０００８】上記コンタクト・ホールＣＨの側壁面には
ｎ⁺ 型ポリシリコン膜２３の加工断面が露出しているの
で、該コンタクト・ホールを上層配線膜のプラグで埋め
込む際には、予めこの加工断面を絶縁膜で被覆しておか
なければならない。そこで、図１２に示されるように、
基体の全面に絶縁膜３０としてＳｉＯｘ膜を成膜し、続
いてこの絶縁膜３０を異方的にエッチバックすることに
より、図１３に示されるように、コンタクト・ホールＣ
Ｈの側壁面にサイドウォール３０ＳＷを形成する。しか
し、コンタクト・ホールＣＨの側壁面に段差が存在して
いるために、この段差の肩の部分は十分な厚さのサイド
ウォール３０で被覆されることがなく、オーバーエッチ
ングの量によっては露出することもある。

【０００９】このような状態で、図１４に示されるよう
なアルミニウム系多層膜からなる上層配線膜（Ａｌ）３
１を用いてコンタクト・ホールＣＨを埋め込んだとして
も、プラグ部分とｎ⁺ 型ポリシリコン膜２３との間の絶
縁耐圧を十分高く確保することができず、最悪の場合は
両者が短絡してしまう。

【００１０】上述の問題は、そもそも積層膜のドライエ
ッチング中にカーボン系ポリマーが発生し、これが堆積
して側壁保護膜２８を形成することに端を発している
が、現状の絶縁膜加工ではこのような堆積物の発生を完
全に抑えることは困難である。また、カーボン系ポリマ
ーの発生にはレジスト・パターン２５も一部寄与してい
るが、同一マスクを介したエッチングが要求される上述
のようなケースでは、途中でレジスト・パターン２５を
アッシングすることもできない。

【００１１】そこで本発明は、この問題を解決し、絶縁
膜／導電膜／絶縁膜の積層構造を持つ多層膜を貫通して
接続孔を形成する自己整合コンタクト・プロセスにおい
て、接続孔の側壁面に露出する導電膜と、該接続孔に埋
め込まれるプラグとの間の絶縁耐圧を確保することが可
能な接続孔の形成方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、第２層間絶縁
膜のドライエッチングの段階で発生する側壁保護膜をエ
ッチング終了時に一旦除去し、引き続き導電膜と第１層
間絶縁膜のドライエッチングを行うことで、上述の目的
を達成しようとするものである。このために、第２層間
絶縁膜のエッチングでは、放電解離条件下でプラズマ中
に遊離のイオウを発生できるエッチング・ガスを使用
し、イオウ系堆積物からなる側壁保護膜を生成させる。
イオウ系堆積物は昇華性もしくは熱分解性を有するた
め、たとえエッチング・マスクとしてレジスト・マスク
を使用した場合であっても、その耐熱温度を超えない温
度範囲で基板を加熱することにより容易に除去すること
ができる。しかも、基板上に何らパーティクル汚染を残
す虞れがない。

【００１３】このように側壁保護膜が接続孔の形成途中
で除去されることで、その後の導電膜と第１層間絶縁膜
のエッチングがエッチング・マスクの初期の開口寸法に
したがって行われることになるため、本発明では接続孔
の途中に階段状の段差が発生しない。したがって、接続
孔の側壁面、特に導電膜の加工断面を絶縁膜からなるサ
イドウォールで十分に被覆することが可能となり、該導
電膜と後工程でこの接続孔に埋め込まれるプラグとの間
の絶縁耐圧を確保することができる。

【００１４】

【発明の実施の形態】本発明で第２層間絶縁膜のエッチ
ングに用いるエッチング・ガスは、具体的にはＳ₂ Ｆ
₂ ，ＳＦ₂ ，ＳＦ₄ ，Ｓ₂ Ｆ₁₀，Ｓ₃ Ｃｌ₂ ，Ｓ₂ Ｃｌ
₂ ，ＳＣｌ₂ ，Ｓ₃ Ｂｒ₂ ，Ｓ₂ Ｂｒ₂ ，ＳＢｒ₂ ，Ｈ
₂ Ｓから選ばれる少なくとも１種類のイオウ系化合物を
含むものである。

【００１５】これらのイオウ系化合物のうち、最後のＨ
₂ Ｓ（硫化水素）以外はハロゲン化イオウと総称される
ものであり、第２層間絶縁膜の典型的な構成材料である
ＳｉＯｘ膜やＳｉＮ膜のエッチャントであるハロゲン・
ラジカル（Ｆ^* ，Ｃｌ^* ，Ｂｒ^* ）や、ラジカル反応を
アシストするイオン（ＳＦｘ⁺ ，ＳＣｌｘ⁺ ，ＳＢｒｘ
⁺ ，Ｓｘ⁺ ，Ｃｌｘ⁺ ，Ｂｒｘ⁺ 等）を発生させる。ま
た、これらと共に遊離のイオウ（Ｓ）を発生させる。な
お、ハロゲン化イオウとしては従来よりＳＦ₆（六フッ
化イオウ）が良く知られ、ドライエッチングにも多用さ
れているが、この化合物は放電解離条件下における遊離
のイオウの放出効率に劣ることを本願出願人が以前に確
認しており、本発明では使用しない。また、上記ハロゲ
ン化イオウの中で常温で液体の化合物については、バブ
リングや超音波噴霧等の方法でエッチング・チャンバ内
へ導入することができる。上に列挙したイオウ系化合物
は、絶縁膜のエッチングに通常用いられるフルオロカー
ボン系ガスと併用しても良い。特に、イオウ系化合物が
Ｈ₂ Ｓである場合には、これ自身がエッチャントの供給
源ではないため、フルオロカーボン系化合物との併用が
必要である。

【００１６】ここで、昇華性物質であるイオウは、真空
度等のドライエッチング条件にもよるが、基板温度がお
およそ９０℃未満の領域に維持されていればその表面に
堆積し、それ以上の温度域で昇華することを、以前に本
願出願人が実験的に確認している。ただし、このイオウ
を効率良く堆積させて側壁保護に利用し、かつプロセス
の低温化による異方性の向上を図る観点からは、基板の
温度を室温以下に制御しながらエッチングを行うことが
特に好適である。

【００１７】上記イオウは、エッチング終了後に基板を
おおよそ９０℃以上に加熱すれば昇華してしまうので、
基板上に何らパーティクル汚染を残す虞れがない。この
ときの加熱温度は、９０℃を大幅に上回る必要はない。
通常のプロセス、特にエッチング・マスクとして有機材
料（レジスト材料）膜のパターンを用いるプロセスで
は、このパターンの耐熱性で加熱温度の上限が自ずと決
まる。

【００１８】この他、ガス系に通常加えられる添加ガス
についても、その使用は任意である。たとえば、希釈効
果、スパッタリング効果、冷却効果を得るためにＨｅ，
Ａｒ等の希ガスを添加することができる。また、Ｎ₂ ,
Ｎ₂ Ｏ等の窒素系ガスを添加した場合には、窒素（Ｎ）
とイオウとの反応により生成する窒化イオウ系化合物を
側壁保護膜の構成成分として利用することができる。ポ
リチアジル（ＳＮ）ｘは、かかる窒化イオウ系化合物の
代表例であり、やはり基板を加熱するだけで容易に分解
除去することができる。

【００１９】なお、本発明では、導電膜と第１層間絶縁
膜のドライエッチングに用いるガス系については特に限
定しない。すなわち、導電膜が不純物含有ポリシリコン
膜であればＣｌ₂ ／Ｏ₂ 混合ガス、第１層間絶縁膜がＳ
ｉＯｘ膜であればＣＨＦ₃ ／ＣＨ₂ Ｆ₂ 混合ガスといっ
た様に、従来公知のガス系を使用することができる。し
かし、これら導電膜と第１層間絶縁膜のドライエッチン
グに上述のイオウ系化合物を含むエッチング・ガスを用
いても、もちろん構わない。

【００２０】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２１】実施例１ここでは、本発明の具体的な実施例として、ＡＳＩＣ用
ＤＲＡＭのプレート電極の間でビット線を基板にコンタ
クトクさせるプロセスを、図１ないし図８を参照しなが
ら説明する。

【００２２】図１は、予め下層配線としての不純物拡散
領域（図示せず。）が形成されたシリコン基板（Ｓｉ）
１の上に酸化シリコンよりなる第１層間絶縁膜（ＳｉＯ
ｘ）２，ｎ⁺ 型ポリシリコン膜（ｐｏｌｙＳｉ）３，酸
化シリコンよりなる第２層間絶縁膜（ＳｉＯｘ）４がこ
の順に積層された多層膜が形成され、さらにこの多層膜
上でレジスト・パターン（ＰＲ）５が形成された、エッ
チング前のウェハの状態を示している。

【００２３】ここで、上記第１層間絶縁膜２は、たとえ
ばＳｉＨ₄ ／Ｎ₂ Ｏ混合ガスを用いたＬＰＣＶＤ法によ
り、約１００ｎｍの膜厚に形成した。上記ｎ⁺ 型ポリシ
リコン膜３は、ＤＲＡＭのプレート電極を構成する膜で
あり、たとえばＳｉＨ₄ ／ＰＨ₃ 混合ガスを用いたＬＰ
ＣＶＤ法により約１００ｎｍの厚さに形成した。さらに
上記第２層間絶縁膜４は、ＴＥＯＳ（テトラエトキシシ
ラン）／Ｏ₃ 混合ガスを用いた常圧ＣＶＤ法により、約
５００ｎｍの膜厚に形成した。さらに、上記レジスト・
パターン５は化学増幅系レジスト材料を用い、ＫｒＦエ
キシマ・レーザ・リソグラフィおよび現像処理を経て形
成しており、ホール・パターンにならって直径約０．３
μｍの開口６を有する。

【００２４】次に、上記開口６の内部に表出する第２層
間絶縁膜４をドライエッチングした。このときのドライ
エッチング条件は、たとえば、エッチング装置有磁場マイクロ波プラズマ・エッチング装置（ＳｉＯｘエッチング用）ＣＨＦ₃ 流量４５ＳＣＣＭＯ₂ 流量５ＳＣＣＭＳ₂ Ｆ₂ 流量５ＳＣＣＭ圧力０．２７Ｐａマイクロ波パワー１２００Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー２５０Ｗ（８００ｋＨｚ）ウェハ温度２０ ℃ オーバエッチング３０％である。

【００２５】このエッチングでは、第２層間絶縁膜４の
加工断面が側壁保護膜８で保護されながらエッチングが
進行するため、図２に示されるように、異方性形状を有
するコンタクト・ホール７が途中まで形成された。上記
のエッチング条件は、ガス系のＣ／Ｆ比（炭素原子数と
フッ素原子数の比）を制御してフルオロカーボン系ポリ
マーの堆積を抑制しているため、上記側壁保護膜８はほ
ぼイオウを主体として構成されており、その最終的な厚
さは約３０ｎｍであった。

【００２６】この後、ウェハを１００℃で３分間加熱す
ることにより、図３に示されるように側壁保護膜８を除
去した。本実施例ではこの加熱を、上記のエッチングを
行ったチャンバにインライン式に接続されているアッシ
ング・チャンバのウェハ・ステージ上で行った。この加
熱条件は、レジスト・パターン５の耐熱性にとって許容
範囲内である。また、側壁保護膜８が除去された時点
で、レジスト・パターン５は初期の開口寸法を維持して
いることになる。

【００２７】次に、ｎ⁺ 型ポリシリコン膜３のドライエ
ッチングを行った。このときのエッチング条件は、たと
えば、エッチング装置有磁場マイクロ波プラズマ・エッチング装置（ポリシリコン・エッチング用）Ｃｌ₂ 流量７５ＳＣＣＭＯ₂ 流量５ＳＣＣＭ圧力１．０Ｐａマイクロ波パワー１２００Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー５０Ｗ（２ＭＨｚ）ウェハ温度２０ ℃ オーバエッチング５０％とした。このエッチングでは、ＳｉＯｘ系の側壁保護膜
の寄与で異方性加工が行われるが、被エッチング物が薄
く、側壁保護膜もごく少量であるため、図示は省略し
た。この段階では、従来プロセスと異なり、コンタクト
・ホール７の側壁面に階段状の段差は発生していない。

【００２８】次に、ウェハをＳｉＯｘエッチング用の有
磁場マイクロ波プラズマ・エッチング装置に戻し、第１
層間絶縁膜２をドライエッチングした。このときのエッ
チング条件は、たとえばエッチング装置有磁場マイクロ波プラズマ・エッチング装置（ＳｉＯｘエッチング用）ＣＨＦ₃ 流量４５ＳＣＣＭＣＨ₂ Ｆ₂ 流量５ＳＣＣＭ圧力０．２７Ｐａマイクロ波パワー１２００Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー２５０Ｗ（８００ｋＨｚ）ウェハ温度２０ ℃ オーバエッチング２０％とした。このエッチングでは、フルオロカーボン系ポリ
マーからなる側壁保護膜の寄与で異方性加工が行われる
が、被エッチング物が薄く、側壁保護膜もごく少量であ
るため、図示は省略した。

【００２９】上述のドライエッチング終了後、レジスト
・パターン５を通常のＯ₂ プラズマ・アッシングにより
除去し、図５に示されるように段差の無い、異方性形状
を有するコンタクト・ホール７を完成させた。

【００３０】次に、図６に示されるように、上記コンタ
クト・ホール７を被覆するごとく絶縁膜９を堆積させ
た。ここでは、ＴＥＯＳ（テトラエトキシシラン）を原
料ガスとするＬＰＣＶＤによりＳｉＯｘ膜を堆積させ
た。その堆積条件は、たとえばＴＥＯＳ流量１００ＳＣＣＭ圧力７０Ｐａウェハ温度７２０ ℃ 堆積時間３分とした。このＬＰＣＶＤにより、絶縁膜９は約？ｎ
ｍの厚さに形成された。次に、図７に示されるように、
上記の絶縁膜９をエッチバックしてサイドウォール９Ｓ
Ｗを形成した。このときのエッチバック条件はたとえ
ば、エッチング装置有磁場マイクロ波プラズマ・エッチング装置（ＳｉＯｘエッチング用）ＣＨＦ₃ 流量５０ＳＣＣＭ圧力０．２７Ｐａマイクロ波パワー１２００Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー２００Ｗ（８００ｋＨｚ）ウェハ温度２０ ℃ オーバエッチング２０％とした。本発明では、コンタクト・ホール７の側壁面が
平らであるため、サイドウォール９ＳＷがホール底まで
到達しており、ｎ⁺ 型ポリシリコン膜３の加工断面が絶
縁膜で完全に被覆された状態となった。

【００３１】この後、コンタクト・ホール７を上層配線
膜１０で埋め込んだ。この上層配線膜１０は、パターニ
ングされてビット線取出し電極となる膜であり、その具
体的な構成はたとえばＴｉ（厚さ約３０ｎｍ）／ＴｉＮ
（厚さ約７０ｎｍ）積層系からなる厚さ約１００ｎｍの
バリヤメタル，厚さ約３００ｎｍのＡｌ−１％Ｓｉ膜，
厚さ約３０ｎｍのＴｉＯＮ反射防止膜を順次積層したＡ
ｌ系多層膜である。このようにして作製されたＤＲＡＭ
セルの降伏電圧は約５０Ｖであり、コンタクト・ホール
に段差が残る従来のＤＲＡＭセルに比べて約２倍に改善
されていた。

【００３２】実施例２本実施例では、第１層間絶縁膜４のドライエッチングが
終了した後の側壁保護膜８の除去を、実施例１のような
基板加熱ではなく、Ｏ₂ プラズマ処理で行った。このＯ
₂ プラズマ処理は、たとえばエッチング装置有磁場マイクロ波プラズマ・エッチング装置（ＳｉＯｘエッチング用）Ｏ₂ 流量５０ＳＣＣＭ圧力１．０Ｐａマイクロ波パワー１２００Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー０Ｗウェハ温度２０ ℃ プラズマ処理時間１０秒の条件で行った。このプラズマ処理は短時間で行われる
ため、レジスト・パターン５に悪影響が及ぶことはな
い。

【００３３】実施例３本実施例では、第２層間絶縁膜４と第１層間絶縁膜２の
ドライエッチング、側壁保護膜８の除去、および絶縁膜
９のエッチバックにいずれも誘導結合プラズマ・エッチ
ング装置を用いた。サンプル・ウェハの構成やプロセス
の流れは、ほぼ実施例１で上述した通りなので、ここで
は主として実施例１と異なる部分について述べる。

【００３４】第２層間絶縁膜４のドライエッチング条件
は、たとえばエッチング装置誘導結合プラズマ・エッチング装置Ｃ₂ Ｆ₆ 流量３０ＳＣＣＭＯ₂ 流量５ＳＣＣＭＳ₂ Ｃｌ₂ 流量１０ＳＣＣＭ圧力０．２Ｐａソース・パワー２０００Ｗ（２ＭＨｚ）ＲＦバイアス・パワー１２００Ｗ（１．８ＭＨｚ）ウェハ温度３０ ℃ 上部電極温度２００ ℃ オーバーエッチング５０％とした。

【００３５】また、上記第２層間絶縁膜のドライエッチ
ング中に形成された側壁保護膜８は、たとえばエッチング装置誘導結合プラズマ・エッチング装置Ｏ₂ 流量２０ＳＣＣＭ圧力１．０Ｐａソース・パワー２０００Ｗ（２ＭＨｚ）ＲＦバイアス・パワー０Ｗウェハ温度３０ ℃ 上部電極温度２００ ℃ プラズマ処理時間５秒の条件で除去した。

【００３６】この後、有磁場マイクロ波プラズマ・エッ
チング装置を用いて実施例１と同じ条件でｎ⁺ 型ポリシ
リコン膜３をドライエッチングした後、第１層間絶縁膜
２のドライエッチングをたとえばエッチング装置誘導結合プラズマ・エッチング装置Ｃ₂ Ｆ₆ 流量２０ＳＣＣＭ圧力０．２Ｐａソース・パワー２０００Ｗ（２ＭＨｚ）ＲＦバイアス・パワー１０００Ｗ（１．８ＭＨｚ）ウェハ温度３０ ℃ 上部電極温度２００ ℃ オーバーエッチング３０％の条件で行った。

【００３７】さらに、実施例１と同じ条件で絶縁膜９を
成膜した後、これをサイドウォール９ＳＷに加工するた
めのエッチバックを、たとえばエッチング装置誘導結合プラズマ・エッチング装置Ｃ₂ Ｆ₆ 流量２０ＳＣＣＭ圧力１．０Ｐａソース・パワー２０００Ｗ（２ＭＨｚ）ＲＦバイアス・パワー１０００Ｗ（１．８ＭＨｚ）ウェハ温度２０ ℃ 上部電極温度２００ ℃ オーバーエッチング２０％の条件で行った。さらに、実施例１と同様に、コンタク
ト・ホール７を上層配線膜１０で埋め込んだ。

【００３８】本実施例においても、サイドウォール９Ｓ
Ｗがｎ⁺ 型ポリシリコン膜３の加工断面を完全に被覆し
ているために、プレート電極（ｎ⁺ 型ポリシリコン膜
３）とビット線取出し電極（上層配線膜１０）との間の
絶縁耐圧が、従来よりも改善された。

【００３９】実施例４本実施例では、第２層間絶縁膜４と第１層間絶縁膜２の
ドライエッチング、側壁保護膜８の除去、および絶縁膜
９のエッチバックにいずれもヘリコン波プラズマ・エッ
チング装置を用いた。サンプル・ウェハの構成やプロセ
スの流れは、ほぼ実施例１で上述した通りなので、ここ
では主として実施例１と異なる部分について述べる。

【００４０】第２層間絶縁膜４のドライエッチング条件
は、たとえばエッチング装置ヘリコン波プラズマ・エッチング装置ｃ−Ｃ₄ Ｆ₈ 流量３０ＳＣＣＭＯ₂ 流量５ＳＣＣＭＳ₂ Ｂｒ₂ 流量１０ＳＣＣＭ圧力０．２Ｐａソース・パワー１５００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス・パワー２００Ｗ（４００ｋＨｚ）ウェハ温度３０ ℃ オーバーエッチング３０％とした。

【００４１】また側壁保護膜８は、たとえばエッチング装置ヘリコン波プラズマ・エッチング装置Ｏ₂ 流量２０ＳＣＣＭＨｅ流量８０ＳＣＣＭ圧力１．０Ｐａソース・パワー１５００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス・パワー０Ｗウェハ温度３０ ℃ プラズマ処理時間５秒の条件で除去した。このときのプラズマ放電は、ウェハ
を静電気力によりウェハ・ステージに吸着させている単
極式静電チャックの動作を解除して、該ステージの残留
電荷を除去するための放電を兼ねている。

【００４２】この後、有磁場マイクロ波プラズマ・エッ
チング装置を用いて実施例１と同じ条件でｎ⁺ 型ポリシ
リコン膜３をドライエッチングした後、第１層間絶縁膜
２のドライエッチングをたとえばエッチング装置ヘリコン波プラズマ・エッチング装置ｃ−Ｃ₄ Ｆ₈ 流量４０ＳＣＣＭＯ₂ 流量１０ＳＣＣＭ圧力０．２Ｐａソース・パワー１５００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス・パワー１８０Ｗ（４００ｋＨｚ）ウェハ温度３０ ℃ オーバーエッチング３０％の条件で行った。

【００４３】さらに、実施例１と同じ条件で絶縁膜９を
成膜した後、これをサイドウォール９ＳＷに加工するた
めのエッチバックを、たとえばエッチング装置ヘリコン波プラズマ・エッチング装置ｃ−Ｃ₄ Ｆ₈ 流量４０ＳＣＣＭＯ₂ 流量１０ＳＣＣＭ圧力０．２Ｐａソース・パワー１５００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス・パワー１８０Ｗ（４００ｋＨｚ）ウェハ温度２０ ℃ オーバーエッチング２０％の条件で行った。さらに、実施例１と同様に、コンタク
ト・ホール７を上層配線膜１０で埋め込んだ。

【００４４】本実施例においても、サイドウォール９Ｓ
Ｗがｎ⁺ 型ポリシリコン膜３の加工断面を完全に被覆し
ているために、プレート電極（ｎ⁺ 型ポリシリコン膜
３）とビット線取出し電極（上層配線膜１０）との間の
絶縁耐圧が、従来よりも改善された。

【００４５】以上、具体的な実施例を４例挙げたが、本
発明はこれらの実施例に何ら限定されるものではなく、
プラズマ源、サンプル・ウェハの構成、堆積条件、ドラ
イエッチング条件、加熱条件、プラズマ処理条件の細部
は、適宜変更および選択が可能である。

【００４６】

【発明の効果】以上の説明からも明らかなように、本発
明によれば、絶縁膜／導電膜／絶縁膜の積層構造を持つ
多層膜を貫通して接続孔を形成する自己整合コンタクト
・プロセスにおいて、接続孔の側壁面に露出する導電膜
と、該接続孔に埋め込まれるプラグとの間の絶縁耐圧を
確保することが可能となる。したがって本発明は、接続
孔形成の信頼性の向上を通じて、半導体デバイスの高集
積化，微細化，高性能化に大きく貢献するものである。

【図面の簡単な説明】

【図１】本発明をＤＲＡＭの自己整合的なビット線コン
タクト形成に適用したプロセス例において、第１層間絶
縁膜／ｎ⁺ 型ポリシリコン膜／第２層間絶縁膜の積層系
である多層膜上でレジスト・パターニングを行った状態
を示す模式的断面図である。

【図２】図１の第２層間絶縁膜をドライエッチングして
コンタクト・ホールを途中まで形成した状態を示す模式
的断面図である。

【図３】図２の側壁保護膜を除去した状態を示す模式的
断面図である。

【図４】図３のｎ⁺ 型ポリシリコン膜をドライエッチン
グした状態を示す模式的断面図である。

【図５】図４の第１層間絶縁膜をドライエッチングして
コンタクト・ホールを完成させた状態を示す模式的断面
図である。

【図６】図５のコンタクト・ホールを被覆して絶縁膜を
堆積させた状態を示す模式的断面図である。

【図７】図６の絶縁膜をエッチバックしてコンタクト・
ホールの側壁面にサイドウォールを形成した状態を示す
模式的断面図である。

【図８】図７のコンタクト・ホールに上層配線膜を埋め
込んだ状態を示す模式的断面図である。

【図９】従来のＤＲＡＭの自己整合的なビット線コンタ
クト形成プロセスにおいて、第１層間絶縁膜／ｎ⁺ 型ポ
リシリコン膜／第２層間絶縁膜の積層系である多層膜上
でレジスト・パターニングを行った状態を示す模式的断
面図である。

【図１０】図９の第２層間絶縁膜をドライエッチングし
て第１開口を形成した状態を示す模式的断面図である。

【図１１】図１０のｎ⁺ 型ポリシリコン膜と第１層間絶
縁膜をドライエッチングして第２開口を形成し、段差付
きのコンタクト・ホールを完成させた状態を示す模式的
断面図である。

【図１２】図１１のコンタクト・ホールを被覆して絶縁
膜を堆積させた状態を示す模式的断面図である。

【図１３】図１２の絶縁膜をエッチバックして、コンタ
クト・ホールの段差上にサイドウォールを形成した状態
を示す模式的断面図である。

【図１４】図１３のコンタクト・ホールに上層配線膜を
埋め込んだ状態を示す模式的断面図である。

【符号の説明】

１シリコン基板２第１層間絶縁膜３ｎ⁺ 型ポリシリコン膜４第２層間絶縁膜５レジスト・パターン７コンタクト・ホール８側壁保護膜９絶縁膜９ＳＷサイドウォール１０上層配線膜

Claims

【特許請求の範囲】

【請求項１】基板上において、第１層間絶縁膜，導電
膜，第２層間絶縁膜がこの順に積層された多層膜を下層
配線を被覆するごとく成膜する工程と、前記多層膜上にエッチング・マスクを形成する工程と、放電解離条件下でプラズマ中に遊離のイオウを発生し得
るエッチング・ガスを用い、前記エッチング・マスクを
介して上記第２層間絶縁膜をエッチングする工程と、前記第２層間絶縁膜の加工断面に付着したイオウ系堆積
物からなる側壁保護膜を除去する工程と、前記導電膜および前記第１層間絶縁膜を順次ドライエッ
チングして前記下層配線に臨む接続孔を開口する工程
と、前記エッチング・マスクを除去する工程と、前記接続孔の側壁面に絶縁膜からなるサイドウォールを
形成する工程とを有する接続孔の形成方法。
【請求項２】前記エッチング・ガスは、Ｓ₂ Ｆ₂ ，Ｓ
Ｆ₂ ，ＳＦ₄ ，Ｓ₂ Ｆ₁₀，Ｓ₃ Ｃｌ₂ ，Ｓ₂ Ｃｌ₂ ，Ｓ
Ｃｌ₂ ，Ｓ₃ Ｂｒ₂ ，Ｓ₂ Ｂｒ₂ ，ＳＢｒ₂ ，Ｈ₂ Ｓか
ら選ばれる少なくとも１種類のイオウ系化合物を含む請
求項１記載の接続孔の形成方法。
【請求項３】前記エッチング・マスクを有機材料膜を
用いて構成する請求項１記載の接続孔の形成方法。
【請求項４】前記第２層間絶縁膜のドライエッチング
を、前記基板の温度を室温以下に制御しながら行う請求
項１記載の接続孔の形成方法。
【請求項５】前記側壁保護膜の除去は、前記基板の温
度を９０℃以上に加熱することにより行う請求項１記載
の接続孔の形成方法。
【請求項６】前記接続孔を半導体メモリ素子のビット
線コンタクト用に形成する請求項１記載の接続孔の形成
方法。