JPH09129754A

JPH09129754A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH09129754A
Application number: JP7282949A
Authority: JP
Inventors: Fumihiko Hayashi; 文彦林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-10-31
Filing date: 1995-10-31
Publication date: 1997-05-16
Anticipated expiration: 2015-10-31
Also published as: JP2751893B2

Abstract

(57)【要約】【課題】上部ゲート型のＰチャネルＴＦＴを負荷素子と
するＳＲＡＭメモリセルにおいて、ノード・コンタクト
部分に寄生抵抗が形成されること並びにＴＦＴゲート絶
縁膜の耐圧が低下することを防止する構造と製造方法を
提供する。【解決手段】ノード・コンタクト孔１７ａおよび１７ｂ
の内部に形成された埋め込み電極１８ａおよび１８ｂに
よって、駆動用ＮチャネルＭＯＳトランジスタのゲート
電極、Ｎ型拡散層と、ＴＦＴのドレイン領域である高濃
度Ｐ型多結晶シリコン領域、ＴＦＴのゲート電極との接
続がなされ、ＴＦＴのゲート電極１５ｂは、ノード・コ
ンタクト孔１７ａとは重なり且つＴＦＴのゲート電極１
５ａの側にはみ出さないように配置される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関し、特にＰチャネルの薄膜トランジ
スタ（ＴＦＴ）を負荷用ＭＯＳトランジスタとして有す
る、スタティックランダムアクセスメモリ（ＳＲＡＭ）
セルの構造および製造方法に関する。

【０００２】

【従来の技術】現在ＳＲＡＭメモリセルにおいては、高
集積化に有利なため、高抵抗素子を負荷素子として用い
る方式が主流になっている。しかし微細化、低電圧化が
進むにつれ、リーク電流、ノイズあるいはα線によるソ
フトエラーに対して安定性を確保するためには、負荷素
子にＰチャネルＴＦＴを用いる方式が重要となってきて
いる。

【０００３】ＳＲＡＭメモリセルの等価回路図である図
６を参照すると、ＰチャネルＭＯＳトランジスタを負荷
素子として持つＳＲＡＭのメモリセルは、以下のように
なっている。

【０００４】このメモリセルは６つのＭＯＳトランジス
タからなる。例えば、１対の情報転送用ＭＯＳＦＥＴす
なわち２つの転送用ＮチャネルＭＯＳトランジスタ（Ｔ
Ｔ１、ＴＴ２）と１対の駆動用ＭＯＳＦＥＴすなわち２
つの駆動用ＮチャネルＭＯＳトランジスタ（ＴＤ１、Ｔ
Ｄ２）、及び２つの負荷用ＰチャネルＭＯＳトランジス
タ（ＴＬ１、ＴＬ２）とからなる。これら６つのＭＯＳ
トランジスタは以下のように接続されている。ＴＤ１お
よびＴＬ１からなる第１のインバータと、ＴＤ２および
ＴＬ２からなる第２のインバータとは、２つの接続点
（Ｎ１、Ｎ２）において交差接続されている。ＴＤ１お
よびＴＤ２のＮ型のソース領域とＴＬ１およびＴＬ２の
Ｐ型のソース領域とは、それぞれＶｓｓに印加された接
地線とＶｃｃに印可された電源線とに接続されている。
ＴＴ１およびＴＴ２のゲート電極は１つのワード線ＷＬ
に接続され、ＴＴ１およびＴＴ２のソース領域は対をな
すビット線ＢＬ１およびＢＬ２にそれぞれ接続され、Ｔ
Ｔ１およびＴＴ２のＮ型のドレイン領域はそれぞれＮ
１、Ｎ２に接続されている。

【０００５】このようなメモリセルを形成する際、６つ
のＭＯＳトランジスタ（ＴＴ１、ＴＴ２、ＴＤ１、ＴＤ
２、ＴＬ１、ＴＬ２）をシリコン基板の同一平面上に形
成すると、高抵抗負荷型のメモリセルに比べ１．５〜２
倍のセル面積が必要となり、高集積化に適さなくなる。
しかし４つのＮチャネルＭＯＳトランジスタ（ＴＴ１、
ＴＴ２、ＴＤ１、ＴＤ２）をシリコン基板の上に形成
し、２つのＰチャネルＭＯＳトランジスタ（ＴＬ１、Ｔ
Ｌ２）を１対の負荷用薄膜トランジスタすなわち１対の
ＴＦＴで形成し、ＴＴ１、ＴＴ２、ＴＤ１、ＴＤ２の上
方に積層する方式をとれば、高抵抗負荷型と同一のセル
面積となり、高集積化が実現する。

【０００６】そして、現在ではＴＦＴのゲート電極をチ
ャネル部の上部に設ける上部ゲート型のＴＦＴを負荷素
子として用いるＳＲＡＭメモリセルが重要になってきて
いる。この大きな理由は、ＴＦＴのソース・ドレイン領
域がゲート電極に対し自己整合的に形成できることにあ
る。

【０００７】これに対して、ＴＦＴのゲート電極がチャ
ネル部の下部にある下部ゲート型のＴＦＴでは前述した
ソース・ドレインがゲート電極に対し自己整合的に形成
できずメモリセルの微細化に適さなくなってくる。

【０００８】このような技術は、例えば、１９９１−シ
ンポジウム−オン−ヴィ・エル・エス・アイ−テクノロ
ジィ−ダイジェスト−オブ−テクニカル−ペーパーズ、
２３−２４ページ（１９９１Ｓｙｍｐｏｓｉｕｍｏ
ｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔ
ｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓｐｐ．２３
−２４）に報告されている。

【０００９】以下、ＰチャネルＭＯＳトランジスタを負
荷素子として持つＳＲＡＭメモリセルの等価回路図であ
る図６と、ＳＲＡＭメモリセルの断面模式図である図７
を参照して、前記文献で報告されている従来の技術につ
いて説明する。

【００１０】上記文献にはメモリセルの平面図は示され
ていないが、公知技術から推測すると図７は、図６中の
接続点Ｎ１あるいはＮ２の一方を含んだビット線ＢＬ
１、ＢＬ２に平行方向の断面図であり、Ｎ１を含んだ断
面とＮ２を含んだ断面とでほぼ対称の構造を持っている
と考えられる。そこで、ここでは図７をＮ１を含んだビ
ット線ＢＬ１に平行方向の断面であるとして説明をする
ことにする。

【００１１】接続点Ｎ２を含んだ断面構造に関しては、
転送用ＮチャネルＭＯＳトランジスタＴＴ１、ＴＴ２、
駆動用ＮチャネルＭＯＳトランジスタＴＤ１、ＴＤ２、
接続点Ｎ１、Ｎ２、ビット線ＢＬ１、ＢＬ２をそれぞれ
入れ替えて考えればよい。

【００１２】図７に示すように、シリコン基板１０１の
表面には素子分離酸化膜１０２およびゲート酸化膜１０
３が設けられている。そして、ゲート酸化膜１０３上に
は駆動用ゲート電極１０４と転送用ゲート電極１０５が
形成される。さらに、シリコン基板１０１の表面の素子
形成領域には、素子分離酸化膜１０２と転送用ゲート電
極１０５に自己整合的にＮ型拡散層１０６ａ，１０６ｂ
が設けられている。

【００１３】このようにして、駆動用ゲート電極１０
４、ゲート酸化膜１０３と、駆動用ゲート電極１０４を
はさんで紙面に垂直方向に配置されたＮ型拡散層（図示
されず）とから、駆動用ＮチャネルＭＯＳトランジスタ
ＴＤ２が構成されている。また転送用ゲート電極１０
５、Ｎ型拡散層１０６ａ（Ｎ型のドレイン領域）、Ｎ型
拡散層１０６ｂ（Ｎ型のソース領域）とから転送用Ｎチ
ャネルＭＯＳトランジスタＴＴ１が構成される。ここ
で、転送用ゲート電極１０５はワード線ＷＬを兼ね、Ｎ
型拡散層１０６ａは図中に示されていない駆動用Ｎチャ
ネルＭＯＳトランジスタＴＤ１のドレイン領域ともなっ
ている。

【００１４】これらのＮチャネルＭＯＳトランジスタの
上には、第１層間絶縁膜１０７を介して、ポリサイド構
造を持つ接地線１０８が設けられており、図示されてい
ないが、この接地線１０８は接地用のコンタクト孔を通
して、駆動用ＮチャネルＭＯＳトランジスタＴＤ１、Ｔ
Ｄ２のソースとなるＮ型拡散層に接続している。そして
接地線１０８を含めて第１層間絶縁膜１０７の表面は第
２層間絶縁膜１０９によって覆われている。

【００１５】そして、第１層間絶縁膜１０７と第２層間
絶縁膜１０９には、駆動用ゲート電極１０４上、Ｎ型拡
散層１０６ａ上の両方に達する接続コンタクト孔１１
０、及びＮ型拡散層１０６ｂ上に達するビット線コンタ
クト孔１１１が開口されており、これらの接続コンタク
ト孔１１０およびビット線コンタクト孔１１１の内部に
は、Ｎ型にドープされた多結晶シリコンからなる埋め込
み電極１１２、１１３が形成されている。このようにし
て、駆動用ゲート電極１０４とＮ型拡散層１０６ａと
は、埋め込み電極１１２を介して接続コンタクト孔１１
０内部で接続している。

【００１６】そして、埋め込み電極１１２の最上部に
は、ＴＦＴのＰ型のドレイン領域とＮ型の埋め込み電極
１１２との間に寄生的に形成されるＰＮダイオードを排
除する目的で、チタン・シリサイド層１１４が形成され
ている。同時に、埋め込み電極１１３の上部にもチタン
・シリサイド層１１５が形成される。

【００１７】そして、第２層間絶縁膜１０９の表面上に
は上部ゲート型の負荷用ＰチャネルＴＦＴが作成され
る。すなわち、第２層間絶縁膜１０９上に、多結晶シリ
コン膜パターンが形成されており、この多結晶シリコン
膜パターンは、ＴＦＴのソース領域となる高濃度Ｐ型多
結晶シリコン領域１１６、チャネル領域となるＮ型多結
晶シリコン領域１１７、ドレイン領域となる高濃度Ｐ型
多結晶シリコン領域１１８、ＬＤＤ（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）領域となる低濃度Ｐ型多結晶
シリコン領域１１９ａ，１１９ｂが形成される。そし
て、ＴＦＴ用ゲート絶縁膜１２０上には、Ｐ型多結晶シ
リコン膜からなる電源配線１２１、ＴＦＴ用ゲート電極
１２２ａ、１２２ｂが形成されている。電源配線１２
１、ＴＦＴ用ゲート電極１２２ｂは、コンタクト孔を通
して、それぞれ、高濃度Ｐ型多結晶シリコン領域１１
６、１１８と接続している。

【００１８】このようにして、ＴＦＴ用ゲート電極１２
２ａ、高濃度Ｐ型多結晶シリコン領域１１６、低濃度Ｐ
型多結晶シリコン領域１１９ａ、Ｎ型多結晶シリコン領
域１１７、低濃度多結晶シリコン領域１１９ｂ、高濃度
Ｐ型多結晶シリコン領域１１８とから、負荷用Ｐチャネ
ルＴＦＴＴＬ１が構成される。ＴＦＴ用ゲート電極１
２２ｂは、負荷用ＰチャネルＴＦＴＴＬ２のゲート電
極となっている。

【００１９】更に、保護絶縁膜１２３が堆積され、第３
層間絶縁膜１２４が形成され、ビット線１２５が設けら
れる。ここで、ビット線１２５はコンタクト孔を介して
チタン・シリサイド層１１５に接続される。

【００２０】次に、図８を参照して従来の技術の製造方
法を簡単に説明する。図８はＳＲＡＭメモリセル部の製
造工程順の断面図である。

【００２１】図８（ａ）に示すように、導電型がＰ型の
シリコン基板１０１の表面の素子分離領域に、素子分離
酸化膜１０２が形成され、素子形成領域にゲート酸化膜
１０３が形成される。全面にＮ型の多結晶シリコン膜と
タングステン・シリサイド膜とが順次形成され、これら
の積層膜がパターニングされて、駆動用ゲート電極１０
４、転送用ゲート電極１０５が形成される。素子分離酸
化膜１０２、駆動用ゲート電極１０４、転送用１０５を
マスクとしたＮ型不純物のイオン注入等により、Ｐ型の
シリコン基板１０１の表面にはＮ型拡散層１０６ａ、１
０６ｂが形成される。

【００２２】次に、第１層間絶縁膜１０７が全面に形成
され、図中には示されていない接地コンタクトの開口の
後、全面にＮ型多結晶シリコン膜、タングステン・シリ
サイド膜が順次形成される。これらの積層膜がパターニ
ングされて、接地線１０８が形成される。

【００２３】次に、平坦な表面を有する第２層間絶縁膜
１０９が全面に形成され、第１及び第２層間絶縁膜１０
９，１０７を貫通し、駆動用ゲート電極１０４上、Ｎ型
拡散層１０６ａ上の両方に達する接続コンタクト孔１１
０、Ｎ型拡散層１０６ｂ上に達するビット線コンタクト
孔１１１が開口される。この接続コンタクト孔１１０、
ビット線コンタクト孔１１１の内部は、Ｎ型の多結晶シ
リコンにより充填され、埋め込み電極１１２，１１３が
形成される。ここで全面にチタンを形成し、熱処理する
ことにより、埋め込み電極１１２，１１３の上部にのみ
自己整合的にチタン・シリサイド層１１４，１１５が形
成される。

【００２４】次に、全面にＮ型不純物を含んだ多結晶シ
リコン膜が形成され、パターニングされてＮ型多結晶シ
リコン領域１１７が形成される。その上に、全面にＴＦ
Ｔ用ゲート絶縁膜１２０が形成され、コンタクト孔の開
口後、全面にＰ型多結晶シリコン膜が形成される。これ
がパターニングされて電源配線１２１、ＴＦＴ用ゲート
電極１２２ａ，１２２ｂが形成される（図８（ａ））。

【００２５】ここで全面にＰ型不純物であるＢＦ₂イオ
ンが３×１０¹³ｃｍ^-2程度の面密度でイオン注入され、
ＴＦＴ用ゲート電極１２２ａをマスクとして自己整合的
に低濃度Ｐ型多結晶シリコン領域１１９’ａ，１１９’
ｂが形成される（図８（ｂ））。

【００２６】次に、ＬＤＤ構造形成のための保護絶縁膜
１２３が全面に形成され、全面にＰ型不純物であるＢＦ
₂イオンが１×１０¹⁵ｃｍ^-2程度の面密度でイオン注入
されることで、高濃度Ｐ型多結晶シリコン領域１１６，
１１８が形成される。このとき、電源配線１２１、ＴＦ
Ｔ用ゲート電極１２２ｂに覆われた部分には、マスクさ
れて不純物注入のない領域１１６’，１１８’が残置さ
れるが、電源配線１２１、ＴＦＴ用ゲート電極１２２ｂ
はＰ型多結晶シリコン膜からなるので、その後十分な熱
処理がかかれば、コンタクト孔を介してＰ型不純物が拡
散されることにより、この不純物注入のない領域１１
６’，１１８’は消滅するものとする（図８（ｃ））。

【００２７】次に第３層間絶縁膜１２４が全面に形成さ
れ、第３層間絶縁膜１２４、保護絶縁膜１２３、ＴＦＴ
用ゲート絶縁膜１２０を貫通してチタン・シリサイド層
１１５上に達するコンタクト孔が開口され、最後にビッ
ト線１２５が形成されることで図７の構造が完成する。

【００２８】

【発明が解決しようとする課題】上述した従来技術にお
いては、図８（ｃ）に示したように電源配線１２１やＴ
ＦＴ用ゲート電極１２２ｂの下部に、不純物注入のない
領域１１６’，１１８’が形成される。またＬＤＤ構造
を自己整合的に形成するために、電源配線１２１、ＴＦ
Ｔ用ゲート電極１２２ｂの端部において、低濃度Ｐ型多
結晶領域１１９’ａ，１１９’ｂも形成される。これら
が残置すると、負荷用ＰチャネルＴＦＴに対して直列抵
抗として働き、ＴＦＴの電流供給能力を著しく低下させ
てしまう。例えば不純物が注入されない場合の多結晶シ
リコン膜は、単位面積当たり１０¹²Ω／□程度、ＬＤＤ
領域に用いられる程度の低濃度多結晶シリコン膜は１０
⁶Ω／□程度という、非常に高い層抵抗を示す。これら
を除去するためには、前述したように十分な熱処理によ
るＰ型不純物の拡散が必須であるが、この十分な熱処理
を行うことは、次の３つの理由により、今後の微細ＳＲ
ＡＭへの適用には困難になる。

【００２９】まず第１に、負荷用ＰチャネルＴＦＴの下
層（シリコン基板表面上）には、ＮチャネルおよびＰチ
ャネルＭＯＳトランジスタが形成されているが、このＮ
チャネルおよびＰチャネルＭＯＳトランジスタは負荷用
ＰチャネルＴＦＴの形成前にも、層間絶縁膜の平坦化工
程等により熱処理を受けている。従ってＴＦＴ形成後高
温、長時間の熱処理を行うことは、これらの微細ＭＯＳ
トランジスタの特性を短チャネル効果により著しく劣化
させる危険性が高い。

【００３０】第２に、ＬＤＤ構造を形成する場合、ドレ
イン部において効果的に電界を緩和し、ＴＦＴのリーク
電流を低減するためには、ドレイン領域となる高濃度Ｐ
型多結晶シリコン領域１１８が、ＴＦＴ用ゲート電極１
２２ａからオフセットになっていることが望ましい。高
濃度Ｐ型多結晶シリコン領域１１８がＴＦＴ用ゲート電
極１２２ａとオーバーラップすると、ドレイン電界はゲ
ート電界の影響により強まってしまうからである。この
ためには高濃度Ｐ型多結晶シリコン領域１１８中のＰ型
不純物の横方向拡散はできるだけ小さくするのが望まし
いので、高温、長時間の熱処理は避けられるべきであ
る。

【００３１】第３に、埋め込み電極１１２，１１３の上
部には、チタン・シリサイド層１１４，１１５が形成さ
れているが、このチタン・シリサイド層１１４，１１５
に高温、長時間の熱処理を加えると、膜の凝集が起こ
り、抵抗が急増してしまう。

【００３２】従って、従来の技術においては、不純物注
入のない領域１１６’，１１８’、低濃度Ｐ型多結晶シ
リコン領域１１９’ａ，および１１９’ｂが残置しやす
く、寄生抵抗が増加し、負荷用ＰチャネルＴＦＴの電流
供給能力が著しく低下するという問題点が存在してい
た。

【００３３】また、従来の技術においては、前述のコン
タクト孔が電源配線１２１あるいはＴＦＴ用ゲート電極
１２２ｂからはみ出すと、電源配線１２１、ＴＦＴ用ゲ
ート電極１２２ａ，１２２ｂのパターニングのときに、
エッチングによりＴＦＴの基体となる多結晶シリコン膜
もエッチングされてしまうので、前述のコンタクト孔の
開口の際は異方性のドライ・エッチングが必要となる。
その後には、酸素プラズマによりホトレジストを除去し
たり、アンモニア、硫酸などによる洗浄処理を行うの
で、コンタクト孔内に自然酸化膜が形成され、そのまま
その上に多結晶シリコン膜を堆積すると、電源配線１２
１、ＴＦＴ用ゲート電極１２２ｂと、高濃度Ｐ型多結晶
シリコン領域１１６，１１８との導通がとれなくなって
しまう。これを防止するために、希釈したフッ酸による
軽い酸化膜エッチングを多結晶シリコン形成の前処理と
して行わなくてはならないが、そのためにＴＦＴ用ゲー
ト絶縁膜１２０が局所的に薄膜化し、ゲート絶縁膜の耐
圧不良が起きやすいという問題点もあった。

【００３４】これらの不具合の原因は製造方法にある
が、これは半導体記憶装置の構造と不可分なものであ
る。

【００３５】本発明の目的は、上部ゲート型のＰチャネ
ルＴＦＴを負荷素子とするＳＲＡＭメモリセルにおい
て、接続点（図６におけるＮ１、Ｎ２）近傍に高い直列
抵抗が形成されず、ＴＦＴのゲート絶縁膜耐圧不良が極
端に増加しない構造と製造方法を提供することにある。

【００３６】

【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板の表面に形成された１対の情報転送用Ｍ
ＯＳＦＥＴと、フリップフロップ回路を構成する１対の
駆動用ＭＯＳＦＥＴおよび１対の負荷用薄膜トランジス
タとで形成されるスタティック型メモリセルにおいて、
接地線に接続された第１のＮ型のソース領域、第１のＮ
型のドレイン領域、ゲート酸化膜、第１のゲート電極か
らなり、シリコン基板表面に設けられた第１の駆動用Ｎ
チャネルＭＯＳトランジスタと、接地線に接続された第
２のＮ型のソース領域、第２のＮ型のドレイン領域、前
記ゲート酸化膜、第２のゲート電極からなり、前記シリ
コン基板表面に設けられた第２の駆動用ＮチャネルＭＯ
Ｓトランジスタと、一対のビット線の一方に接続された
第３のＮ型のソース領域、前記第１のＮ型のドレイン領
域に接続された第３のＮ型のドレイン領域、前記ゲート
酸化膜、及びワード線に接続された第３のゲート電極か
らなり、前記シリコン基板表面に設けられた第１の転送
用ＮチャネルＭＯＳトランジスタと、前記一対のビット
線の他方に接続された第４のＮ型のソース領域、前記第
２のＮ型のドレイン領域に接続された第４のＮ型のドレ
イン領域、前記ゲート酸化膜、及び前記ワード線に接続
された第４のゲート電極からなり、前記シリコン基板表
面に設けられた第２の転送用ＮチャネルＭＯＳトランジ
スタとを有し、前記第１、第２の駆動用ＮチャネルＭＯ
Ｓトランジスタ及び前記第１、第２の転送用Ｎチャネル
ＭＯＳトランジスタの表面を覆う第１の層間絶縁膜を有
し、前記接地線を覆う第２の層間絶縁膜表面に設けられ
た多結晶シリコン膜から構成され、電源線に接続された
第１のＰ型のソース領域、第１のチャネル領域および第
１のＰ型のドレイン領域からなる第１の多結晶シリコン
膜パターンと、前記多結晶シリコン膜から構成され、前
記電源線に接続された第２のＰ型のソース領域、第２の
チャネル領域および第２のＰ型のドレイン領域からなる
第２の多結晶シリコン膜パターンと、前記第１、第２の
多結晶シリコン膜パターンの表面を覆い、前記第２の層
間絶縁膜表面に設けられたゲート絶縁膜と、前記ゲート
絶縁膜を介して前記第１のチャネル領域を覆い、前記第
２のＰ型のドレイン領域の上に延在する部分を有する、
前記ゲート絶縁膜の表面に形成された第５のゲート電極
と、前記ゲート絶縁膜を介して前記第２のチャネル領域
を覆い、前記第１のＰ型のドレイン領域の上に延在する
部分を有する、前記ゲート絶縁膜の表面に形成された第
６のゲート電極とを有し、前記第５のゲート電極、前記
ゲート絶縁膜、前記第１のＰ型のソース領域、前記第１
のチャネル領域、及び前記第１のＰ型のドレイン領域か
らなる第１の負荷用Ｐチャネル薄膜トランジスタと、前
記第６のゲート電極、前記ゲート絶縁膜、前記第２のＰ
型のソース領域、前記第２のチャネル領域、及び前記第
２のＰ型のドレイン領域からなる第２の負荷用Ｐチャネ
ル薄膜トランジスタとを有し、前記第１、第２の負荷用
Ｐチャネル薄膜トランジスタを覆う第３の層間絶縁膜
と、前記第３の層間絶縁膜、前記第６のゲート電極、前
記ゲート絶縁膜、前記第１のＰ型のドレイン領域、前記
第２および第１の層間絶縁膜、前記ゲート酸化膜を貫通
して、前記第２のゲート電極または前記第１のＮ型のド
レイン領域に達する、第１のノード・コンタクト孔と、
前記第３の層間絶縁膜、前記第５のゲート電極、前記ゲ
ート絶縁膜、前記第２のＰ型のドレイン領域、前記第２
および第１の層間絶縁膜、前記ゲート酸化膜を貫通し
て、前記第１のゲート電極または前記第２のＮ型のドレ
イン領域に達する、第２のノード・コンタクト孔と、前
記第１のノード・コンタクト孔の内部に形成された、導
電性の第１の埋め込み電極と、前記第２のノード・コン
タクト孔の内部に形成された、導電性の第２の埋め込み
電極とを有し、前記第１の埋め込み電極によって前記第
２のゲート電極または第１のＮ型のドレイン領域、前記
第１のＰ型のドレイン領域、前記第６のゲート電極が互
いに接続し、前記第２の埋め込み電極によって前記第１
のゲート電極または第２のＮ型のドレイン領域、前記第
２のＰ型のドレイン領域、前記第５のゲート電極が互い
に接続しており、前記第１のノード・コンタクト孔の近
傍において、前記第６のゲート電極は前記第１のノード
・コンタクト孔と重なり、かつ前記第５のゲート電極の
側には突出する部分を持たないように配置され、前記第
２のノード・コンタクト孔の近傍において、前記第５の
ゲート電極は前記第２のノード・コンタクト孔と重な
り、かつ前記第６のゲート電極の側には突出する部分を
持たないように配置されていることを併せて特徴とする
構造を有している。

【００３７】また、本発明の半導体記憶装置は、前記第
１および第２の埋め込み電極は高融点金属膜もしくは高
融点金属を含む合金膜からなることを特徴とする構造も
有している。

【００３８】また、本発明の半導体記憶装置は、前記第
１および第２の負荷用Ｐチャネル薄膜トランジスタは、
少なくともドレイン領域とチャネル領域の間に低濃度Ｐ
型領域を有することを特徴とする構造も有している。

【００３９】さらに、本発明の半導体記憶装置の製造方
法は、Ｐ型のシリコン基板の表面の素子分離領域と素子
形成領域とにそれぞれ素子分離酸化膜とゲート酸化膜を
形成した後、前記Ｐ型のシリコン基板の表面に第１のＮ
型のソース領域と、第１のＮ型のドレイン領域と、前記
ゲート酸化膜と、第１のゲート電極とからなる第１の駆
動用ＮチャネルＭＯＳトランジスタ、第２のＮ型のソー
ス領域と、第２のＮ型のドレイン領域と、前記ゲート酸
化膜と、第２のゲート電極とからなる第２の駆動用Ｎチ
ャネルＭＯＳトランジスタ、第３のＮ型のソース領域
と、第１のＮ型のドレイン領域に接続された第３のＮ型
のドレイン領域と、前記ゲート酸化膜と、ワード線を兼
ねる第３のゲート電極とからなる第１の転送用Ｎチャネ
ルＭＯＳトランジスタ、第４のＮ型のソース領域と、第
２のＮ型のドレイン領域に接続された第４のＮ型のドレ
イン領域と、前記ゲート酸化膜と、ワード線を兼ねる第
４のゲート電極とからなる第１の転送用ＮチャネルＭＯ
Ｓトランジスタを形成する工程と、全面に第１の層間絶
縁膜を形成し、前記第１の層間絶縁膜に前記第１、第２
のＮ型のソース領域に達する第１、第２の接地コンタク
ト孔を形成する工程と、前記第１、第２の接地コンタク
ト孔を介して前記第１、第２のＮ型のソース領域に接続
する接地線を形成する工程と、全面に第２の層間絶縁膜
を形成し、全面にＮ型の多結晶シリコン膜を形成する工
程と、前記多結晶シリコン膜をパターニングして、第１
および第２の多結晶シリコン膜パターンを形成する工程
と、全面にゲート絶縁膜を形成する工程と、全面に第１
の導電膜を形成する工程と、前記第１の導電膜をパター
ニングし、第５および第６のゲート電極を形成する工程
と、前記第５および第６のゲート電極をマスクとしてＰ
型不純物を導入し、前記第１の多結晶シリコン膜パター
ン中に第１のＰ型のソース領域、第１のチャネル領域、
第１のＰ型のドレイン領域を、また前記第２の多結晶シ
リコン膜パターン中に第２のＰ型のソース領域、第２の
チャネル領域、第２のＰ型のドレイン領域を形成し、前
記第５のゲート電極と、前記ゲート絶縁膜と、前記第１
のＰ型のソース領域と、前記第１のチャネル領域と、前
記第１のドレイン領域とからなる第１の負荷用Ｐチャネ
ル薄膜トランジスタ、及び前記第６のゲート電極と、前
記ゲート絶縁膜と、前記第２のＰ型のソース領域と、前
記第２のチャネル領域と、前記第２のドレイン領域とか
らなる第２の負荷用Ｐチャネル薄膜トランジスタを形成
する工程と、全面に第３の層間絶縁膜を形成し、前記第
３の層間絶縁膜膜、前記第６のゲート電極、前記ゲート
絶縁膜、前記第１のＰ型のドレイン領域、前記第２およ
び第１の層間絶縁膜、前記ゲート酸化膜を貫通し、前記
第２のゲート電極または前記第１のＮ型のドレイン領域
に達する第１のノード・コンタクト孔を形成する工程
と、前記第３の層間絶縁膜、前記第５のゲート電極、前
記ゲート絶縁膜、前記第２のＰ型のドレイン領域、前記
第２および第１の層間絶縁膜、前記ゲート酸化膜を貫通
し、前記第１のゲート電極または前記第２のＮ型のドレ
イン領域に達する第２のノード・コンタクト孔を形成す
る工程と、全面に第２の導電膜を形成し、全面的にエッ
チングし、前記第１および第２のノード・コンタクト孔
の内部にのみ、第２の導電膜が残置するようにして、第
１および第２の埋め込み電極を形成する工程と、全面に
第４の層間絶縁膜を形成する工程と、前記第４、第３の
層間絶縁膜、前記ゲート絶縁膜、前記第２、第１の層間
絶縁膜、前記ゲート酸化膜を貫通し、前記第３および第
４のＮ型のソース領域に達する、第１および第２のビッ
ト・コンタクト孔を形成する工程と、前記第１および第
２のビット・コンタクト孔を介して、それぞれ前記第３
および第４のＮ型のソース領域に接続する、第１および
第２のビット線を形成する工程とを併せて有している。

【００４０】また本発明の半導体記憶装置の製造方法
は、前記第２の導電膜が高融点金属もしくは高融点金属
合金膜からなるという特徴も有している。

【００４１】また本発明の半導体記憶装置は、前記第
１、第２のＰ型のソース領域、及び前記第１、第２のＰ
型のドレイン領域を形成する工程は、少なくともドレイ
ン領域とチャネル領域の間に低濃度のＰ型領域を形成す
る工程を含むという特徴も有している。

【００４２】

【発明の実施の形態】次に、図面に基づいて本発明を説
明する。図１（ａ）および図１（ｂ）は、本発明の第１
の実施の形態を示すＳＲＡＭメモリセル部の平面図であ
り、図１（ｃ）はそのＡ−Ｂ切断の断面図である。

【００４３】ここで、先述した駆動用ＮチャネルＭＯＳ
トランジスタ、転送用ＮチャネルＭＯＳトランジスおよ
び接地線の形成までは、従来の技術と同様であるので簡
単に説明する。

【００４４】図１（ａ）および図１（ｃ）に示すよう
に、導電型がＰ型のシリコン基板１の表面の素子分離領
域および素子形成領域にそれぞれ素子分離酸化膜２、及
びゲート酸化膜３が設けられる。そして、ゲート酸化膜
３を介してシリコン基板１表面上には、駆動用ゲート電
極４ａおよび４ｂ、転送用ゲート電極５ａおよび５ｂが
設けられている。そして、シリコン基板１表面の素子形
成領域には、Ｎ型拡散層６ａ、６ｂ、６ｃ、６’ａ、
６’ｂ、６’ｃが形成されている。

【００４５】そして、駆動用ゲート電極４ａ、ゲート酸
化膜３、Ｎ型拡散層６ａ、Ｎ型拡散層６ｂとから、第１
の駆動用ＮチャネルＭＯＳトランジスタＴＤ１が構成さ
れている。また、駆動用ゲート電極４ｂ、ゲート酸化膜
３、Ｎ型拡散層６’ａ、Ｎ型拡散層６’ｂとから、第２
の駆動用ＮチャネルＭＯＳトランジスタＴＤ２が構成さ
れている。更に、転送用ゲート電極５ａ、Ｎ型拡散層６
ｂ、Ｎ型拡散層６ｃとから、第１の転送用ＭＯＳトラン
ジスタＴＴ１が構成されている。また、転送用ゲート電
極５ｂ、ゲート酸化膜、Ｎ型拡散層６’ｂと、Ｎ型拡散
層６’ｃとから、第２の転送用ＭＯＳトランジスタＴＴ
２が構成されている。ここで、ワード線ＷＬを兼ねる転
送用ゲート電極５ａ、５ｂは、メモリセルの外部におい
て接続されている。

【００４６】これら４つのＮチャネルＭＯＳトランジス
タは、平坦な表面を有する第１層間絶縁膜７により覆わ
れている。図１（ａ）に示すように、この第１層間絶縁
膜７には、それぞれＮ型拡散層６ａ、６’ａ上に達する
接地コンタクト孔８ａ、及び８ｂが設けられている。そ
して、Ｎ型拡散層６ａ、６’ａはこれらの接地コンタク
ト孔８ａ、８ｂを介して図１（ｃ）に示す接地線９に接
続されている。そして、接地線９を含めて第１層間絶縁
膜７の表面上には、平坦な表面を有する第２層間絶縁膜
１０により覆われている。

【００４７】図１（ｂ）および図１（ｃ）に示すよう
に、第２層間絶縁膜１０の表面上には、第１の多結晶シ
リコン膜からなる第１、第２の多結晶シリコン膜パター
ンが設けられている。第１の多結晶シリコン膜パターン
は、一方の負荷用ＰチャネルＴＦＴのソース領域となる
高濃度Ｐ型多結晶シリコン領域１１ａ、ＴＦＴのＮ型の
チャネル領域であるＮ型多結晶シリコン領域１２ａ、Ｔ
ＦＴのドレイン領域のなる高濃度Ｐ型多結晶シリコン領
域１３ａからなる。そして、図１（ｂ）に示すように、
第２の多結晶シリコン膜パターンは、他方の負荷用Ｐチ
ャネルＴＦＴのソース領域となる高濃度Ｐ型多結晶シリ
コン領域１１ｂ、ＴＦＴのチャネル領域であるＮ型多結
晶シリコン領域１２ｂ、ＴＦＴのドレイン領域となる高
濃度Ｐ型多結晶シリコン領域１３ｂからなる。

【００４８】ここで、高濃度Ｐ型多結晶シリコン領域１
１ａおよび１１ｂはそれぞれ電源配線の一部をなし、両
者はメモリセルの外部で接続されている。

【００４９】図１（ｃ）に示すように、上記第１、第２
の多結晶シリコン膜パターンの表面および第２層間絶縁
膜１０の表面には、ＴＦＴ用ゲート絶縁膜１４が形成さ
れ、さらに、このＴＦＴ用ゲート絶縁膜１４上には、第
２の多結晶シリコン膜からなるＴＦＴ用ゲート電極１５
ａおよび１５ｂが形成されている。

【００５０】このようにして、ＴＦＴ用ゲート電極１５
ａと、ＴＦＴ用ゲート絶縁膜１４、高濃度Ｐ型多結晶シ
リコン領域１１ａおよび１３ａとから、一方の負荷用Ｐ
チャネルＴＦＴＴＬ１が構成されており、ＴＦＴ用ゲ
ート電極１５ｂ、ＴＦＴ用ゲート絶縁膜１４、高濃度Ｐ
型多結晶シリコン領域１１ｂおよび１３ｂとから、他方
の負荷用ＰチャネルＴＦＴＴＴ２が構成されている。

【００５１】そして、図１（ｃ）に示すように、ＴＦＴ
用ゲート電極１５ａ、１５ｂの表面およびＴＦＴ用ゲー
トト絶縁膜１４の表面は、平坦な表面を有する第３層間
絶縁膜１６が堆積されている。

【００５２】そして、図１（ｃ）に示すように、第３層
間絶縁膜１６、ＴＦＴ用ゲート電極１５ｂ、ＴＦＴ用ゲ
ート絶縁膜１４、高濃度Ｐ型多結晶シリコン領域１３
ａ、第２層間絶縁膜１０、第１層間絶縁膜７およびゲー
ト酸化膜３を貫通し、駆動用ゲート電極４ｂ上とＮ型拡
散層６ｂ上の両方に達する、第１のノード・コンタクト
孔１７ａが設けられている。また、同様にして、図１
（ｂ）に示すように、第３層間絶縁膜１６、ＴＦＴ用ゲ
ート電極１５ａ、ＴＦＴ用ゲート絶縁膜１４、高濃度Ｐ
型多結晶シリコン領域１３ｂ、第２層間絶縁膜１０、第
１層間絶縁膜７およびゲート酸化膜３を貫通し、駆動用
ゲート電極４ａ上とＮ型拡散層６’ｂ上の両方に達す
る、第２のノード・コンタクト孔１７ｂが設けられてい
る。

【００５３】これらのノード・コンタクト孔１７ａおよ
び１７ｂの内部には、図１（ｃ）に示すように埋め込み
電極１８ａあるいは１８ｂ（図示されず）が形成されて
いる。上記埋め込み電極１８ａによって、Ｎ型拡散層６
ｂ、駆動用ゲート電極４ｂ、高濃度Ｐ型多結晶シリコン
領域１３ａおよびＴＦＴ用ゲート電極１５ｂが接続され
て接続点Ｎ１が構成されている。同様に、他の埋め込み
電極１８ｂ（図示されず）によって、Ｎ型拡散層６’
ｂ、駆動用ゲート電極４ａ、高濃度Ｐ型多結晶シリコン
領域１３ｂおよびＴＦＴ用ゲート電極１５ａが接続され
て接続点Ｎ２が構成されている。

【００５４】ここで、ノード・コンタクト孔１７ａの近
傍で、ＴＦＴ用ゲート電極１５ｂはノード・コンタクト
孔１７ａと重なり、かつＴＦＴ用ゲート電極１５ａの側
にはみ出さないように配置されていることと、ノード・
コンタクト孔１７ｂの近傍で、ＴＦＴ用ゲート電極１５
ａはノード・コンタクト孔１７ｂと重なり、かつＴＦＴ
用ゲート電極１５ｂの側にはみ出さないように配置され
ていることが、本発明の大きな特徴である。

【００５５】そして、図１（ｃ）に示すように、埋め込
み電極１８ａおよび１８ｂ、の表面および第３層間絶縁
膜１６の表面には、第４層間絶縁膜１９が堆積されてい
る。さらに、第４層間絶縁膜１９、第３層間絶縁膜１
６、ＴＦＴ用ゲート絶縁膜１４１、第２層間絶縁膜１
０、第１層間絶縁膜７およびゲート酸化膜３を貫通し、
Ｎ型拡散層６ｃ上に達するビット線コンタクト孔２０ａ
および２０ｂが開口しており、ビット線２１ａ（ＢＬ
１）およびビット線２１ｂ（ＢＬ２）は、これらのコン
タクト孔を通して、それぞれＮ型拡散層６ｃと６’ｃに
接続されている。

【００５６】次に、図２および図３に基づいて本発明の
第１の実施の形態の製造方法を説明する。図２および図
３はＳＲＡＭメモリセルの製造工程順の断面図であり、
１対のインバータと１対の転送用ＮチャネルＭＯＳトラ
ンジスタのうちの１組を示している。以下、この１組に
ついて説明するが、他の組の形成方法は同様であること
に前以って言及しておく。

【００５７】図２（ａ）に示すように、まずＰ型のシリ
コン基板１表面の素子分離領域には、選択酸化法等によ
り膜厚４００ｎｍ前後の素子分離酸化膜２が形成され、
素子形成領域には熱酸化等により１０ｎｍ前後の膜厚を
有するゲート酸化膜３が形成される。次に、例えば減圧
の化学気相成長（ＬＰＣＶＤ）法とイオン注入法により
膜厚１００ｎｍ程度のＮ型多結晶シリコン膜が全面に形
成され、続いて例えばスパッタリング法により膜厚１０
０ｎｍ程度のタングステン・シリサイド膜が全面に形成
される。この積層膜が異方性のある反応性イオンエッチ
ング（ＲＩＥ）によりパターニングされ、ポリサイド構
造の駆動用ゲート電極４ｂ、転送用ゲート電極５ａが形
成されることになる。

【００５８】素子分離酸化膜２と駆動用ゲート電極４
ｂ、転送用ゲート電極５ａとをマスクにしたヒ素のイオ
ン注入等により、Ｐ型のシリコン基板１の表面には１０
²⁰〜１０²¹ｃｍ^-3程度の濃度を有するＮ型拡散層６ｂ，
６ｃが形成される。

【００５９】次に、例えばＬＰＣＶＤ法および化学的機
械研磨（ＣＭＰ）法等により、平坦な表面を有し、少な
くとも底面が酸化膜からなる第１層間絶縁膜７が全面に
形成される。この第１層間絶縁膜７は例えば次のように
形成される。ＬＰＣＶＤ法等により膜厚１００ｎｍ程度
のシリコン酸化膜が全面に形成され、続いてＬＰＣＶＤ
法等により膜厚６００ｎｍ程度のＢＰＳＧ膜（ボロンガ
ラスとリンガラスを含むシリコン酸化膜）が形成され
る。続いて、例えば８００〜８５０℃での熱処理が行わ
れた後、ＣＭＰにより表面が平坦化される。

【００６０】第１層間絶縁膜７には、ＲＩＥによりＮ型
拡散層に達する接地コンタクト孔（図示されず）が形成
される。そして、全面に、ＬＰＣＶＤ法、イオン注入法
等により膜厚１００ｎｍ前後のＮ型多結晶シリコン膜、
さらにＬＰＣＶＤ法等により膜厚１００ｎｍ程度のタン
グステン・シリサイド膜が全面に形成され、ＲＩＥによ
り、ポリサイド構造をもつ接地線９が形成される。

【００６１】続いて、ＬＰＣＶＤ法およびＣＭＰ等によ
り、平坦な表面を有し、少なくとも上層がシリコン酸化
膜からなる第２層間絶縁膜１０が全面に形成される。こ
の第２層間絶縁膜１０も第１層間絶縁膜と同様の方法で
形成される。

【００６２】この第２層間絶縁膜１０の表面には、全面
に４０ｎｍ程度の膜厚を有する非晶質シリコン膜がＬＰ
ＣＶＤ法等によって形成される。６００℃前後の温度で
１０時間程度の熱処理が行われ、この非晶質シリコン膜
は多結晶シリコン膜へ変化する。さらにＮ型不純物がイ
オン注入法等により導入され、１０¹⁶〜１０¹⁸ｃｍ^-3程
度のＮ型の多結晶シリコン膜（前述の第１の多結晶シリ
コン膜）となる。

【００６３】この第１の多結晶シリコン膜がＲＩＥによ
りパターニングされ、第１の多結晶シリコン膜パターン
１１’ａ、第２の多結晶シリコン膜パターン１１’ｂが
形成される。そして、ＬＰＣＶＤ法等により、全面に膜
厚１５ｎｍ程度のＴＦＴ用ゲート絶縁膜１４が形成さ
れ、さらにＬＰＣＶＤ法、イオン注入法等により、全面
に１０¹⁶〜１０¹⁹ｃｍ^-3程度の濃度を有する、Ｎ型もし
くはＰ型の（前述の）第２の多結晶シリコン膜が形成さ
れる。この第２の多結晶シリコン膜がＲＩＥによりパタ
ーニングされ、ＴＦＴ用ゲート電極１５ａおよび１５ｂ
が形成される（図２（ａ））。

【００６４】次に、ＴＦＴ用ゲート電極１５ａおよび１
５ｂをマスクとして、全面にＰ型不純物イオンが注入さ
れ、自己整合的に高濃度Ｐ型多結晶シリコン領域１１
ａ，１１ｂ，１３ａが形成される。第１の多結晶シリコ
ン膜パターン１１’ａにおいて、ＴＦＴ用ゲート電極１
５ａおよび１５ｂに覆われた部分には、それぞれ、ＴＦ
Ｔのチャネル領域となるＮ型多結晶シリコン領域１２ａ
および不純物注入のない領域１３’ａが残置される（図
２（ｂ））。

【００６５】また、第２の多結晶シリコン膜パターン１
１’ｂにおいても図示されないが、同様のことが生じて
いる。

【００６６】続いて、例えばＬＰＣＶＤ法およびＣＭＰ
等により、第３層間絶縁膜１６が全面に形成される。こ
の第３層間絶縁膜１６も第２層間絶縁膜１０と同様の方
法で形成される（図２（ｃ））。

【００６７】次に、ＲＩＥにより、第３層間絶縁膜１
６、ＴＦＴ用ゲート電極１５ｂ、ＴＦＴ用ゲート絶縁膜
１４、高濃度Ｐ型多結晶シリコン領域１３ａ、不純物注
入のない領域１３’ａ、第２層間絶縁膜１０、第１層間
絶縁膜７ゲート酸化膜３を貫通して、駆動用ゲート電
極４ｂ上とＮ型拡散層６ｂ上の両方に達する、ノード・
コンタクト孔１７ａが開口される。このとき、ノード・
コンタクト孔１７ａ近傍において、ＴＦＴ用ゲート電極
１５ｂは、ノード・コンタクト孔１７ａと重なり、且
つ、ＴＦＴ用ゲート電極１５ａ方向の側では、このノー
ド・コンタクト孔１７ａからはみ出さないように配置さ
れている。

【００６８】ノード・コンタクト孔１７ａは、例えば次
のように形成される。まず、ＣＨＦ₃などをエッチング
・ガスとしたＲＩＥにより、第３層間絶縁膜１６がエッ
チングされる。次に例えばＨＢｒおよびＣｌ₂などから
なるエッチング・ガスを用いたＲＩＥにより、ＴＦＴ用
ゲート電極１５ｂがエッチングされ、例えばＣＨＦ₃な
どをエッチング・ガスとしたＲＩＥにより、ＴＦＴ用ゲ
ート絶縁膜１４がエッチングされる。引き続いて、例え
ばＨＢｒおよびＣｌ₂などからなるエッチング・ガスを
用いたＲＩＥにより、高濃度Ｐ型多結晶シリコン領域１
３ａ、不純物注入のない領域１３’ａがエッチングさ
れ、最後に、例えばＣＨＦ₃などをエッチング・ガスと
したＲＩＥにより、第２層間絶縁膜１０、第１層間絶縁
膜７およびゲート酸化膜３が順次エッチングされる。

【００６９】ここで、ノード・コンタクト孔１７ａが、
ミスアラインメントにより素子分離酸化膜２の端に重な
ってしまった場合に拡散層のリーク電流が増加するのを
防ぐため、ノード・コンタクト孔１７ａを通してリンま
たはヒ素イオン等のＮ型不純物イオンが注入される（図
２（ｄ））。

【００７０】次に、図３に示すように、ノード・コンタ
クト孔１７ａの内部に、埋め込み電極１８ａが形成され
る。この埋め込み電極１８ａは、例えば、次のように形
成される。

【００７１】まず、ＬＰＣＶＤ法、イオン注入法等によ
り、全面に１０¹⁹〜１０²¹ｃｍ^-3の不純物濃度を有する
Ｎ型の多結晶シリコン膜が形成される。この多結晶シリ
コン膜の膜厚は、ノード・コンタクト孔径と同程度が望
ましい。次に上記多結晶シリコン膜が等方性ドライ・エ
ッチングにより全面的にエッチングされ、ノード・コン
タクト１７ａの内部のみに多結晶シリコンからなる埋め
込み電極１８ａが形成される。

【００７２】埋め込み電極１８ａは、あるいは次のよう
に形成される。まず、タングステンとシリコンの反応を
防ぐため、バリアメタルとして全面にスパッタリング法
等により膜厚５０ｎｍ前後のチタン膜、膜厚１００ｎｍ
程度の窒化チタン膜が順次成膜される。次に全面にＬＰ
ＣＶＤ法等によりタングステン膜が成長される。膜厚は
上記コンタクト孔径と同程度が望ましい。そして等方性
エッチングにより上記タングステン膜、窒化チタン膜、
チタン膜が順次全面的にエッチングされ、ノード・コン
タクト１７ａの内部のみにこれらの高融点金属からなる
埋め込み電極１８ａが形成される（図３（ａ））。

【００７３】続いて、ＬＰＣＶＤ法等により、膜厚１０
０ｎｍ程度の第４層間絶縁膜１９が全面に形成される。
この第４層間絶縁膜１９はシリコン酸化膜でもＢＰＳＧ
膜でもよいが、埋め込み電極１８ａがタングステン等の
高融点金属からなる場合は、５００℃程度を上限とする
常圧ＣＶＤ法、もしくはプラズマＣＶＤ法等で形成され
る。

【００７４】次に、ＲＩＥにより第４層間絶縁膜１９、
第３層間絶縁膜１６、ＴＦＴ用ゲート絶縁膜１４、第２
層間絶縁膜１０、第１層間絶縁膜７およびゲート酸化膜
３を貫通してＮ型拡散層６ｃに達するビット線コンタク
ト孔２０ａが開口される（図３（ｂ））。

【００７５】さらに、全面にスパッタリング法等により
膜厚５０ｎｍ前後のチタン膜、膜厚１００ｎｍ前後の窒
化チタン膜が順次成膜され、全面にＬＰＣＶＤ法等によ
りタングステン膜が成長される。膜厚はコンタクト孔径
と同程度が望ましい。そして等方性エッチングにより上
記タングステン膜、窒化チタン膜、チタン膜が順次全面
的にエッチングされ、ビット・コンタクト２０ａの内部
のみにタングステンからなる埋め込み電極（図示せず）
が形成され、チタン膜、窒化チタン膜、アルミニウム膜
が順次全面に成膜される。これらのアルミニウム膜、窒
化チタン膜、チタン膜が順次パターニングされ、図１
（ｃ）に示したビット線２１ａが形成され、本発明のメ
モリセルの１組が形成される。

【００７６】このような本発明の構造、製造方法によれ
ば、負荷用ＰチャネルＴＦＴのＰ型のドレイン領域とな
る高濃度Ｐ型多結晶シリコン領域１３ａあるいは１３ｂ
と、埋め込み電極１８ａあるいは１８ｂとの間に不純物
注入のない領域は残置されない。このため、上部ゲート
型ＴＦＴにおいて熱処理を低温、短時間化しても、寄生
抵抗によってＴＦＴの電流供給能力が極度に低下すると
いうような問題は起こらない。

【００７７】また、ノード・コンタクト孔１７ａあるい
は１７ｂの開口、フォトレジスト剥離の後、ＴＦＴ用ゲ
ート絶縁膜１４は表面に露出していないので、酸素プラ
ズマによるフォトレジスト剥離、洗浄処理などで形成さ
れた自然酸化膜を希フッ酸で除去しても、ＴＦＴ用ゲー
ト絶縁膜の局所的薄膜化あるいは汚染等は起こらない。
そして、ＴＦＴのゲート絶縁耐圧が極端に劣化すること
は起こらない。

【００７８】さらに、埋め込み電極１８ａあるいは１８
ｂをタングステン等の高融点金属で形成すれば、ノード
・コンタクト孔の部分に寄生的なＰＮダイオードが形成
されることはなく、ＴＦＴの電流供給能力が低下するこ
とを防止できる。

【００７９】次に、図４に基づいて本発明の第２の実施
の形態を説明する。第１の実施の形態は、シングルドレ
イン構造のＴＦＴを負荷素子として有する例であるが、
第２の実施の形態は、ドレイン部にオフセットを設け、
その部分に低濃度Ｐ型領域を設けたＬＤＯ（Ｌｉｇｈｔ
ｌｙＤｏｐｅｄＯｆｆｓｅｔ）構造を持つＴＦＴを
負荷素子として有する例である。図４（ａ）は、ＳＲＡ
Ｍメモリセルの平面図であり、図４（ｂ）は、図４
（ａ）に記すＣ−Ｄで切断した断面図である。

【００８０】ここで、ＳＲＡＭメモリセルの負荷用Ｐチ
ャネルＴＦＴ部以外は、第１の実施の形態で説明したの
と同一であるので、以下その説明は簡単になされる。

【００８１】図４（ｂ）に示すように、ＳＲＡＭメモリ
セルを構成する駆動用ＮチャネルＭＯＳトランジスタと
転送用ＮチャネルＭＯＳトランジスタは、第１の実施の
形態で述べたように平坦な表面を有する第２層間絶縁膜
１０により覆われている。

【００８２】そして、図４（ａ）および図４（ｂ）に示
すように、第２層間絶縁膜１０の表面上には、第１の多
結晶シリコン膜からなる第１、第２の多結晶シリコン膜
パターンが設けられている。第１の多結晶シリコン膜パ
ターンは、一方の負荷用ＰチャネルＴＦＴのソース領域
となる高濃度Ｐ型多結晶シリコン領域１１ａ、ＴＦＴの
Ｎ型のチャネル領域であるＮ型多結晶シリコン領域１２
ａ、低濃度Ｐ型多結晶シリコン領域２２ａ、ＴＦＴのド
レイン領域のなる高濃度Ｐ型多結晶シリコン領域１３ａ
からなる。そして、第２の多結晶シリコン膜パターン
は、他方の負荷用ＰチャネルＴＦＴのソース領域となる
高濃度Ｐ型多結晶シリコン領域１１ｂ、ＴＦＴのチャネ
ル領域であるＮ型多結晶シリコン領域１２ｂ、低濃度Ｐ
型多結晶シリコン領域２２ｂ、ＴＦＴのドレイン領域と
なる高濃度Ｐ型多結晶シリコン領域１３ｂからなる。

【００８３】ここで、高濃度Ｐ型多結晶シリコン領域１
１ａおよび１１ｂはそれぞれ電源配線の一部をなし、両
者はメモリセルの外部で接続されている。

【００８４】図４（ｂ）に示すように、上記第１、第２
の多結晶シリコン膜パターンの表面および第２層間絶縁
膜１０の表面には、ＴＦＴ用ゲート絶縁膜１４が形成さ
れ、さらに、このＴＦＴ用ゲート絶縁膜１４上には、第
２の多結晶シリコン膜からなるＴＦＴ用ゲート電極１５
ａおよび１５ｂが形成される。

【００８５】このようにして、ＴＦＴ用ゲート電極１５
ａと、ＴＦＴ用ゲート絶縁膜１４、高濃度Ｐ型多結晶シ
リコン領域１１ａおよび１３ａ、低濃度Ｐ型多結晶シリ
コン領域２２ａとから、一方の負荷用ＰチャネルＴＦＴ
ＴＬ１が構成されており、ＴＦＴ用ゲート電極１５
ｂ、ＴＦＴ用ゲート絶縁膜１４、高濃度Ｐ型多結晶シリ
コン領域１１ｂおよび１３ｂ、低濃度Ｐ型多結晶シリコ
ン領域２２ｂとから、他方の負荷用ＰチャネルＴＦＴ
ＴＴ２が構成されている。

【００８６】そして、図４（ｂ）に示すように、ＴＦＴ
用ゲート電極１５ａ、１５ｂの表面およびＴＦＴ用ゲー
トト酸化膜１４の表面は、平坦な表面を有する第３層間
絶縁膜１６が堆積されている。

【００８７】そして、第３層間絶縁膜１６、ＴＦＴ用ゲ
ート電極１５ｂ、ＴＦＴ用ゲート絶縁膜１４、高濃度Ｐ
型多結晶シリコン領域１３ａ、不純物注入のない領域１
３’ａ、第２層間絶縁膜１０、第１層間絶縁膜７および
ゲート酸化膜３を貫通し、駆動用ゲート電極４ｂ上とＮ
型拡散層６ｂ上の両方に達する、第１のノード・コンタ
クト孔１７ａが設けられている。また、同様にして、図
４（ａ）に示すように、第２のノード・コンタクト孔１
７ｂが設けられている。

【００８８】これらのノード・コンタクト孔１７ａおよ
び１７ｂの内部には、図４（ｂ）に示すように埋め込み
電極１８ａあれいは１８ｂ（図示されず）が形成されて
いる。上記埋め込み電極１８ａによって、Ｎ型拡散層６
ｂ、駆動用ゲート電極４ｂ、高濃度Ｐ型多結晶シリコン
領域１３ａおよびＴＦＴ用ゲート電極１５ｂが接続され
て接続点Ｎ１が構成されている。同様に、他の埋め込み
電極１８ｂ（図示されず）によって、Ｎ型拡散層６’
ｂ、駆動用ゲート電極４ａ、高濃度Ｐ型多結晶シリコン
領域１３ｂおよびＴＦＴ用ゲート電極１５ａが接続され
て接続点Ｎ２が構成されている。

【００８９】そして、図４（ｂ）に示すように、埋め込
み電極１８ａあるいは１８ｂの表面および第３層間絶縁
膜１６の表面には、第４層間絶縁膜１９が堆積されてい
る。

【００９０】後は、第１の実施の形態と同一にして、ビ
ット線コンタクト孔が開口し、ビット線が形成される。

【００９１】このような負荷用ＰチャネルＴＦＴのドレ
イン領域をＬＤＯ構造にする製造方法としては、通常の
フォトリソグラフィ技術で形成されるレジストパターン
を使用してボロン不純物を選択的にイオン注入する方法
がとられる。

【００９２】このような構造、製造方法によれば、シン
グルドレイン構造に比べ、ドレイン電界を緩和でき、電
流駆動能力も確保できるＬＤＯ構造を持つＴＦＴを負荷
素子として有するＳＲＡＭメモリセルを実現できる。こ
のとき高濃度Ｐ型多結晶シリコン領域１３ａ、１３ｂと
低濃度Ｐ型多結晶シリコン領域２２ａ、２２ｂがＴＦＴ
用ゲート電極に対して自己整合的に形成されるので、チ
ャネル長の制御性がよく、ノード・コンタクト孔部分の
寄生抵抗によってＴＦＴの電流供給能力が極度に低下す
るという問題は起こらない。また、ゲート絶縁耐圧が極
端に劣化することも起こらない。

【００９３】次に、図５に基づいて本発明の第３の実施
の形態を説明する。これは、負荷用ＰチャネルＴＦＴの
ソース・ドレイン領域がＴＦＴ用ゲート電極に対して自
己整合的に形成されるＬＤＤ構造を有する場合である。
ここで、図５（ａ）はＳＲＡＭメモリセルの平面図であ
る。図５（ｂ）は、図５（ａ）に記すＥ−Ｆで切断した
断面図である。

【００９４】この場合も、ＳＲＡＭメモリセルの負荷用
ＰチャネルＴＦＴ部以外は、第１の実施の形態で説明し
たのと同一であるので、以下その説明は簡単になされ
る。

【００９５】図５（ｂ）に示すように、ＳＲＡＭメモリ
セルを構成する駆動用ＮチャネルＭＯＳトランジスタと
転送用ＮチャネルＭＯＳトランジスタは、平坦な表面を
有する第２層間絶縁膜１０により覆われている。そし
て、図５（ａ）および図５（ｂ）に示すように、第２層
間絶縁膜１０の表面上には、第１の多結晶シリコン膜か
らなる第１、第２の多結晶シリコン膜パターンが設けら
れている。第１の多結晶シリコン膜パターンは、一方の
負荷用ＰチャネルＴＦＴのソース領域となる高濃度Ｐ型
多結晶シリコン領域１１ａ、低濃度Ｐ型多結晶シリコン
領域２３ａ、ＴＦＴのＮ型のチャネル領域であるＮ型多
結晶シリコン領域１２ａ、低濃度Ｐ型多結晶シリコン領
域２４ａ、ＴＦＴのドレイン領域となる高濃度Ｐ型多結
晶シリコン領域１３ａからなる。そして、図５（ａ）に
示すように、第２の多結晶シリコン膜パターンは、他方
の負荷用ＰチャネルＴＦＴのソース領域となる高濃度Ｐ
型多結晶シリコン領域１１ｂ、低濃度Ｐ型多結晶シリコ
ン領域２３ｂ、ＴＦＴのチャネル領域であるＮ型多結晶
シリコン領域１２ｂ、低濃度Ｐ型多結晶シリコン領域２
４ｂ、ＴＦＴのドレイン領域となる高濃度Ｐ型多結晶シ
リコン領域１３ｂからなる。

【００９６】ここで、高濃度Ｐ型多結晶シリコン領域１
１ａおよび１１ｂはそれぞれ電源配線の一部をなし、両
者はメモリセルの外部で接続されている。

【００９７】図５（ｂ）に示すように、上記第１、第２
の多結晶シリコン膜パターンの表面および第２層間絶縁
膜１０の表面には、ＴＦＴ用ゲート絶縁膜１４が形成さ
れ、さらに、このＴＦＴ用ゲート絶縁膜１４上には、第
２の多結晶シリコン膜からなるＴＦＴ用ゲート電極１５
ａおよび１５ｂが形成されている。そして、これらのＴ
ＦＴ用ゲート電極１５ａおよび１５ｂの側壁にサイドウ
ォール絶縁膜２５ａおよび２５ｂがそれぞれ形成されて
いる。

【００９８】このようにして、ＴＦＴ用ゲート電極１５
ａと、ＴＦＴ用ゲート絶縁膜１４、高濃度Ｐ型多結晶シ
リコン領域１１ａおよび１３ａ、低濃度Ｐ型多結晶シリ
コン領域２３ａおよび２４ａとから、一方の負荷用Ｐチ
ャネルＴＦＴＴＬ１が構成されており、ＴＦＴ用ゲー
ト電極１５ｂ、ＴＦＴ用ゲート絶縁膜１４、高濃度Ｐ型
多結晶シリコン領域１１ｂおよび１３ｂ、低濃度Ｐ型多
結晶シリコン領域２３ｂおよび２４ｂとから、他方の負
荷用ＰチャネルＴＦＴＴＴ２が構成されている。そし
て、図５（ｂ）に示すように、ＴＦＴ用ゲート電極１５
ａ、１５ｂの表面は、平坦な表面を有する第３層間絶縁
膜１６が堆積されている。

【００９９】そして、第３層間絶縁膜１６、ＴＦＴ用ゲ
ート電極１５ｂ、サイドウォール絶縁膜２５ｂ、高濃度
Ｐ型多結晶シリコン領域１３ａ、第２層間絶縁膜１０、
第１層間絶縁膜７およびゲート酸化膜３を貫通し、駆動
用ゲート電極４ｂ上とＮ型拡散層６ｂ上の両方に達す
る、第１のノード・コンタクト孔１７ａが設けられてい
る。また、同様にして、図５（ａ）に示すように、第２
のノード・コンタクト孔１７ｂが設けられている。

【０１００】これらのノード・コンタクト孔１７ａの内
部には、図５（ｂ）に示すように埋め込み電極１８ａあ
るいは１８ｂ（図示されず）が形成されている。上記埋
め込み電極１８ａによって、Ｎ型拡散層６ｂ、駆動用ゲ
ート電極４ｂ、高濃度Ｐ型多結晶シリコン領域１３ａお
よびＴＦＴ用ゲート電極１５ｂが接続されて接続点Ｎ１
が構成されている。同様に、他の埋め込み電極１８ｂ
（図示されず）によって、Ｎ型拡散層６’ｂ、駆動用ゲ
ート電極４ａ、高濃度Ｐ型多結晶シリコン領域１３ｂお
よびＴＦＴ用ゲート電極１５ａが接続されて接続点Ｎ２
が構成されている。そして、図５（ｂ）に示すように、
埋め込み電極１８ａあるいは１８ｂの表面と第３層間絶
縁膜１６の表面には、第４層間絶縁膜１９が堆積されて
いる。

【０１０１】後は、第１および第２の実施の形態と同一
にして、ビット線コンタクト孔２０ａおよび２０ｂが開
口する。そして、ビット線が形成される。

【０１０２】このような負荷用ＰチャネルＴＦＴのソー
ス・ドレイン領域をＬＤＤ構造にする製造方法として
は、ＴＦＴ用ゲート電極の側壁に形成されたサイドウォ
ール絶縁膜をマスクにしてＰ型不純物であるボロンイオ
ンを全面にイオン注入する方法がとられる。ここで、サ
イドウォール絶縁膜は、通常、シリコン酸化膜の全面被
膜と異方性ＲＩＥにより形成される。

【０１０３】このような構造、製造方法によれば、シン
グルドレイン構造に比べ、ドレイン電界を緩和でき、電
流駆動能力も確保できるＬＤＤ構造を持つＴＦＴを負荷
素子として有するＳＲＡＭメモリセルを実現できる。こ
のとき高濃度Ｐ型多結晶シリコン領域と低濃度Ｐ型多結
晶シリコン領域が共にＴＦＴ用ゲート電極に対して自己
整合的に形成されるので、チャネル長およびＬＤＤ領域
の長さの制御性がよく、ノード・コンタクト孔部分の寄
生抵抗によってＴＦＴの電流供給能力が極度に低下する
という問題は起こらない。また、ゲート絶縁耐圧が極端
に劣化することも起こらない。

【０１０４】この第３の実施の形態の場合には、サイド
ウォール絶縁膜２５ａおよび２５ｂが形成されるため
に、従来の方法では不純物注入のない領域が形成され易
くなり寄生抵抗がより増大する。このために、従来の技
術では、このようなＬＤＤ構造の形成が困難になる。し
かし、本発明では、このような問題は容易に解決される
ようになり、ＬＤＤ構造の形成が簡単になる。

【０１０５】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、基板表面上に形成された４つのＮチャネルＭ
ＯＳトランジスタと、上記ＮチャネルＭＯＳトランジス
タを覆う層間絶縁膜の表面上に形成された、一対の上部
ゲート型のＰチャネルＴＦＴとからなるＳＲＡＭメモリ
セルにおいて、一対のＣＭＯＳインバータの交差接続が
行われるノード・コンタクト部分でノード・コンタクト
孔が、ＰチャネルＴＦＴを覆う層間絶縁膜、Ｐチャネル
ＴＦＴのゲート電極、ＰチャネルＴＦＴのゲート絶縁
膜、ＰチャネルＴＦＴのＰ型のドレイン領域、基板表面
に設けた４つのＮチャネルＭＯＳトランジスタを覆う層
間絶縁膜、上記ＮチャネルＭＯＳトランジスタのゲート
酸化膜を貫通し、上記ＮチャネルＭＯＳトランジスタの
ゲート電極またはＮ型のドレイン領域に達しており、交
差接続は上記ノード・コンタクト孔の内部に設けられた
埋め込み電極により行われ、上記ノード・コンタクト孔
近傍において、一方のＰチャネルＴＦＴのゲート電極は
ノード・コンタクト孔と重なり、他方のＴＦＴのゲート
電極の側にはみ出さないように配置されている構造を有
している。

【０１０６】このため、ＰチャネルＴＦＴのＰ型のソー
ス・ドレイン領域、あるいはＰ型のＬＤＤ領域を自己整
合的に形成する工程において、上記のＰ型のドレイン領
域と、上記埋め込み電極との間に、不純物注入のない領
域は残置されず、熱処理を低温、短時間化しても、寄生
抵抗によってＴＦＴの電流供給能力が極度に低下する問
題を避けられる。例えば、従来の技術において寄生抵抗
が生じると、その抵抗は、シート抵抗値にして１０¹⁰Ω
／□程度まで高くなる可能性があり、負荷素子の電流供
給能力はＴＦＴのオン電流ではなくこの寄生抵抗により
リミットされ、１０^-10〜１０^-9Ａ程度の低いものにな
ってしまう。しかし本発明によりこの寄生抵抗が排除さ
れれば、本来のＴＦＴのオン電流が負荷素子の電流供給
能力となり、１０^-7Ａ以上の電流を供給することができ
る。

【０１０７】また、ノード・コンタクト孔の開口、フォ
トレジスト剥離の後、ＴＦＴのゲート絶縁膜は表面に露
出していないので、酸素プラズマによるフォトレジスト
剥離、洗浄処理などで形成された自然酸化膜を希フッ酸
で除去しても、ゲート絶縁膜の局所的薄膜化、汚染等は
起こらず、ゲート絶縁耐圧が極端に劣化することも避け
られる。

【０１０８】さらに、上記埋め込み電極をタングステン
等の高融点金属で形成すれば、ノード・コンタクト孔の
部分に寄生的なＰＮダイオードが形成されることはな
く、ＴＦＴの電流供給能力が低下することも防止でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するメモリセ
ルの平面図と断面図である。

【図２】本発明の第１の実施の形態のメモリセルの製造
工程順の断面図である。

【図３】本発明の第１の実施の形態のメモリセルの製造
工程順の断面図である。

【図４】本発明の第２の実施の形態を説明するメモリセ
ルの平面図と断面図である。

【図５】本発明の第３の実施の形態を説明するメモリセ
ルの平面図と断面図である。

【図６】ＳＲＡＭメモリセルの等価回路図である。

【図７】従来の技術を説明するためのメモリセルの断面
図である。

【図８】従来を技術を説明するメモリセルの製造工程順
の断面図である。

【符号の説明】

１，１０１シリコン基板２，１０２素子分離酸化膜３，１０３ゲート酸化膜４ａ，４ｂ，１０４駆動用ゲート電極５ａ，５ｂ，１０５転送用ゲート電極６ａ，６ｂ，６ｃ，６’ａ，６’ｂ，６’ｃＮ型拡
散層７，１０７第１層間絶縁膜８ａ，８ｂ接地コンタクト孔９，１０８接地線１０，１０９第２層間絶縁膜１１ａ，１１ｂ，１３ａ，１３ｂ高濃度Ｐ型多結晶
シリコン領域１１’ａ第１の多結晶シリコン膜パターン１１’ｂ第２の多結晶シリコン膜パターン１２ａ，１２ｂ，１１７Ｎ型多結晶シリコン領域１３’ａ，１３’ｂ，１１６’，１１８’ 不純物注
入のない領域１４，１２０ＴＦＴ用ゲート絶縁膜１５ａ，１５ｂ，１２２ａ，１２２ｂＴＦＴ用ゲー
ト電極１６，１２４第３層間絶縁膜１７ａ，１７ｂノード・コンタクト孔１８ａ，１８ｂ，１１２，１１３埋め込み電極１９第４層間絶縁膜２０ａ，２０ｂ，１１１ビット線コンタクト孔２１ａ，２１ｂ，１２５ビット線２２ａ，２２ｂ低濃度Ｐ型多結晶シリコン領域２３ａ，２３ｂ，２４ａ，２４ｂ低濃度Ｐ型多結晶
シリコン領域２５ａ，２５ｂサイドウォール絶縁膜１０６ａ，１０６ｂＮ型拡散層１１０接続コンタクト孔１１４，１１５チタン・シリサイド層１１６，１１８高濃度Ｐ型多結晶シリコン領域１２１電源配線１２３保護絶縁膜ＴＤ１，ＴＤ２転送用ＮチャネルＭＯＳトランジス
タＴＴ１，ＴＴ２転送用ＮチャネルＭＯＳトランジス
タＴＬ１，ＴＬ２負荷用ＰチャネルＭＯＳトランジス
タＮ１，Ｎ２接続点ＷＬワード線ＢＬ１，ＢＬ２ビット線

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に形成された１対の情
報転送用ＭＯＳＦＥＴと、フリップフロップ回路を構成
する１対の駆動用ＭＯＳＦＥＴおよび１対の負荷用薄膜
トランジスタとで形成されるスタティック型メモリセル
において、接地線に接続された第１のＮ型のソース領域、第１のＮ
型のドレイン領域、ゲート酸化膜、第１のゲート電極か
らなり、シリコン基板表面に設けられた第１の駆動用Ｎ
チャネルＭＯＳトランジスタと、接地線に接続された第
２のＮ型のソース領域、第２のＮ型のドレイン領域、前
記ゲート酸化膜、第２のゲート電極からなり、前記シリ
コン基板表面に設けられた第２の駆動用ＮチャネルＭＯ
Ｓトランジスタと、一対のビット線の一方に接続された
第３のＮ型のソース領域、前記第１のＮ型のドレイン領
域に接続された第３のＮ型のドレイン領域、前記ゲート
酸化膜、及びワード線に接続された第３のゲート電極か
らなり、前記シリコン基板表面に設けられた第１の転送
用ＮチャネルＭＯＳトランジスタと、前記一対のビット線の他方に接続された第４のＮ型のソ
ース領域、前記第２のＮ型のドレイン領域に接続された
第４のＮ型のドレイン領域、前記ゲート酸化膜、及び前
記ワード線に接続された第４のゲート電極からなり、前
記シリコン基板表面に設けられた第２の転送用Ｎチャネ
ルＭＯＳトランジスタとを有し、前記第１、第２の駆動用ＮチャネルＭＯＳトランジスタ
及び前記第１、第２の転送用ＮチャネルＭＯＳトランジ
スタの表面を覆う第１の層間絶縁膜を有し、前記接地線を覆う第２の層間絶縁膜表面に設けられた多
結晶シリコン膜から構成され、電源線に接続された第１
のＰ型のソース領域、第１のチャネル領域および第１の
Ｐ型のドレイン領域からなる第１の多結晶シリコン膜パ
ターンと、前記多結晶シリコン膜から構成され、前記電源線に接続
された第２のＰ型のソース領域、第２のチャネル領域お
よび第２のＰ型のドレイン領域からなる第２の多結晶シ
リコン膜パターンと、前記第１、第２の多結晶シリコン膜パターンの表面を覆
い、前記第２の層間絶縁膜表面に設けられたゲート絶縁
膜と、前記ゲート絶縁膜を介して前記第１のチャネル領域を覆
い、前記第２のＰ型のドレイン領域の上に延在する部分
を有する、前記ゲート絶縁膜の表面に形成された第５の
ゲート電極と、前記ゲート絶縁膜を介して前記第２のチャネル領域を覆
い、前記第１のＰ型のドレイン領域の上に延在する部分
を有する、前記ゲート絶縁膜の表面に形成された第６の
ゲート電極とを有し、前記第５のゲート電極、前記ゲート絶縁膜、前記第１の
Ｐ型のソース領域、前記第１のチャネル領域、及び前記
第１のＰ型のドレイン領域からなる第１の負荷用Ｐチャ
ネル薄膜トランジスタと、前記第６のゲート電極、前記ゲート絶縁膜、前記第２の
Ｐ型のソース領域、前記第２のチャネル領域、及び前記
第２のＰ型のドレイン領域からなる第２の負荷用Ｐチャ
ネル薄膜トランジスタとを有し、前記第１、第２の負荷用Ｐチャネル薄膜トランジスタを
覆う第３の層間絶縁膜と、前記第３の層間絶縁膜、前記第６のゲート電極、前記ゲ
ート絶縁膜、前記第１のＰ型のドレイン領域、前記第２
の層間絶縁膜、前記第１の層間絶縁膜、前記ゲート酸化
膜を貫通して、前記第２のゲート電極または前記第１の
Ｎ型のドレイン領域に達する、第１のノード・コンタク
ト孔と、前記第３の層間絶縁膜、前記第５のゲート電
極、前記ゲート絶縁膜、前記第２のＰ型のドレイン領
域、前記第２の層間絶縁膜、前記第１の層間絶縁膜、前
記ゲート酸化膜を貫通して、前記第１のゲート電極また
は前記第２のＮ型のドレイン領域に達する、第２のノー
ド・コンタクト孔と、前記第１のノード・コンタクト孔
の内部に形成された、導電性の第１の埋め込み電極と、前記第２のノード・コンタクト孔の内部に形成された、
導電性の第２の埋め込み電極とを有し、前記第１の埋め込み電極によって前記第２のゲート電極
または第１のＮ型のドレイン領域、前記第１のＰ型のド
レイン領域、前記第６のゲート電極が互いに接続し、前記第２の埋め込み電極によって前記第１のゲート電極
または第２のＮ型のドレイン領域、前記第２のＰ型のド
レイン領域、前記第５のゲート電極が互いに接続してお
り、前記第１のノード・コンタクト孔の近傍におい
て、前記第６のゲート電極は前記第１のノード・コンタ
クト孔と重なり、かつ前記第５のゲート電極の側には突
出する部分を持たないように配置され、前記第２のノード・コンタクト孔の近傍において、前記
第５のゲート電極は前記第２のノード・コンタクト孔と
重なり、かつ前記第６のゲート電極の側には突出する部
分を持たないように配置されていることを併せて特徴と
する半導体記憶装置。
【請求項２】前記第１および第２の埋め込み電極は高
融点金属膜もしくは高融点金属を含む合金膜からなるこ
とを特徴とする、請求項１記載の半導体記憶装置。
【請求項３】前記第１および第２の負荷用Ｐチャネル
薄膜トランジスタは、少なくともドレイン領域とチャネ
ル領域の間に低濃度Ｐ型領域を有することを特徴とす
る、請求項１記載の半導体記憶装置。
【請求項４】シリコン基板の表面の素子分離領域と素
子形成領域とにそれぞれ素子分離酸化膜とゲート酸化膜
を形成した後、前記シリコン基板の表面に第１のＮ型の
ソース領域と、第１のＮ型のドレイン領域と、前記ゲー
ト酸化膜と、第１のゲート電極とからなる第１の駆動用
ＮチャネルＭＯＳトランジスタ、第２のＮ型のソース領
域と、第２のＮ型のドレイン領域と、前記ゲート酸化膜
と、第２のゲート電極とからなる第２の駆動用Ｎチャネ
ルＭＯＳトランジスタ、第３のＮ型のソース領域と、第
１のＮ型のドレイン領域に接続された第３のＮ型のドレ
イン領域と、前記ゲート酸化膜と、ワード線を兼ねる第
３のゲート電極とからなる第１の転送用ＮチャネルＭＯ
Ｓトランジスタ、第４のＮ型のソース領域と、第２のＮ
型のドレイン領域に接続された第４のＮ型のドレイン領
域と、前記ゲート酸化膜と、ワード線を兼ねる第４のゲ
ート電極とからなる第１の転送用ＮチャネルＭＯＳトラ
ンジスタを形成する工程と、全面に第１の層間絶縁膜を形成し、前記第１の層間絶縁
膜に前記第１、第２のＮ型のソース領域に達する第１、
第２の接地コンタクト孔を形成する工程と、前記第１、
第２の接地コンタクト孔を介して前記第１、第２のＮ型
のソース領域に接続する接地線を形成する工程と、全面に第２の層間絶縁膜を形成し、全面にＮ型の多結晶
シリコン膜を形成する工程と、前記多結晶シリコン膜を
パターニングして、第１および第２の多結晶シリコン膜
パターンを形成する工程と、全面にゲート絶縁膜を形成する工程と、全面に第１の導電膜を形成する工程と、前記第１の導電
膜をパターニングし、第５および第６のゲート電極を形
成する工程と、前記第５および第６のゲート電極をマスクとしてＰ型不
純物を導入し、前記第１の多結晶シリコン膜パターン中
に第１のＰ型のソース領域、第１のチャネル領域、第１
のＰ型のドレイン領域を、また前記第２の多結晶シリコ
ン膜パターン中に第２のＰ型のソース領域、第２のチャ
ネル領域、第２のＰ型のドレイン領域を形成し、前記第
５のゲート電極と、前記ゲート絶縁膜と、前記第１のＰ
型のソース領域と、前記第１のチャネル領域と、前記第
１のドレイン領域とからなる第１の負荷用Ｐチャネル薄
膜トランジスタ、及び前記第６のゲート電極と、前記ゲ
ート絶縁膜と、前記第２のＰ型のソース領域と、前記第
２のチャネル領域と、前記第２のドレイン領域とからな
る第２の負荷用Ｐチャネル薄膜トランジスタを形成する
工程と、全面に第３の層間絶縁膜を形成し、前記第３の層間絶縁
膜、前記第６のゲート電極、前記ゲート絶縁膜、前記第
１のＰ型のドレイン領域、前記第２および第１の層間絶
縁膜、前記ゲート酸化膜を貫通し、前記第２のゲート電
極または前記第１のＮ型のドレイン領域に達する第１の
ノード・コンタクト孔を形成する工程と、前記第３の層
間絶縁膜、前記第５のゲート電極、前記ゲート絶縁膜、
前記第２のＰ型のドレイン領域、前記第２および第１の
層間絶縁膜、前記ゲート酸化膜を貫通し、前記第１のゲ
ート電極または前記第２のＮ型のドレイン領域に達する
第２のノード・コンタクト孔を形成する工程と、全面に第２の導電膜を形成し、全面的にエッチングし、
前記第１および第２のノード・コンタクト孔の内部にの
み、第２の導電膜が残置するようにして、第１および第
２の埋め込み電極を形成する工程と、全面に第４の層間絶縁膜を形成する工程と、前記第４、
第３の層間絶縁膜、前記ゲート絶縁膜、前記第２、第１
の層間絶縁膜、前記ゲート酸化膜を貫通し、前記第３お
よび第４のＮ型のソース領域に達する、第１および第２
のビット・コンタクト孔を形成する工程と、前記第１お
よび第２のビット・コンタクト孔を介して、それぞれ前
記第３および第４のＮ型のソース領域に接続する、第１
および第２のビット線を形成する工程とを併せて有する
ことを特徴とする、半導体記憶装置の製造方法。
【請求項５】前記第２の導電膜は高融点金属もしくは
高融点金属合金膜からなることを特徴とする、請求項４
記載の半導体記憶装置の製造方法。
【請求項６】前記第１、第２のＰ型のソース領域、お
よび前記第１、第２のＰ型のドレイン領域を形成する工
程は、少なくともドレイン領域とチャネル領域の間に低
濃度のＰ型領域を形成する工程を含むことを特徴とす
る、請求項４記載の半導体記憶装置の製造方法。