JPH09129845A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09129845A JPH09129845A JP7282941A JP28294195A JPH09129845A JP H09129845 A JPH09129845 A JP H09129845A JP 7282941 A JP7282941 A JP 7282941A JP 28294195 A JP28294195 A JP 28294195A JP H09129845 A JPH09129845 A JP H09129845A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】微細なキャパシタ構造を有し高集積化される半
導体装置およびその製造方法を提供する。 【解決手段】１トランジスタと１キャパシタとで構成さ
れるメモリセルを有する半導体装置おいて、トランジス
タを被覆する絶縁膜層が形成され、絶縁膜層の所定の領
域を貫通し前記トランジスタのソース又はドレイン領域
である拡散層に達する溝が形成され、前記溝内の側壁に
被着するシリンダ形状の第１の電極膜が形成され、前記
第１の電極膜の内側にシリンダ形状の第２の電極膜が形
成され、前記第１の電極膜と第２の電極膜の表面に形成
された容量絶縁膜を介して前記第１の電極膜と第２の電
極膜に対向する第３の電極膜が形成され、前記第１の電
極膜の一部が前記拡散層と電気的に接続されて前記キャ
パシタが形成される。
導体装置およびその製造方法を提供する。 【解決手段】１トランジスタと１キャパシタとで構成さ
れるメモリセルを有する半導体装置おいて、トランジス
タを被覆する絶縁膜層が形成され、絶縁膜層の所定の領
域を貫通し前記トランジスタのソース又はドレイン領域
である拡散層に達する溝が形成され、前記溝内の側壁に
被着するシリンダ形状の第１の電極膜が形成され、前記
第１の電極膜の内側にシリンダ形状の第２の電極膜が形
成され、前記第１の電極膜と第２の電極膜の表面に形成
された容量絶縁膜を介して前記第１の電極膜と第２の電
極膜に対向する第３の電極膜が形成され、前記第１の電
極膜の一部が前記拡散層と電気的に接続されて前記キャ
パシタが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に関し、特に半導体記憶装置のキャパシタ電極の
構造とその形成方法に関する。
造方法に関し、特に半導体記憶装置のキャパシタ電極の
構造とその形成方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体記憶装置の更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値の確保が必要とさ
れる。そこで、キャパシタの下部容量電極（蓄積電極）
を平面構造から３次元構造に変えて、縮小した占有面積
の中でキャパシタ電極の表面積を拡大することが必須と
なる。
半導体記憶装置の更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値の確保が必要とさ
れる。そこで、キャパシタの下部容量電極（蓄積電極）
を平面構造から３次元構造に変えて、縮小した占有面積
の中でキャパシタ電極の表面積を拡大することが必須と
なる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック型のものとトレンチ型のものと
がある。これらの構造にはそれぞれ一長一短があるが、
スタック型のものはアルファー線の入射あるいは回路等
からのノイズに対する耐性が高く、比較的に容量値の小
さい場合でも安定動作する。このために、半導体素子の
設計基準が０．１５μｍ程度となる１ギガビット（１Ｇ
ｂ）ＤＲＡＭにおいても、スタック型のキャパシタは有
効であると考えられている。
キャパシタにはスタック型のものとトレンチ型のものと
がある。これらの構造にはそれぞれ一長一短があるが、
スタック型のものはアルファー線の入射あるいは回路等
からのノイズに対する耐性が高く、比較的に容量値の小
さい場合でも安定動作する。このために、半導体素子の
設計基準が０．１５μｍ程度となる１ギガビット（１Ｇ
ｂ）ＤＲＡＭにおいても、スタック型のキャパシタは有
効であると考えられている。
【０００５】このスタック型のキャパシタ（以下、スタ
ックト・キャパシタと呼称する）としてシリンダ構造の
蓄積電極のものが精力的に検討され、種々の改良が加え
られてきている。そこで、このシリンダ構造のスタック
ト・キャパシタについて、最近に提案されているものを
図７に基づいて説明する。図７は、特開平４−２６４７
６７号公報に記載されている技術で蓄積電極が同心円状
に形成される多重シリンダ構造を有するメモリセル領域
の断面図である。
ックト・キャパシタと呼称する）としてシリンダ構造の
蓄積電極のものが精力的に検討され、種々の改良が加え
られてきている。そこで、このシリンダ構造のスタック
ト・キャパシタについて、最近に提案されているものを
図７に基づいて説明する。図７は、特開平４−２６４７
６７号公報に記載されている技術で蓄積電極が同心円状
に形成される多重シリンダ構造を有するメモリセル領域
の断面図である。
【０００６】図７に示すように、シリコン基板１０１上
の所定の領域にフィールド酸化膜１０２が形成される。
そして、ゲート酸化膜１０３を介してゲート電極１０４
が形成され、その両側のシリコン基板１０１の表面に第
１のＮ+ 拡散層１０５と第２のＮ+ 拡散層１０６が設け
られる。このようにしてメモリセル領域のトランスファ
トランジスタが形成される。そして、フィールド酸化膜
１０２、トランスファトランジスタを被覆するようにし
て層間絶縁膜１０７が形成される。
の所定の領域にフィールド酸化膜１０２が形成される。
そして、ゲート酸化膜１０３を介してゲート電極１０４
が形成され、その両側のシリコン基板１０１の表面に第
１のＮ+ 拡散層１０５と第２のＮ+ 拡散層１０６が設け
られる。このようにしてメモリセル領域のトランスファ
トランジスタが形成される。そして、フィールド酸化膜
１０２、トランスファトランジスタを被覆するようにし
て層間絶縁膜１０７が形成される。
【０００７】次に、第２のＮ+ 拡散層１０６上の層間絶
縁膜１０７にコンタクト孔が形成され、蓄積ノードであ
る第２のＮ+ 拡散層１０６に電気接続する下部電極膜１
０８が設けられる。そして、この下部電極膜１０８に電
気接続して複数の円筒電極膜が形成される。この例で
は、下部電極膜１０８に第１の円筒電極膜１０９、第２
の円筒電極膜１１０およびで第３の円筒電極膜１１１が
設けられ、３重シリンダ構造の蓄積電極１１２が形成さ
れるようになる。
縁膜１０７にコンタクト孔が形成され、蓄積ノードであ
る第２のＮ+ 拡散層１０６に電気接続する下部電極膜１
０８が設けられる。そして、この下部電極膜１０８に電
気接続して複数の円筒電極膜が形成される。この例で
は、下部電極膜１０８に第１の円筒電極膜１０９、第２
の円筒電極膜１１０およびで第３の円筒電極膜１１１が
設けられ、３重シリンダ構造の蓄積電極１１２が形成さ
れるようになる。
【０００８】次に、この蓄積電極１１２の表面に被覆す
る容量絶縁膜１１３が設けられ、上部容量電極であるプ
レート電極１１４が形成される。このようにして、１個
のトランジスタと１個の３重シリンダ構造のキャパシタ
とを有するメモリセルが形成される。
る容量絶縁膜１１３が設けられ、上部容量電極であるプ
レート電極１１４が形成される。このようにして、１個
のトランジスタと１個の３重シリンダ構造のキャパシタ
とを有するメモリセルが形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の技術で形成するＤＲＡＭのメモリセルでは、
記憶容量が２５６メガビットあるいは１Ｇｂと大容量化
しメモリセル寸法が微細化するに伴い、次のような問題
点が顕在化してくる。
うな従来の技術で形成するＤＲＡＭのメモリセルでは、
記憶容量が２５６メガビットあるいは１Ｇｂと大容量化
しメモリセル寸法が微細化するに伴い、次のような問題
点が顕在化してくる。
【００１０】従来の技術で述べたキャパシタの製造工
程、特に、蓄積電極を形成した後の洗浄等の工程におい
て、蓄積電極を構成する円筒電極膜の破断等が発生す
る。このために、蓄積電極を構成する各円筒電極膜の薄
膜化はその機械的強度の確保の点で困難になる。
程、特に、蓄積電極を形成した後の洗浄等の工程におい
て、蓄積電極を構成する円筒電極膜の破断等が発生す
る。このために、蓄積電極を構成する各円筒電極膜の薄
膜化はその機械的強度の確保の点で困難になる。
【００１１】あるいは、機械的強度の弱いまま薄膜化を
可能にするためには、段差被覆性が極めてよく、応力の
小さい、新しいプレート電極材料の開発が必須になる。
しかし、現状ではこのような材料の開発は難しい。この
ような理由から、平面積の限定された領域に形成するシ
リンダ電極の多重化にも限界が生じるようになる。
可能にするためには、段差被覆性が極めてよく、応力の
小さい、新しいプレート電極材料の開発が必須になる。
しかし、現状ではこのような材料の開発は難しい。この
ような理由から、平面積の限定された領域に形成するシ
リンダ電極の多重化にも限界が生じるようになる。
【００１２】ＤＲＡＭの記憶容量の増大に伴いメモリセ
ルの平面積は減少する。しかし、電荷を蓄積するキャパ
シタの容量は、アルファー線によるソフトエラーの防止
あるいは読み出し時の信号強度の確保のためには、記憶
容量の増大に関わらず、ほぼ一定の値になるように維持
される。このために、従来の技術で形成する蓄積電極の
高さは、記憶容量の増加と共にますます増大するように
なる。しかし、このように蓄積電極の高さが増大する
と、ＤＲＡＭのメモリセルのアレー部と周辺回路部の段
差が大きくなり、フォトリソグラフィ工程での解像不
良、配線形成工程における断線または短絡等の不良が発
生し歩留りが低下するようになる。
ルの平面積は減少する。しかし、電荷を蓄積するキャパ
シタの容量は、アルファー線によるソフトエラーの防止
あるいは読み出し時の信号強度の確保のためには、記憶
容量の増大に関わらず、ほぼ一定の値になるように維持
される。このために、従来の技術で形成する蓄積電極の
高さは、記憶容量の増加と共にますます増大するように
なる。しかし、このように蓄積電極の高さが増大する
と、ＤＲＡＭのメモリセルのアレー部と周辺回路部の段
差が大きくなり、フォトリソグラフィ工程での解像不
良、配線形成工程における断線または短絡等の不良が発
生し歩留りが低下するようになる。
【００１３】本発明の目的は、以上のような問題点を解
決し、微細なキャパシタ構造を有する半導体装置とその
製造方法を提供することにある。
決し、微細なキャパシタ構造を有する半導体装置とその
製造方法を提供することにある。
【００１４】
【課題を解決するための手段】このために、本発明の半
導体装置では、１個のトランスファトランジスタと１個
のキャパシタとで構成されるメモリセルを有する半導体
装置おいて、前記トランスファトランジスタを被覆する
絶縁膜層が形成され、前記絶縁膜層の所定の領域を貫通
し前記トランスファトランジスタのソース又はドレイン
領域である拡散層に達する溝が形成され、前記溝内の側
壁に被着するシリンダ形状の第１の電極膜が形成され、
前記第１の電極膜の内側にシリンダ形状の第２の電極膜
が形成され、前記第１の電極膜と第２の電極膜の表面に
形成された容量絶縁膜を介して前記第１の電極膜と第２
の電極膜に対向する第３の電極膜が形成され、前記第１
の電極膜の一部が前記拡散層と電気的に接続されて前記
キャパシタが形成されている。
導体装置では、１個のトランスファトランジスタと１個
のキャパシタとで構成されるメモリセルを有する半導体
装置おいて、前記トランスファトランジスタを被覆する
絶縁膜層が形成され、前記絶縁膜層の所定の領域を貫通
し前記トランスファトランジスタのソース又はドレイン
領域である拡散層に達する溝が形成され、前記溝内の側
壁に被着するシリンダ形状の第１の電極膜が形成され、
前記第１の電極膜の内側にシリンダ形状の第２の電極膜
が形成され、前記第１の電極膜と第２の電極膜の表面に
形成された容量絶縁膜を介して前記第１の電極膜と第２
の電極膜に対向する第３の電極膜が形成され、前記第１
の電極膜の一部が前記拡散層と電気的に接続されて前記
キャパシタが形成されている。
【００１５】あるいは、前記絶縁膜層の上部であり前記
溝の縁部に沿って第４の電極膜が形成され且つ前記第１
の電極膜に電気接続され、前記第３の電極膜は、前記第
４の電極膜に対しても前記容量絶縁膜を介して対向して
いる。
溝の縁部に沿って第４の電極膜が形成され且つ前記第１
の電極膜に電気接続され、前記第３の電極膜は、前記第
４の電極膜に対しても前記容量絶縁膜を介して対向して
いる。
【００１６】または、本発明の半導体装置では、前記絶
縁膜層が下層の絶縁膜層と上層の絶縁膜層の２層構造に
形成され、前記拡散層に達する溝の口径は、前記拡散層
に近い下層の絶縁膜層では小さく、上層の絶縁膜層では
大きくなるように設定され、前記下層の縁膜層に形成さ
れた溝には導電体材が充填され、前記上層の絶縁膜層に
形成された溝には前記第１の導電膜と第２の導電膜が形
成され前記導電体材に電気接続されている。
縁膜層が下層の絶縁膜層と上層の絶縁膜層の２層構造に
形成され、前記拡散層に達する溝の口径は、前記拡散層
に近い下層の絶縁膜層では小さく、上層の絶縁膜層では
大きくなるように設定され、前記下層の縁膜層に形成さ
れた溝には導電体材が充填され、前記上層の絶縁膜層に
形成された溝には前記第１の導電膜と第２の導電膜が形
成され前記導電体材に電気接続されている。
【００１７】本発明の半導体装置の製造方法は、トラン
スファトランジスタを被覆する絶縁膜層を形成する工程
と、前記トランスファトランジスタのソース又はドレイ
ン領域である拡散層に達する溝を前記絶縁膜層に形成す
る工程と、前記表出する拡散層上、前記溝の側壁および
絶縁膜層の上部を被覆する第１の導電体膜を堆積させる
工程と、前記溝の側壁に被着する前記第１の導電体膜の
側面にスペーサ膜を形成する工程と、前記スペーサ膜の
表面および前記第１の導電体膜の表面に第２の導電体膜
を被着する工程と、前記第２の導電体膜に異方性のドラ
イエッチングを施し前記スペーサ膜の側壁に第２の電極
膜を形成する工程と、前記第１の導電体膜を所定の形状
にパターニングし第１の電極膜を形成する工程と、前記
スペーサ膜をエッチング除去する工程とを含む。
スファトランジスタを被覆する絶縁膜層を形成する工程
と、前記トランスファトランジスタのソース又はドレイ
ン領域である拡散層に達する溝を前記絶縁膜層に形成す
る工程と、前記表出する拡散層上、前記溝の側壁および
絶縁膜層の上部を被覆する第１の導電体膜を堆積させる
工程と、前記溝の側壁に被着する前記第１の導電体膜の
側面にスペーサ膜を形成する工程と、前記スペーサ膜の
表面および前記第１の導電体膜の表面に第２の導電体膜
を被着する工程と、前記第２の導電体膜に異方性のドラ
イエッチングを施し前記スペーサ膜の側壁に第２の電極
膜を形成する工程と、前記第１の導電体膜を所定の形状
にパターニングし第１の電極膜を形成する工程と、前記
スペーサ膜をエッチング除去する工程とを含む。
【００１８】あるいは、本発明の半導体装置の製造方法
は、トランスファトランジスタを被覆する絶縁膜層を形
成する工程と、前記トランスファトランジスタのソース
又はドレイン領域である拡散層に達する第１の溝を前記
絶縁膜層に形成する工程と、前記第１の溝に導電体材を
充填する工程と、前記絶縁膜層と前記導電体材を被覆し
て前記絶縁膜層とは異種の容量溝用絶縁膜を堆積する工
程と、前記容量溝用絶縁膜に前記導電体材の表面に達す
る第２の溝を形成する工程と、前記表出する導電体材
上、前記第２の溝の側壁および前記容量溝用絶縁膜の上
部を被覆する第１の導電体膜を堆積させる工程と、前記
第２の溝の側壁に被着する前記第１の導電体膜の側面に
スペーサ膜を形成する工程と、前記スペーサ膜の表面お
よび前記第１の導電体膜の表面に第２の導電体膜を被着
する工程と、前記第２の導電体膜に異方性のドライエッ
チングを施し前記スペーサ膜の側壁に第２の電極膜を形
成する工程と、前記第１の導電体膜を所定の形状にパタ
ーニングし第１の電極膜を形成する工程と、前記スペー
サ膜をエッチング除去する工程とを含む。
は、トランスファトランジスタを被覆する絶縁膜層を形
成する工程と、前記トランスファトランジスタのソース
又はドレイン領域である拡散層に達する第１の溝を前記
絶縁膜層に形成する工程と、前記第１の溝に導電体材を
充填する工程と、前記絶縁膜層と前記導電体材を被覆し
て前記絶縁膜層とは異種の容量溝用絶縁膜を堆積する工
程と、前記容量溝用絶縁膜に前記導電体材の表面に達す
る第２の溝を形成する工程と、前記表出する導電体材
上、前記第２の溝の側壁および前記容量溝用絶縁膜の上
部を被覆する第１の導電体膜を堆積させる工程と、前記
第２の溝の側壁に被着する前記第１の導電体膜の側面に
スペーサ膜を形成する工程と、前記スペーサ膜の表面お
よび前記第１の導電体膜の表面に第２の導電体膜を被着
する工程と、前記第２の導電体膜に異方性のドライエッ
チングを施し前記スペーサ膜の側壁に第２の電極膜を形
成する工程と、前記第１の導電体膜を所定の形状にパタ
ーニングし第１の電極膜を形成する工程と、前記スペー
サ膜をエッチング除去する工程とを含む。
【００１９】ここで、前記容量溝用絶縁膜のドライエッ
チング速度が前記絶縁膜層のドライエッチング速度より
大きくなる絶縁材料が使用される。
チング速度が前記絶縁膜層のドライエッチング速度より
大きくなる絶縁材料が使用される。
【００２０】このように本発明では、キャパシタの蓄積
電極が層間絶縁膜あるいは容量溝用絶縁膜に設けられた
溝内に埋設され、そして、多重シリンダの電極構造にな
るように形成される。このために、従来の技術で述べた
キャパシタの製造工程、特に、蓄積電極を形成した後の
洗浄等の工程において蓄積電極の破断等は発生しなくな
る。そして、蓄積電極を構成する電極膜の薄膜化は容易
になる。
電極が層間絶縁膜あるいは容量溝用絶縁膜に設けられた
溝内に埋設され、そして、多重シリンダの電極構造にな
るように形成される。このために、従来の技術で述べた
キャパシタの製造工程、特に、蓄積電極を形成した後の
洗浄等の工程において蓄積電極の破断等は発生しなくな
る。そして、蓄積電極を構成する電極膜の薄膜化は容易
になる。
【００２１】また、キャパシタの蓄積電極は、平坦化さ
れた絶縁膜層内に埋設されるように形成される。そし
て、メモリセルのアレー部と周辺回路部の段差は無くな
り、フォトリソグラフィ工程でのフォーカス・マージン
の問題は解消される。
れた絶縁膜層内に埋設されるように形成される。そし
て、メモリセルのアレー部と周辺回路部の段差は無くな
り、フォトリソグラフィ工程でのフォーカス・マージン
の問題は解消される。
【００２２】
【発明の実施の形態】次に、を参照して本発明の実施の
形態を説明する。図１は本発明の第１の実施の形態を説
明するためのＤＲＡＭのメモリセル部の断面図である。
形態を説明する。図１は本発明の第１の実施の形態を説
明するためのＤＲＡＭのメモリセル部の断面図である。
【００２３】図１に示すように、シリコン基板１上に非
活性領域であるフィールド酸化膜２が選択的に形成さ
れ、それらにより取り囲まれる素子活性領域が形成され
ている。そして、この素子活性領域上にゲート酸化膜
３、ゲート電極４、容量用拡散層５、ビット線用拡散層
６等からなるＭＯＳトランジスタが形成されている。こ
のＭＯＳトランジスタがメモリセルのトランスファトラ
ンジスタとなる。また、ワード線４’がフィールド酸化
膜２上に形成されている。このワード線４’は、隣接メ
モリセルのトランスファトランジスタのゲート電極につ
ながる。そして、このゲート電極（ワード線）４および
ワード線４’を被覆する層間絶縁膜７が形成されてい
る。ここで、層間絶縁膜７の膜厚は１μｍ程度である。
活性領域であるフィールド酸化膜２が選択的に形成さ
れ、それらにより取り囲まれる素子活性領域が形成され
ている。そして、この素子活性領域上にゲート酸化膜
３、ゲート電極４、容量用拡散層５、ビット線用拡散層
６等からなるＭＯＳトランジスタが形成されている。こ
のＭＯＳトランジスタがメモリセルのトランスファトラ
ンジスタとなる。また、ワード線４’がフィールド酸化
膜２上に形成されている。このワード線４’は、隣接メ
モリセルのトランスファトランジスタのゲート電極につ
ながる。そして、このゲート電極（ワード線）４および
ワード線４’を被覆する層間絶縁膜７が形成されてい
る。ここで、層間絶縁膜７の膜厚は１μｍ程度である。
【００２４】この層間絶縁膜７の所定の領域に、図１に
示すような容量コンタクト孔８すなわち溝が、容量用拡
散層５まて貫徹して形成される。ここで、この容量コン
タクト孔８の平面形状は円形であってもあるいは矩形で
あってもよい。そして、層間絶縁膜７の上部であり容量
コンタクト孔８の縁部に縁部電極膜９が形成されてい
る。
示すような容量コンタクト孔８すなわち溝が、容量用拡
散層５まて貫徹して形成される。ここで、この容量コン
タクト孔８の平面形状は円形であってもあるいは矩形で
あってもよい。そして、層間絶縁膜７の上部であり容量
コンタクト孔８の縁部に縁部電極膜９が形成されてい
る。
【００２５】このような容量コンタクト孔８あるいは縁
部電極膜９の側壁と、縁部電極膜９の上部と容量用拡散
層５表面とに被着する第１の電極膜が形成されている。
ここで、第１の電極膜１０はシリンダ形状を有し容量用
拡散層５と電気接続している。さらに、図１に示すよう
に、第１の電極膜１０の内部に同様にシリンダ形状の第
２の電極膜１１が形成される。
部電極膜９の側壁と、縁部電極膜９の上部と容量用拡散
層５表面とに被着する第１の電極膜が形成されている。
ここで、第１の電極膜１０はシリンダ形状を有し容量用
拡散層５と電気接続している。さらに、図１に示すよう
に、第１の電極膜１０の内部に同様にシリンダ形状の第
２の電極膜１１が形成される。
【００２６】そして、縁部電極膜９、第１の電極膜１０
および第２の電極膜１１を被覆するようにして容量絶縁
膜１２が形成され、さらに、この容量絶縁膜１２を被覆
するプレート電極１３が形成されている。このようにし
て、縁部電極膜９、第１の電極膜１０および第２の電極
膜１１が蓄積電極を構成し、プレート電極１３が上部容
量電極を構成する。
および第２の電極膜１１を被覆するようにして容量絶縁
膜１２が形成され、さらに、この容量絶縁膜１２を被覆
するプレート電極１３が形成されている。このようにし
て、縁部電極膜９、第１の電極膜１０および第２の電極
膜１１が蓄積電極を構成し、プレート電極１３が上部容
量電極を構成する。
【００２７】以上のように、本発明のキャパシタでは、
キャパシタの蓄積電極が、層間絶縁膜の所定の領域に設
けられる容量コンタクト孔に埋設する複数の電極膜を含
んで構成されている。
キャパシタの蓄積電極が、層間絶縁膜の所定の領域に設
けられる容量コンタクト孔に埋設する複数の電極膜を含
んで構成されている。
【００２８】次に、図２および図３に基づいて、本発明
の第１の実施の形態の製造方法を説明する。図２および
図３はこの製造工程順の断面図である。
の第１の実施の形態の製造方法を説明する。図２および
図３はこの製造工程順の断面図である。
【００２９】図２（ａ）に示すように、導電型がＰ型の
シリコン基板１の所定の領域にフィールド酸化膜２が形
成される。ここで、このフィールド酸化膜２は公知のト
レンチ素子分離の方法あるいはリセスＬＯＣＯＳの方法
で形成される。
シリコン基板１の所定の領域にフィールド酸化膜２が形
成される。ここで、このフィールド酸化膜２は公知のト
レンチ素子分離の方法あるいはリセスＬＯＣＯＳの方法
で形成される。
【００３０】次に、フィールド酸化膜の形成されていな
い領域すなわち素子活性領域にゲート酸化膜３、ゲート
電極４、容量用拡散層５、ビット線用拡散層６等からな
るＭＯＳトランジスタが形成される。そして、このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また同時に、隣接メモリセルのトランスファ
トランジスタのゲート電極につながるワード線４’がフ
ィールド酸化膜２上に形成される。ここで、ゲート酸化
膜３は膜厚１０ｎｍ程度のシリコン酸化膜であり、ゲー
ト電極４は膜厚２００ｎｍ程度のチタンポリサイド膜で
構成される。そして、容量用拡散層５およびビット線用
拡散層６は深さ０．１μｍ程度のＮ+ 型拡散層である。
い領域すなわち素子活性領域にゲート酸化膜３、ゲート
電極４、容量用拡散層５、ビット線用拡散層６等からな
るＭＯＳトランジスタが形成される。そして、このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また同時に、隣接メモリセルのトランスファ
トランジスタのゲート電極につながるワード線４’がフ
ィールド酸化膜２上に形成される。ここで、ゲート酸化
膜３は膜厚１０ｎｍ程度のシリコン酸化膜であり、ゲー
ト電極４は膜厚２００ｎｍ程度のチタンポリサイド膜で
構成される。そして、容量用拡散層５およびビット線用
拡散層６は深さ０．１μｍ程度のＮ+ 型拡散層である。
【００３１】次に、層間絶縁膜７が公知の化学気相成長
（ＣＶＤ）法によるシリコン酸化膜の堆積とこのシリコ
ン酸化膜の化学的機械研磨（ＣＭＰ）法との併用で平坦
になるように形成される。ここで、層間絶縁膜７の膜厚
は１μｍに設定される。
（ＣＶＤ）法によるシリコン酸化膜の堆積とこのシリコ
ン酸化膜の化学的機械研磨（ＣＭＰ）法との併用で平坦
になるように形成される。ここで、層間絶縁膜７の膜厚
は１μｍに設定される。
【００３２】次に、層間絶縁膜７の表面に上部の導電体
膜９ａが堆積される。ここで、この上部の導電体膜９ａ
は、膜厚が２００ｎｍでリン不純物を含む多結晶シリコ
ン膜である。この多結晶シリコン膜は、反応ガスとして
シラン（ＳｉＨ4 ）とホスフィン（ＰＨ3 ）の混合ガス
を用いた減圧ＣＶＤ法で形成される。
膜９ａが堆積される。ここで、この上部の導電体膜９ａ
は、膜厚が２００ｎｍでリン不純物を含む多結晶シリコ
ン膜である。この多結晶シリコン膜は、反応ガスとして
シラン（ＳｉＨ4 ）とホスフィン（ＰＨ3 ）の混合ガス
を用いた減圧ＣＶＤ法で形成される。
【００３３】次に、フォトリソグラフィ技術とドライエ
ッチィング技術を用いて、所定の領域の上部の導電体膜
９ａと層間絶縁膜７とが順次エッチングされる。そし
て、容量用コンタクト孔８が形成される。
ッチィング技術を用いて、所定の領域の上部の導電体膜
９ａと層間絶縁膜７とが順次エッチングされる。そし
て、容量用コンタクト孔８が形成される。
【００３４】次に、図２（ｂ）に示すように、容量用コ
ンタクト孔８の側壁、表出した容量用拡散層５の表面お
よび上部の導電体膜９ａの上面を被覆する第１の導電体
膜１４が形成される。ここで、第１の導電体膜１４は、
膜厚が１００ｎｍのリン不純物を含有する多結晶シリコ
ン膜である。この第１の導電体膜１４の堆積方法は、先
述した上部の導電体膜９ａの形成方法と同一である。
ンタクト孔８の側壁、表出した容量用拡散層５の表面お
よび上部の導電体膜９ａの上面を被覆する第１の導電体
膜１４が形成される。ここで、第１の導電体膜１４は、
膜厚が１００ｎｍのリン不純物を含有する多結晶シリコ
ン膜である。この第１の導電体膜１４の堆積方法は、先
述した上部の導電体膜９ａの形成方法と同一である。
【００３５】引き続いて、第１の導電体膜１４に被着す
るスペーサ用絶縁膜１５が堆積される。このスペーサ用
絶縁膜１５は膜厚１００ｎｍのシリコン酸化膜であり、
反応ガスとしてシランと亜酸化窒素（Ｎ2 Ｏ）の混合ガ
スが用いられる減圧ＣＶＤ法で堆積される。この減圧Ｃ
ＶＤ法での成膜温度は８００℃程度であり、成膜したシ
リコン酸化膜の段差被覆性（ステップカバレッジ）は非
常によい。
るスペーサ用絶縁膜１５が堆積される。このスペーサ用
絶縁膜１５は膜厚１００ｎｍのシリコン酸化膜であり、
反応ガスとしてシランと亜酸化窒素（Ｎ2 Ｏ）の混合ガ
スが用いられる減圧ＣＶＤ法で堆積される。この減圧Ｃ
ＶＤ法での成膜温度は８００℃程度であり、成膜したシ
リコン酸化膜の段差被覆性（ステップカバレッジ）は非
常によい。
【００３６】次に、このスペーサ用絶縁膜１５には異方
性のドライエッチングが施される。そして、図２（ｃ）
に示すように、容量用コンタクト孔８の内壁部の第１の
導電体膜１４の側壁に沿って、膜厚１００ｎｍ程度のス
ペーサ膜１６が形成される。ここで、この異方性ドライ
エッチングでの反応ガスはＣＨ2 Ｆ2 とＣＦ4 の混合ガ
スであり、シリコン酸化膜のエッチング速度と多結晶シ
リコン膜のエッチング速度の比すなわち選択比は３０〜
４０程度になる。このため、この異方性のドライエッチ
ングでは第１の導電体膜１４はほとんどエッチングされ
ずにスペーサ膜１６が形成できる。
性のドライエッチングが施される。そして、図２（ｃ）
に示すように、容量用コンタクト孔８の内壁部の第１の
導電体膜１４の側壁に沿って、膜厚１００ｎｍ程度のス
ペーサ膜１６が形成される。ここで、この異方性ドライ
エッチングでの反応ガスはＣＨ2 Ｆ2 とＣＦ4 の混合ガ
スであり、シリコン酸化膜のエッチング速度と多結晶シ
リコン膜のエッチング速度の比すなわち選択比は３０〜
４０程度になる。このため、この異方性のドライエッチ
ングでは第１の導電体膜１４はほとんどエッチングされ
ずにスペーサ膜１６が形成できる。
【００３７】次に、図３（ａ）に示すように、第１の導
電体膜１４およびスペーサ膜１６を被覆する第２の導電
体膜１７が形成される。ここで、第２の導電体膜１７は
リン不純物を含有する多結晶シリコン膜であり、その膜
厚は１００ｎｍに設定される。この第２の導電体膜１７
も減圧ＣＶＤ法で堆積され、その条件は第１の導電体膜
１４の成膜の場合と同一である。
電体膜１４およびスペーサ膜１６を被覆する第２の導電
体膜１７が形成される。ここで、第２の導電体膜１７は
リン不純物を含有する多結晶シリコン膜であり、その膜
厚は１００ｎｍに設定される。この第２の導電体膜１７
も減圧ＣＶＤ法で堆積され、その条件は第１の導電体膜
１４の成膜の場合と同一である。
【００３８】次に、この第２の導電体膜１７には異方性
のドライエッチングが施される。そして、図３（ｂ）に
示すように、スペーサ膜１６の側壁に沿って、膜厚１０
０ｎｍ程度の第２の電極膜１１が形成される。ここで、
この異方性ドライエッチングでの反応ガスはＣｌ2 とＨ
Ｂｒの混合ガスであり、多結晶シリコン膜のエッチング
速度とシリコン酸化膜のエッチング速度の比すなわち選
択比は５０程度になる。このため、この異方性のドライ
エッチングでもスペーサ膜１６はほとんどエッチングさ
れずに第２の電極膜１１が形成される。
のドライエッチングが施される。そして、図３（ｂ）に
示すように、スペーサ膜１６の側壁に沿って、膜厚１０
０ｎｍ程度の第２の電極膜１１が形成される。ここで、
この異方性ドライエッチングでの反応ガスはＣｌ2 とＨ
Ｂｒの混合ガスであり、多結晶シリコン膜のエッチング
速度とシリコン酸化膜のエッチング速度の比すなわち選
択比は５０程度になる。このため、この異方性のドライ
エッチングでもスペーサ膜１６はほとんどエッチングさ
れずに第２の電極膜１１が形成される。
【００３９】しかし、この場合に第２の導電体膜１７の
下層には第１の導電体膜１４が接して形成されている。
このため、この異方性のドライエッチンではエッチング
時間が設定時間より余りオーバーにならないように制御
される必要がある。なお、この異方性のドライエッチン
グに大きなバラツキがある場合でも、第１の導電体膜１
４の下層にはさらに上部の導電体膜９ａが形成されてい
るため、層間絶縁膜７の表面に導電体膜は残留して形成
されることになる。また、シリコン基板１の表面領域に
容量用拡散層５が形成されているため、その上層部の第
１の導電体膜１４の一部がドライエッチングされても容
量用拡散層５と第１の導電体膜１４とは電気接続された
状態のままに残ることになる。
下層には第１の導電体膜１４が接して形成されている。
このため、この異方性のドライエッチンではエッチング
時間が設定時間より余りオーバーにならないように制御
される必要がある。なお、この異方性のドライエッチン
グに大きなバラツキがある場合でも、第１の導電体膜１
４の下層にはさらに上部の導電体膜９ａが形成されてい
るため、層間絶縁膜７の表面に導電体膜は残留して形成
されることになる。また、シリコン基板１の表面領域に
容量用拡散層５が形成されているため、その上層部の第
１の導電体膜１４の一部がドライエッチングされても容
量用拡散層５と第１の導電体膜１４とは電気接続された
状態のままに残ることになる。
【００４０】次に、希弗酸の化学溶液中でスペーサ膜１
６のみエッチング除去される。次に、フォトリソグラフ
ィ技術とドライエッチング技術とを用いて、第１の導電
体膜１４と上部の導電体膜９ａとが選択的に微細加工さ
れ、図３（ｃ）に示すように、縁部電極膜９と第１の電
極膜１０とが形成される。
６のみエッチング除去される。次に、フォトリソグラフ
ィ技術とドライエッチング技術とを用いて、第１の導電
体膜１４と上部の導電体膜９ａとが選択的に微細加工さ
れ、図３（ｃ）に示すように、縁部電極膜９と第１の電
極膜１０とが形成される。
【００４１】以上のようにして、層間絶縁膜７に設けら
れた容量用コンタクト孔に一部埋設する第１の電極膜、
第２の電極膜が容量用拡散層に電気接続して形成される
ようになる。
れた容量用コンタクト孔に一部埋設する第１の電極膜、
第２の電極膜が容量用拡散層に電気接続して形成される
ようになる。
【００４２】以後、図１に示したように、容量絶縁膜１
２とプレート電極１３が形成されて本発明のキャパシタ
が完成する。ここで、容量絶縁膜１２は膜厚６ｎｍ程度
のシリコン窒化膜である。また、プレート電極１３は膜
厚３００ｎｍ程度のリン不純物を含有する多結晶シリコ
ン膜である。
２とプレート電極１３が形成されて本発明のキャパシタ
が完成する。ここで、容量絶縁膜１２は膜厚６ｎｍ程度
のシリコン窒化膜である。また、プレート電極１３は膜
厚３００ｎｍ程度のリン不純物を含有する多結晶シリコ
ン膜である。
【００４３】このように本発明の蓄積電極は層間絶縁膜
に設けられたコンタクト孔あるいは溝内に一部埋設され
多重の電極構造になるように形成される。このために、
このキャパシタ構造を製造する工程での蓄積電極の先述
した破断等の問題は皆無になる。また、メモリセルのア
レー部と周辺回路部での段差は非常に小さくなる。ま
た、蓄積容量値は、従来の技術で説明した多重のシリン
ダ構造の場合と同等になる。
に設けられたコンタクト孔あるいは溝内に一部埋設され
多重の電極構造になるように形成される。このために、
このキャパシタ構造を製造する工程での蓄積電極の先述
した破断等の問題は皆無になる。また、メモリセルのア
レー部と周辺回路部での段差は非常に小さくなる。ま
た、蓄積容量値は、従来の技術で説明した多重のシリン
ダ構造の場合と同等になる。
【００４４】次に、本発明の第２の実施の形態を図４に
基づいて説明する。図４（ａ）は、メモリセルの平面図
であり、図面を簡明にするため、ワード線とその上層の
蓄積電極のみが示されている。また、蓄積電極になる領
域には斜線が施されている。図４（ｂ）は、図４（ａ）
に記すＡ−Ｂで切断した断面図である。
基づいて説明する。図４（ａ）は、メモリセルの平面図
であり、図面を簡明にするため、ワード線とその上層の
蓄積電極のみが示されている。また、蓄積電極になる領
域には斜線が施されている。図４（ｂ）は、図４（ａ）
に記すＡ−Ｂで切断した断面図である。
【００４５】図４（ａ）に示すように、この第２の実施
の形態では、ゲート電極４、ワード線４’より上層に位
置する領域に蓄積電極が形成される。すなわち、平面形
状が矩形になる第１の電極膜１０および第２の電極膜１
１が形成される。ここで、この平面形状は、メモリセル
の寸法に合わせて設定されるものである。
の形態では、ゲート電極４、ワード線４’より上層に位
置する領域に蓄積電極が形成される。すなわち、平面形
状が矩形になる第１の電極膜１０および第２の電極膜１
１が形成される。ここで、この平面形状は、メモリセル
の寸法に合わせて設定されるものである。
【００４６】図４（ｂ）に示すように、第１の実施の形
態と同様にシリコン基板１上に選択的にフィールド酸化
膜２が形成され、それらにより取り囲まれる素子活性領
域が形成されている。そして、この素子活性領域上にゲ
ート酸化膜３、ゲート電極４、容量用拡散層５、ビット
線用拡散層６等からなるＭＯＳトランジスタが形成され
ている。このＭＯＳトランジスタがメモリセルのトラン
スファトランジスタとなる。また、ワード線４’がフィ
ールド酸化膜２上に形成されている。このワード線４’
は、隣接メモリセルのトランスファトランジスタのゲー
ト電極につながる。そして、このゲート電極（ワード
線）４およびワード線４’を被覆する層間絶縁膜７が形
成されている。ここで、層間絶縁膜７の膜厚は５００ｎ
ｍ程度である。
態と同様にシリコン基板１上に選択的にフィールド酸化
膜２が形成され、それらにより取り囲まれる素子活性領
域が形成されている。そして、この素子活性領域上にゲ
ート酸化膜３、ゲート電極４、容量用拡散層５、ビット
線用拡散層６等からなるＭＯＳトランジスタが形成され
ている。このＭＯＳトランジスタがメモリセルのトラン
スファトランジスタとなる。また、ワード線４’がフィ
ールド酸化膜２上に形成されている。このワード線４’
は、隣接メモリセルのトランスファトランジスタのゲー
ト電極につながる。そして、このゲート電極（ワード
線）４およびワード線４’を被覆する層間絶縁膜７が形
成されている。ここで、層間絶縁膜７の膜厚は５００ｎ
ｍ程度である。
【００４７】この層間絶縁膜７の所定の領域に、図４
（ｂ）に示すような容量コンタクト孔８が、容量用拡散
層５まで貫徹して形成される。ここで、この容量コンタ
クト孔８の平面形状は円形である。そして、この容量コ
ンタクト孔８には導電体材料が埋設され容量コンタクト
孔プラグ１８が形成されている。
（ｂ）に示すような容量コンタクト孔８が、容量用拡散
層５まで貫徹して形成される。ここで、この容量コンタ
クト孔８の平面形状は円形である。そして、この容量コ
ンタクト孔８には導電体材料が埋設され容量コンタクト
孔プラグ１８が形成されている。
【００４８】さらに、この層間絶縁膜７の上層に容量溝
用絶縁膜１９が形成される。そして、この容量溝用絶縁
膜１９には容量用溝２０が形成されている。
用絶縁膜１９が形成される。そして、この容量溝用絶縁
膜１９には容量用溝２０が形成されている。
【００４９】このような容量用溝２０の側壁とその上部
および容量コンタクト孔プラグ１８表面とに被着する第
１の電極膜１０が形成されている。ここで、第１の電極
膜１０は容量コンタクト孔プラグ１８を通して容量用拡
散層５に電気接続している。さらに、第１の電極膜１０
の内部に第２の電極膜１１が形成される。
および容量コンタクト孔プラグ１８表面とに被着する第
１の電極膜１０が形成されている。ここで、第１の電極
膜１０は容量コンタクト孔プラグ１８を通して容量用拡
散層５に電気接続している。さらに、第１の電極膜１０
の内部に第２の電極膜１１が形成される。
【００５０】そして、第１の電極膜１０および第２の電
極膜１１を被覆するようにして容量絶縁膜１２が形成さ
れ、さらに、この容量絶縁膜１２を被覆するプレート電
極１３が形成されている。
極膜１１を被覆するようにして容量絶縁膜１２が形成さ
れ、さらに、この容量絶縁膜１２を被覆するプレート電
極１３が形成されている。
【００５１】以上のように、本発明のキャパシタでは、
キャパシタの蓄積電極が、容量溝用絶縁膜１９の所定の
領域に設けられた容量用溝２０に埋設する複数の電極膜
を含んで構成されている。
キャパシタの蓄積電極が、容量溝用絶縁膜１９の所定の
領域に設けられた容量用溝２０に埋設する複数の電極膜
を含んで構成されている。
【００５２】次に、図５および図６に基づいて、本発明
の第２の実施の形態の製造方法を説明する。図５および
図６はこの製造工程順の断面図である。
の第２の実施の形態の製造方法を説明する。図５および
図６はこの製造工程順の断面図である。
【００５３】図５（ａ）に示すように、第１の実施の形
態で説明したのと同様にして、シリコン基板１の所定の
領域にフィールド酸化膜２が形成される。次に、フィー
ルド酸化膜の形成されていない領域すなわち素子活性領
域にゲート酸化膜３、ゲート電極４、容量用拡散層５、
ビット線用拡散層６等からなるＭＯＳトランジスタが形
成される。そして、このＭＯＳトランジスタがメモリセ
ルのトランスファトランジスタとなる。また同時に、隣
接メモリセルのトランスファトランジスタのゲート電極
につながるワード線４’がフィールド酸化膜２上に形成
される。ここで、ゲート酸化膜３は膜厚８ｎｍ程度のシ
リコン酸化膜であり、ゲート電極４は膜厚１５０ｎｍ程
度のチタンポリサイド膜で構成される。そして、容量用
拡散層５およびビット線用拡散層６は深さ０．１μｍ程
度のＮ+ 型拡散層である。
態で説明したのと同様にして、シリコン基板１の所定の
領域にフィールド酸化膜２が形成される。次に、フィー
ルド酸化膜の形成されていない領域すなわち素子活性領
域にゲート酸化膜３、ゲート電極４、容量用拡散層５、
ビット線用拡散層６等からなるＭＯＳトランジスタが形
成される。そして、このＭＯＳトランジスタがメモリセ
ルのトランスファトランジスタとなる。また同時に、隣
接メモリセルのトランスファトランジスタのゲート電極
につながるワード線４’がフィールド酸化膜２上に形成
される。ここで、ゲート酸化膜３は膜厚８ｎｍ程度のシ
リコン酸化膜であり、ゲート電極４は膜厚１５０ｎｍ程
度のチタンポリサイド膜で構成される。そして、容量用
拡散層５およびビット線用拡散層６は深さ０．１μｍ程
度のＮ+ 型拡散層である。
【００５４】次に、層間絶縁膜７が公知のＣＶＤ法によ
るシリコン酸化膜の堆積とこのシリコン酸化膜のＣＭＰ
法との併用で平坦になるように形成される。ここで、層
間絶縁膜７の膜厚は５００ｎｍ程度なるようにに設定さ
れる。そして、公知の微細加工技術で容量用コンタクト
孔８が形成され、この容量用コンタクト孔８を充填する
容量コンタクト孔プラグ１８が形成される。ここで、容
量コンタクト孔プラグ１８はリン不純物を含有する多結
晶シリコンで構成される導電体材である。
るシリコン酸化膜の堆積とこのシリコン酸化膜のＣＭＰ
法との併用で平坦になるように形成される。ここで、層
間絶縁膜７の膜厚は５００ｎｍ程度なるようにに設定さ
れる。そして、公知の微細加工技術で容量用コンタクト
孔８が形成され、この容量用コンタクト孔８を充填する
容量コンタクト孔プラグ１８が形成される。ここで、容
量コンタクト孔プラグ１８はリン不純物を含有する多結
晶シリコンで構成される導電体材である。
【００５５】次に、５（ｂ）に示すように、膜厚にして
１μｍの容量溝用絶縁膜１９が形成される。ここで、こ
の容量溝用絶縁膜１９はＣＶＤ法で堆積されるＰＳＧ膜
（リンガラスを含むシリコン酸化膜）である。そして、
この容量溝用絶縁膜１９の所定の領域に容量用溝２０が
形成される。この形成は公知の微細加工技術で行われ
る。なお、容量用溝２０をドライエッチングで加工する
時、層間絶縁膜７のエッチングのないようにする必要が
ある。このために、ＰＳＧ膜のエッチングが速くシリコ
ン酸化膜のそれが遅くなるようにする。このようなドラ
イエッチングの反応ガスとして、ＣＨＦ3 、ＣＦ4 とＣ
Ｏの混合ガスが用いられる。
１μｍの容量溝用絶縁膜１９が形成される。ここで、こ
の容量溝用絶縁膜１９はＣＶＤ法で堆積されるＰＳＧ膜
（リンガラスを含むシリコン酸化膜）である。そして、
この容量溝用絶縁膜１９の所定の領域に容量用溝２０が
形成される。この形成は公知の微細加工技術で行われ
る。なお、容量用溝２０をドライエッチングで加工する
時、層間絶縁膜７のエッチングのないようにする必要が
ある。このために、ＰＳＧ膜のエッチングが速くシリコ
ン酸化膜のそれが遅くなるようにする。このようなドラ
イエッチングの反応ガスとして、ＣＨＦ3 、ＣＦ4 とＣ
Ｏの混合ガスが用いられる。
【００５６】次に、容量用溝２０の側壁、露出した容量
コンタクト孔プラグ１８の表面および容量溝用絶縁膜１
９の上面を被覆する第１の導電体膜１４が形成される。
ここで、第１の導電体膜１４は、膜厚が１００ｎｍのリ
ン不純物を含有しない多結晶シリコン膜である。この第
１の導電体膜１４の堆積方法は、先述した形成方法と同
様である。但し、この場合には反応ガスにホスフィンガ
スは使用されない。
コンタクト孔プラグ１８の表面および容量溝用絶縁膜１
９の上面を被覆する第１の導電体膜１４が形成される。
ここで、第１の導電体膜１４は、膜厚が１００ｎｍのリ
ン不純物を含有しない多結晶シリコン膜である。この第
１の導電体膜１４の堆積方法は、先述した形成方法と同
様である。但し、この場合には反応ガスにホスフィンガ
スは使用されない。
【００５７】引き続いて、第１の実施の形態の場合と同
様にして、第１の導電体膜１４に被着するスペーサ用絶
縁膜１５が堆積される。このスペーサ用絶縁膜１５は膜
厚３００ｎｍのシリコン酸化膜である。そして、このス
ペーサ用絶縁膜１５に異方性のドライエッチングが施さ
れ、図５（ｃ）に示すように、膜厚３００ｎｍ程度のス
ペーサ膜１６が形成される。ここで、この異方性ドライ
エッチングの条件は先述したものと同一である。
様にして、第１の導電体膜１４に被着するスペーサ用絶
縁膜１５が堆積される。このスペーサ用絶縁膜１５は膜
厚３００ｎｍのシリコン酸化膜である。そして、このス
ペーサ用絶縁膜１５に異方性のドライエッチングが施さ
れ、図５（ｃ）に示すように、膜厚３００ｎｍ程度のス
ペーサ膜１６が形成される。ここで、この異方性ドライ
エッチングの条件は先述したものと同一である。
【００５８】次に、図６（ａ）に示すように、第１の導
電体膜１４およびスペーサ膜１６を被覆する第２の導電
体膜１７が形成される。ここで、この第２の導電体膜１
７にはリン不純物が含有される。引き続いて、この第２
の導電体膜１７には異方性のドライエッチングが施さ
れ、図６（ｂ）に示すように、スペーサ膜１６の側壁に
沿って、膜厚１００ｎｍ程度の第２の電極膜１１が形成
される。ここで、異方性ドライエッチングの反応ガスに
はＣｌ2 とＨＢｒの混合ガスが使用される。この場合に
は、リン不純物を含有しない第１の導電体膜１４のエッ
チング速度は、リン不純物を含有する第２の電極膜１７
のそれより小さく、第１の導電体膜１４はほとんどエッ
チングされないで残留する。
電体膜１４およびスペーサ膜１６を被覆する第２の導電
体膜１７が形成される。ここで、この第２の導電体膜１
７にはリン不純物が含有される。引き続いて、この第２
の導電体膜１７には異方性のドライエッチングが施さ
れ、図６（ｂ）に示すように、スペーサ膜１６の側壁に
沿って、膜厚１００ｎｍ程度の第２の電極膜１１が形成
される。ここで、異方性ドライエッチングの反応ガスに
はＣｌ2 とＨＢｒの混合ガスが使用される。この場合に
は、リン不純物を含有しない第１の導電体膜１４のエッ
チング速度は、リン不純物を含有する第２の電極膜１７
のそれより小さく、第１の導電体膜１４はほとんどエッ
チングされないで残留する。
【００５９】次に、希弗酸薬液中でスペーサ膜１６のみ
エッチング除去される。次に、熱拡散が行われ、リン不
純物が前述の第１の導電体膜１４に導入される。そし
て、微細加工技術を用いて、第１の導電体膜１４が選択
的にエッチングされ、図６（ｃ）に示すように第１の電
極膜１０が形成される。
エッチング除去される。次に、熱拡散が行われ、リン不
純物が前述の第１の導電体膜１４に導入される。そし
て、微細加工技術を用いて、第１の導電体膜１４が選択
的にエッチングされ、図６（ｃ）に示すように第１の電
極膜１０が形成される。
【００６０】以上のようにして、容量溝用絶縁膜１９に
設けられた容量用溝２０に一部埋設する第１の電極膜１
０、第２の電極膜１１が容量用拡散層５に電気接続する
容量コンタクト孔プラグ１８に接続して形成されるよう
になる。
設けられた容量用溝２０に一部埋設する第１の電極膜１
０、第２の電極膜１１が容量用拡散層５に電気接続する
容量コンタクト孔プラグ１８に接続して形成されるよう
になる。
【００６１】以後、図４に示したように、容量絶縁膜１
２とプレート電極１３が形成されて本発明のキャパシタ
が完成する。ここで、容量絶縁膜１２は膜厚５ｎｍ程度
のシリコン窒化膜である。また、プレート電極１３は膜
厚３００ｎｍ程度のリン不純物を含有する多結晶シリコ
ン膜である。
２とプレート電極１３が形成されて本発明のキャパシタ
が完成する。ここで、容量絶縁膜１２は膜厚５ｎｍ程度
のシリコン窒化膜である。また、プレート電極１３は膜
厚３００ｎｍ程度のリン不純物を含有する多結晶シリコ
ン膜である。
【００６２】なお、この実施の形態で、容量溝用絶縁膜
としてはＰＳＧ膜に変えてＢＰＳＧ膜（ボロンガラスと
リンガラスを含むシリコン酸化膜）が用いられてもよ
い。あるいは、その他、層間絶縁膜のエッチング速度よ
り大きくなる絶縁材料であればこれらに限定されない。
としてはＰＳＧ膜に変えてＢＰＳＧ膜（ボロンガラスと
リンガラスを含むシリコン酸化膜）が用いられてもよ
い。あるいは、その他、層間絶縁膜のエッチング速度よ
り大きくなる絶縁材料であればこれらに限定されない。
【００６３】このように本発明の蓄積電極は容量溝用絶
縁膜に設けられた容量溝内に埋設され多重シリンダの電
極構造になるように形成される。このために、メモリセ
ルのアレー部と周辺回路部での段差は非常に小さくな
る。また、この場合には、容量用溝２０が任意の矩形形
状に形成される。このため、キャパシタ電極の平面的な
寸法は任意にできメモリセル寸法に合わせて設定できる
ようになる。そして、メモリセル部の多数の蓄積電極の
稠密な配置が容易になる。
縁膜に設けられた容量溝内に埋設され多重シリンダの電
極構造になるように形成される。このために、メモリセ
ルのアレー部と周辺回路部での段差は非常に小さくな
る。また、この場合には、容量用溝２０が任意の矩形形
状に形成される。このため、キャパシタ電極の平面的な
寸法は任意にできメモリセル寸法に合わせて設定できる
ようになる。そして、メモリセル部の多数の蓄積電極の
稠密な配置が容易になる。
【００６４】以上の実施の形態では、第１の電極膜ある
いは第２の電極膜がリン不純物を含有する多結晶シリコ
ン膜で形成される場合について説明されているが、この
ような電極膜はその他の導電体膜で形成されてもよい。
例えば、窒化チタン膜、タングステン等の高融点金属膜
あるいはシリサイド膜で形成される。
いは第２の電極膜がリン不純物を含有する多結晶シリコ
ン膜で形成される場合について説明されているが、この
ような電極膜はその他の導電体膜で形成されてもよい。
例えば、窒化チタン膜、タングステン等の高融点金属膜
あるいはシリサイド膜で形成される。
【００６５】また、実施の形態では、電極膜の膜厚が１
００ｎｍになるように記載されているが、２０ｎｍ程度
の膜厚でも同様に形成できるものである。
００ｎｍになるように記載されているが、２０ｎｍ程度
の膜厚でも同様に形成できるものである。
【００６６】また、本発明の実施の形態では、蓄積電極
膜が２重のシリンダ構造の場合について説明されている
が、さらに、３重あるいは４重のシリンダにしてもよい
ことに言及しておく。
膜が２重のシリンダ構造の場合について説明されている
が、さらに、３重あるいは４重のシリンダにしてもよい
ことに言及しておく。
【００６７】
【発明の効果】このように本発明では、キャパシタの蓄
積電極が層間絶縁膜あるいは容量溝用絶縁膜に設けられ
た溝内に埋設され、そして、多重シリンダの電極構造に
なるように形成される。
積電極が層間絶縁膜あるいは容量溝用絶縁膜に設けられ
た溝内に埋設され、そして、多重シリンダの電極構造に
なるように形成される。
【００６８】このために、ＤＲＡＭ等のメモリセルの記
憶容量が２５６メガビットあるいは１Ｇｂと大容量化し
メモリセル寸法が微細化しても、従来の技術で述べたキ
ャパシタの製造工程、特に、蓄積電極を形成した後の洗
浄等の工程における蓄積電極の破断等の問題は発生しな
くなる。そして、蓄積電極を構成する電極膜の薄膜化は
容易になりキャパシタの微細化が促進されるようにな
る。
憶容量が２５６メガビットあるいは１Ｇｂと大容量化し
メモリセル寸法が微細化しても、従来の技術で述べたキ
ャパシタの製造工程、特に、蓄積電極を形成した後の洗
浄等の工程における蓄積電極の破断等の問題は発生しな
くなる。そして、蓄積電極を構成する電極膜の薄膜化は
容易になりキャパシタの微細化が促進されるようにな
る。
【００６９】また、ＤＲＡＭの記憶容量の増大に伴いメ
モリセルの平面積は減少する。しかし、電荷を蓄積する
キャパシタの容量は、アルファー線によるソフトエラー
の防止あるいは読み出し時の信号強度の確保のために
は、記憶容量の増大に関わらず、ほぼ一定の値になるよ
うに維持される。このために、従来の技術で形成する蓄
積電極の高さは、記憶容量の増加と共にますます増大す
るようになる。しかし、この場合でも、メモリセルのア
レー部と周辺回路部の段差は小さく、フォトリソグラフ
ィ工程での解像不良、配線形成工程における断線または
短絡等の不良は発生しない。
モリセルの平面積は減少する。しかし、電荷を蓄積する
キャパシタの容量は、アルファー線によるソフトエラー
の防止あるいは読み出し時の信号強度の確保のために
は、記憶容量の増大に関わらず、ほぼ一定の値になるよ
うに維持される。このために、従来の技術で形成する蓄
積電極の高さは、記憶容量の増加と共にますます増大す
るようになる。しかし、この場合でも、メモリセルのア
レー部と周辺回路部の段差は小さく、フォトリソグラフ
ィ工程での解像不良、配線形成工程における断線または
短絡等の不良は発生しない。
【００７０】このようにして、本発明は、微細なキャパ
シタ構造を有し高集積化される半導体装置の実現をさら
に促進するものである。
シタ構造を有し高集積化される半導体装置の実現をさら
に促進するものである。
【図１】本発明の第１の実施の形態を説明するメモリセ
ル部の断面図である。
ル部の断面図である。
【図２】本発明の第１の実施の形態の製造工程順の断面
図である。
図である。
【図３】本発明の第１の実施の形態の製造工程順の断面
図である。
図である。
【図４】本発明の第２の実施の形態でのメモリセル部の
平面図と断面図である。
平面図と断面図である。
【図５】本発明の第２の実施の形態の製造工程順の断面
図である。
図である。
【図６】本発明の第２の実施の形態の製造工程順の断面
図である。
図である。
【図７】従来の技術を説明するためのメモリセルの断面
図である。
図である。
１，１０１ シリコン基板 ２，１０２ フィールド酸化膜 ３，１０３ ゲート酸化膜 ４，１０４ ゲート電極 ４’ ワード線 ５ 容量用拡散層 ６ ビット線用拡散層 ７，１０７ 層間絶縁膜 ８ 容量コンタクト孔 ９ 縁部電極膜 ９ａ 上部の導電体膜 １０ 第１の電極膜 １１ 第２の電極膜 １２，１１３ 容量絶縁膜 １３，１１４ プレート電極 １４ 第１の導電体膜 １５ スペーサ用絶縁膜 １６ スペーサ膜 １７ 第２の導電体膜 １８ 容量コンタクト孔プタグ １９ 容量溝絶縁膜 ２０ 容量用溝 １０５ 第１のＮ+ 拡散層 １０６ 第２のＮ+ 拡散層 １０８ 下部電極膜 １０９ 第１の円筒電極膜 １１０ 第２の円筒電極膜 １１１ 第３の円筒電極膜 １１２ 蓄積電極
Claims (6)
- 【請求項１】 １個のトランスファトランジスタと１個
のキャパシタとで構成されるメモリセルを有する半導体
装置おいて、前記トランスファトランジスタを被覆する
絶縁膜層が形成され、前記絶縁膜層の所定の領域を貫通
し前記トランスファトランジスタのソース又はドレイン
領域である拡散層に達する溝が形成され、前記溝内の側
壁に被着するシリンダ形状の第１の電極膜が形成され、
前記第１の電極膜の内側にシリンダ形状の第２の電極膜
が形成され、前記第１の電極膜と第２の電極膜の表面に
形成された容量絶縁膜を介して前記第１の電極膜と第２
の電極膜に対向する第３の電極膜が形成され、前記第１
の電極膜の一部が前記拡散層と電気的に接続されて前記
キャパシタが形成されていることを特徴とする半導体装
置。 - 【請求項２】 前記絶縁膜層の上部であり前記溝の縁部
に沿って第４の電極膜が形成され且つ前記第１の電極膜
に電気接続され、前記第３の電極膜は、前記第４の電極
膜に対しても前記容量絶縁膜を介して対向していること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記絶縁膜層が下層の絶縁膜層と上層の
絶縁膜層の２層構造に形成され、前記拡散層に達する溝
の口径は、前記拡散層に近い前記下層の絶縁膜層では小
さく、前記上層の絶縁膜層では大きくなるように設定さ
れ、前記下層の縁膜層に形成された溝には導電体材が充
填され、前記上層の絶縁膜層に形成された溝には前記第
１の導電膜と第２の導電膜が形成され前記導電体材に電
気接続されていることを特徴とする請求項１または請求
項２記載の半導体装置。 - 【請求項４】 トランスファトランジスタを被覆する絶
縁膜層を形成する工程と、前記トランスファトランジス
タのソースまたはドレイン領域である拡散層に達する溝
を前記絶縁膜層に形成する工程と、前記表出する拡散層
上、前記溝の側壁および絶縁膜層の上部を被覆する第１
の導電体膜を堆積させる工程と、前記溝の側壁に被着す
る前記第１の導電体膜の側面にスペーサ膜を形成する工
程と、前記スペーサ膜の表面および前記第１の導電体膜
の表面に第２の導電体膜を被着する工程と、前記第２の
導電体膜に異方性のドライエッチングを施し前記スペー
サ膜の側壁に第２の電極膜を形成する工程と、前記第１
の導電体膜を所定の形状にパターニングし第１の電極膜
を形成する工程と、前記スペーサ膜をエッチング除去す
る工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項５】 トランスファトランジスタを被覆する絶
縁膜層を形成する工程と、前記トランスファトランジス
タのソースまたはドレイン領域である拡散層に達する第
１の溝を前記絶縁膜層に形成する工程と、前記第１の溝
に導電体材を充填する工程と、前記絶縁膜層と前記導電
体材を被覆して前記絶縁膜層とは異種の容量溝用絶縁膜
を堆積する工程と、前記容量溝用絶縁膜に前記導電体材
の表面に達する第２の溝を形成する工程と、前記表出す
る導電体材上、前記第２の溝の側壁および前記容量溝用
絶縁膜の上部を被覆する第１の導電体膜を堆積させる工
程と、前記第２の溝の側壁に被着する前記第１の導電体
膜の側面にスペーサ膜を形成する工程と、前記スペーサ
膜の表面および前記第１の導電体膜の表面に第２の導電
体膜を被着する工程と、前記第２の導電体膜に異方性の
ドライエッチングを施し前記スペーサ膜の側壁に第２の
電極膜を形成する工程と、前記第１の導電体膜を所定の
形状にパターニングし第１の電極膜を形成する工程と、
前記スペーサ膜をエッチング除去する工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 前記容量溝用絶縁膜のドライエッチング
速度が前記絶縁膜層のドライエッチング速度より大きく
なる絶縁材料が使用されることを特徴とする請求項５記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282941A JP2836546B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282941A JP2836546B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129845A true JPH09129845A (ja) | 1997-05-16 |
| JP2836546B2 JP2836546B2 (ja) | 1998-12-14 |
Family
ID=17659101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282941A Expired - Fee Related JP2836546B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836546B2 (ja) |
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| KR100408411B1 (ko) * | 2001-06-01 | 2003-12-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP2020141129A (ja) * | 2019-02-28 | 2020-09-03 | エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． | 垂直型メモリ装置 |
| CN111834338A (zh) * | 2019-04-22 | 2020-10-27 | 长鑫存储技术有限公司 | 电容器及其形成方法、dram单元和存储器 |
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| JPH0629482A (ja) * | 1991-02-08 | 1994-02-04 | Micron Technol Inc | 二重のセル・プレートを備えた複数ポリ・スペーサ・スタック型キャパシタ |
| JPH0729994A (ja) * | 1993-07-07 | 1995-01-31 | Nec Corp | 半導体装置の製造方法 |
-
1995
- 1995-10-31 JP JP7282941A patent/JP2836546B2/ja not_active Expired - Fee Related
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