JPH09130218A - 演算増幅器およびディジタル信号伝達回路 - Google Patents
演算増幅器およびディジタル信号伝達回路Info
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- JPH09130218A JPH09130218A JP7283673A JP28367395A JPH09130218A JP H09130218 A JPH09130218 A JP H09130218A JP 7283673 A JP7283673 A JP 7283673A JP 28367395 A JP28367395 A JP 28367395A JP H09130218 A JPH09130218 A JP H09130218A
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Abstract
(57)【要約】
【課題】 ハイからローに変化するノイズ等が入力信号
に混合した場合でも、出力電圧はそのノイズによって急
激に低下しない演算増幅器およびデジタル信号伝達回路
を提供する。 【解決手段】 本発明は、コレクタがアースに接続され
る第１のトランジスタとエミッタが第１のトランジスタ
のエミッタに接続される第２のトランジスタとによって
構成される差動対トランジスタと、この差動対トランジ
スタの出力ノードにコレクタが接続される第３のトラン
ジスタと、ベースが第３のトランジスタのベースに接続
される第４のトランジスタとから構成されるカレントミ
ラー回路と、コレクタが出力端に接続されベースがカレ
ントミラー回路の出力ノードに接続される第５のトラン
ジスタと、カレントミラー回路の出力ノードと出力端と
の間に接続される容量性素子とから構成される。
に混合した場合でも、出力電圧はそのノイズによって急
激に低下しない演算増幅器およびデジタル信号伝達回路
を提供する。 【解決手段】 本発明は、コレクタがアースに接続され
る第１のトランジスタとエミッタが第１のトランジスタ
のエミッタに接続される第２のトランジスタとによって
構成される差動対トランジスタと、この差動対トランジ
スタの出力ノードにコレクタが接続される第３のトラン
ジスタと、ベースが第３のトランジスタのベースに接続
される第４のトランジスタとから構成されるカレントミ
ラー回路と、コレクタが出力端に接続されベースがカレ
ントミラー回路の出力ノードに接続される第５のトラン
ジスタと、カレントミラー回路の出力ノードと出力端と
の間に接続される容量性素子とから構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、入力にノイズが
入っても、その影響を出力に及ぼさないようなノイズ除
去機能を有する演算増幅器およびその演算増幅器を用い
たディジタル信号伝達回路に関するものである。
入っても、その影響を出力に及ぼさないようなノイズ除
去機能を有する演算増幅器およびその演算増幅器を用い
たディジタル信号伝達回路に関するものである。
【０００２】
【従来の技術】ディジタル信号にたとえノイズが重畳さ
れたとしても、そのノイズを除去して出力する回路、つ
まりディジタル信号フィルタとして機能するディジタル
信号伝達回路として図１５に示すような回路が知られて
いる。
れたとしても、そのノイズを除去して出力する回路、つ
まりディジタル信号フィルタとして機能するディジタル
信号伝達回路として図１５に示すような回路が知られて
いる。
【０００３】図１５に示した回路は、まず、抵抗Ｒとコ
ンデンサＣとからなるＣＲフィルタによってディジタル
入力信号（図１６の（ａ）参照）を受け、このＣＲフィ
ルタによって高周波成分からなるノイズを除去する。Ｃ
Ｒフィルタによってノイズが除去された入力信号は、Ｃ
Ｒフィルタの時定数により波形がなまる（図１６の
（ｂ）参照）ので、差動型の比較器において波形整形し
てノイズが除去されたディジタル信号（図１６の（ｃ）
参照）を出力として得るものである。
ンデンサＣとからなるＣＲフィルタによってディジタル
入力信号（図１６の（ａ）参照）を受け、このＣＲフィ
ルタによって高周波成分からなるノイズを除去する。Ｃ
Ｒフィルタによってノイズが除去された入力信号は、Ｃ
Ｒフィルタの時定数により波形がなまる（図１６の
（ｂ）参照）ので、差動型の比較器において波形整形し
てノイズが除去されたディジタル信号（図１６の（ｃ）
参照）を出力として得るものである。
【０００４】
【発明が解決しようとする課題】しかるに、このように
構成された回路にあっては、ＣＲフィルタを用いている
ため、入力信号に重畳されるノイズを十分に除去するた
めには、ＣＲフィルタのコンデンサＣの値を大きくする
必要がある。したがって、比較器と共に半導体集積回路
化することが困難であり、そのためにコンデンサＣを外
付けとせざるを得ず、部品点数が多くなると共に取り扱
いが面倒であり、費用面でも問題のある回路であった。
構成された回路にあっては、ＣＲフィルタを用いている
ため、入力信号に重畳されるノイズを十分に除去するた
めには、ＣＲフィルタのコンデンサＣの値を大きくする
必要がある。したがって、比較器と共に半導体集積回路
化することが困難であり、そのためにコンデンサＣを外
付けとせざるを得ず、部品点数が多くなると共に取り扱
いが面倒であり、費用面でも問題のある回路であった。
【０００５】この発明は、たとえノイズが重畳されたデ
ィジタル信号が入力しても、ノイズを除去してディジタ
ル信号を伝達でき、かつ、半導体集積回路化に適したデ
ィジタル信号伝達回路を得ることを目的とするものであ
る。
ィジタル信号が入力しても、ノイズを除去してディジタ
ル信号を伝達でき、かつ、半導体集積回路化に適したデ
ィジタル信号伝達回路を得ることを目的とするものであ
る。
【０００６】また、この発明は入力信号にハイからロー
に急激に変化するノイズ等が重畳されても、その重畳さ
れたノイズ等による影響を抑制できる演算増幅器を得る
ことを目的とするものである。
に急激に変化するノイズ等が重畳されても、その重畳さ
れたノイズ等による影響を抑制できる演算増幅器を得る
ことを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、制御電極に入
力信号を受け、一方の主電極が第１の電源電位ノードに
接続される第１導電型の第１のトランジスタと、制御電
極に出力信号を受け、他方の主電極が第１のトランジス
タの他方の主電極に接続される第１導電型の第２のトラ
ンジスタとを有し、この第２のトランジスタの一方の主
電極が出力ノードとなる差動対トランジスタと、この差
動対トランジスタの出力ノードに一方の主電極と制御電
極とが接続され、他方の主電極が第１の電源電位ノード
に接続される第２導電型の第３のトランジスタと、制御
電極が第３のトランジスタの制御電極に接続され、他方
の主電極が第１の電源電位ノードに接続される第２導電
型の第４のトランジスタとを有し、この第４のトランジ
スタの一方の主電極が出力ノードとなるカレントミラー
回路と、一方の主電極が出力端に接続され、他方の主電
極が第１の電源電位ノードに接続され、制御電極がカレ
ントミラー回路の出力ノードに接続される第２導電型の
第５のトランジスタと、カレントミラー回路の出力ノー
ドと出力端との間に接続される容量性素子とを備えるよ
うに構成される。
力信号を受け、一方の主電極が第１の電源電位ノードに
接続される第１導電型の第１のトランジスタと、制御電
極に出力信号を受け、他方の主電極が第１のトランジス
タの他方の主電極に接続される第１導電型の第２のトラ
ンジスタとを有し、この第２のトランジスタの一方の主
電極が出力ノードとなる差動対トランジスタと、この差
動対トランジスタの出力ノードに一方の主電極と制御電
極とが接続され、他方の主電極が第１の電源電位ノード
に接続される第２導電型の第３のトランジスタと、制御
電極が第３のトランジスタの制御電極に接続され、他方
の主電極が第１の電源電位ノードに接続される第２導電
型の第４のトランジスタとを有し、この第４のトランジ
スタの一方の主電極が出力ノードとなるカレントミラー
回路と、一方の主電極が出力端に接続され、他方の主電
極が第１の電源電位ノードに接続され、制御電極がカレ
ントミラー回路の出力ノードに接続される第２導電型の
第５のトランジスタと、カレントミラー回路の出力ノー
ドと出力端との間に接続される容量性素子とを備えるよ
うに構成される。
【０００８】さらに、本発明は、非反転入力端にディジ
タル入力信号を受ける演算増幅器と、この演算増幅器の
出力を非反転入力端に受け、反転入力端に基準電圧を受
ける比較器とを備えたディジタル信号伝達回路におい
て：その演算増幅器は、制御電極が非反転入力端に接続
される第１の導電型の第１のトランジスタと、制御電極
に基準電圧を受け、他方の主電極が第１のトランジスタ
の他方の主電極に接続される第１の導電型の第２トラン
ジスタとを有する差動対トランジスタと、第２のトラン
ジスタの一方の主電極に一方の主電極と制御電極とが接
続され、他方の主電極が第１の電源電位ノードに接続さ
れる第２導電型の第３のトランジスタと、制御電極が第
３のトランジスタの制御電極に接続され、一方の主電極
が第１のトランジスタの一方の主電極に接続され、他方
の主電極が第１の電源電位ノードに接続される第２導電
型の第４のトランジスタとを有し、この第４のトランジ
スタの一方の主電極が出力ノードとなるカレントミラー
回路と、一方の主電極が出力端に接続され、他方の主電
極が第１の電源電位ノードに接続され、制御電極がカレ
ントミラー回路の出力ノードに接続される第２導電型の
第５のトランジスタと、カレントミラー回路の出力ノー
ドと出力端との間に接続される容量性素子とを備えるよ
うに構成される。
タル入力信号を受ける演算増幅器と、この演算増幅器の
出力を非反転入力端に受け、反転入力端に基準電圧を受
ける比較器とを備えたディジタル信号伝達回路におい
て：その演算増幅器は、制御電極が非反転入力端に接続
される第１の導電型の第１のトランジスタと、制御電極
に基準電圧を受け、他方の主電極が第１のトランジスタ
の他方の主電極に接続される第１の導電型の第２トラン
ジスタとを有する差動対トランジスタと、第２のトラン
ジスタの一方の主電極に一方の主電極と制御電極とが接
続され、他方の主電極が第１の電源電位ノードに接続さ
れる第２導電型の第３のトランジスタと、制御電極が第
３のトランジスタの制御電極に接続され、一方の主電極
が第１のトランジスタの一方の主電極に接続され、他方
の主電極が第１の電源電位ノードに接続される第２導電
型の第４のトランジスタとを有し、この第４のトランジ
スタの一方の主電極が出力ノードとなるカレントミラー
回路と、一方の主電極が出力端に接続され、他方の主電
極が第１の電源電位ノードに接続され、制御電極がカレ
ントミラー回路の出力ノードに接続される第２導電型の
第５のトランジスタと、カレントミラー回路の出力ノー
ドと出力端との間に接続される容量性素子とを備えるよ
うに構成される。
【０００９】
実施の形態１．図１はこの発明の実施の形態１を示す演
算増幅器、具体的には電流帰還型と電圧帰還型の混在し
たオペアンプを構成する演算増幅器を示すものであり、
たとえノイズが重畳されたディジタル信号が入力して
も、ノイズを除去してディジタル信号を伝達でき、か
つ、半導体集積回路化に適したディジタル信号伝達回路
を得ることができる。しかも、通常のオペアンプとして
使用してもよく、この場合、入力信号にハイからローに
急激に変化するノイズ等が信号に重畳されても、その重
畳されたノイズ等による影響が抑制できる効果が得られ
る。さらに、ノイズ除去回路として用いることもでき
る。
算増幅器、具体的には電流帰還型と電圧帰還型の混在し
たオペアンプを構成する演算増幅器を示すものであり、
たとえノイズが重畳されたディジタル信号が入力して
も、ノイズを除去してディジタル信号を伝達でき、か
つ、半導体集積回路化に適したディジタル信号伝達回路
を得ることができる。しかも、通常のオペアンプとして
使用してもよく、この場合、入力信号にハイからローに
急激に変化するノイズ等が信号に重畳されても、その重
畳されたノイズ等による影響が抑制できる効果が得られ
る。さらに、ノイズ除去回路として用いることもでき
る。
【００１０】図１においてトランジスタＱ１はベース電
極が入力信号を受ける非反転入力端＋に接続され、コレ
クタが接地されたＰＮＰトランジスタ、Ｉ１は電源電位
ノードＶｃｃとトランジスタＱ１のエミッタとの間に接
続され、定電流ｉ１を上記ＰＮＰトランジスタＱ１のエ
ミッタ電極に与える定電流源であり、通常知られている
ようにバイポーラトランジスタによって構成されている
ものであり、上記ＰＮＰトランジスタＱ１と組み合わさ
れて第１の入力バッファを構成している。
極が入力信号を受ける非反転入力端＋に接続され、コレ
クタが接地されたＰＮＰトランジスタ、Ｉ１は電源電位
ノードＶｃｃとトランジスタＱ１のエミッタとの間に接
続され、定電流ｉ１を上記ＰＮＰトランジスタＱ１のエ
ミッタ電極に与える定電流源であり、通常知られている
ようにバイポーラトランジスタによって構成されている
ものであり、上記ＰＮＰトランジスタＱ１と組み合わさ
れて第１の入力バッファを構成している。
【００１１】Ｑ６はベース電極が出力端に接続され、コ
レクタが接地されたＰＮＰトランジスタで、上記ＰＮＰ
トランジスタＱ１と同じ特性を持ったトランジスタであ
る。Ｉ３は上記電源電位ノードＶｃｃと上記トランジス
タＱ６のエミッタ電極との間に接続され、定電流ｉ３を
ＰＮＰトランジスタＱ６のエミッタ電極に与える定電流
源であり、通常知られているようにバイポーラトランジ
スタによって構成されているものであり、上記ＰＮＰト
ランジスタＱ６と組み合わせて第２の入力バッファを構
成しており、上記定電流源Ｉ１と同じ特性をもった定電
流源である。
レクタが接地されたＰＮＰトランジスタで、上記ＰＮＰ
トランジスタＱ１と同じ特性を持ったトランジスタであ
る。Ｉ３は上記電源電位ノードＶｃｃと上記トランジス
タＱ６のエミッタ電極との間に接続され、定電流ｉ３を
ＰＮＰトランジスタＱ６のエミッタ電極に与える定電流
源であり、通常知られているようにバイポーラトランジ
スタによって構成されているものであり、上記ＰＮＰト
ランジスタＱ６と組み合わせて第２の入力バッファを構
成しており、上記定電流源Ｉ１と同じ特性をもった定電
流源である。
【００１２】Ｑ２はベース電極に上記第１の入力バッフ
ァを介して非反転入力端＋に入力される入力信号を受
け、コレクタ電極が接地されたＰＮＰトランジスタで、
ベース電極は上記ＰＮＰトランジスタＱ１のエミッタ電
極に接続されている。Ｑ３はベース電極に上記第２の入
力バッファを介して上記出力端（出力端に直接接続され
た反転入力端）に現れる出力信号を受け、エミッタ電極
が上記ＰＮＰトランジスタＱ２のエミッタ電極に接続さ
れたＰＮＰトランジスタで、ベース電極は上記ＰＮＰト
ランジスタＱ６のエミッタ電極に接続されており、上記
ＰＮＰトランジスタＱ２と組み合わされて差動対トラン
ジスタを構成し、コレクタ電極が差動対トランジスタの
出力ノードとなるものである。このトランジスタＱ３
は、上記ＰＮＰトランジスタＱ２と同じ特性を有し、ベ
ース電極に印加される電位がＰＮＰトランジスタＱ２の
ベース電極に印加される電位と同じ場合、コレクタ電
流、つまり差動対トランジスタＱ３の出力電流はＰＮＰ
トランジスタＱ２のコレクタ電流と同じ値になる。
ァを介して非反転入力端＋に入力される入力信号を受
け、コレクタ電極が接地されたＰＮＰトランジスタで、
ベース電極は上記ＰＮＰトランジスタＱ１のエミッタ電
極に接続されている。Ｑ３はベース電極に上記第２の入
力バッファを介して上記出力端（出力端に直接接続され
た反転入力端）に現れる出力信号を受け、エミッタ電極
が上記ＰＮＰトランジスタＱ２のエミッタ電極に接続さ
れたＰＮＰトランジスタで、ベース電極は上記ＰＮＰト
ランジスタＱ６のエミッタ電極に接続されており、上記
ＰＮＰトランジスタＱ２と組み合わされて差動対トラン
ジスタを構成し、コレクタ電極が差動対トランジスタの
出力ノードとなるものである。このトランジスタＱ３
は、上記ＰＮＰトランジスタＱ２と同じ特性を有し、ベ
ース電極に印加される電位がＰＮＰトランジスタＱ２の
ベース電極に印加される電位と同じ場合、コレクタ電
流、つまり差動対トランジスタＱ３の出力電流はＰＮＰ
トランジスタＱ２のコレクタ電流と同じ値になる。
【００１３】Ｉ２は上記電源電位ノードＶｃｃと上記Ｐ
ＮＰトランジスタＱ２およびＱ３の共通接続されたエミ
ッタ電極との間に接続され、定電流ｉ２を上記ＰＮＰト
ランジスタＱ２およびＱ３のエミッタ電極に与える定電
流源で、通常知られているようにバイポーラトランジス
タによって構成されているものである。
ＮＰトランジスタＱ２およびＱ３の共通接続されたエミ
ッタ電極との間に接続され、定電流ｉ２を上記ＰＮＰト
ランジスタＱ２およびＱ３のエミッタ電極に与える定電
流源で、通常知られているようにバイポーラトランジス
タによって構成されているものである。
【００１４】Ｑ５はコレクタ電極が上記差動対トランジ
スタの出力ノード、つまり、ＰＮＰトランジスタＱ３の
コレクタ電極に接続され、ベース電極がコレクタ電極に
接続されたＮＰＮトランジスタ、Ｒ１はこのＮＰＮトラ
ンジスタＱ５のエミッタ電極と接地ノードとの間に接続
された抵抗素子である。
スタの出力ノード、つまり、ＰＮＰトランジスタＱ３の
コレクタ電極に接続され、ベース電極がコレクタ電極に
接続されたＮＰＮトランジスタ、Ｒ１はこのＮＰＮトラ
ンジスタＱ５のエミッタ電極と接地ノードとの間に接続
された抵抗素子である。
【００１５】Ｑ７はベース電極が上記ＮＰＮトランジス
タＱ５のベース電極に接続されたＮＰＮトランジスタ
で、上記ＮＰＮトランジスタＱ５とでカレントミラー回
路を構成しており、コレクタ電極がカレントミラー回路
の出力ノードとなるものであり、上記ＮＰＮトランジス
タＱ５とのコレクタ電流比がｎ：１、つまり、上記ＮＰ
ＮトランジスタＱ５とのコレクタ電流に対して１／ｎの
コレクタ電流が流れるように構成されているものであ
る。Ｒ２はこのＮＰＮトランジスタＱ７のエミッタ電極
と接地ノードとの間に接続された抵抗素子で、抵抗比が
１：ｎ、つまり抵抗素子Ｒ１の抵抗値のｎ倍になってい
る。
タＱ５のベース電極に接続されたＮＰＮトランジスタ
で、上記ＮＰＮトランジスタＱ５とでカレントミラー回
路を構成しており、コレクタ電極がカレントミラー回路
の出力ノードとなるものであり、上記ＮＰＮトランジス
タＱ５とのコレクタ電流比がｎ：１、つまり、上記ＮＰ
ＮトランジスタＱ５とのコレクタ電流に対して１／ｎの
コレクタ電流が流れるように構成されているものであ
る。Ｒ２はこのＮＰＮトランジスタＱ７のエミッタ電極
と接地ノードとの間に接続された抵抗素子で、抵抗比が
１：ｎ、つまり抵抗素子Ｒ１の抵抗値のｎ倍になってい
る。
【００１６】Ｉ４は上記電源電位ノードＶｃｃと上記Ｎ
ＰＮトランジスタＱ７のコレクタ電極との間に接続さ
れ、定電流ｉ４を上記ＮＰＮトランジスタＱ７のコレク
タ電極に与える定電流源で、通常知られているようにバ
イポーラトランジスタによって構成されているものであ
り、非反転入力端＋の電位とトランジスタＱ６のベース
が接続されている反転入力端との電位が同じ場合にオフ
セットがなくなるように、定電流ｉ４は定電流源Ｉ２の
定電流ｉ２の１／２ｎ倍、すなわち、ｉ２＝２×ｉ２’
＝２×ｎ×ｉ４となるように設定さる。
ＰＮトランジスタＱ７のコレクタ電極との間に接続さ
れ、定電流ｉ４を上記ＮＰＮトランジスタＱ７のコレク
タ電極に与える定電流源で、通常知られているようにバ
イポーラトランジスタによって構成されているものであ
り、非反転入力端＋の電位とトランジスタＱ６のベース
が接続されている反転入力端との電位が同じ場合にオフ
セットがなくなるように、定電流ｉ４は定電流源Ｉ２の
定電流ｉ２の１／２ｎ倍、すなわち、ｉ２＝２×ｉ２’
＝２×ｎ×ｉ４となるように設定さる。
【００１７】Ｑ８はベース電極が上記カレントミラー回
路の出力ノード、つまり、ＮＰＮトランジスタのコレク
タ電極に接続され、コレクタ電極が上記出力端に接続さ
れ、エミッタ電極が接地された出力用トランジスタとな
るＮＰＮトランジスタ、Ｉ５は上記電源電位ノードＶｃ
ｃとこのトランジスタＱ８のコレクタ電極との間に接続
され、定電流ｉ５を上記ＮＰＮトランジスタＱ８のコレ
クタ電極に与える定電流源で、通常知られているように
バイポーラトランジスタによって構成されているもので
ある。
路の出力ノード、つまり、ＮＰＮトランジスタのコレク
タ電極に接続され、コレクタ電極が上記出力端に接続さ
れ、エミッタ電極が接地された出力用トランジスタとな
るＮＰＮトランジスタ、Ｉ５は上記電源電位ノードＶｃ
ｃとこのトランジスタＱ８のコレクタ電極との間に接続
され、定電流ｉ５を上記ＮＰＮトランジスタＱ８のコレ
クタ電極に与える定電流源で、通常知られているように
バイポーラトランジスタによって構成されているもので
ある。
【００１８】Ｃ１は上記カレントミラー回路の出力ノー
ド、つまり、ＮＰＮトランジスタＱ７のコレクタ電極
と、上記出力端、つまり上記ＮＰＮトランジスタＱ８の
コレクタ電極との間に接続された容量性素子である。
ド、つまり、ＮＰＮトランジスタＱ７のコレクタ電極
と、上記出力端、つまり上記ＮＰＮトランジスタＱ８の
コレクタ電極との間に接続された容量性素子である。
【００１９】次に、このように構成された演算増幅器の
動作について説明する。まず、非反転入力端＋の電位と
出力端（すなわち、トランジスタＱ３のベース）の電位
が同じ場合、つまり、動作として安定している場合につ
いて説明する。この場合、差動対トランジスタを構成す
るＰＮＰトランジスタＱ２およびＱ３のベース電極には
同じ値の電位が印加されており、ＰＮＰトランジスタＱ
２およびＱ３のコレクタ電流は同じ値、つまり、定電流
源Ｉ２によって供給される定電流ｉ２の１／２の値の電
流となる。
動作について説明する。まず、非反転入力端＋の電位と
出力端（すなわち、トランジスタＱ３のベース）の電位
が同じ場合、つまり、動作として安定している場合につ
いて説明する。この場合、差動対トランジスタを構成す
るＰＮＰトランジスタＱ２およびＱ３のベース電極には
同じ値の電位が印加されており、ＰＮＰトランジスタＱ
２およびＱ３のコレクタ電流は同じ値、つまり、定電流
源Ｉ２によって供給される定電流ｉ２の１／２の値の電
流となる。
【００２０】ＰＮＰトランジスタＱ３のコレクタ電流ｉ
２’が１／２×ｉ２であるため、ＮＰＮトランジスタＱ
５のコレクタ電流も１／２×ｉ２になり、ＮＰＮトラン
ジスタＱ７のコレクタ電流は１／２×ｉ２×１／ｎとな
る。
２’が１／２×ｉ２であるため、ＮＰＮトランジスタＱ
５のコレクタ電流も１／２×ｉ２になり、ＮＰＮトラン
ジスタＱ７のコレクタ電流は１／２×ｉ２×１／ｎとな
る。
【００２１】ＮＰＮトランジスタＱ７のコレクタ電極に
流れる電流がｉ２の１／２ｎ倍であり、定電流源Ｉ４か
ら供給される定電流ｉ４もｉ２の１／２ｎ倍にされてい
るため、ＮＰＮトランジスタＱ８および容量性素子Ｃ１
に定電流Ｉ４から流れ込む電流もなく、ＮＰＮトランジ
スタＱ７に流れ出す電流もない。
流れる電流がｉ２の１／２ｎ倍であり、定電流源Ｉ４か
ら供給される定電流ｉ４もｉ２の１／２ｎ倍にされてい
るため、ＮＰＮトランジスタＱ８および容量性素子Ｃ１
に定電流Ｉ４から流れ込む電流もなく、ＮＰＮトランジ
スタＱ７に流れ出す電流もない。
【００２２】したがって、ＮＰＮトランジスタＱ７は同
じ状態を維持しつづけ、出力端の電位はそのまま維持さ
れると共に、出力端から流れ出す電流も、出力端に流れ
こむ電流もない。
じ状態を維持しつづけ、出力端の電位はそのまま維持さ
れると共に、出力端から流れ出す電流も、出力端に流れ
こむ電流もない。
【００２３】このような状態において、入力信号をうけ
て、非反転入力端＋の電位が突然出力端の電位より上が
る場合、つまり入力信号がディジタル信号で、ローから
ハイに変化した場合は次のように動作するものである。
て、非反転入力端＋の電位が突然出力端の電位より上が
る場合、つまり入力信号がディジタル信号で、ローから
ハイに変化した場合は次のように動作するものである。
【００２４】すなわち、非反転入力端＋の電位がローか
らハイに変化すると、その電位変化が差動対トランジス
タを構成するＰＮＰトランジスタＱ２のベース電極に第
１の入力バッファを介して伝わる。その結果、ＰＮＰト
ランジスタＱ２のベース電極の電位がＰＮＰトランジス
タＱ３のベース電極の電位より高くなるため、ＰＮＰト
ランジスタＱ２の導通度がＰＮＰトランジスタＱ３の導
通度より低くなり、ＰＮＰトランジスタＱ２に流れるコ
レクタ電流は１／２×ｉ２より小さく（１／２×ｉ２−
α）なり、ＰＮＰトランジスタＱ３に流れるコレクタ電
流は１／２×ｉ２より大きく（１／２×ｉ２＋α）な
る。ここで、αは電流の増減分を示す。
らハイに変化すると、その電位変化が差動対トランジス
タを構成するＰＮＰトランジスタＱ２のベース電極に第
１の入力バッファを介して伝わる。その結果、ＰＮＰト
ランジスタＱ２のベース電極の電位がＰＮＰトランジス
タＱ３のベース電極の電位より高くなるため、ＰＮＰト
ランジスタＱ２の導通度がＰＮＰトランジスタＱ３の導
通度より低くなり、ＰＮＰトランジスタＱ２に流れるコ
レクタ電流は１／２×ｉ２より小さく（１／２×ｉ２−
α）なり、ＰＮＰトランジスタＱ３に流れるコレクタ電
流は１／２×ｉ２より大きく（１／２×ｉ２＋α）な
る。ここで、αは電流の増減分を示す。
【００２５】ＰＮＰトランジスタＱ３のコレクタ電流ｉ
２’が（１／２×ｉ２＋α）であるため、ＮＰＮトラン
ジスタＱ５のコレクタ電流も（１／２×ｉ２−α）にな
り、ＮＰＮトランジスタＱ７のコレクタ電流は（１／２
×ｉ２＋α）×１／ｎなる電流が流れる。
２’が（１／２×ｉ２＋α）であるため、ＮＰＮトラン
ジスタＱ５のコレクタ電流も（１／２×ｉ２−α）にな
り、ＮＰＮトランジスタＱ７のコレクタ電流は（１／２
×ｉ２＋α）×１／ｎなる電流が流れる。
【００２６】ＮＰＮトランジスタＱ７のコレクタ電極に
流れる電流が（１／２×ｉ２＋α）×１／ｎになるた
め、ＮＰＮトランジスタＱ７のコレクタ電極に流れる電
流は、定電流源Ｉ４から供給される定電流ｉ４よりもα
／ｎ大きく、この差分α／ｎなる電流はＮＰＮトランジ
スタＱ８のベース電極および容量性素子Ｃ１から引き抜
く電流によって補われることになる。
流れる電流が（１／２×ｉ２＋α）×１／ｎになるた
め、ＮＰＮトランジスタＱ７のコレクタ電極に流れる電
流は、定電流源Ｉ４から供給される定電流ｉ４よりもα
／ｎ大きく、この差分α／ｎなる電流はＮＰＮトランジ
スタＱ８のベース電極および容量性素子Ｃ１から引き抜
く電流によって補われることになる。
【００２７】その結果、ＮＰＮトランジスタＱ８の導通
度は低くなり、出力端の電位を上昇させると共に、定電
流源Ｉ５から供給される定電流ｉ５の一部が出力端から
流れ出すことになる。この出力端の電位の上昇に伴い、
この電位の変化が第２の入力バッファを介して差動対ト
ランジスタを構成するＰＮＰトランジスタＱ３のベース
電極に伝わる。ＰＮＰトランジスタＱ３のベース電極の
電位がＰＮＰトランジスタＱ２のベース電位と同じにな
るまで、上記動作が行われる。
度は低くなり、出力端の電位を上昇させると共に、定電
流源Ｉ５から供給される定電流ｉ５の一部が出力端から
流れ出すことになる。この出力端の電位の上昇に伴い、
この電位の変化が第２の入力バッファを介して差動対ト
ランジスタを構成するＰＮＰトランジスタＱ３のベース
電極に伝わる。ＰＮＰトランジスタＱ３のベース電極の
電位がＰＮＰトランジスタＱ２のベース電位と同じにな
るまで、上記動作が行われる。
【００２８】ＰＮＰトランジスタＱ３のベース電極の電
位とＰＮＰトランジスタＱ２のベース電位と同じになる
と上記で説明した状態になり、非反転入力端＋の電位と
出力端の電位が同じになり、出力端の電位は非反転入力
端＋の電位、つまり入力信号の電位と同じ値を維持し、
出力端から流れ出す電流も、出力端に流れ込む電流もな
くなる。したがって、入力信号がローからハイに変化す
ると、出力端からは所定のスルーレートをもってローか
らハイに変化したディジタル信号が出力されることにな
り、入力信号が出力信号として伝達されることになる。
位とＰＮＰトランジスタＱ２のベース電位と同じになる
と上記で説明した状態になり、非反転入力端＋の電位と
出力端の電位が同じになり、出力端の電位は非反転入力
端＋の電位、つまり入力信号の電位と同じ値を維持し、
出力端から流れ出す電流も、出力端に流れ込む電流もな
くなる。したがって、入力信号がローからハイに変化す
ると、出力端からは所定のスルーレートをもってローか
らハイに変化したディジタル信号が出力されることにな
り、入力信号が出力信号として伝達されることになる。
【００２９】一方、入力信号を受けて、非反転入力端＋
の電位が出力端の電位より下がる場合、つまり入力信号
がディジタル信号で、ハイかローに変化した場合は次の
ように動作するものである。すなわち、非反転入力端＋
の電位がハイからローに変化すると、その電位変化が差
動対トランジスタを構成するＰＮＰトランジスタＱ２の
ベース電極に第１の入力バッファを介して伝わる。その
結果、ＰＮＰトランジスタＱ２のベース電極の電位がＰ
ＮＰトランジスタＱ３のベース電極の電位より低くなる
ため、ＰＮＰトランジスタＱ２の導通度がＰＮＰトラン
ジスタＱ３の導通度より高くなり、ＰＮＰトランジスタ
Ｑ２に流れるコレクタ電流は１／２×ｉ２より大きく
（１／２×ｉ２＋α）になり、ＰＮＰトランジスタＱ３
に流れるコレクタ電流は１/２×ｉ２より小さく（１／
２×ｉ２−α）になる。
の電位が出力端の電位より下がる場合、つまり入力信号
がディジタル信号で、ハイかローに変化した場合は次の
ように動作するものである。すなわち、非反転入力端＋
の電位がハイからローに変化すると、その電位変化が差
動対トランジスタを構成するＰＮＰトランジスタＱ２の
ベース電極に第１の入力バッファを介して伝わる。その
結果、ＰＮＰトランジスタＱ２のベース電極の電位がＰ
ＮＰトランジスタＱ３のベース電極の電位より低くなる
ため、ＰＮＰトランジスタＱ２の導通度がＰＮＰトラン
ジスタＱ３の導通度より高くなり、ＰＮＰトランジスタ
Ｑ２に流れるコレクタ電流は１／２×ｉ２より大きく
（１／２×ｉ２＋α）になり、ＰＮＰトランジスタＱ３
に流れるコレクタ電流は１/２×ｉ２より小さく（１／
２×ｉ２−α）になる。
【００３０】ＰＮＰトランジスタＱ２のコレクタ電流i
２’が（１／２×ｉ２−α）であるため、ＮＰＮトラン
ジスタＱ５のコレクタ電流も（１／２×ｉ２−α）にな
り、ＮＰＮトランジスタＱ７のコレクタ電流は（１／２
×ｉ２−α）×１／ｎなる電流となる。
２’が（１／２×ｉ２−α）であるため、ＮＰＮトラン
ジスタＱ５のコレクタ電流も（１／２×ｉ２−α）にな
り、ＮＰＮトランジスタＱ７のコレクタ電流は（１／２
×ｉ２−α）×１／ｎなる電流となる。
【００３１】ＮＰＮトランジスタＱ７のコレクタ電極に
流れる電流が（１／２×ｉ２−α）×１／ｎ×ｉ２にな
るため、ＮＰＮトランジスタＱ７のコレクタ電極に流れ
る電流は、定電流源Ｉ４から供給される定電流ｉ４より
もα／ｎ小さく、この差分α／ｎなる電流は定電流源Ｉ
４からＮＰＮトランジスタＱ８のベース電極および容量
性素子Ｃ１に流れ込む電流となる。
流れる電流が（１／２×ｉ２−α）×１／ｎ×ｉ２にな
るため、ＮＰＮトランジスタＱ７のコレクタ電極に流れ
る電流は、定電流源Ｉ４から供給される定電流ｉ４より
もα／ｎ小さく、この差分α／ｎなる電流は定電流源Ｉ
４からＮＰＮトランジスタＱ８のベース電極および容量
性素子Ｃ１に流れ込む電流となる。
【００３２】その結果、ＮＰＮトランジスタＱ８の導通
度は高くなり、出力端の電位を下降させると共に、出力
端から電流を引き込むことになる。この出力端の電位の
下降に伴い、この電位の変化が第２の入力バッファを介
して差動対トランジスタを構成するＰＮＰトランジスタ
Ｑ３のベース電極に伝わる。ＰＮＰトランジスタＱ３の
ベース電極の電位がＰＮＰトランジスタＱ２のベース電
位と同じになるまで、上記動作が行われる。
度は高くなり、出力端の電位を下降させると共に、出力
端から電流を引き込むことになる。この出力端の電位の
下降に伴い、この電位の変化が第２の入力バッファを介
して差動対トランジスタを構成するＰＮＰトランジスタ
Ｑ３のベース電極に伝わる。ＰＮＰトランジスタＱ３の
ベース電極の電位がＰＮＰトランジスタＱ２のベース電
位と同じになるまで、上記動作が行われる。
【００３３】ＰＮＰトランジスタＱ３のベース電極の電
位がＰＮＰトランジスタＱ２のベース電位と同じになる
と上記で説明した状態になり、非反転入力端＋の電位と
出力端の電位が同じになり、出力端の電位は非反転入力
端＋の電位、つまり入力信号の電位と同じ値を維持し、
出力端から流れ出す電流も、出力端に流れ込む電流もな
くなる。したがって、入力信号がハイからローに変化す
ると、出力端からは所定のスルーレートをもってハイか
らローに変化したディジタル信号が出力されることにな
る。
位がＰＮＰトランジスタＱ２のベース電位と同じになる
と上記で説明した状態になり、非反転入力端＋の電位と
出力端の電位が同じになり、出力端の電位は非反転入力
端＋の電位、つまり入力信号の電位と同じ値を維持し、
出力端から流れ出す電流も、出力端に流れ込む電流もな
くなる。したがって、入力信号がハイからローに変化す
ると、出力端からは所定のスルーレートをもってハイか
らローに変化したディジタル信号が出力されることにな
る。
【００３４】このように入力信号がハイからローに変化
する時、ＰＮＰトランジスタＱ２のエミッタ電極の電位
は一時的に下降し、ＰＮＰトランジスタＱ３のベース−
エミッタ間およびＰＮＰトランジスタＱ６のベース−エ
ミッタ間に逆バイアスが加わり、ＰＮＰトランジスタＱ
３による逆バイアス電流が一時的に流れるものの、この
逆バイアス電流はＰＮＰトランジスタＱ２を介して接地
ノードに流れるため、カレントミラー回路および出力ト
ランジスタであるＮＰＮトランジスタＱ８には何ら影響
を与えることがないので、出力端には入力信号がハイか
らローに変化したことに応じて、ハイからローに変化す
る。
する時、ＰＮＰトランジスタＱ２のエミッタ電極の電位
は一時的に下降し、ＰＮＰトランジスタＱ３のベース−
エミッタ間およびＰＮＰトランジスタＱ６のベース−エ
ミッタ間に逆バイアスが加わり、ＰＮＰトランジスタＱ
３による逆バイアス電流が一時的に流れるものの、この
逆バイアス電流はＰＮＰトランジスタＱ２を介して接地
ノードに流れるため、カレントミラー回路および出力ト
ランジスタであるＮＰＮトランジスタＱ８には何ら影響
を与えることがないので、出力端には入力信号がハイか
らローに変化したことに応じて、ハイからローに変化す
る。
【００３５】そして、このように構成された演算増幅器
においては、スルーレートを持たせることができるた
め、所定の周波数より高い周波数が非反転入力端＋に入
力されても、出力させないことができ、高周波のノイズ
が除去できるものである。
においては、スルーレートを持たせることができるた
め、所定の周波数より高い周波数が非反転入力端＋に入
力されても、出力させないことができ、高周波のノイズ
が除去できるものである。
【００３６】具体的には、このように構成された演算増
幅器におけるカットオフ周波数ｆは次のような式によっ
て求めることができる。 ｆ＝Ｉ4／｛２ＣＶ・ｅｘｐ（−３／２０）｝ ここで、Ｖは入力電圧、ＣはコンデンサＣ１の容量、Ｒ
１＝Ｒ２＝０Ωとし、トランジスタＱ５のサイズはトラ
ンジスタＱ７のサイズと同じする（ｎ＝１の場合）。
幅器におけるカットオフ周波数ｆは次のような式によっ
て求めることができる。 ｆ＝Ｉ4／｛２ＣＶ・ｅｘｐ（−３／２０）｝ ここで、Ｖは入力電圧、ＣはコンデンサＣ１の容量、Ｒ
１＝Ｒ２＝０Ωとし、トランジスタＱ５のサイズはトラ
ンジスタＱ７のサイズと同じする（ｎ＝１の場合）。
【００３７】この時、低いカットオフ周波数を得るため
には、ＰＮＰトランジスタＱ１、Ｑ２、Ｑ３およびＱ６
のスイッチングスピードをスルーレートより速くしてお
く必要がある。したがって、上記の演算増幅器において
はＰＮＰトランジスタＱ１、Ｑ２、Ｑ３およびＱ６のス
イッチングスピードがスルーレートより速くなるよう
に、定電流源Ｉ１、Ｉ２およびＩ３からの定電流ｉ１、
ｉ２およびｉ３の電流値を設定してある。
には、ＰＮＰトランジスタＱ１、Ｑ２、Ｑ３およびＱ６
のスイッチングスピードをスルーレートより速くしてお
く必要がある。したがって、上記の演算増幅器において
はＰＮＰトランジスタＱ１、Ｑ２、Ｑ３およびＱ６のス
イッチングスピードがスルーレートより速くなるよう
に、定電流源Ｉ１、Ｉ２およびＩ３からの定電流ｉ１、
ｉ２およびｉ３の電流値を設定してある。
【００３８】また、カレントミラー回路を構成するトラ
ンジスタＱ５とトランジスタＱ７とのカレントミラー比
ｎ：１のｎを１より大きくすれば、定電流源Ｉ４の定電
流ｉ４の値を小さくして、カットオフ周波数を低くして
も、定電流源Ｉ２の定電流ｉ２の値を大きくでき、ＰＮ
ＰトランジスタＱ１、Ｑ２、Ｑ３およびＱ６のスイッチ
ングスピードをスルーレートよりより速くできる。
ンジスタＱ５とトランジスタＱ７とのカレントミラー比
ｎ：１のｎを１より大きくすれば、定電流源Ｉ４の定電
流ｉ４の値を小さくして、カットオフ周波数を低くして
も、定電流源Ｉ２の定電流ｉ２の値を大きくでき、ＰＮ
ＰトランジスタＱ１、Ｑ２、Ｑ３およびＱ６のスイッチ
ングスピードをスルーレートよりより速くできる。
【００３９】以上に述べたことから明らかなように、上
記の演算増幅器にあっては、非反転入力端＋に入力され
るディジタル入力信号に重畳される所定の周波数より高
い周波数を除去して出力端からディジタル出力信号とし
て出力でき、かつ大きな容量値をもつコンデンサを必要
としないため、ノイズを除去してディジタル信号を伝達
できる。また、この演算増幅器は半導体集積回路化に適
したディジタル信号伝達回路およびノイズ除去回路に適
用でき、しかも、入力信号がハイからローに急激に変化
したとしても、その変化によって入力端から出力端に影
響を与えないようにできる。
記の演算増幅器にあっては、非反転入力端＋に入力され
るディジタル入力信号に重畳される所定の周波数より高
い周波数を除去して出力端からディジタル出力信号とし
て出力でき、かつ大きな容量値をもつコンデンサを必要
としないため、ノイズを除去してディジタル信号を伝達
できる。また、この演算増幅器は半導体集積回路化に適
したディジタル信号伝達回路およびノイズ除去回路に適
用でき、しかも、入力信号がハイからローに急激に変化
したとしても、その変化によって入力端から出力端に影
響を与えないようにできる。
【００４０】しかも、上記の演算増幅器にあっては、非
反転入力端＋にアナログ信号を入力させた場合にあって
も、その入力信号にたとえノイズが重畳されたとして
も、図１３に示すように、ノイズによる変動を受けず、
ノイズが除去されたアナログ信号として出力端から出力
できるため、この演算増幅器をそのままノイズフィル夕
またはノイズ除去回路として用いることができるもので
ある。
反転入力端＋にアナログ信号を入力させた場合にあって
も、その入力信号にたとえノイズが重畳されたとして
も、図１３に示すように、ノイズによる変動を受けず、
ノイズが除去されたアナログ信号として出力端から出力
できるため、この演算増幅器をそのままノイズフィル夕
またはノイズ除去回路として用いることができるもので
ある。
【００４１】実施の形態２．図２は、本発明の実施の形
態２の演算増幅器を示す図である。図２は、図１のＰＮ
ＰトランジスタＱ２、Ｑ３を、ＮＰＮトランジスタで置
き換えた構成の演算増幅器である。ＰＮＰトランジスタ
をＮＰＮトランジスタに置き換えることにより、回路中
の他のＰＮＰトランジスタはＮＰＮトランジスタに置き
換えられ、電流源の位置は電源側から接地側に移動する
がそれらは当業者によく知られているので説明を省略す
る。
態２の演算増幅器を示す図である。図２は、図１のＰＮ
ＰトランジスタＱ２、Ｑ３を、ＮＰＮトランジスタで置
き換えた構成の演算増幅器である。ＰＮＰトランジスタ
をＮＰＮトランジスタに置き換えることにより、回路中
の他のＰＮＰトランジスタはＮＰＮトランジスタに置き
換えられ、電流源の位置は電源側から接地側に移動する
がそれらは当業者によく知られているので説明を省略す
る。
【００４２】また、この実施の形態２においては、差動
対トランジスタを構成するトランジスタをＮＰＮトラン
ジスタによって構成したので、実施の形態１における第
１および第２の入力バッファ回路を削除しても良く、Ｎ
ＰＮトランジスタＱ２のベース電極が直接非反転入力端
＋に接続され、ＮＰＮトランジスタＱ３のベース電極が
直接出力端（反転入力端）に接続される。
対トランジスタを構成するトランジスタをＮＰＮトラン
ジスタによって構成したので、実施の形態１における第
１および第２の入力バッファ回路を削除しても良く、Ｎ
ＰＮトランジスタＱ２のベース電極が直接非反転入力端
＋に接続され、ＮＰＮトランジスタＱ３のベース電極が
直接出力端（反転入力端）に接続される。
【００４３】このように構成された演算増幅器も、上記
の実施の形態１に示した演算増幅器と同様に動作し、同
様の効果を奏するものである。なお、実施の形態２を示
す図２において、実施の形態１を示す図１に示した符号
と同一符号は同一又は相当部分を示すものであり、同様
の機能を奏するものである。
の実施の形態１に示した演算増幅器と同様に動作し、同
様の効果を奏するものである。なお、実施の形態２を示
す図２において、実施の形態１を示す図１に示した符号
と同一符号は同一又は相当部分を示すものであり、同様
の機能を奏するものである。
【００４４】実施の形態３．図３は、本発明の実施の形
態３の演算増幅器を示す図である。図３は、図１のＰＮ
ＰトランジスタＱ２、Ｑ３をＰチャネルＭＯＳトランジ
スタに置き換え、ＮＰＮトランジスタＱ５、Ｑ７、Ｑ８
を、ＮチャネルＭＯＳトランジスタで置き換えた構成の
演算増幅器である。同様に定電流源Ｉ２、Ｉ４およびＩ
５も、通常知られているようにＭＯＳトランジスタによ
って構成されているものである。
態３の演算増幅器を示す図である。図３は、図１のＰＮ
ＰトランジスタＱ２、Ｑ３をＰチャネルＭＯＳトランジ
スタに置き換え、ＮＰＮトランジスタＱ５、Ｑ７、Ｑ８
を、ＮチャネルＭＯＳトランジスタで置き換えた構成の
演算増幅器である。同様に定電流源Ｉ２、Ｉ４およびＩ
５も、通常知られているようにＭＯＳトランジスタによ
って構成されているものである。
【００４５】また、この実施の形態３においては、差動
対トランジスタを構成するトランジスタをＰチャネルＭ
ＯＳトランジスタによって構成したので、実施の形態１
における第１および第２の入力バッファ回路を削除して
も良く、ＰチャネルＭＯＳトランジスタＱ２のベース電
極が直接非反転入力端＋に接続され、ＰチャネルＭＯＳ
トランジスタＱ３のベース電極が直接出力端（反転入力
端）に接続される。
対トランジスタを構成するトランジスタをＰチャネルＭ
ＯＳトランジスタによって構成したので、実施の形態１
における第１および第２の入力バッファ回路を削除して
も良く、ＰチャネルＭＯＳトランジスタＱ２のベース電
極が直接非反転入力端＋に接続され、ＰチャネルＭＯＳ
トランジスタＱ３のベース電極が直接出力端（反転入力
端）に接続される。
【００４６】このように構成された演算増幅器も、上記
の実施の形態１に示した演算増幅器と同様に動作し、同
様の効果を奏するものである。なお、実施の形態３を示
す図３において、実施の形態１を示す図１に示した符号
と同一符号は同一又は相当部分を示すものであり、同様
の機能を奏するものである。
の実施の形態１に示した演算増幅器と同様に動作し、同
様の効果を奏するものである。なお、実施の形態３を示
す図３において、実施の形態１を示す図１に示した符号
と同一符号は同一又は相当部分を示すものであり、同様
の機能を奏するものである。
【００４７】実施の形態４．図４は本発明の実施の形態
４の演算増幅器を示すものである。この実施の形態４は
上記の実施の形態２がトランジスタとしてバイポーラト
ランジスタを用いて構成していたものに対してＭＯＳト
ランジスタを用いて構成した点で相違する。つまり、実
施の形態２におけるＮＰＮトランジスタＱ２およびＱ３
をＮチャネルＭＯＳトランジスタに置き換えたものであ
る。同様に定電流源Ｉ２、Ｉ４およびＩ５も、通常知ら
れているようにＭＯＳトランジスタによって構成されて
いるものである。
４の演算増幅器を示すものである。この実施の形態４は
上記の実施の形態２がトランジスタとしてバイポーラト
ランジスタを用いて構成していたものに対してＭＯＳト
ランジスタを用いて構成した点で相違する。つまり、実
施の形態２におけるＮＰＮトランジスタＱ２およびＱ３
をＮチャネルＭＯＳトランジスタに置き換えたものであ
る。同様に定電流源Ｉ２、Ｉ４およびＩ５も、通常知ら
れているようにＭＯＳトランジスタによって構成されて
いるものである。
【００４８】このように構成された演算増幅器において
も、上記の実施の形態２に示した演算増幅器と同様に動
作し、同様の効果を奏するものである。なお、実施の形
態４を示す図４において、実施の形態２を示す図２に示
した符号と同一符号は同一又は相当部分を示すものであ
り、同様の機能を奏するものである。
も、上記の実施の形態２に示した演算増幅器と同様に動
作し、同様の効果を奏するものである。なお、実施の形
態４を示す図４において、実施の形態２を示す図２に示
した符号と同一符号は同一又は相当部分を示すものであ
り、同様の機能を奏するものである。
【００４９】実施の形態５．図５は、本発明の実施の形
態５の演算増幅器を示す図である。図５は、図１のＰＮ
ＰトランジスタＱ２、Ｑ３と同じ特性をもった複数（こ
の実施の形態４においては４つのＰＮＰトランジスタ）
の並列接続ＰＮＰトランジスタに置き換え、並列ＰＮＰ
トランジスタＱ３のうちの１つのＰＮＰトランジスタの
コレクタ電極を差動トランジスタの出力ノードとして、
ＮＰＮトランジスタＱ５のコレクタ電極に接続し、残り
のＰＮＰトランジスタすべてのコレクタ電極を接地した
構成にしたものである。その他の点については図１に示
した実施の形態１と同様である。
態５の演算増幅器を示す図である。図５は、図１のＰＮ
ＰトランジスタＱ２、Ｑ３と同じ特性をもった複数（こ
の実施の形態４においては４つのＰＮＰトランジスタ）
の並列接続ＰＮＰトランジスタに置き換え、並列ＰＮＰ
トランジスタＱ３のうちの１つのＰＮＰトランジスタの
コレクタ電極を差動トランジスタの出力ノードとして、
ＮＰＮトランジスタＱ５のコレクタ電極に接続し、残り
のＰＮＰトランジスタすべてのコレクタ電極を接地した
構成にしたものである。その他の点については図１に示
した実施の形態１と同様である。
【００５０】このように構成したことにより、非反転入
力端＋の電位と出力端の電位が同じ場合、つまり、動作
として安定している場合に、並列ＰＮＰトランジスタＱ
２およびＱ３のコレクタ電流は同じ値、つまり、定電流
源Ｉ２によって供給される定電流ｉ２の１／２の値の電
流になる。また、並列ＰＮＰトランジスタＱ３を構成す
るＰＮＰトランジスタには均等に電流が流れるため、並
列ＰＮＰトランジスタＱ３のうちのＮＰＮトランジスタ
Ｑ５のコレクタ電極に接続されたＰＮＰトランジスタの
コレクタ電極に流れる電流ｉ２’は、この実施の形態５
の場合、１／２×ｉ２の１／４になる。
力端＋の電位と出力端の電位が同じ場合、つまり、動作
として安定している場合に、並列ＰＮＰトランジスタＱ
２およびＱ３のコレクタ電流は同じ値、つまり、定電流
源Ｉ２によって供給される定電流ｉ２の１／２の値の電
流になる。また、並列ＰＮＰトランジスタＱ３を構成す
るＰＮＰトランジスタには均等に電流が流れるため、並
列ＰＮＰトランジスタＱ３のうちのＮＰＮトランジスタ
Ｑ５のコレクタ電極に接続されたＰＮＰトランジスタの
コレクタ電極に流れる電流ｉ２’は、この実施の形態５
の場合、１／２×ｉ２の１／４になる。
【００５１】したがって、ＮＰＮトランジスタＱ５のコ
レクタ電流も１／２×ｉ２×１／４になり、ＮＰＮトラ
ンジスタＱ７のコレクタ電流として１／２×ｉ２×１／
４×１／ｎなる電流が流れることになり、定電流源Ｉ４
の定電流ｉ４の値は１／２×ｉ２×１／４×１／ｎにな
る。
レクタ電流も１／２×ｉ２×１／４になり、ＮＰＮトラ
ンジスタＱ７のコレクタ電流として１／２×ｉ２×１／
４×１／ｎなる電流が流れることになり、定電流源Ｉ４
の定電流ｉ４の値は１／２×ｉ２×１／４×１／ｎにな
る。
【００５２】その結果、この実施の形態５においては、
定電流源Ｉ２の定電流ｉ２の値と定電流源Ｉ４の定電流
ｉ４の値との比を８ｎ対１と大きく取れ、定電流源Ｉ４
の定電流ｉ４の値を小さくして、カットオフ周波数を高
くし、かつ、定電流源Ｉ２の定電流ｉ２の値を大きくし
て、ＰＮＰトランジスタＱ１、Ｑ２、Ｑ３およびＱ６の
スイッチングスピードをスルーレートより速くできるも
のである。その他、実施の形態１と同様の効果を奏する
ものである。
定電流源Ｉ２の定電流ｉ２の値と定電流源Ｉ４の定電流
ｉ４の値との比を８ｎ対１と大きく取れ、定電流源Ｉ４
の定電流ｉ４の値を小さくして、カットオフ周波数を高
くし、かつ、定電流源Ｉ２の定電流ｉ２の値を大きくし
て、ＰＮＰトランジスタＱ１、Ｑ２、Ｑ３およびＱ６の
スイッチングスピードをスルーレートより速くできるも
のである。その他、実施の形態１と同様の効果を奏する
ものである。
【００５３】実施の形態６．図６は、本発明の実施の形
態６の演算増幅器を示す図である。図６は、図５の並列
トランジスタをマルチコレクタのトランジスタで置き換
えたものであり、その動作は図５に示す実施の形態５の
演算増幅器と同じである。図６においては、トランジス
タＱ２、Ｑ３をマルチコレクタにし、Ｑ３の１つのコレ
クタのみをＱ５のコレクタに接続するように構成され
る。この実施の形態６においても上述した実施の形態５
と同様の効果を奏するものである。
態６の演算増幅器を示す図である。図６は、図５の並列
トランジスタをマルチコレクタのトランジスタで置き換
えたものであり、その動作は図５に示す実施の形態５の
演算増幅器と同じである。図６においては、トランジス
タＱ２、Ｑ３をマルチコレクタにし、Ｑ３の１つのコレ
クタのみをＱ５のコレクタに接続するように構成され
る。この実施の形態６においても上述した実施の形態５
と同様の効果を奏するものである。
【００５４】実施の形態７．図７は本発明の実施の形態
７を示すものであり、たとえノイズが重畳されたディジ
タル信号が生じても、ノイズを除去してディジタル信号
を伝達できるディジタル信号伝達回路を示すものであ
る。この実施の形態７の発明は、半導体集積回路化に適
したディジタル信号伝達回路として用いられるのみでな
く、ノイズ除去回路、もしくはディジタル信号フィル夕
としての機能も有する。
７を示すものであり、たとえノイズが重畳されたディジ
タル信号が生じても、ノイズを除去してディジタル信号
を伝達できるディジタル信号伝達回路を示すものであ
る。この実施の形態７の発明は、半導体集積回路化に適
したディジタル信号伝達回路として用いられるのみでな
く、ノイズ除去回路、もしくはディジタル信号フィル夕
としての機能も有する。
【００５５】図７において、１０は非反転入力端＋にデ
ィジタル入力信号が入力され、その反転入力端−がその
出力端に接続され、所定のスルーレートをもったボルテ
ージフォロアとして機能する演算増幅器であり、入力信
号に重畳されるノイズを除去する。この演算増幅器１０
には、たとえば、上記の実施の形態１ないし６に示した
演算増幅器が用いられる。
ィジタル入力信号が入力され、その反転入力端−がその
出力端に接続され、所定のスルーレートをもったボルテ
ージフォロアとして機能する演算増幅器であり、入力信
号に重畳されるノイズを除去する。この演算増幅器１０
には、たとえば、上記の実施の形態１ないし６に示した
演算増幅器が用いられる。
【００５６】２０は非反転入力端＋に上記演算増幅器１
０の出力端が接続され、反転入力端−に基準電圧（比較
電圧）Ｖref2が印加され、出力端にノイズが除去された
ディジタル出力信号が出力される比較器である。この比
較器２０は、波形整形として機能し、通常用いられてい
る比較器であり、上記演算増幅器１０がバイポーラトラ
ンジスタで構成されている場合はバイポーラトランジス
タで構成され、上記演算増幅器１０がＭＯＳトランジス
タで構成されている場合は、ＭＯＳトランジスタによっ
て構成されているものであり、上記演算増幅器１０と共
に１つの半導体集積回路に組み込まれる。
０の出力端が接続され、反転入力端−に基準電圧（比較
電圧）Ｖref2が印加され、出力端にノイズが除去された
ディジタル出力信号が出力される比較器である。この比
較器２０は、波形整形として機能し、通常用いられてい
る比較器であり、上記演算増幅器１０がバイポーラトラ
ンジスタで構成されている場合はバイポーラトランジス
タで構成され、上記演算増幅器１０がＭＯＳトランジス
タで構成されている場合は、ＭＯＳトランジスタによっ
て構成されているものであり、上記演算増幅器１０と共
に１つの半導体集積回路に組み込まれる。
【００５７】次に、このように構成された回路の動作に
ついて説明する。まず、入力信号としてローおよびハイ
のディジタル信号が入力されたとすると、演算増幅器１
０は、ボルテージフォロアタイプであるため、入力信号
と同じ電位であるローおよびハイのディジタル信号を出
力端へ出力する。このローおよびハイのディジタル信号
を非反転入力端＋に受けて比較器２０は、反転入力端−
に受けている基準電圧Ｖref2と電圧比較し、基準電圧Ｖ
ref2より低い場合はロー、高い場合はハイのディジタル
信号を出力することになり、入力信号に基づいたローお
よびハイのディジタル信号を出力する。
ついて説明する。まず、入力信号としてローおよびハイ
のディジタル信号が入力されたとすると、演算増幅器１
０は、ボルテージフォロアタイプであるため、入力信号
と同じ電位であるローおよびハイのディジタル信号を出
力端へ出力する。このローおよびハイのディジタル信号
を非反転入力端＋に受けて比較器２０は、反転入力端−
に受けている基準電圧Ｖref2と電圧比較し、基準電圧Ｖ
ref2より低い場合はロー、高い場合はハイのディジタル
信号を出力することになり、入力信号に基づいたローお
よびハイのディジタル信号を出力する。
【００５８】また、ローからハイに入力信号が変化する
と、演算増幅器１０は、上記実施の形態１ないし６で説
明したように動作して、その出力端に所定のスルーレー
トを持ってローからハイへ変化する出力信号を出力す
る。演算増幅器１０の出力がローからハイに変化する
と、比較器２０は演算増幅器１０の出力が基準電圧Ｖ
ref2になると出力をローからハイに急峻に立ち上げ、ハ
イのディジタル信号を出力する。
と、演算増幅器１０は、上記実施の形態１ないし６で説
明したように動作して、その出力端に所定のスルーレー
トを持ってローからハイへ変化する出力信号を出力す
る。演算増幅器１０の出力がローからハイに変化する
と、比較器２０は演算増幅器１０の出力が基準電圧Ｖ
ref2になると出力をローからハイに急峻に立ち上げ、ハ
イのディジタル信号を出力する。
【００５９】一方、ハイからローに入力信号が変化する
と、演算増幅器１０は、上記実施の形態１ないし６で説
明したように動作して、その出力端に所定のスルーレー
トをもってハイからローへ変化する出力信号を出力す
る。演算増幅器１０の出力がハイからローに変化する
と、比較器２０は、演算増幅器１０の出力が基準電圧Ｖ
ref2になると出力をローからハイに急唆に立ち下げ、ロ
ーの第２ディジタル信号を出力する。
と、演算増幅器１０は、上記実施の形態１ないし６で説
明したように動作して、その出力端に所定のスルーレー
トをもってハイからローへ変化する出力信号を出力す
る。演算増幅器１０の出力がハイからローに変化する
と、比較器２０は、演算増幅器１０の出力が基準電圧Ｖ
ref2になると出力をローからハイに急唆に立ち下げ、ロ
ーの第２ディジタル信号を出力する。
【００６０】そして、演算増幅器１０は、上記で説明し
たように、所定のスルーレートをもっているため、たと
えば、入力信号がハイのときにローに変化するノイズが
重畳されたり、ローのときにハイに変化するノイズが重
畳されたとしても、ノイズが所定の周波数以上であれ
ば、演算増幅器１０の出力にノイズによる影響がでない
ものである。また、演算増幅器１０の出力端に出力の変
化が多少生じたとしても、比較器２０に印加される基準
電圧Ｖref2を超えて変化しなければ、比較器２０からの
出力はノイズの影響をなんら受けないものである。
たように、所定のスルーレートをもっているため、たと
えば、入力信号がハイのときにローに変化するノイズが
重畳されたり、ローのときにハイに変化するノイズが重
畳されたとしても、ノイズが所定の周波数以上であれ
ば、演算増幅器１０の出力にノイズによる影響がでない
ものである。また、演算増幅器１０の出力端に出力の変
化が多少生じたとしても、比較器２０に印加される基準
電圧Ｖref2を超えて変化しなければ、比較器２０からの
出力はノイズの影響をなんら受けないものである。
【００６１】従って、たとえノイズが重畳されたディジ
タル信号が生じても、たとえノイズが重畳されたディジ
タル信号が入力しても、ノイズを除去してディジタル信
号を伝達でき、かつ、半導体集積回路化に適したディジ
タル信号伝達回路を得ることができる。
タル信号が生じても、たとえノイズが重畳されたディジ
タル信号が入力しても、ノイズを除去してディジタル信
号を伝達でき、かつ、半導体集積回路化に適したディジ
タル信号伝達回路を得ることができる。
【００６２】実施の形態８ 図８および図９は、この発明の実施の形態８を示し、た
とえノイズが重畳されたディジタル信号が入力しても、
ノイズを除去してディジタル信号を伝達でき、かつ、半
導体集積回路化に適したディジタル信号伝達回路を示す
ものである。図８において、１０はその非反転入力端＋
にその出力が接続され、反転入力端−に第２の基準電圧
（比較電圧）Ｖref2が印加され、出力端にノイズが除去
されたディジタル信号が出力される比較器であり、波形
整形として機能する通常用いられている比較器であり、
上記演算増幅器１０がバイポーラトランジスタで構成さ
れている場合は、バイポーラトランジスタで構成され、
ＭＯＳトランジスタで構成されているばあいはＭＯＳト
ランジスタによって構成されているものであり、上記演
算増幅器１０と共に１つの半導体集積回路に組み込まれ
る。
とえノイズが重畳されたディジタル信号が入力しても、
ノイズを除去してディジタル信号を伝達でき、かつ、半
導体集積回路化に適したディジタル信号伝達回路を示す
ものである。図８において、１０はその非反転入力端＋
にその出力が接続され、反転入力端−に第２の基準電圧
（比較電圧）Ｖref2が印加され、出力端にノイズが除去
されたディジタル信号が出力される比較器であり、波形
整形として機能する通常用いられている比較器であり、
上記演算増幅器１０がバイポーラトランジスタで構成さ
れている場合は、バイポーラトランジスタで構成され、
ＭＯＳトランジスタで構成されているばあいはＭＯＳト
ランジスタによって構成されているものであり、上記演
算増幅器１０と共に１つの半導体集積回路に組み込まれ
る。
【００６３】そして、上記の演算増幅器１０は図９に示
されているような構成になっているものである。すなわ
ち、図９においてＱ２はベース電極に非反転入力端＋に
入力される入力信号を受け、コレクタ電極が出力ノード
になる接地されたＰＮＰトランジスタ、Ｑ３はベース電
極に反転入力端−に印加される第１の基準電圧Ｖref1を
うけ、エミッタ電極が上記ＰＮＰトランジスタＱ２のエ
ミッタ電極に接続されたＰＮＰトランジスタで、上記Ｐ
ＮＰトランジスタＱ２と組み合わせて差動トランジスタ
を構成する。トランジスタＱ３は上記ＰＮＰトランジス
タＱ２と同じ特性を有し、そのベース電極に印加される
電位が上記ＰＮＰトランジスタＱ２のベース電極に印加
される電位と同じ場合、コレクタ電流は差動トランジス
タの出力電流、つまり上記ＰＮＰトランジスタＱ２のコ
レクタ電流と同じ値になる。
されているような構成になっているものである。すなわ
ち、図９においてＱ２はベース電極に非反転入力端＋に
入力される入力信号を受け、コレクタ電極が出力ノード
になる接地されたＰＮＰトランジスタ、Ｑ３はベース電
極に反転入力端−に印加される第１の基準電圧Ｖref1を
うけ、エミッタ電極が上記ＰＮＰトランジスタＱ２のエ
ミッタ電極に接続されたＰＮＰトランジスタで、上記Ｐ
ＮＰトランジスタＱ２と組み合わせて差動トランジスタ
を構成する。トランジスタＱ３は上記ＰＮＰトランジス
タＱ２と同じ特性を有し、そのベース電極に印加される
電位が上記ＰＮＰトランジスタＱ２のベース電極に印加
される電位と同じ場合、コレクタ電流は差動トランジス
タの出力電流、つまり上記ＰＮＰトランジスタＱ２のコ
レクタ電流と同じ値になる。
【００６４】Ｉ２は上記電源電位ノードＶｃｃと上記Ｐ
ＮＰトランジスタＱ２およびＱ３の共通接続されたエミ
ッタ電極との間に接続され、定電流ｉ２を上記ＰＮＰト
ランジスタＱ２およびＱ３のエミッタ電極に与える定電
流源で、通常知られているようにバイポーラトランジス
タによって構成されているものである。
ＮＰトランジスタＱ２およびＱ３の共通接続されたエミ
ッタ電極との間に接続され、定電流ｉ２を上記ＰＮＰト
ランジスタＱ２およびＱ３のエミッタ電極に与える定電
流源で、通常知られているようにバイポーラトランジス
タによって構成されているものである。
【００６５】Ｑ５はコレクタ電極が上記ＰＮＰトランジ
スタＱ３のコレクタ電極に接続され、ベース電極がコレ
クタ電極に接続され、エミッタ電極が接地されたＰＮＰ
トランジスタでカレントミラー回路の入力側トランジス
タとして機能するものである。Ｑ７はコレクタ電極が上
記差動対トランジスタの出力ノード、つまり、上記ＰＮ
ＰトランジスタＱ２のコレクタ電極に接続され、ベース
電極がＰＮＰトランジスタＱ５とでカレントミラー回路
を構成しており、カレントミラー回路の出力側トランジ
スタとして機能し、コレクタ電極がカレントミラー回路
の出力ノードとなる。この実施の形態８では、トランジ
スタＱ７は、上記ＰＮＰトランジスタＱ５と同じ特性を
有してカレントミラー比が１：１になるようにされてい
る。
スタＱ３のコレクタ電極に接続され、ベース電極がコレ
クタ電極に接続され、エミッタ電極が接地されたＰＮＰ
トランジスタでカレントミラー回路の入力側トランジス
タとして機能するものである。Ｑ７はコレクタ電極が上
記差動対トランジスタの出力ノード、つまり、上記ＰＮ
ＰトランジスタＱ２のコレクタ電極に接続され、ベース
電極がＰＮＰトランジスタＱ５とでカレントミラー回路
を構成しており、カレントミラー回路の出力側トランジ
スタとして機能し、コレクタ電極がカレントミラー回路
の出力ノードとなる。この実施の形態８では、トランジ
スタＱ７は、上記ＰＮＰトランジスタＱ５と同じ特性を
有してカレントミラー比が１：１になるようにされてい
る。
【００６６】Ｑ８はベース電極が上記カレントミラー回
路の出力ノード、つまりＰＮＰトランジスタＱ７のコレ
クタ電極に接続され、コレクタ電極が上記出力端ａに接
続され、エミッタ電極が接地された出力用トランジスタ
となるＰＮＰトランジスタである。Ｉ５は上記電源電位
ノードトランジスタＱ８のコレクタ電極に与える定電流
源で、通常知られているようにバイポーラトランジスタ
によって構成されているものである。Ｃ１は上記カレン
トミラー回路の出力ノード、つまり、上記ＰＮＰトラン
ジスタＱ７のコレクタ電極と上記出力端、つまり上記Ｐ
ＮＰトランジスタＱ８のコレクタ電極との間に接続され
た容量性素子である。
路の出力ノード、つまりＰＮＰトランジスタＱ７のコレ
クタ電極に接続され、コレクタ電極が上記出力端ａに接
続され、エミッタ電極が接地された出力用トランジスタ
となるＰＮＰトランジスタである。Ｉ５は上記電源電位
ノードトランジスタＱ８のコレクタ電極に与える定電流
源で、通常知られているようにバイポーラトランジスタ
によって構成されているものである。Ｃ１は上記カレン
トミラー回路の出力ノード、つまり、上記ＰＮＰトラン
ジスタＱ７のコレクタ電極と上記出力端、つまり上記Ｐ
ＮＰトランジスタＱ８のコレクタ電極との間に接続され
た容量性素子である。
【００６７】次にこのように構成された回路の動作につ
いて説明する。まず、入力信号としてローのディジタル
信号が入力されているとすると、演算増幅器１０はロー
のディジタル信号と第１の基準電圧Ｖref1と比較し、入
力信号が第１の基準電圧Ｖref1より低いことにより、ロ
ーのディジタル信号を出力端ａに出力している。
いて説明する。まず、入力信号としてローのディジタル
信号が入力されているとすると、演算増幅器１０はロー
のディジタル信号と第１の基準電圧Ｖref1と比較し、入
力信号が第１の基準電圧Ｖref1より低いことにより、ロ
ーのディジタル信号を出力端ａに出力している。
【００６８】すなわち、差動対トランジスタを構成する
ＰＮＰトランジスタＱ２にはローレベルの電位が与えら
れ、ＰＮＰトランジスタＱ３のベース電極にはローレベ
ルの電位より高い第１の基準電圧Ｖref1が与えられるた
め、ＰＮＰトランジスタＱ２の導通度はＰＮＰトランジ
スタＱ３の導通度より高くなり、ＰＮＰトランジスタＱ
２に流れるコレクタ電流は、１／２×ｉ２より大きく
（１／２×ｉ２＋α）なり、ＰＮＰトランジスタＱ３に
流れるコレクタ電流は１／２×ｉ２より小さく（１／２
×ｉ２−α）になる。
ＰＮＰトランジスタＱ２にはローレベルの電位が与えら
れ、ＰＮＰトランジスタＱ３のベース電極にはローレベ
ルの電位より高い第１の基準電圧Ｖref1が与えられるた
め、ＰＮＰトランジスタＱ２の導通度はＰＮＰトランジ
スタＱ３の導通度より高くなり、ＰＮＰトランジスタＱ
２に流れるコレクタ電流は、１／２×ｉ２より大きく
（１／２×ｉ２＋α）なり、ＰＮＰトランジスタＱ３に
流れるコレクタ電流は１／２×ｉ２より小さく（１／２
×ｉ２−α）になる。
【００６９】その結果、ＰＮＰトランジスタＱ２のコレ
クタ電流が（１／２×ｉ２＋α）であり、ＰＮＰトラン
ジスタＱ７が（１／２×ｉ２−α）であるため、その差
分２αの電流がＰＮＰトランジスタＱ８のベース電極お
よび容量性素子Ｃ１に流れ込む電流となる。したがっ
て、ＰＮＰトランジスタＱ８の導通度は高く（抵抗値と
しては低くなる）なり、出力端ａの電位を下降させると
共に、出力端ａから電流を引き込むことになる。よっ
て、出力端ａはローレベルになる。
クタ電流が（１／２×ｉ２＋α）であり、ＰＮＰトラン
ジスタＱ７が（１／２×ｉ２−α）であるため、その差
分２αの電流がＰＮＰトランジスタＱ８のベース電極お
よび容量性素子Ｃ１に流れ込む電流となる。したがっ
て、ＰＮＰトランジスタＱ８の導通度は高く（抵抗値と
しては低くなる）なり、出力端ａの電位を下降させると
共に、出力端ａから電流を引き込むことになる。よっ
て、出力端ａはローレベルになる。
【００７０】出力端ａからのローのディジタル信号を非
反転入力端＋にうけた比較器２０は反転入力端−に受け
ているローレベルの電位より高い第２の基準電圧Ｖref2
と電圧比較しローのディジタル信号を出力することにな
り、入力信号に基づいたローのディジタル信号を出力す
る。
反転入力端＋にうけた比較器２０は反転入力端−に受け
ているローレベルの電位より高い第２の基準電圧Ｖref2
と電圧比較しローのディジタル信号を出力することにな
り、入力信号に基づいたローのディジタル信号を出力す
る。
【００７１】一方、入力信号としてハイのディジタル信
号が入力されているとすると、演算増幅器１０はハイの
ディジタル信号と第１の基準電圧Ｖref1を比較し、入力
信号が第１の基準電圧Ｖref1より高いことにより、ハイ
のディジタル信号を出力端ａに出力している。
号が入力されているとすると、演算増幅器１０はハイの
ディジタル信号と第１の基準電圧Ｖref1を比較し、入力
信号が第１の基準電圧Ｖref1より高いことにより、ハイ
のディジタル信号を出力端ａに出力している。
【００７２】すなわち、差動対トランジスタを構成する
ＰＮＰトランジスタＱ２にはローレベルの電位が与えら
れ、ＰＮＰトランジスタＱ３のベース電極にはハイレベ
ルの電位より低い第１の基準電圧Ｖref1が与えられるた
め、ＰＮＰトランジスタＱ２の導通度がＰＮＰトランジ
スタＱ３の導通度より低くなり、ＰＮＰトランジスタＱ
２に流れるコレクタ電流は１／２×ｉ２より小さく１／
２×ｉ２−αになり、ＰＮＰトランジスタＱ３に流れる
コレクタ電流は１／２×ｉ２より大きく１／２×ｉ２＋
αになる。
ＰＮＰトランジスタＱ２にはローレベルの電位が与えら
れ、ＰＮＰトランジスタＱ３のベース電極にはハイレベ
ルの電位より低い第１の基準電圧Ｖref1が与えられるた
め、ＰＮＰトランジスタＱ２の導通度がＰＮＰトランジ
スタＱ３の導通度より低くなり、ＰＮＰトランジスタＱ
２に流れるコレクタ電流は１／２×ｉ２より小さく１／
２×ｉ２−αになり、ＰＮＰトランジスタＱ３に流れる
コレクタ電流は１／２×ｉ２より大きく１／２×ｉ２＋
αになる。
【００７３】ＰＮＰトランジスタＱ３に流れるコレクタ
電流はＰＮＰトランジスタＱ５のコレクタ電流になるた
め、ＰＮＰトランジスタＱ７のコレクタ電流もＰＮＰト
ランジスタＱ３のコレクタ電流と同じ値、つまり、１／
２×ｉ２＋αになる。
電流はＰＮＰトランジスタＱ５のコレクタ電流になるた
め、ＰＮＰトランジスタＱ７のコレクタ電流もＰＮＰト
ランジスタＱ３のコレクタ電流と同じ値、つまり、１／
２×ｉ２＋αになる。
【００７４】その結果、ＰＮＰトランジスタＱ２のコレ
クタ電流が１／２×ｉ２−αでありＰＮＰトランジスタ
Ｑ７のコレクタ電流が１／２×ｉ２＋αであるため、そ
の差分２αの電流がＰＮＰトランジスタＱ８のベース電
極および容量性素子Ｃ１から引き込む電流となる。した
がって、ＰＮＰトランジスタＱ８の導通度は低く（抵抗
値としては高くなる）なり、出力端ａの電位を上昇させ
ると共に、出力端ａから電流を流れ出させる。よって、
出力端ａはハイレベルになる。
クタ電流が１／２×ｉ２−αでありＰＮＰトランジスタ
Ｑ７のコレクタ電流が１／２×ｉ２＋αであるため、そ
の差分２αの電流がＰＮＰトランジスタＱ８のベース電
極および容量性素子Ｃ１から引き込む電流となる。した
がって、ＰＮＰトランジスタＱ８の導通度は低く（抵抗
値としては高くなる）なり、出力端ａの電位を上昇させ
ると共に、出力端ａから電流を流れ出させる。よって、
出力端ａはハイレベルになる。
【００７５】出力端ａからのハイのディジタル信号を非
反転入力端＋にうけた比較器２０は、反転入力端−に受
けているハイレベルの電位より低い第２の基準電圧Ｖ
ref2と電圧比較し、ハイのディジタル信号を出力するこ
とになり、入力信号に基づいたハイのディジタル信号を
出力する。
反転入力端＋にうけた比較器２０は、反転入力端−に受
けているハイレベルの電位より低い第２の基準電圧Ｖ
ref2と電圧比較し、ハイのディジタル信号を出力するこ
とになり、入力信号に基づいたハイのディジタル信号を
出力する。
【００７６】また、非反転端子の入力信号がローからハ
イに変化すると、演算増幅器１０はハイからローに変化
する信号と第１の基準電圧Ｖref1と比較し、入力信号の
電位の変化に伴って、差動対トランジスタを構成するＰ
ＮＰトランジスタＱ２の導通度を低くしてそのコレクタ
電流を小さくし、ＰＮＰトランジスタＱ３の導通度を高
くしてそのコレクタ電流を大きくする。その結果、ＰＮ
ＰトランジスタＱ８のベース電極および容量性素子Ｃ１
に流れ込む電流は差分２αから小さくなり、最終的にＰ
ＮＰトランジスタＱ８のベース電極および容量性素子Ｃ
１から差分２αを引き込むことになる。
イに変化すると、演算増幅器１０はハイからローに変化
する信号と第１の基準電圧Ｖref1と比較し、入力信号の
電位の変化に伴って、差動対トランジスタを構成するＰ
ＮＰトランジスタＱ２の導通度を低くしてそのコレクタ
電流を小さくし、ＰＮＰトランジスタＱ３の導通度を高
くしてそのコレクタ電流を大きくする。その結果、ＰＮ
ＰトランジスタＱ８のベース電極および容量性素子Ｃ１
に流れ込む電流は差分２αから小さくなり、最終的にＰ
ＮＰトランジスタＱ８のベース電極および容量性素子Ｃ
１から差分２αを引き込むことになる。
【００７７】したがって、ＰＮＰトランジスタＱ８の導
通度は低く（抵抗値としては高くなる）なり、出力端ａ
の電位を上昇させると共に、出力端ａから電流を流れ出
させる。よって、出力端ａに所定のスルーレートをもっ
てローからハイに変化する出力信号を出力し、最終的に
出力端ａはハイレベルになる。
通度は低く（抵抗値としては高くなる）なり、出力端ａ
の電位を上昇させると共に、出力端ａから電流を流れ出
させる。よって、出力端ａに所定のスルーレートをもっ
てローからハイに変化する出力信号を出力し、最終的に
出力端ａはハイレベルになる。
【００７８】演算増幅器１０の出力がローからハイに変
化すると、比較器２０は演算増幅器１０の出力が基準電
圧Ｖref2になると出力をローからハイに急唆に立ち上
げ、ハイのディジタル信号を出力する。
化すると、比較器２０は演算増幅器１０の出力が基準電
圧Ｖref2になると出力をローからハイに急唆に立ち上
げ、ハイのディジタル信号を出力する。
【００７９】一方、非反転端子の入力信号がハイからロ
ーに変化すると、演算増幅器１０はローからハイに変化
する入力信号と第１の基準電圧Ｖref1とを比較し、入力
信号の電位の変化に伴って、差動対トランジスタを構成
するＰＮＰトランジスタＱ２の導通度を高くしてそのコ
レクタ電流を大きくし、ＰＮＰトランジスタＱ３の導通
度を低くしてそのコレクタ電流を小さくする。
ーに変化すると、演算増幅器１０はローからハイに変化
する入力信号と第１の基準電圧Ｖref1とを比較し、入力
信号の電位の変化に伴って、差動対トランジスタを構成
するＰＮＰトランジスタＱ２の導通度を高くしてそのコ
レクタ電流を大きくし、ＰＮＰトランジスタＱ３の導通
度を低くしてそのコレクタ電流を小さくする。
【００８０】その結果、ＰＮＰトランジスタＱ８のベー
ス電極および容量性素子Ｃ１から引き込まれる電流は差
分２αから小さくなり、最終的にＰＮＰトランジスタＱ
８のベース電極および容量性素子Ｃ１に差分２αの電流
が流れ込むことになる。したがって、ＰＮＰトランジス
タＱ８の導通度は高く（抵抗値としては低くなる）な
り、出力端ａの電位を下降させると共に、出力端ａから
電流を引き込む。よって、出力端ａに所定のスルーレー
トをもってハイからローに変化する出力信号を出力し、
最終的に出力端ａはローレベルになる。
ス電極および容量性素子Ｃ１から引き込まれる電流は差
分２αから小さくなり、最終的にＰＮＰトランジスタＱ
８のベース電極および容量性素子Ｃ１に差分２αの電流
が流れ込むことになる。したがって、ＰＮＰトランジス
タＱ８の導通度は高く（抵抗値としては低くなる）な
り、出力端ａの電位を下降させると共に、出力端ａから
電流を引き込む。よって、出力端ａに所定のスルーレー
トをもってハイからローに変化する出力信号を出力し、
最終的に出力端ａはローレベルになる。
【００８１】演算増幅器１０の出力がハイからローに変
化すると、比較器２０は演算増幅器１０の出力が基準電
圧Ｖref2になると出力をハイからローに急唆に立ち下
げ、ローのディジタル信号を出力する。そして、演算増
幅器１０は所定のスルーレートを持っているため、たと
えば、入力信号がハイのときにローに変化するノイズが
重畳されたり、ローのときにハイに変化するノイズが重
畳されたとしても、ノイズが所定の周波数以上であれ
ば、演算増幅器１０の出力端にノイズによる影響が出な
いものである。また、演算増幅器１０の出力端に出力の
変化が多少生じたとしても、比較器２０に印加される基
準電圧Ｖref2を超えて変化しなければ、比較器２０から
の出力はノイズの影響を何ら受けないものである。
化すると、比較器２０は演算増幅器１０の出力が基準電
圧Ｖref2になると出力をハイからローに急唆に立ち下
げ、ローのディジタル信号を出力する。そして、演算増
幅器１０は所定のスルーレートを持っているため、たと
えば、入力信号がハイのときにローに変化するノイズが
重畳されたり、ローのときにハイに変化するノイズが重
畳されたとしても、ノイズが所定の周波数以上であれ
ば、演算増幅器１０の出力端にノイズによる影響が出な
いものである。また、演算増幅器１０の出力端に出力の
変化が多少生じたとしても、比較器２０に印加される基
準電圧Ｖref2を超えて変化しなければ、比較器２０から
の出力はノイズの影響を何ら受けないものである。
【００８２】したがって、たとえノイズが重畳されたデ
ィジタル信号が生じても、たとえノイズが重畳されたデ
ィジタル信号が入力しても、ノイズを除去してディジタ
ル信号を伝達でき、かつ、半導体集積回路化に適したデ
ィジタル信号伝達回路を得ることができる。
ィジタル信号が生じても、たとえノイズが重畳されたデ
ィジタル信号が入力しても、ノイズを除去してディジタ
ル信号を伝達でき、かつ、半導体集積回路化に適したデ
ィジタル信号伝達回路を得ることができる。
【００８３】このように、ノイズが除去できる点につ
き、図１７（添付図）を用いて、入力信号がハイの時に
ローに変化するノイズが重畳されが場合について更に詳
しく説明を加える。すなわち、図１７（添付図）の
（ａ）に示すように入力信号がハイレベルであるとき
に、ローに変化するノイズが加えられたとすると、図１
７（ｂ）に示すように、入力信号がノイズによりハイか
らローの変化に伴って演算増幅器１０の出力も所定のス
ルーレートを持ってハイからローに向かって変化し、そ
の後入力信号のノイズがローからハイに変化するとそれ
に伴って演算増幅器１０の出力も所定のスルーレートを
もってハイに向かって変化する。
き、図１７（添付図）を用いて、入力信号がハイの時に
ローに変化するノイズが重畳されが場合について更に詳
しく説明を加える。すなわち、図１７（添付図）の
（ａ）に示すように入力信号がハイレベルであるとき
に、ローに変化するノイズが加えられたとすると、図１
７（ｂ）に示すように、入力信号がノイズによりハイか
らローの変化に伴って演算増幅器１０の出力も所定のス
ルーレートを持ってハイからローに向かって変化し、そ
の後入力信号のノイズがローからハイに変化するとそれ
に伴って演算増幅器１０の出力も所定のスルーレートを
もってハイに向かって変化する。
【００８４】しかるに、演算増幅器１０の出力に現れた
ノイズによる電位の変化が、第２の基準電圧Ｖref2より
低くならない限り、比較器２０〜の出力はなんらノイズ
の影響を受けないものでありノイズを除去した出力信号
が得られることになる。ここで、たとえば、電圧値が０
〜５Ｖ、周波数が約３．５ＭＨｚのノイズが入ったと
き、これをカットするためには、図１５の従来の回路で
はＣ×Ｒ＝２×１０-7が必要となり、ここで、Ｒ＝２ｋ
Ωとすると、コンデンサの容量としてはＣ＝１００ｐＦ
の容量が必要になる。一方、本発明においては、図９に
おいて、Ｉ2＝１０μＡに設定するとコンデンサＣ１の
値は０．５６ｐＦですむことになる。ここで、コンパレ
ータ、あるいはオペアンプ内のバイアス電流Ｉ2の値を
小さくすることにより、コンデンサＣ１の値も小さくす
ることができる。
ノイズによる電位の変化が、第２の基準電圧Ｖref2より
低くならない限り、比較器２０〜の出力はなんらノイズ
の影響を受けないものでありノイズを除去した出力信号
が得られることになる。ここで、たとえば、電圧値が０
〜５Ｖ、周波数が約３．５ＭＨｚのノイズが入ったと
き、これをカットするためには、図１５の従来の回路で
はＣ×Ｒ＝２×１０-7が必要となり、ここで、Ｒ＝２ｋ
Ωとすると、コンデンサの容量としてはＣ＝１００ｐＦ
の容量が必要になる。一方、本発明においては、図９に
おいて、Ｉ2＝１０μＡに設定するとコンデンサＣ１の
値は０．５６ｐＦですむことになる。ここで、コンパレ
ータ、あるいはオペアンプ内のバイアス電流Ｉ2の値を
小さくすることにより、コンデンサＣ１の値も小さくす
ることができる。
【００８５】実施の形態９．図１０は本発明の実施の形
態９を示す回路であり、この実施の形態９は上記の実施
の形態８がトランジスタとしてバイポーラトランジスタ
を用いて構成したものに対してＭＯＳトランジスタを用
いて構成して点で相違する。つまり、実施の形態８にお
けるＰＮＰトランジスタＱ２およびＱ３をＰチャネルＭ
ＯＳトランジスタＱ２およびＱ３に置き換え、ＮＰＮト
ランジスタＱ５、Ｑ７およびＱ８をＮチャネルＭＯＳト
ランジスタＱ５、Ｑ７およびＱ８に置き換えたものであ
る。同様に定電流源Ｉ２およびＩ５も、通常知られてい
るようにＭＯＳトランジスタによって構成される。
態９を示す回路であり、この実施の形態９は上記の実施
の形態８がトランジスタとしてバイポーラトランジスタ
を用いて構成したものに対してＭＯＳトランジスタを用
いて構成して点で相違する。つまり、実施の形態８にお
けるＰＮＰトランジスタＱ２およびＱ３をＰチャネルＭ
ＯＳトランジスタＱ２およびＱ３に置き換え、ＮＰＮト
ランジスタＱ５、Ｑ７およびＱ８をＮチャネルＭＯＳト
ランジスタＱ５、Ｑ７およびＱ８に置き換えたものであ
る。同様に定電流源Ｉ２およびＩ５も、通常知られてい
るようにＭＯＳトランジスタによって構成される。
【００８６】このように構成されたものにおいても、上
記の実施の形態８に示したものと同様に動作し、同様の
効果を奏するものである。なお、実施の形態９を示す図
１０において、実施の形態８を示す図９に示した符号と
同一符号は同一又は相当部分を示すものであり、同様の
効果を奏するものである。
記の実施の形態８に示したものと同様に動作し、同様の
効果を奏するものである。なお、実施の形態９を示す図
１０において、実施の形態８を示す図９に示した符号と
同一符号は同一又は相当部分を示すものであり、同様の
効果を奏するものである。
【００８７】実施の形態１０．図１１は本発明の実施の
形態１０を示し、たとえノイズが重畳されたディジタル
信号が生じても、たとえノイズが重畳されたディジタル
信号が入力しても、ノイズを除去してディジタル信号を
伝達でき、かつ、半導体集積回路化に適したディジタル
信号伝達回路を示すものであり、上記の実施の形態８に
おける演算増幅器１０の構成を変えたものであり、その
他の点については実施の形態８と同様である。
形態１０を示し、たとえノイズが重畳されたディジタル
信号が生じても、たとえノイズが重畳されたディジタル
信号が入力しても、ノイズを除去してディジタル信号を
伝達でき、かつ、半導体集積回路化に適したディジタル
信号伝達回路を示すものであり、上記の実施の形態８に
おける演算増幅器１０の構成を変えたものであり、その
他の点については実施の形態８と同様である。
【００８８】図１１において、Ｑ２はベース電極に非反
転入力端＋に入力される入力信号を受け、コレクタ電極
が接地されたＰＮＰトランジスタであり、Ｑ３はベース
電極に反転入力端−に印加される第１の基準電圧（比較
電圧）Ｖref1を受け、エミッタ電極が上記ＰＮＰトラン
ジスタＱ２のエミッタ電極に接続されたＰＮＰトランジ
スタで、上記ＰＮＰトランジスタＱ２と組み合わせて差
動対トランジスタを構成し、そのコレクタ電極が差動対
トランジスタの出力ノードとなるものである。トランジ
スタＱ３は上記ＰＮＰトランジスタＱ２と同じ特性を有
し、ベース電極に印加される電位がＰＮＰトランジスタ
Ｑ２のベース電極に印加される電位と同じ場合、コレク
タ電流つまり差動対トランジスタの出力電流はＰＮＰト
ランジスタＱ２のコレクタ電流と同じ値になる。
転入力端＋に入力される入力信号を受け、コレクタ電極
が接地されたＰＮＰトランジスタであり、Ｑ３はベース
電極に反転入力端−に印加される第１の基準電圧（比較
電圧）Ｖref1を受け、エミッタ電極が上記ＰＮＰトラン
ジスタＱ２のエミッタ電極に接続されたＰＮＰトランジ
スタで、上記ＰＮＰトランジスタＱ２と組み合わせて差
動対トランジスタを構成し、そのコレクタ電極が差動対
トランジスタの出力ノードとなるものである。トランジ
スタＱ３は上記ＰＮＰトランジスタＱ２と同じ特性を有
し、ベース電極に印加される電位がＰＮＰトランジスタ
Ｑ２のベース電極に印加される電位と同じ場合、コレク
タ電流つまり差動対トランジスタの出力電流はＰＮＰト
ランジスタＱ２のコレクタ電流と同じ値になる。
【００８９】Ｉ２は上記電源電位ノードＶｃｃと上記Ｐ
ＮＰトランジスタＱ２およびＱ３の共通接続されたエミ
ッタ電極との間に接続され、定電流ｉ２を上記ＰＮＰト
ランジスタＱ２およびＱ３のエミッタ電極に与える定電
流源で、通常知られているようにバイポーラトランジス
タによって構成されているものである。
ＮＰトランジスタＱ２およびＱ３の共通接続されたエミ
ッタ電極との間に接続され、定電流ｉ２を上記ＰＮＰト
ランジスタＱ２およびＱ３のエミッタ電極に与える定電
流源で、通常知られているようにバイポーラトランジス
タによって構成されているものである。
【００９０】Ｑ５はそのコレクタ電極が上記差動対トラ
ンジスタの出力ノード、つまり、ＰＮＰトランジスタＱ
３のコレクタ電極に接続され、ベース電極がコレクタ電
極に接続され、エミッタ電極が接地されたＮＰＮトラン
ジスタで、カレントミラー回路の入力側トランジスタを
構成する。
ンジスタの出力ノード、つまり、ＰＮＰトランジスタＱ
３のコレクタ電極に接続され、ベース電極がコレクタ電
極に接続され、エミッタ電極が接地されたＮＰＮトラン
ジスタで、カレントミラー回路の入力側トランジスタを
構成する。
【００９１】Ｑ７はベース電極が上記ＮＰＮトランジス
タＱ５のベース電極に接続され、エミッタ電極が接地さ
れたＮＰＮトランジスタで、上記ＮＰＮトランジスタＱ
５と組み合わせてカレントミラー回路を構成し、カレン
トミラー回路の出力側トランジスタを構成し、コレクタ
電極がカレントミラー回路の出力ノードとなるものであ
り、上記ＮＰＮトランジスタＱ５とのコレクタ電流比が
ｎ：１、つまり、上記ＮＰＮトランジスタＱ５のコレク
タ電流に対して１／ｎのコレクタ電流が流れるように構
成されるものである。
タＱ５のベース電極に接続され、エミッタ電極が接地さ
れたＮＰＮトランジスタで、上記ＮＰＮトランジスタＱ
５と組み合わせてカレントミラー回路を構成し、カレン
トミラー回路の出力側トランジスタを構成し、コレクタ
電極がカレントミラー回路の出力ノードとなるものであ
り、上記ＮＰＮトランジスタＱ５とのコレクタ電流比が
ｎ：１、つまり、上記ＮＰＮトランジスタＱ５のコレク
タ電流に対して１／ｎのコレクタ電流が流れるように構
成されるものである。
【００９２】Ｉ４は上記電源電位ノードＶｃｃと上記Ｎ
ＰＮトランジスタＱ７のコレクタ電極との間に接続さ
れ、定電流ｉ４を上記ＮＰＮトランジスタＱ７のコレク
タ電極に与える定電流で、通常知られているようにバイ
ポーラトランジスタによって構成されているものであ
り、定電流ｉ４は定電流ｉ２の１／２ｎ倍にされてい
る。
ＰＮトランジスタＱ７のコレクタ電極との間に接続さ
れ、定電流ｉ４を上記ＮＰＮトランジスタＱ７のコレク
タ電極に与える定電流で、通常知られているようにバイ
ポーラトランジスタによって構成されているものであ
り、定電流ｉ４は定電流ｉ２の１／２ｎ倍にされてい
る。
【００９３】Ｑ８はベース電極が上記カレントミラー回
路の出力ノード、つまり上記ＮＰＮトランジスタＱ７の
コレクタ電極に接続され、コレクタ電極が上記出力端ａ
に接続され、エミッタ電極が接地された出力用トランジ
スタとなるＮＰＮトランジスタ、Ｉ５は上記電源電位ノ
ードＶｃｃとこのトランジスタＱ８のコレクタ電極との
間に接続され、定電流ｉ５を上記ＮＰＮトランジスタＱ
８のコレクタ電極に与える定電流源で、通常知られてい
るようにバイポーラトランジスタで構成されているもの
である。
路の出力ノード、つまり上記ＮＰＮトランジスタＱ７の
コレクタ電極に接続され、コレクタ電極が上記出力端ａ
に接続され、エミッタ電極が接地された出力用トランジ
スタとなるＮＰＮトランジスタ、Ｉ５は上記電源電位ノ
ードＶｃｃとこのトランジスタＱ８のコレクタ電極との
間に接続され、定電流ｉ５を上記ＮＰＮトランジスタＱ
８のコレクタ電極に与える定電流源で、通常知られてい
るようにバイポーラトランジスタで構成されているもの
である。
【００９４】Ｃ１は上記カレントミラー回路の出力ノー
ド、つまりＮＰＮトランジスタＱ７のコレクタ電極と、
上記出力端ａ、つまり、上記ＮＰＮトランジスタＱ８の
コレクタ電極との間に接続された容量性素子である。
ド、つまりＮＰＮトランジスタＱ７のコレクタ電極と、
上記出力端ａ、つまり、上記ＮＰＮトランジスタＱ８の
コレクタ電極との間に接続された容量性素子である。
【００９５】次にこのように構成された回路の動作につ
いて説明する。まず、非反転端子に入力信号としてロー
のディジタル信号が入力されているとすると、演算増幅
器１０はハイのディジタル信号と第１の基準Ｖref1と比
較し、トランジスタＱ２のベースの入力信号が第１の基
準電圧Ｖref1より高いことにより、ローのディジタル信
号を出力端ａに出力している。すなわち、差動対トラン
ジスタを構成するＰＮＰトランジスタＱ２にはローレベ
ルの電位がＰＮＰトランジスタＱ３のベース電極にはロ
ーレベルの電位より高い第１の基準電位Ｖref1が与えら
れるため、ＰＮＰトランジスタＱ２は導通状態、ＰＮＰ
トランジスタＱ３は非導通状態になり、ＰＮＰトランジ
スタＱ３にはコレクタ電流が流れないため、ＮＰＮトラ
ンジスタＱ５およびＮＰＮトランジスタＱ７にもコレク
タ電流は流れない。
いて説明する。まず、非反転端子に入力信号としてロー
のディジタル信号が入力されているとすると、演算増幅
器１０はハイのディジタル信号と第１の基準Ｖref1と比
較し、トランジスタＱ２のベースの入力信号が第１の基
準電圧Ｖref1より高いことにより、ローのディジタル信
号を出力端ａに出力している。すなわち、差動対トラン
ジスタを構成するＰＮＰトランジスタＱ２にはローレベ
ルの電位がＰＮＰトランジスタＱ３のベース電極にはロ
ーレベルの電位より高い第１の基準電位Ｖref1が与えら
れるため、ＰＮＰトランジスタＱ２は導通状態、ＰＮＰ
トランジスタＱ３は非導通状態になり、ＰＮＰトランジ
スタＱ３にはコレクタ電流が流れないため、ＮＰＮトラ
ンジスタＱ５およびＮＰＮトランジスタＱ７にもコレク
タ電流は流れない。
【００９６】その結果、定電流源Ｉ４の定電流ｉ４（＝
ｉ２／２ｎ）がＮＰＮトランジスタＱ８のベース電極お
よび容量性素子Ｃ１に流れ込む電流となる。この時の定
電流ｉ４は容量性素子Ｃ１の充電電流となり、ローから
ハイへのスルーレートを決定することになる。
ｉ２／２ｎ）がＮＰＮトランジスタＱ８のベース電極お
よび容量性素子Ｃ１に流れ込む電流となる。この時の定
電流ｉ４は容量性素子Ｃ１の充電電流となり、ローから
ハイへのスルーレートを決定することになる。
【００９７】したがって、ＮＰＮトランジスタＱ８の導
通度は高く（抵抗値としては低くなる）なり、出力端ａ
の電位を下降させると共に、出力端ａから電流を引き込
むことになる。よって、出力端ａはローレベルになる。
出力端ａからのローのディジタル信号を非反転入力端＋
に受けた比較記器２０は、反転入力端−に受けているロ
ーレベルの電位より高い第２の基準電圧Ｖref2と電圧比
較し、ローのディジタル信号を出力する。
通度は高く（抵抗値としては低くなる）なり、出力端ａ
の電位を下降させると共に、出力端ａから電流を引き込
むことになる。よって、出力端ａはローレベルになる。
出力端ａからのローのディジタル信号を非反転入力端＋
に受けた比較記器２０は、反転入力端−に受けているロ
ーレベルの電位より高い第２の基準電圧Ｖref2と電圧比
較し、ローのディジタル信号を出力する。
【００９８】一方、非反転端子に入力信号としてハイの
ディジタル信号が入力されるとすると、演算増幅器１０
はトランジスタＱ２のベースのローのディジタル信号と
第１の基準電圧Ｖref1と比較し、トランジスタＱ２の入
力信号が第１の基準電圧Ｖref1より低いことにより、最
終的にハイのディジタル信号を出力端ａに出力する。
ディジタル信号が入力されるとすると、演算増幅器１０
はトランジスタＱ２のベースのローのディジタル信号と
第１の基準電圧Ｖref1と比較し、トランジスタＱ２の入
力信号が第１の基準電圧Ｖref1より低いことにより、最
終的にハイのディジタル信号を出力端ａに出力する。
【００９９】すなわち、差動対トランジスタを構成する
ＰＮＰトランジスタＱ２のベースにはローレベルの電位
がＰＮＰトランジスタＱ３のベース電極にはハイレベル
の電位より低い第１の基準電位Ｖref1が与えられるた
め、ＰＮＰトランジスタＱ２は非導通状態に、ＰＮＰト
ランジスタＱ３は導通状態になり、ＰＮＰトランジスタ
Ｑ３に流れるコレクタ電流はｉ２になる。
ＰＮＰトランジスタＱ２のベースにはローレベルの電位
がＰＮＰトランジスタＱ３のベース電極にはハイレベル
の電位より低い第１の基準電位Ｖref1が与えられるた
め、ＰＮＰトランジスタＱ２は非導通状態に、ＰＮＰト
ランジスタＱ３は導通状態になり、ＰＮＰトランジスタ
Ｑ３に流れるコレクタ電流はｉ２になる。
【０１００】ＰＮＰトランジスタＱ３に流れるコレクタ
電流はＮＰＮトランジスタＱ５のコレクタ電流になるた
め、ＮＰＮトランジスタＱ７のコレクタ電流はＰＮＰト
ランジスタＱ３のコレクタ電流の１／ｎ倍、つまり、ｉ
２×１／ｎになる。
電流はＮＰＮトランジスタＱ５のコレクタ電流になるた
め、ＮＰＮトランジスタＱ７のコレクタ電流はＰＮＰト
ランジスタＱ３のコレクタ電流の１／ｎ倍、つまり、ｉ
２×１／ｎになる。
【０１０１】その結果、ＰＮＰトランジスタＱ７のコレ
クタ電流がｉ２×１／２ｎの電流がＮＰＮトランジスタ
Ｑ８のベース電極および容量性素子Ｃ１から引き込む電
流となる。この差分ｉ２×１／２ｎの電流が容量素子Ｃ
１の放電電流となり、ハイからローへのスルーレートを
決定することになる。
クタ電流がｉ２×１／２ｎの電流がＮＰＮトランジスタ
Ｑ８のベース電極および容量性素子Ｃ１から引き込む電
流となる。この差分ｉ２×１／２ｎの電流が容量素子Ｃ
１の放電電流となり、ハイからローへのスルーレートを
決定することになる。
【０１０２】従って、ＮＰＮトランジスタＱ８の導通度
は低く（抵抗値としては高くなる、非導通状態であって
もよい）なり、出力端ａの電位を上昇させると共に、出
力端ａから電流を流れ出させる。よって、出力端ａはハ
イレベルになる。
は低く（抵抗値としては高くなる、非導通状態であって
もよい）なり、出力端ａの電位を上昇させると共に、出
力端ａから電流を流れ出させる。よって、出力端ａはハ
イレベルになる。
【０１０３】出力端ａからのハイのディジタル信号を非
反転入力端＋に受けた比較器２０は、反転入力端−に受
けているハイレベルの電位より低い第２の基準電圧Ｖ
ref2と電圧比較し、ハイのディジタル信号を出力するこ
とになり、入力信号に基づいたハイのディジタル信号を
出力する。
反転入力端＋に受けた比較器２０は、反転入力端−に受
けているハイレベルの電位より低い第２の基準電圧Ｖ
ref2と電圧比較し、ハイのディジタル信号を出力するこ
とになり、入力信号に基づいたハイのディジタル信号を
出力する。
【０１０４】また、非反転端子の入力信号がローからハ
イに変化すると、演算増幅器１０のトランジスタＱ２の
ベース電位はローからハイに変化する入力信号と第１の
基準電圧Ｖref1と比較し、入力信号の電位の変化に伴っ
て、差動トランジスタを構成するＰＮＰトランジスタＱ
２を導通状態から非導通状態へ、ＰＮＰトランジスタＱ
３を非導通状態から導通状態へ変化させる。その結果、
ＮＰＮトランジスタＱ８のベース電極および容量性素子
Ｃ１からｉ２／２ｎを引き込むことになる。
イに変化すると、演算増幅器１０のトランジスタＱ２の
ベース電位はローからハイに変化する入力信号と第１の
基準電圧Ｖref1と比較し、入力信号の電位の変化に伴っ
て、差動トランジスタを構成するＰＮＰトランジスタＱ
２を導通状態から非導通状態へ、ＰＮＰトランジスタＱ
３を非導通状態から導通状態へ変化させる。その結果、
ＮＰＮトランジスタＱ８のベース電極および容量性素子
Ｃ１からｉ２／２ｎを引き込むことになる。
【０１０５】したがって、ＮＰＮトランジスタＱ８の導
通度は低く（抵抗値としては高くなる、非導通状態であ
ってもよい）なり、出力端ａの電位を上昇させると共
に、出力端ａから電流を流れ出させる。よって、出力端
ａに所定のスルーレート（容量性素子Ｃ１の放電時間に
よる）をもってローからハイへ変化する出力信号を出力
し、最終的に出力端ａはハイレベルになる。
通度は低く（抵抗値としては高くなる、非導通状態であ
ってもよい）なり、出力端ａの電位を上昇させると共
に、出力端ａから電流を流れ出させる。よって、出力端
ａに所定のスルーレート（容量性素子Ｃ１の放電時間に
よる）をもってローからハイへ変化する出力信号を出力
し、最終的に出力端ａはハイレベルになる。
【０１０６】演算増幅器１０の出力がローからハイに変
化すると、比較器２０は演算増幅器１０の出力が基準電
圧Ｖref2になると出力をローからハイに、急峻に立ち上
げ、ハイのディジタル信号を出力する。
化すると、比較器２０は演算増幅器１０の出力が基準電
圧Ｖref2になると出力をローからハイに、急峻に立ち上
げ、ハイのディジタル信号を出力する。
【０１０７】一方、非反転端子の入力信号がハイからロ
ーに変化すると、演算増幅器１０のトランジスタＱ２の
ベースの電位がハイからローに変化する入力信号と第１
の基準電圧Ｖref1と比較し、入力信号の電位の変化に伴
って、差動対トランジスタを構成するＰＮＰトランジス
タＱ２は非導通状態から導通状態へ、ＰＮＰトランジス
タＱ３は導通状態から非導通状態へ変化する。その結
果、ＮＰＮトランジスタＱ８のベース電極および容量性
素子Ｃ１にｉ２／２ｎの電極が流れ込むことになる。
ーに変化すると、演算増幅器１０のトランジスタＱ２の
ベースの電位がハイからローに変化する入力信号と第１
の基準電圧Ｖref1と比較し、入力信号の電位の変化に伴
って、差動対トランジスタを構成するＰＮＰトランジス
タＱ２は非導通状態から導通状態へ、ＰＮＰトランジス
タＱ３は導通状態から非導通状態へ変化する。その結
果、ＮＰＮトランジスタＱ８のベース電極および容量性
素子Ｃ１にｉ２／２ｎの電極が流れ込むことになる。
【０１０８】したがって、トランジスタＱ８の導通度は
高く（抵抗値として低くなる）なり、出力端ａの電位を
下降させると共に、出力端ａから電流を引き込む。よっ
て、出力端ａに所定のスルーレート（容量性素子Ｃ１の
充電時間による）をもってハイからローへ変化する出力
信号を出力し、最終的に出力端ａはローレベルになる。
高く（抵抗値として低くなる）なり、出力端ａの電位を
下降させると共に、出力端ａから電流を引き込む。よっ
て、出力端ａに所定のスルーレート（容量性素子Ｃ１の
充電時間による）をもってハイからローへ変化する出力
信号を出力し、最終的に出力端ａはローレベルになる。
【０１０９】演算増幅器１０の出力がハイからローに変
化すると、比較器２０は演算増幅器１０の出力が基準電
圧Ｖref2になると出力をハイからローに急峻に立ち下
げ、ローのディジタル信号を出力する。
化すると、比較器２０は演算増幅器１０の出力が基準電
圧Ｖref2になると出力をハイからローに急峻に立ち下
げ、ローのディジタル信号を出力する。
【０１１０】この入力信号がハイからローに変化すると
き、演算増幅器１０において、ＰＮＰトランジスタＱ２
のエミッタ電極の電位は一時的に下降し、ＰＮＰトラン
ジスタＱ３のベース−エミッタ間に逆バイアスが加わ
り、ＰＮＰトランジスタＱ２を介して接地ノードに流れ
るため、カレントミラー回路および出力トランジスタで
あるＮＰＮトランジスタＱ８には何ら影響を与えること
はないので、演算増幅器１０の出力端には入力信号がハ
イからローに変化したことに応じて、ハイからローに変
化する。
き、演算増幅器１０において、ＰＮＰトランジスタＱ２
のエミッタ電極の電位は一時的に下降し、ＰＮＰトラン
ジスタＱ３のベース−エミッタ間に逆バイアスが加わ
り、ＰＮＰトランジスタＱ２を介して接地ノードに流れ
るため、カレントミラー回路および出力トランジスタで
あるＮＰＮトランジスタＱ８には何ら影響を与えること
はないので、演算増幅器１０の出力端には入力信号がハ
イからローに変化したことに応じて、ハイからローに変
化する。
【０１１１】そして演算増幅器１０は、所定のスルーレ
ートをもっているため、たとえば、入力信号がハイの時
ローに変化するノイズが重畳されたり、入力信号がロー
の時ハイに変化するノイズが重畳されたとしても、ノイ
ズが所定の周波数以上であれば、演算増幅器１０の出力
端にノイズによる影響が出ないものである。しかも、差
動対トランジスタを構成し、入力信号が入力されるＰＮ
ＰトランジスタＱ２のコレクタ電極が接地しており、Ｐ
ＮＰトランジスタＱ３のコレクタ電極を差動対トランジ
スタの出力ノードとしているため、非反転端子の入力信
号がハイからローに変化する場合のＰＮＰトランジスタ
Ｑ３による逆バイアス電流による影響を抑制でき、ノイ
ズを十分に除去でき、また、演算増幅器１０の出力端に
出力の変化が多少生じたとしても、比較器に印加される
基準電圧Ｖref2を越えて変化しなければ、比較器２０か
らの出力はノイズの影響を何ら受けないものである。
ートをもっているため、たとえば、入力信号がハイの時
ローに変化するノイズが重畳されたり、入力信号がロー
の時ハイに変化するノイズが重畳されたとしても、ノイ
ズが所定の周波数以上であれば、演算増幅器１０の出力
端にノイズによる影響が出ないものである。しかも、差
動対トランジスタを構成し、入力信号が入力されるＰＮ
ＰトランジスタＱ２のコレクタ電極が接地しており、Ｐ
ＮＰトランジスタＱ３のコレクタ電極を差動対トランジ
スタの出力ノードとしているため、非反転端子の入力信
号がハイからローに変化する場合のＰＮＰトランジスタ
Ｑ３による逆バイアス電流による影響を抑制でき、ノイ
ズを十分に除去でき、また、演算増幅器１０の出力端に
出力の変化が多少生じたとしても、比較器に印加される
基準電圧Ｖref2を越えて変化しなければ、比較器２０か
らの出力はノイズの影響を何ら受けないものである。
【０１１２】従って、たとえノイズが重畳されたディジ
タル信号が入力しても、ノイズを除去してディジタル信
号を伝達でき、半導体集積回路化に適したディジタル信
号伝達回路が得られる。
タル信号が入力しても、ノイズを除去してディジタル信
号を伝達でき、半導体集積回路化に適したディジタル信
号伝達回路が得られる。
【０１１３】このように、ノイズが除去できる点につ
き、図１４を用いて、入力がハイの時にローに変化する
ノイズが重畳された場合について、更に詳しく説明を加
える。即ち、図１４の（ａ）に示すように入力信号がハ
イレベルであるときに、ローに変化するノイズが加えら
れたとすると、図１４の（ｂ）に示すように、入力信号
がノイズによりハイからローへの変化を伴って演算増幅
器１０の出力も若干影響を受けて所定のスルーレートを
もってハイからローに向かって変化し、その後、入力信
号がノイズによりローからハイに変化するに伴って演算
増幅器１０の出力も所定のスルーレートをもってハイに
向かって変化する。
き、図１４を用いて、入力がハイの時にローに変化する
ノイズが重畳された場合について、更に詳しく説明を加
える。即ち、図１４の（ａ）に示すように入力信号がハ
イレベルであるときに、ローに変化するノイズが加えら
れたとすると、図１４の（ｂ）に示すように、入力信号
がノイズによりハイからローへの変化を伴って演算増幅
器１０の出力も若干影響を受けて所定のスルーレートを
もってハイからローに向かって変化し、その後、入力信
号がノイズによりローからハイに変化するに伴って演算
増幅器１０の出力も所定のスルーレートをもってハイに
向かって変化する。
【０１１４】このとき、ノイズのパルス時間と演算増幅
器１０の出力の電圧低下Ｖは以下の式のようになる。 Ｃ１×Ｖ−ｉ４×ｔ たとえば、ｉ４＝１０μＡ、Ｃ１＝１０ｐＦ、ｔ＝１０
ｎｓとすると低下電圧Ｖは０．０１Ｖとなる。したがっ
て、第２の基準電圧Ｖref2の設定は非常に容易なもので
あり、演算増幅器１０の出力に現れたノイズによる電位
の変化が、第２の基準電圧Ｖref2より低くならない限
り、比較器２０からの出力は何らノイズの影響を受けな
いものであり、ノイズを除去した出力信号が得られる。
器１０の出力の電圧低下Ｖは以下の式のようになる。 Ｃ１×Ｖ−ｉ４×ｔ たとえば、ｉ４＝１０μＡ、Ｃ１＝１０ｐＦ、ｔ＝１０
ｎｓとすると低下電圧Ｖは０．０１Ｖとなる。したがっ
て、第２の基準電圧Ｖref2の設定は非常に容易なもので
あり、演算増幅器１０の出力に現れたノイズによる電位
の変化が、第２の基準電圧Ｖref2より低くならない限
り、比較器２０からの出力は何らノイズの影響を受けな
いものであり、ノイズを除去した出力信号が得られる。
【０１１５】なお、演算増幅器１０において、ノイズの
カットオフ周波数は、上記の実施の形態ｌで説明したも
のと同じ式を用いて得られるものであり、また、ローか
らハイへの立ち上がり時間とハイからローへの立ち下が
り時間は定電流源Ｉ２の定電流源ｉ２と定電流源Ｉ４の
定電流ｉ４とによって設定でき、上記実施の形態におい
ては、ｉ４＝２×ｉ２の関係にして立ち上がり時間とを
同じにしている。
カットオフ周波数は、上記の実施の形態ｌで説明したも
のと同じ式を用いて得られるものであり、また、ローか
らハイへの立ち上がり時間とハイからローへの立ち下が
り時間は定電流源Ｉ２の定電流源ｉ２と定電流源Ｉ４の
定電流ｉ４とによって設定でき、上記実施の形態におい
ては、ｉ４＝２×ｉ２の関係にして立ち上がり時間とを
同じにしている。
【０１１６】また、カレントミラー回路を構成するトラ
ンジスタＱ５とトランジスタＱ７とのカレントミラー比
ｎ：１のｎをより大きくすれば、定電流源Ｉ４の定電流
ｉ４の値を低くして、カットオフ周波数を低くしても、
定電流源Ｉ２の定電流ｉ２の値を大きくでき、ＰＮＰト
ランジスタＱ１、Ｑ２、Ｑ３およびＱ６のスイッチング
スピードをスルーレートより速くできるものである。
ンジスタＱ５とトランジスタＱ７とのカレントミラー比
ｎ：１のｎをより大きくすれば、定電流源Ｉ４の定電流
ｉ４の値を低くして、カットオフ周波数を低くしても、
定電流源Ｉ２の定電流ｉ２の値を大きくでき、ＰＮＰト
ランジスタＱ１、Ｑ２、Ｑ３およびＱ６のスイッチング
スピードをスルーレートより速くできるものである。
【０１１７】実施の形態１１．図１２は本発明の実施の
形態１１を示す回路であり、この実施の形態１１は上記
の実施の形態１０がトランジスタとしてバイポーラトラ
ンジスタを用いて構成していたものに対してＭＯＳトラ
ンジスタを用いて構成して点で相違する。つまり、実施
の形態１０におけるＰＮＰトランジスタＱ５、Ｑ７およ
びＱ８をＮチャネルＭＯＳトランジスタＱ５、Ｑ７およ
びＱ８に置き換えたものである。同様に定電流源Ｉ２、
Ｉ４およびＩ５も、通常知られているようにＭＯＳトラ
ンジスタによって構成されているものである。
形態１１を示す回路であり、この実施の形態１１は上記
の実施の形態１０がトランジスタとしてバイポーラトラ
ンジスタを用いて構成していたものに対してＭＯＳトラ
ンジスタを用いて構成して点で相違する。つまり、実施
の形態１０におけるＰＮＰトランジスタＱ５、Ｑ７およ
びＱ８をＮチャネルＭＯＳトランジスタＱ５、Ｑ７およ
びＱ８に置き換えたものである。同様に定電流源Ｉ２、
Ｉ４およびＩ５も、通常知られているようにＭＯＳトラ
ンジスタによって構成されているものである。
【０１１８】このように構成されたものにおいても、上
記の実施の形態８に示したものと同様に動作し、同様の
効果を奏するものである。なお、実施の形態１１を示す
図１２において、実施の形態１０を示す図１１と同一の
符号は、同一又は相当部分を示すものであり、同様の機
能を奏するものである。
記の実施の形態８に示したものと同様に動作し、同様の
効果を奏するものである。なお、実施の形態１１を示す
図１２において、実施の形態１０を示す図１１と同一の
符号は、同一又は相当部分を示すものであり、同様の機
能を奏するものである。
【図１】 本発明の実施の形態１の演算増幅器を示す図
である。
である。
【図２】 本発明の実施の形態２の演算増幅器を示す図
である。
である。
【図３】 本発明の実施の形態３の演算増幅器を示す図
である。
である。
【図４】 本発明の実施の形態４の演算増幅器を示す図
である。
である。
【図５】 本発明の実施の形態５の演算増幅器を示す図
である。
である。
【図６】 本発明の実施の形態６の演算増幅器を示す図
である。
である。
【図７】 本発明の実施の形態７のディジタル信号伝達
回路を示す図である。
回路を示す図である。
【図８】 本発明の実施の形態８のディジタル信号伝達
回路を示す図である。
回路を示す図である。
【図９】 図８中の演算増幅器１０の詳細回路を示す図
である。
である。
【図１０】 本発明の実施の形態９のディジタル信号伝
達回路を示す図である。
達回路を示す図である。
【図１１】 本発明の実施の形態１０のディジタル信号
伝達回路を示す図である。
伝達回路を示す図である。
【図１２】 本発明の実施の形態１１のディジタル信号
伝達回路を示す図である。
伝達回路を示す図である。
【図１３】 図１の回路にパルス状のノイズが入力した
時の演算増幅器の入出力の関係を示すタイミングチャー
トを示す図である。
時の演算増幅器の入出力の関係を示すタイミングチャー
トを示す図である。
【図１４】 図９の回路にパルス状のノイズが入力した
時の演算増幅器の入出力の関係を示すタイミングチャー
トを示す図である。
時の演算増幅器の入出力の関係を示すタイミングチャー
トを示す図である。
【図１５】 従来技術のディジタル信号伝達回路を示す
図である。
図である。
【図１６】 従来技術の演算増幅器のディジタル信号伝
達回路の入出力のタイミングチャートを示す図である。
達回路の入出力のタイミングチャートを示す図である。
【図１７】 従来の回路にパルス状のノイズが入力した
時の演算増幅器の入出力の関係を示すタイミングチャー
トを示す図である。
時の演算増幅器の入出力の関係を示すタイミングチャー
トを示す図である。
１０ 演算増幅器 ２０ コンパレータ Ｑ１〜Ｑ８トランジスタ Ｃ，Ｃ１ コンデンサ Ｒ，Ｒ１，Ｒ２ 抵抗 Ｉ1〜Ｉ5 定電流 Ｖref1，Ｖref2 基準電圧
Claims (18)
- 【請求項１】 制御電極に入力信号を受け、一方の主電
極が第１の電源電位ノードに接続される第１導電型の第
１のトランジスタと、制御電極に出力信号を受け、他方
の主電極が前記第１のトランジスタの他方の主電極に接
続される第１導電型の第２のトランジスタとを有し、こ
の第２のトランジスタの一方の主電極が出力ノードとな
る差動対トランジスタと、 この差動対トランジスタの出力ノードに一方の主電極と
制御電極とが接続され、他方の主電極が前記第１の電源
電位ノードに接続される第２導電型の第３のトランジス
タと、制御電極が前記第３のトランジスタの制御電極に
接続され、他方の主電極が前記第１の電源電位ノードに
接続される第２導電型の第４のトランジスタとを有し、
この第４のトランジスタの一方の主電極が出力ノードと
なるカレントミラー回路と、 一方の主電極が出力端に接続され、他方の主電極が前記
第１の電源電位ノードに接続され、制御電極が前記カレ
ントミラー回路の出力ノードに接続される第２導電型の
第５のトランジスタと、 前記カレントミラー回路の出力ノードと前記出力端との
間に接続される容量性素子と、を備えたことを特徴とす
る演算増幅器。 - 【請求項２】 請求項１記載の演算増幅器において：前
記第１のトランジスタの制御電極は、制御電極に入力信
号を受け、一方の主電極が第１の電源電位ノードに接続
される第１導電型の第６のトランジスタの他方の主電極
に接続されて、前記入力信号を受け、 前記第２のトランジスタの制御電極は、制御電極が出力
端に接続され、一方の主電極が第１の電源電位ノードに
接続される第１導電型の第７のトランジスタの他方の主
電極に接続されて、出力信号を受けることを特徴とする
演算増幅器。 - 【請求項３】 請求項１または請求項２のいずれかに記
載の演算増幅器において：前記第１および第２のトラン
ジスタはＰＮＰバイポーラトランジスタであり、第３な
いし第５のトランジスタはＮＰＮトランジスタであり、
各トランジスタの一方の主電極はコレクタ電極、他方の
主電極はエミッタ電極、制御電極はベース電極であり、
第１の電源電位ノードは接地電位であることを特徴とす
る演算増幅器。 - 【請求項４】 請求項１記載の演算増幅器において：前
記第１および第２のトランジスタはＮＰＮバイポーラト
ランジスタであり、第３ないし第５のトランジスタはＰ
ＮＰトランジスタであり、各トランジスタの一方の主電
極はコレクタ電極、他方の主電極はエミッタ電極、制御
電極はベース電極であり、第１の電源電位ノードには電
源電位が印加されることを特徴とする演算増幅器。 - 【請求項５】 請求項１記載の演算増幅器において：前
記第１および第２のトランジスタはＰチャネルＭＯＳト
ランジスタであり、第３ないし第５のトランジスタはＮ
チャネルＭＯＳトランジスタであり、第１および第２の
各トランジスタの一方の主電極はソース電極、他方の主
電極はドレイン電極、第３ないし第５の各トランジスタ
の一方の主電極はドレイン電極、他方の主電極はソース
電極、制御電極はゲート電極であり、第１の電源電位ノ
ードは接地電位であることを特徴とする演算増幅器。 - 【請求項６】 請求項１記載の演算増幅器において：前
記第１および第２のトランジスタはＮチャネルＭＯＳト
ランジスタであり、第３ないし第５のトランジスタはＰ
チャネルＭＯＳトランジスタであり、第１および第２の
各トランジスタの一方の主電極はソース電極、他方の主
電極はドレイン電極、第３ないし第５の各トランジスタ
の一方の主電極はドレイン電極、他方の主電極はソース
電極、制御電極はゲート電極であり、第１の電源電位ノ
ードは接地電位であることを特徴とする演算増幅器。 - 【請求項７】 請求項１ないし請求項６のいずれかに記
載の演算増幅器において：前記第１のトランジスタは複
数の一方の主電極を有し、すべての一方の主電極が第１
の電源電位ノードに接続され、第２のトランジスタは複
数の一方の主電極を有し、一方の主電極の一部が差動対
トランジスタの出力ノードとなり、残りの一方の主電極
が第１の電源電位ノードに接続されるものであることを
特徴とする演算増幅器。それぞれ複数のトランジスタが
並列接続されることを特徴とする演算増幅器。 - 【請求項８】 請求項７記載の演算増幅器において：前
記第１および第２のトランジスタはマルチコレクタトラ
ンジスタであることを特徴とする演算増幅器。 - 【請求項９】 請求項１ないし請求項８のいずれかに記
載の演算増幅器において：前記カレントミラー回路は、
入力電流に対して出力電流が１／ｎ（ｎは１より大きい
値）になっていることを特徴とする演算増幅器。 - 【請求項１０】 非反転入力端にディジタル入力信号を
受ける演算増幅器と、この演算増幅器の出力を非反転入
力端に受け、反転入力端に基準電圧を受ける比較器とを
備えたことを特徴とするディジタル信号伝達回路。 - 【請求項１１】 請求項１０記載のディジタル信号伝達
回路において：前記演算増幅器は、その出力端と反転入
力端とが接続されたボルテージフォロアであることを特
徴とするディジタル信号伝達回路。 - 【請求項１２】 請求項１０記載のディジタル信号伝達
回路において：前記演算増幅器はその反転入力端に基準
電圧を受け比較器として機能することを特徴とするディ
ジタル信号伝達回路。 - 【請求項１３】 請求項１０記載のディジタル信号伝達
回路において：前記演算増幅器は、 制御電極が非反転入力端に接続される第１の導電型の第
１のトランジスタと、制御電極に基準電圧を受け、他方
の主電極が前記第１のトランジスタの他方の主電極に接
続される第１の導電型の第２トランジスタとを有する差
動対トランジスタと、 前記第２のトランジスタの一方の主電極に一方の主電極
と制御電極とが接続され、他方の主電極が第１の電源電
位ノードに接続される第２導電型の第３のトランジスタ
と、制御電極が前記第３のトランジスタの制御電極に接
続され、一方の主電極が前記第１のトランジスタの一方
の主電極に接続され、他方の主電極が前記第１の電源電
位ノードに接続される第２導電型の第４のトランジスタ
とを有し、この第４のトランジスタの一方の主電極が出
力ノードとなるカレントミラー回路と、 一方の主電極が出力端に接続され、他方の主電極が第１
の電源電位ノードに接続され、制御電極が前記カレント
ミラー回路の出力ノードに接続される第２導電型の第５
のトランジスタと、 前記カレントミラー回路の出力ノードと前記出力端との
間に接続される容量性素子と、を備えたことを特徴とす
るディジタル信号伝達回路。 - 【請求項１４】 請求項１３記載のディジタル信号伝
達回路において：第１および第２のトランジスタはＰＮ
Ｐバイポーラトランジスタであり、第３ないし第５のト
ランジスタはＮＰＮトランジスタであり、各トランジス
タの一方の主電極はコレクタ電極、他方の主電極はエミ
ッタ電極、制御電極はベース電極であり、第１の電源電
位ノードは接地電位であることを特徴とするディジタル
信号伝達回路。 - 【請求項１５】 請求項１３記載のディジタル信号伝達
回路において：第１および第２のトランジスタはＰチャ
ネルＭＯＳトランジスタであり、第３ないし第５のトラ
ンジスタはＮチャネルＭＯＳトランジスタであり、第１
および第２の各トランジスタの一方の主電極はソース電
極、他方の主電極はドレイン電極、第３ないし第５の各
トランジスタの一方の主電極はドレイン電極、他方の主
電極はソース電極、制御電極はゲート電極であり、第１
の電源電位ノードは接地電位であることを特徴とするデ
ィジタル信号伝達回路。 - 【請求項１６】 請求項１０記載のディジタル信号伝達
回路において：前記演算増幅器は、 制御電極が非反転入力端に接続され、一方の主電極が第
１の電源電位ノードに接続される第１導電型の第１のト
ランジスタと、制御電極に基準電圧を受け、他方の主電
極が前記第１のトランジスタの他方の主電極に接続され
る第１導電型の第２トランジスタとを有し、この第２の
トランジスタの一方の主電極が出力ノードとなる差動対
トランジスタと、 この差動対トランジスタの出力ノードに、一方の主電極
と制御電極とが接続され、他方の主電極が前記第１の電
源電位ノードに接続される第２導電型の第３のトランジ
スタと、制御電極が前記第３のトランジスタの制御電極
に接続され、他方の主電極が前記第１の電源電位ノード
に接続される第２導電型の第４のトランジスタとを有
し、この第４のトランジスタの一方の主電極が出力ノー
ドとなるカレントミラー回路と、 一方の主電極が出力端に接続され、他方の主電極が前記
第１の電源電位ノードに接続され、制御電極が前記カレ
ントミラー回路の出力ノードに接続される第２導電型の
第５のトランジスタと、 前記カレントミラー回路の出力ノードと前記出力端との
間に接続される容量性素子と、を備えたことを特徴とす
るディジタル信号伝達回路。 - 【請求項１７】 請求項１６記載のディジタル信号伝達
回路において：第１および第２のトランジスタはＰＮＰ
バイポーラトランジスタであり、第３ないし第５のトラ
ンジスタはＮＰＮトランジスタであり、各トランジスタ
の一方の主電極はドレイン電極、他方の主電極はソース
電極、制御電極はゲート電極であり、第１の電源電位ノ
ードは接地電位であることを特徴とするディジタル信号
伝達回路。 - 【請求項１８】 請求項１６記載のディジタル信号伝達
回路において：前記第１および第２のトランジスタはＰ
チャネルＭＯＳトランジスタであり、第３ないし第５の
トランジスタはＮチャネルＭＯＳトランジスタであり、
第１および第２の各トランジスタの一方の主電極はソー
ス電極、他方の主電極はドレイン電極、第３ないし第５
の各トランジスタの一方の主電極はドレイン電極、他方
の主電極はソース電極、制御電極はゲート電極であり、
第１の電源電位ノードは接地電位であることを特徴とす
るディジタル信号伝達回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283673A JPH09130218A (ja) | 1995-10-31 | 1995-10-31 | 演算増幅器およびディジタル信号伝達回路 |
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