JPH09130237A - Ｐｌｌ回路及び転送データ信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 スキューの引込応答や自走発振状態からの引
込応答に対して高速引込みが可能なＰＬＬ回路及びそれ
を用いた映像信号のＡ／Ｄ変換処理や文字加算処理など
を行う転送データ信号処理装置を提供する。 【解決手段】 基準信号のＮ倍の周波数で発振する可変
発振器１０１の出力信号を分周器１１１により基準信号
のＬ倍（Ｌ＜Ｎ）の周波数にまで分周する。第１の位相
比較器１１５により基準信号と該分周信号１２１との位
相を基準信号をタイミングとして比較して前記分周信号
１２１の位相と基準信号の位相とが合うように可変発振
器１０１を制御するとともに、周波数検出器１０９によ
り前記分周信号１２１の周波数が所定の周波数となるよ
うに可変発振器１０１を制御する。また、第２の位相比
較器１１２により前記分周信号１２１の正規位相に対し
て逆の位相でロックしたことを検出した場合に、信号選
択切換回路１０７により前記分周信号１２１の位相を反
転させた分周信号１２２を前記第１の位相比較器１１５
に入力させるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号形成
技術さらには他の制御回路や処理装置との間で相互に転
送されるデータ信号に含まれるデータの再現のためのク
ロック信号を生成するＰＬＬ（フェーズ・ロックド・ル
ープ）回路に適用して特に有効な技術に関し、例えば転
送データ信号の一種である映像信号のＡ／Ｄ（アナログ
／ディジタル）変換処理に必要な映像信号の水平同期信
号に同期したクロック発生用のＰＬＬ回路や、映像信号
への文字信号加算処理での文字表示位置制御に用いる水
平同期信号に同期したクロック発生用のＰＬＬ回路に利
用して有用な技術に関する。

【０００２】

【従来の技術】コンピュータで画像処理などを行う際
に、コンピュータに映像信号を取り込み、その取り込ん
だ映像信号がアナログ信号の場合にはコンピュータ内部
で信号処理を行なうために映像信号をディジタル信号に
変換（Ａ／Ｄ変換）することがある。

【０００３】映像信号をＡ／Ｄ変換する場合、通常その
変換クロックとして、変換される映像信号の水平同期周
波数のＮ倍（Ｎは整数であり、例えばＮＴＳＣ（Ｎatio
nalＴelevision Ｓystems Ｃommittee）のクロックを
使用する方式やＰＡＬ（Ｐhase Ａlternation by Ｌin
e）のクロックを使用する方式がある。それらの方式で
は、Ｎの値は７８０、８５８、８６４または９４４であ
る。）の周波数のクロックが用いられる。そのような周
波数の変換クロックはＰＬＬ回路により映像信号の水平
同期信号に同期して生成される。

【０００４】図１１には、従来のＰＬＬ回路のブロック
構成が示されている。このＰＬＬ回路は、入力端子１０
５を介して外部から基準信号が入力され、その入力され
た基準信号の周波数ｆｒのＮ倍の周波数で発振可能な可
変発振器１０１と、その可変発振器１０１の出力信号を
１／Ｎ分周して前記基準信号と同一の周波数ｆｒ’の分
周信号を生成する分周器１０２と、その分周器１０２に
より得られた分周信号と前記基準信号との位相の比較を
行なう位相比較器１０３と、比較の結果として位相比較
器１０３から出力される位相誤差信号の高周波成分を除
去して可変発振器制御信号Ｖｃを生成するフィルタ１０
４とによりループを構成しており、フィルタ１０４の出
力を可変発振器制御信号Ｖｃとして可変発振器１０１の
発振周波数を制御して出力端子１０６に周波数Ｎ・ｆｒ
のクロック信号を出力するようになっている。

【０００５】また、映像信号に文字信号を加算処理する
際の文字表示位置制御に用いる水平同期信号に同期した
クロックを生成するＰＬＬ回路も上記回路と同様の構成
となっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。

【０００７】すなわち、一般に映像信号には家庭用ビデ
オテープレコーダ（ＶＴＲ）の再生信号のようにその再
生装置の構造上の精度により生じるスキュー（映像信号
のつなぎ目における水平同期信号の不連続）があり、そ
のスキューによりフィールド（垂直期間）切替え毎に同
期信号の周期が不連続となる。図１２には、スキューに
より同期信号の周期が不連続となる様子が、再生映像信
号（Ａ）と該再生映像信号（Ａ）から分離された同期信
号（Ｂ）と図１１に示した構成のＰＬＬ回路の可変発振
器１０１から出力された分周信号（Ｃ）とのタイミング
図として示されている。図１２において、Ｔｈは同期信
号（Ｂ）の１水平期間（Ｔｈ＝１／ｆＨ）、ΔＴｓはス
キューによる時間的なずれを表している。このようなス
キューを有する再生映像信号（Ａ）の水平同期信号
（Ｂ）に同期する場合、従来のＰＬＬ回路では、基準と
なる水平同期信号（Ｂ）と比較対象である分周信号
（Ｃ）との位相比較を周波数比１対１で行うため、図１
３に示すように、スキューによる時間的なずれΔＴｓは
最大で水平同期信号（Ｂ）の半周期Ｔｈ／２（水平同期
信号（Ｂ）と分周信号（Ｃ）とが位相的に１８０度ずれ
た状態）となる。その場合には、可変発振器１０１は１
８０度位相が離れた状態から引込みを行なうため、可変
発振器１０１の発振周波数を定常の発振周波数から少な
くともＮ／２クロック分だけ変化させる必要があり、引
込みに長時間を要する。その引込時間中においては、可
変発振器１０１から出力されるクロックは不安定とな
り、例えばＡ／Ｄ変換の際に安定な変換信号が得られな
くなってしまう。

【０００８】また、基準信号が入力されていない状態か
ら入力状態に移行する場合、一般的に可変発振器１０１
は所定の発振周波数からずれた自走周波数で動作してい
る状態から引込動作を開始する。ＰＬＬ回路内の位相誤
差検出回路として、基準信号の所定幅の期間のみ位相誤
差検出動作を行い、残りの期間では保持動作となるよう
なサンプリング／ホールディング方式の検出回路を用い
ている場合には、図１４に示すように、自走発振状態か
らの引込過程において所定の発振周波数に近づいたり遠
ざかったりするフリッカ現象を繰り返す。このフリッカ
現象により、引込時間がさらに長くなってしまう。

【０００９】本発明は、かかる事情に鑑みてなされたも
ので、映像信号のＡ／Ｄ変換処理や文字加算処理などの
転送データ信号処理に用いられるクロック信号を発生す
るＰＬＬ回路において、スキューの引込応答や自走発振
状態からの引込応答に対して高速引込みが可能なＰＬＬ
回路を提供することを主たる目的としている。

【００１０】また、本発明の他の目的は、スキューの引
込応答や自走発振状態からの引込応答に対して高速引込
みが可能なＰＬＬ回路を用いた転送データ信号処理装置
を提供することである。

【００１１】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１３】すなわち、本発明は、基準信号のＮ倍の周
波数で発振する可変発振器の出力信号を分周器により基
準信号のＬ倍（Ｌ＜Ｎ）の周波数にまで分周し、第１の
位相比較器により基準信号と該分周信号との位相を基準
信号をタイミングとして比較して前記分周信号の位相と
基準信号の位相とが合い、かつ周波数検出器により可変
発振器の出力信号の周波数または前記分周信号の周波数
が所定の周波数となるように可変発振器の発振周波数を
制御し、さらに第２の位相比較器により前記分周信号の
正規位相に対して逆の位相でロックしたことを検出した
場合に、信号選択切換回路により前記第１の位相比較器
に入力される分周信号の位相を反転させるようにしたも
のである。

【００１４】

【発明の実施の形態】図１には、本発明の第１実施形態
のＰＬＬ回路のブロック図が示されている。

【００１５】このＰＬＬ回路は、基準信号入力端子１０
５を介して外部から入力される基準信号（周波数をｆｒ
とする。）のＮ倍の周波数（Ｎ・ｆｒ）で発振可能な可
変発振器１０１と、可変発振器１０１の出力信号（周波
数をｆｏとする。ｆｏ＝Ｎ・ｆｒ）を１／Ｍ（ただし、
Ｍは２≦Ｍ＜Ｎの整数）の周波数に分周して基準信号の
Ｌ倍（ただし、Ｌは２≦Ｌ＜Ｎの整数）近傍の周波数で
かつ互いに位相が１８０度異なる一対の分周信号１２
１，１２２を出力する１／Ｍ分周器１１１と、その分周
器１１１から出力された分周信号１２１，１２２の何れ
か一方を選択し比較信号１２５として出力する第１の信
号選択切換回路１０７と、その信号選択切換回路１０７
から出力された比較信号１２５と前記基準信号との位相
比較を行なって両信号の位相差に対応した位相誤差信号
１３０を出力する第１の位相比較器１１５と、前記分周
信号１２１（または、分周信号１２２）を所定期間ごと
に計数して分周信号１２１の正規の周波数からのずれに
対応した周波数誤差信号１３１を出力する周波数検出器
１０９と、前記位相誤差信号１３０と前記周波数誤差信
号１３１とを加算する加算器１０８と、第１の位相比較
器１１５から加算器１０８へ位相誤差信号１３０が供給
される動作を停止する回路機能としてのスイッチ１１０
と、加算器１０８から出力される信号に応じて可変発振
器制御信号Ｖｃを生成して可変発振器１０１へ出力する
フィルタ１０４とによりループが形成された構成となっ
ている。そして、そのフィルタ１０４の出力が可変発振
器制御信号Ｖｃとして可変発振器１０１に入力されるこ
とにより、可変発振器１０１の発振周波数が制御されて
周波数ｆｏの信号が出力端子１０６から出力されるよう
になっている。

【００１６】上記１／Ｍ分周器１１１からは、図２に示
すように、前記一対の分周信号１２１、１２２（便宜
上、第１の分周信号１２１と第３の分周信号１２２とす
る。）とともに、それら分周信号１２１，１２２のそれ
ぞれの立下りエッジを中心に±α（α＜９０°）の範囲
にてハイレベルとなる分周信号１２３，１２４（便宜
上、第２の分周信号１２３と第４の分周信号１２４とす
る。）が出力される。

【００１７】そして、この実施形態のＰＬＬ回路には、
前記第２の分周信号１２３及び第４の分周信号１２４が
入力されてそれら分周信号１２３，１２４の何れか一方
を選択し比較信号１２６として出力する第２の信号選択
切換回路１１３と、その信号選択切換回路１１３から供
給される比較信号１２６と前記基準信号との位相比較を
行なって所定の比較結果が得られた時に第１の信号選択
切換回路１０７及び第２の信号選択切換回路１１３に位
相選択信号１３３を変化させて出力して正規同期状態と
逆の位相状態でロックするのを防止する第２の位相比較
器１１２とが設けられている。第２の位相比較器１１２
から供給される位相選択信号１３３に基づいて、第１の
信号選択切換回路１０７及び第２の信号選択切換回路１
１３における比較信号１２５と比較信号１２６の信号切
換えが同時に行われる。比較信号１２５として第１の分
周信号１２１が選択されている時には比較信号１２６と
して第２の分周信号１２３が選択され、比較信号１２５
として第３の分周信号１２２が選択されている時には比
較信号１２６として第４の分周信号１２４が選択され
る。第２の分周信号１２３により第１の分周信号１２１
の立下りエッジを検出し、第４の分周信号１２４により
第３の分周信号１２２の立下りエッジを検出するためで
ある。

【００１８】第１の位相比較器１１５は、比較信号１２
５の１周期よりも小さい時間内に、基準信号の基準エッ
ジと基準信号のＬ倍の周波数の比較信号１２５の立上り
エッジとの位相比較を行う。図３には、比較信号１２５
の周波数が基準信号の周波数ｆｒの１０倍、すなわち前
記Ｌが１０の場合の正規同期状態の一例が、基準信号と
比較信号１２５と位相誤差電流波形１３０（位相誤差信
号を誤差電流として表した時の波形）がタイミング図と
して示されている。なお、図３の例では、前記分周比Ｍ
は７８であり、Ｎは７８０である。

【００１９】図４には、第１の位相比較器１１５により
正規同期状態で位相比較動作が行われている途中で、周
期ＴＨｏの基準信号に対してスキューがΔＴｓの時間幅
でずれて発生（図示例では、例えば比較信号１２５の５
サイクル目と６サイクル目との間で発生）した場合のタ
イミング図が示されている。このようなスキューが生じ
た場合、第１の位相比較器１１５は、比較信号１２５の
６サイクル目を等価的に新たな１サイクル目として位相
比較動作を行う。すなわち、第１の位相比較器１１５
は、時間的なずれがΔＴｓである本来のスキューを比較
信号１２５の±０．５周期以内のずれΔＴｓ１のスキュ
ーとみなして位相比較を行い、位相誤差信号を出力する
ように動作する。ここで、比較信号１２５は基準信号の
Ｌ倍（１０倍）の周波数の信号である。従って、基準信
号と同一周波数の分周信号と位相を比較して引込みを行
なう従来のＰＬＬ回路に比べて、スキュー発生後の引込
みが高速となる。特に、基準信号の約半周期で発生した
スキューに対する高速引込みが顕著になる。

【００２０】周波数検出器１０９は、基準信号の所定の
周期内に入力されるＬ・ｆｒの周波数の第１の分周信号
１２１（または、第３の分周信号１２２でもよい。）の
クロック数を計数し、その計数値と正規のクロック数と
を比較することにより、基準信号と比較信号１２５とが
正規の周波数比（１：Ｌ）に対して例えば１：（Ｌ−
１）や１：（Ｌ＋１）のような周波数比で誤同期してし
まうのを防止するように動作する。具体的には、周波数
検出器１０９は、基準信号のＫ個（Ｋは正の整数）の周
期期間に入力される第１の分周信号１２１（または、第
３の分周信号１２２）のクロック数を計数し、その計数
値と正規のクロック数であるＬ・Ｋとの差に応じた周波
数誤差信号１３１を生成して出力する。その周波数誤差
信号１３１が加算器１０８及びフィルタ１０４を介して
可変発振器１０１に入力されることによって、周波数検
出器１０９の計数値がＬ・Ｋ±１となるように可変発振
器１０１の発振周波数が制御される。例えば、Ｋ＝１
０、Ｌ＝１０の場合には、可変発振器１０１の発振周波
数は１００±１、すなわち±１％の精度で制御される。

【００２１】また、スキューなどによって基準信号の周
期性が単発的に不連続となった場合、周波数検出器１０
９は、その周期性が不連続となったことを検出して基準
信号のＫ周期の周波数検出途上の計数状態を初期化し、
その次に入力される基準信号から再計数を開始するよう
に構成されている。

【００２２】さらに、周波数検出器１０９は、その計数
結果に基づいて可変発振器１０１が所定範囲内の周波数
で動作していない状態であると判定すると、位相比較動
作許可信号１３２を生成してスイッチ１１０に出力す
る。スイッチ１１０は、位相比較動作許可信号１３２が
入力されることにより、加算器１０８に第１の位相比較
器１１５から位相誤差信号１３０が供給されるのを停止
させる。

【００２３】第２の位相比較器１１２は、第１の位相比
較器１１５に入力される比較信号１２５の立下りエッジ
と基準信号の基準エッジとが一致していることを検出
し、このＰＬＬ回路が正規同期状態と逆の位相状態でロ
ックしてしまうのを防止するように動作する。すなわ
ち、例えば図５に示すように、基準信号の位相がスキュ
ーなどにより比較信号１２５の周期に対してπだけずれ
ると、位相誤差電流の出力状態は正規同期状態と逆の出
力状態となる。この場合の１回のサンプリングによる充
放電電荷量は±０である。その様な場合、従来の一般的
なＰＬＬ回路では何らかの外乱が生じない限りその状態
でホールドしてしまい、いつ正規同期状態へ移行するの
か不明な不安定状態となる。しかし、この発明に係るＰ
ＬＬ回路では、第２の位相比較器１１２は、基準信号に
対して比較信号１２５の位相がπ±αとなっている状態
を少なくとも２回連続して検出し、逆位相近傍検出パル
スＰＡ１，ＰＡ２を発生すると、そのパルスＰＡ１，Ｐ
Ａ２を受けて位相選択信号１３３の状態を変化させる。
それによって、第１の信号選択切換回路１０７及び第２
の信号選択切換回路１１３による比較信号１２５，１２
６の切換動作が起こり、スキュー発生後少なくとも３回
目のサンプリング時には正規同期状態へと速やかに移行
することとなる。なお、αは３０°や４５°などのよう
に３６０°の整数分の１の値が適当である。

【００２４】また、一般にＰＬＬ回路では、周波数がず
れている状態から引込みを行う際に、サンプリング動作
としてフリッカ動作（図１４参照）での順方向誤差信号
出力状態（図１４の右上りの状態）からπ±αの位相領
域を経て逆方向誤差信号出力状態（図１４の右下りの状
態）へ移行する。この発明に係るＰＬＬ回路では、π±
αの位相領域をサンプリングしたことを検出する第２の
位相比較器１１２及び比較信号１２５を反転させる第１
の信号選択切換回路１０７により、逆方向誤差信号の出
力が減少するので、図６に示すように、等価的に高速な
周波数制御が行われることとなって引込時間が短くな
る。

【００２５】また、ＮＴＳＣ方式やＰＡＬ方式において
は、可変発振器における発振周波数の基準信号に対する
Ｎの値７８０、８５８、８６４、９４４（この値につい
ては従来の技術の項で説明した。）に対して、Ｌの値を
それぞれ１０、１１、９、１０というように設定するこ
とができるので、分周回路の構成を簡素化でき、分周数
を変更するモード変更回路の設計が簡単になる。さら
に、従来よりも分周数を少なく設定することができるの
で、比較信号の遅延時間が低減され、ロック位相におけ
るずれ時間が減り、時間合わせのための遅延回路素子を
低減できるという効果が得られる。

【００２６】図７には、本発明の第２実施形態のＰＬＬ
回路のブロック図が示されている。

【００２７】このＰＬＬ回路は、可変発振器１０１の出
力信号を周波数検出器１０９に直接入力させて可変発振
器１０１の出力信号の周波数（ｆｏ）を計数するように
したものである。それによって、上記第１実施形態のＰ
ＬＬ回路よりも周波数検出器１０９における周波数の検
出精度が向上するという効果が得られる。その他の構成
については、上記第１実施形態と同じであるので、説明
を省略する。

【００２８】なお、可変発振器１０１の出力信号を周波
数検出器１０９に直接入力させる代わりに、分周器１１
１で分周している途中の段階の信号を分周器１１１から
出力させて周波数検出器１０９に入力させ、その分周途
中段階の信号の周波数を周波数検出器１０９により計数
するようにしても良い。

【００２９】図８には、本発明の第３実施形態のＰＬＬ
回路のブロック図が示されている。

【００３０】このＰＬＬ回路は、周波数検出器として、
基準信号の１周期毎に計数値が初期化される方式の計数
器を有する周波数検出器１１４を用いている。そして、
その周波数検出器１１４に、第１の信号選択切換回路１
０７から出力される比較信号１２５及び第２の位相比較
器１１２から出力される位相選択信号１３３が入力され
る。

【００３１】周波数検出器１１４は、入力された比較信
号１２５の周波数（Ｌ・ｆｒ）を計数するとともに、比
較信号１２５を１／Ｌ分周して制御信号１３５及び位相
比較動作許可信号１３４を生成する。周波数検出器１１
４で生成された制御信号１３５は第２の信号選択切換回
路１１３に供給されて、第２の信号選択切換回路１１３
から第２の位相比較器１１２に供給される比較信号１２
７の供給タイミングを制御する。また、位相比較動作許
可信号１３４はスイッチ１１０に供給されてスイッチ１
１０の開閉を制御する。

【００３２】図９には、比較信号１２５が基準信号の５
倍（Ｌ＝５）の周波数である場合における基準信号と比
較信号１２５，１２７と位相比較動作許可信号１３４と
制御信号１３５の一例がタイミング図として示されてい
る。図９に示すように、基準信号が抜けた場合、周波数
検出器１１４は、計数器が巡回型の動作をして位相比較
動作許可信号１３４と制御信号１３５を生成して出力す
る。

【００３３】周波数検出器１１４は、入力される基準信
号の連続する２つのサンプリングパルスの間隔が４．５
クロック以内または５．５クロック以上であることを連
続して複数回検出した場合に、可変発振器１０１の出力
信号の周波数が低いまたは高いと判定し、その周波数の
高低の程度に応じて周波数誤差信号１３１を加算器１０
８に出力するとともに、位相比較動作許可信号１３４の
出力を停止する。

【００３４】位相比較動作許可信号１３４は、周波数検
出器１１４の計数器が初期化された後、比較信号１２５
の計数値に対して５±０．５クロックの幅で出力され
る。その位相比較動作許可信号１３４がスイッチ１１０
に入力されるとスイッチ１１０が閉じ、第１の位相比較
器１１５から出力される位相誤差信号１３０が加算器１
０８及びフィルタ１０４を介して可変発振器１０１に供
給されることとなる。位相比較動作許可信号１３４のス
イッチ１１０への出力が停止されると、スイッチ１１０
が開き、可変発振器１０１への位相誤差信号１３０の供
給が停止される。図９に示した例では、ΔＴｓのスキュ
ーが生じた基準信号のパルスに対しては、位相比較動作
許可信号１３４の出力が停止されているため、位相誤差
信号１３０は加算器１０８に供給されない。

【００３５】制御信号１３５は、比較信号１２５の計数
値に対して５±１クロックの幅で出力される。従って、
計数値が５及び１となるクロックの立下りエッジに同期
して第２の信号選択切換回路１１３から比較信号１２７
が出力される。第２の位相比較器１１２は、入力された
比較信号１２７と基準信号との位相比較を行い、比較信
号１２７と基準信号との位相が合っていることすなわち
基準信号に対して比較信号１２５の位相がπ±αとなっ
ていることを少なくとも２回連続して検出すると、位相
選択信号１３３を変化させる。それによって、上記第１
実施形態と同様に、第１の信号選択切換回路１０７及び
第２の信号選択切換回路１１３による比較信号１２５，
１２７の切換動作が起こり、正規同期状態へと速やかに
移行することとなる。

【００３６】なお、その他の構成については、上記第１
実施形態と同じであるので、説明を省略する。

【００３７】この第３実施形態によれば、上記第１実施
形態のＰＬＬ回路よりも周波数検出器１１４を構成する
トランジスタ等の素子数が少なくて済むという効果が得
られる。

【００３８】図１０には、本発明に係るＰＬＬ回路を用
いた転送データ信号処理装置の一例が示されている。

【００３９】この転送データ信号処理装置は、アナログ
形式の映像信号をコンピュータなどに取り込む際に、ア
ナログ信号をディジタル信号に変換する装置（Ａ／Ｄ変
換装置）２００である。Ａ／Ｄ変換装置２００は、デー
タ入力端子２１０から入力された映像信号から水平同期
信号を分離する同期分離回路２２０と、同期分離回路２
２０により分離された水平同期信号が基準信号として入
力され、その水平同期信号のＮ倍の周波数のクロック信
号を発生するＰＬＬ回路２３０と、そのＰＬＬ回路２３
０で発生された周波数Ｎ倍のクロック信号と前記映像信
号とが入力され、その入力されたクロック信号を変換ク
ロックとして動作して映像信号のディジタル変換を行う
Ａ／Ｄ変換器２４０とを備えた構成となっており、例え
ば公知の半導体集積回路技術によって１つの半導体チッ
プ上に形成される。

【００４０】Ａ／Ｄ変換器２４０によりディジタル変換
されたデータは外部の画像ディジタル信号処理回路３０
０などに転送される。

【００４１】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。

【００４２】例えば、上記分周器１１１における分周比
Ｌの値は、１０及び５に限らず、９、１１または２０な
ど許されるかぎりの整数に設定可能である。

【００４３】また、位相比較器１１５は、正規同期状態
で誤差信号がゼロとなる排他論理方式のサンプリング方
式のものであっても良い。

【００４４】さらに、映像信号に文字信号を加算処理す
る際の文字表示位置制御システムに本発明に係るＰＬＬ
回路を使用して、文字表示位置制御における水平同期信
号に同期したクロックを生成するようにしても良い。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である映像信
号の処理技術に適用した場合について説明したが、この
発明はそれに限定されるものではなく、種々の転送デー
タのディジタル信号処理システムで使用されるクロック
の発生に利用することができる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４７】すなわち、基準信号のＬ倍の周波数の比較
信号と基準信号とを位相比較することにより、スキュー
が生じても引込時間が少なくとも１／Ｌ以下に短縮され
る。また、比較信号の正規位相に対して逆位相でロック
した場合に比較信号の位相を反転させることにより、逆
位相状態からの引込時間が短縮される。さらに、引込時
の逆方向エラー信号出力を抑圧するようになっているこ
とにより、引込時間がより一層短縮される。

【図面の簡単な説明】

【図１】本発明に係るＰＬＬ回路の第１実施形態を示す
ブロック図である。

【図２】本発明に係るＰＬＬ回路の分周器から出力され
る分周信号を示す波形図である。

【図３】第１実施形態のＰＬＬ回路の正規同期状態を示
すタイミング図である。

【図４】第１実施形態のＰＬＬ回路のスキューに対する
応答の一例を示すタイミング図である。

【図５】第１実施形態のＰＬＬ回路のスキューに対する
応答の一例を示すタイミング図である。

【図６】本発明に係るＰＬＬ回路によるサンプリング方
式での引込過程フリッカー現象の改善例を示す特性図で
ある。

【図７】本発明に係るＰＬＬ回路の第２実施形態を示す
ブロック図である。

【図８】本発明に係るＰＬＬ回路の第３実施形態を示す
ブロック図である。

【図９】第３実施形態のＰＬＬ回路の正規同期状態を示
すタイミング図である。

【図１０】本発明に係るＰＬＬ回路を用いた転送データ
信号処理装置の実施形態の一例を示すブロック図であ
る。

【図１１】従来のＰＬＬ回路のブロック図である。

【図１２】映像信号のスキューを説明するタイミング図
である。

【図１３】スキューにより位相が最大にずれた状態を示
すタイミング図である。

【図１４】従来のＰＬＬ回路によるサンプリング方式で
の引込過程フリッカー現象を示す特性図である。

【符号の説明】

１０１ 可変発振器 １０４ フィルタ ｆｒ 基準信号の周波数 ｆｏ 可変発振器の出力信号の周波数 Ｖｃ 可変発振器制御信号 １０２ １／Ｎ分周器 １０３ 位相比較器 １０５ 入力端子 １０６ 出力端子 １０７ 第１の信号選択切換回路 １０８ 加算器 １０９ 周波数検出器 １１０ スイッチ（位相比較器から加算器に位相誤差信
号が供給される動作を停止する回路機能） １１１ １／Ｍ分周器 １１２ 第２の位相比較器 １１３ 第２の信号選択切換回路 １１４ 周波数検出器 １１５ 第１の位相比較器 １２１ 第１の分周信号 １２２ 第３の分周信号 １２３ 第２の分周信号 １２４ 第４の分周信号 １２５ 比較信号 １３０ 位相誤差信号 １３１ 周波数誤差信号 １３３ 位相選択信号 ２００ Ａ／Ｄ変換装置（転送データ信号処理装置） ２２０ 同期分離回路 ２３０ ＰＬＬ回路 ２４０ Ａ／Ｄ変換器 ３００ 画像ディジタル信号処理回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 降▲旗▼ 誠 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 山内 研也 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 神 孝志 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力基準信号のＮ倍の周波数で発振可能
   でかつ制御信号に従ってその発振周波数が制御される可
   変発振器と、 該可変発振器の出力信号を１／Ｍ分周（Ｍは、Ｍ≧２の
   整数）して前記基準信号のＬ倍（Ｌは、Ｌ≧２の整数）
   の近傍の周波数の分周信号を出力する分周器と、 前記基準信号と前記分周信号を受けてそれらの位相比較
   を、前記基準信号をタイミングとして前記分周信号の１
   周期より小さい時間内にて行ない、それら基準信号と分
   周信号との位相差に対応した位相誤差信号を出力する位
   相比較器と、 前記可変発振器の出力信号または該出力信号を分周した
   信号のいずれかを所定期間ごとに計数し、それら可変発
   振器の出力信号または該出力信号の分周信号の正規の周
   波数からのずれに対応した周波数誤差信号を出力する周
   波数検出器と、 該周波数検出器から出力される周波数誤差信号と前記位
   相比較器から出力される位相誤差信号とを加算する加算
   器と、 前記周波数検出器で特定の周波数計数結果が得られた時
   に前記位相比較器から前記加算器に位相誤差信号が供給
   される動作を停止する回路機能と、 前記加算器から出力される信号に応じて前記可変発振器
   の発振周波数を制御する可変発振器制御信号を生成し、
   該可変発振器制御信号を前記可変発振器に供給するフィ
   ルタとを有することを特徴とするＰＬＬ回路。
2. 【請求項２】 前記分周器は、前記分周信号の正規位相
   に対して逆の位相を中心に±９０度未満の所定の位相幅
   を有するパルス信号よりなる第２の分周信号を出力する
   ように構成されており、 該第２の分周信号を受けてその第２の分周信号のパルス
   信号を前記基準信号のサンプリング周期でサンプリング
   し、該パルス信号を少なくとも２回連続してサンプリン
   グした時に位相選択信号を生成または変化させて出力す
   る第２の位相比較器を上記第１の位相比較器とは別に設
   けるとともに、 該第２の位相比較器から出力される位相選択信号を受け
   て上記第１の位相比較器に入力される上記第１の分周信
   号の位相を反転させ、かつ前記第２の位相比較器に入力
   される前記第２の分周信号を、位相が反転された前記第
   １の分周信号の位相に応じた位相にする信号選択切換回
   路を設けたことを特徴とする請求項１記載のＰＬＬ回
   路。
3. 【請求項３】 前記周波数検出器は、前記周波数誤差信
   号を出力するとともに、入力された前記基準信号の周期
   の連続性の検出を行い、前記基準信号の周期性が単発的
   に不連続となったことを検出した時に所定期間の周波数
   検出途上の計数状態を初期化して時間的に継続して入力
   される基準信号から再計数を開始するように構成されて
   いることを特徴とする請求項２記載のＰＬＬ回路。
4. 【請求項４】 前記周波数検出器は、前記信号選択切換
   回路から出力された前記第１の分周信号を計数して１／
   Ｌ分周するとともに、前記基準信号が入力された時の計
   数状態が所定の状態となっている時にのみ同基準信号に
   より初期化される巡回式計数回路を有し、時間的に継続
   して入力される複数の基準信号による前記計数回路の各
   初期化状態が少なくとも２回連続して同一状態である時
   に前記周波数誤差信号を出力するように構成されている
   ことを特徴とする請求項２記載のＰＬＬ回路。
5. 【請求項５】 前記分周器は、前記第１の分周信号及び
   前記第２の分周信号とともに、前記第１の分周信号の位
   相を反転させた第３の分周信号と、該第３の分周信号の
   正規位相に対して逆の位相を中心に±９０度未満の所定
   の位相幅を有するパルス信号よりなる第４の分周信号を
   出力することを特徴とする請求項２、３または４記載の
   ＰＬＬ回路。
6. 【請求項６】 水平同期信号が重畳されたアナログ形式
   の映像信号が入力される装置に関して、 該映像信号から該水平同期信号を分離する同期分離回路
   と、 該映像信号に対してアナログ・ディジタル混在の信号処
   理を行うアナログ・ディジタル信号処理回路と、 上記請求項１乃至請求項５のいずれかに記載のＰＬＬ回
   路とを具備し、 該ＰＬＬ回路は、前記同期分離回路により分離された水
   平同期信号を基準信号とし、該基準信号のＮ倍の周波数
   の信号を生成して前記アナログ・ディジタル信号処理回
   路に出力し、 同アナログ・ディジタル信号処理回路は、前記ＰＬＬ回
   路から入力される前記基準信号のＮ倍の周波数の信号を
   クロックとして用いて前記アナログ・ディジタル混在の
   信号処理動作を行うことを特徴とする転送データ信号処
   理装置。