JPH09130243A - アナログ−デジタル・コンバータ信号蓄積コンデンサ摂動 - Google Patents

アナログ−デジタル・コンバータ信号蓄積コンデンサ摂動

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JPH09130243A
JPH09130243A JP8161439A JP16143996A JPH09130243A JP H09130243 A JPH09130243 A JP H09130243A JP 8161439 A JP8161439 A JP 8161439A JP 16143996 A JP16143996 A JP 16143996A JP H09130243 A JPH09130243 A JP H09130243A
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voltage
capacitor
signal
potential
analog signal
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JP8161439A
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Francis Gross George Jr
フランシス グロス ジュニヤ ジョージ
Ramaswani Viswanazan Zayamukrangara
ラマスワーニイ ヴィスワナザン ザヤムクランガラ
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AT&T Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 アナログ−デジタル・コンバータでの標本化
され保持された入力電圧を蓄積しているコンデンサ電圧
を変化させる手法を提供する。 【解決手段】 標本化されたアナログ信号が蓄積される
コンデンサＣ１は、第一および第二の素子を持ってい
る。第二の素子は、一つ以上の電位と照合することがで
きる。アナログ−デジタル・コンバータ２６は、標本化
されたアナログ信号と、電圧勾配から選択した電圧とを
比較するコンパレータを含み、この電圧に対応するデジ
タル符号が得られる。この方法は、コンデンサＣ１内の
標本化されたアナログ信号を、第一の電位と照合したコ
ンデンサの第二の素子により、蓄積するステップと、標
本化されたアナログ信号を、電圧勾配により発生した電
圧の内から選択した少なくとも一つの電圧と比較するス
テップと、比較信号に従って、コンデンサＣ１の第二の
素子と第二の電位とを照合するステップとを含んでい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本出願は、一般的にアナログ
−デジタル・コンバータ（ＡＤＣ）に関し、特に標本
化、保持された入力電圧を蓄積しているコンデンサの電
圧を変化させる上記のコンバータに関する。
【０００２】
【従来の技術】ＡＤＣは、アナログ信号をデジタル符号
化信号に変換するのに使用される。抵抗列、スイッチ、
コンパレータおよびコンデンサを使用しているＡＤＣ内
においては、コンデンサの第一素子に蓄積された標本化
されたアナログ信号は、通常はアース電位である基準電
位に対して保持される。コンデンサの第一の素子は、第
一の入力として、高インピーダンス・コンパレータに接
続され、この高インピーダンス・コンパレータは、標本
化されたアナログ信号の逐次近似を第二の入力として受
信する。比較は、逐次近似プロセスにより、必要とする
ビット数内で、標本化されたアナログ信号を表すデジタ
ル符号が得られるまで、標本化されたアナログ信号を変
更しないで行われる。
【０００３】
【課題を解決するための手段】本発明の例示としての実
施例の場合には、アナログ−デジタル・コンバータの操
作方法は、標本化されたアナログ信号が蓄積されている
コンデンサを含んでいる。コンデンサは、第一および第
二の素子を有している。第二の素子は、二つ以上の電位
に対して基準電位となることができる。アナログ−デジ
タル・コンバータは、電圧勾配と、どちらが高いかを表
示するために、標本化されたアナログ信号と電圧勾配か
ら選んだ電圧とを比較するためのコンパレータを含んで
いる。電圧勾配が発生する各電圧は、電圧を表わすデジ
タル符号に対応している。この方法は、コンデンサの標
本化されたアナログ信号を、第一の電位を基準にしてい
るコンデンサの第二の素子により蓄積するステップと、
標本化されたアナログ信号および選択した電圧の相対的
大きさを示す比較信号を発生するために、標本化された
アナログ信号と、電圧勾配により発生した選択電圧の少
なくとも一つの比較するステップと、比較信号に従っ
て、コンデンサの第二の素子を第二の電位と照合するス
テップとを含んでいる。
【０００４】
【発明の実施の形態】各図面は、ＤＡＣ１０を内蔵して
いる、本発明のＡＤＣ２６の略図を示す。図１および図
２のＡＤＣ２６は、シングル・エンド・モードのもので
ある。図１は、電流駆動コンバータを示し、一方、図２
は電圧駆動コンバータを示す。ＡＤＣ２６は、複数の抵
抗を直列に接続した抵抗列を内蔵している。対抗列は、
予め定めた数Ｍの最上位のビットを決定するための第一
の抵抗のアレーと、予め定めた数Ｌの最下位のビットを
決定する第二の抵抗アレーを含んでいる。ＭＯＳトラン
ジスタと表示してあるスイッチは、抵抗列の第一の抵抗
アレーの中間タップを第一のノードに接続している。ス
イッチはまた、抵抗列の第二の抵抗アレーの中間タップ
を第二のノードに接続している。第一および第二のノー
ドの間に発生する差動アナログ電圧の大きさは、スイッ
チの状態によって決まる。ＤＡＣ１０は、他の回路と一
緒に作動し、ＡＤＣ２６を形成する。
【０００５】サブレンジング用の２ビットを含む、５ビ
ット・コンバータが図示されている本発明の例示として
の実施例について説明する。この開示からより一般的な
コンバータも容易に思いつくことができるだろう。サブ
レンジするビットの数はユーザが決めることができる。
例示としての実施例の場合には、コンバータは、オンの
状態に切替えられた、第一の抵抗アレー用の一つのスイ
ッチング・トランジスタと、第二の抵抗アレー用の一つ
のスイッチング・トランジスタとを有している。しか
し、本発明は、それに限定されない。
【０００６】図１について説明すると、抵抗列１４は、
ユーザが決めた数の抵抗を備えている。抵抗は、例示と
しての実施例にＲＭ１−ＲＭ７で示す抵抗を含む、第一
の抵抗アレー（以後、最上位のビット抵抗アレー、また
はＭＳＢアレーと呼ぶ）およびＲＬ１−ＲＬ３で示す抵
抗を含む、第二の抵抗アレー１８（以後、最下位ビット
抵抗アレー、またはＬＳＢと呼ぶ）に分割される。
【０００７】必要な抵抗の全数、すなわち、製造に必要
なシリコン面積は、ＭＳＢアレーとＬＳＢアレーとの分
割が行われる際の関数であり、下記の式で表される。 ＲT＝ＲMSB＋ＲLSB ＲT＝（２M−１）＋（２L−１） ＲT＝２M ＋ ２L − ２ ただし、ｎは変換されるビット数、すなわち、Ｍ＋Ｌで
あり、ＲT は抵抗の全数であり、ＲMSB はＭＳＢ抵抗ア
レー内の抵抗の数であり、ＲLSB はＬＳＢ抵抗アレー内
の抵抗の数である。Ｍ＝Ｌの場合に、抵抗の全数が一番
少なくなる。しかし、製造に必要なシリコン面積以外の
要素、例えば、必要とする差動直線性を達成するための
抵抗の整合および数値なども、考慮に入れる必要があ
り、選択したＭＳＢアレーとＬＳＢアレーへの分割は、
Ｍ＝Ｌの場合での最少面積の点で行えない場合がしばし
ばでてくる。
【０００８】抵抗列１４は、ＤＡＣ１０が、独立デジタ
ル−アナログ・コンバータとして使用されている場合、
またはＤＡＣ１０が、図１に示すように、アナログ−デ
ジタル・コンバータ２６ａ内に内蔵されている場合に、
抵抗列１４に既知の一定の電流４０ａを供給する基準電
流源２０ａのような電源に接続している。抵抗列１４を
構成している各抵抗の抵抗値は、用途によって異なる
が、当業者なら消費電力、抵抗列の両端の電位、または
両端に発生する電位、抵抗列中の抵抗の数、コンバータ
のビット数、およびコンバータのサブレンジング部分内
のビット数などの種々のパラメータに基づいて、容易に
選択することができる。
【０００９】第一の抵抗アレー１６内の抵抗の接合点、
および電力源と抵抗との接合点においては、スイッチが
接合点とＮ１のような接合点との間に接続している。接
合点は、中間タップＴ１からＴ８までを形成している。
第一の抵抗アレー用のスイッチは、例示としての実施例
内にＭＯＳトランジスタ、Ｍ０００からＭ１１１で示す
トランジスタを使用するのが好適である。各トランジス
タＭ０００からＭ１１１は、それぞれ中間タップＴ１か
らＴ８をノードＮ１に接続している。この場合、各トラ
ンジスタのドレインおよびソースは、ノードＮ１と各中
間タップとの間に接続している。スイッチング・トラン
ジスタＭ０００からＭ１１１は、バス４２を通して、ス
イッチング・トランジスタ選択／ドライバ回路２４に接
続しているゲート・ターミナルを持っていて、これらは
通常同じものである。
【００１０】同様に、第二の抵抗アレー１８内の抵抗接
合点、および電源と抵抗の接合点においては、スイッチ
は、接合点とＮ２のようなノードとの間に接続してい
て、各トランジスタのソースおよびドレインは、ノード
Ｎ２と各中間タップとの間に接続されている。接合点
は、追加の中間タップＴ９からＴ１１を形成している。
第一の抵抗アレー１６および第二の抵抗アレー１８は、
中間タップＴ８を共有している。第二の抵抗アレー用の
各スイッチは、例示としての実施例にＭＯＳトランジス
タＭ００からＭ１１で示すように、トランジスタを使用
するのが好適である。各トランジスタＭ１１からＭ００
は、中間タップＴ８からＴ１１をそれぞれ、ノードＮ２
に接続していて、各トランジスタのソースおよびドレイ
ンは、ノードＮ２と各中間タップとの間に接続されてい
る。スイッチング・トランジスタＭ１１からＭ００は、
バス４４を通して、スイッチング・トランジスタ選択／
ドライバ回路２４に接続しているゲート・ターミナルを
持っていて、これらは通常同じものである。
【００１１】第一の抵抗アレー１６用の各スイッチング
・トランジスタの各ゲート・ターミナル、および第二の
抵抗アレー１８用の各スイッチング・トランジスタの各
ゲート・ターミナルは、図に示すように、同じひとつの
スイッチング・トランジスタ選択／ドライバ回路２４に
接続しているが、一つ以上のスイッチング・トランジス
タ選択／ドライバ回路も使用することができることがを
解してほしい。例えば、各抵抗アレー用のスイッチング
・トランジスタを制御するために、またより少ないグル
ープのトランジスタまたは抵抗または回路を制御するた
めに、別々のスイッチング・トランジスタ選択／ドライ
バ回路を使用することができるし、各トランジスタを制
御するために、一つの回路を使用することができる。
【００１２】ノードＮ１およびＮ２におけるＤＡＣ１０
の出力は、差動電圧である。当業者なら、これらの電圧
を既知のスイッチ・コンデンサ技術で組み合わせて、シ
ングル・エンドＤＡＣ出力を供給することができる。図
にはこの技術は示していない。しかし、図１に示す回路
をＡＤＣとして使用する場合には、この技術は必要では
ない。コンパレータ２８は、ノードＮ１に接続している
第一の入力３０、ノードＮ３に接続している第二の入力
３２、および出力３４を持っている。出力３４は、シス
テマティック・サーチ回路４８に入力として供給され
る。システマティック・サーチ回路４８の出力３６は、
スイッチング・トランジスタ選択／ドライバ回路２４に
入力を供給する。コンデンサＣ１は、ノードＮ２および
Ｎ３との間に接続されている。
【００１３】図１および図２に示す例は、５ビット・コ
ンバータである。ＤＡＣ１０は、５ビット・デジタル・
アナログ・コンバータであり、５ビットの内２ビットは
サブレンジング用である。ＡＤＣ２６は、入力アナログ
信号を５ビットのデジタル符合化表現に変換することが
できる５ビット・デジタル・アナログ・コンバータであ
る。この二進法の形式は、任意の既知の方法の一つ、例
えば、二進法、２の補数、または符合マグニチュードで
あってもいい。
【００１４】サブレンジングを行わない場合には、５ビ
ット・コンバータに必要な抵抗値の等しい抵抗の数は、
２5 −１、すなわち、３１である。３１の抵抗値の等し
い抵抗を持っている抵抗列は、抵抗列が発生する電圧の
約３．２％の電圧を各抵抗の両端に発生させる。５ビッ
ト（より一般的にはＬビット）の内の２ビットは、サブ
レンジング用であるので、最上位ビットの三つ（より一
般的にはＭビット）は最上位ビット抵抗アレー１６を使
用して決めることができる。２ビットをサブレンジング
すると、最上位の３ビットを変換するには、２M −１、
すなわち、７抵抗しか必要としない。七つの抵抗、ＲＭ
１−ＲＭ７は、それぞれ各抵抗ＲＬ１−ＲＬ３の抵抗値
の四（より一般的には２L ）倍の抵抗値を持っていて、
その結果、抵抗列１４が、（２(M+L) −１）すなわち、
３１の抵抗値の等しい抵抗からなっているかのように、
全抵抗値は同じになる。二つの最下位ビットを変換する
には、２L −１の抵抗が必要である。すなわち、図示の
例示としての実施例の場合には、最下位ビット抵抗アレ
ー１８内に三つの抵抗が必要になる。
【００１５】抵抗列１４の両端に発生した電圧Ｖの場合
の、図１および図２の例示としての実施例のサブレンジ
ング用の２ビットを含む、５ビット用の各中間タップの
ところで発生した電圧を表Ｉに示す。
【表１】
【００１６】図２のコンバータは、図１のコンバータに
類似しているが、電圧源によって駆動されている。電圧
モードの場合、基準電圧源２０ｃの電圧は、抵抗列１４
の両端に加えられる。統一上、基準電圧源２０ｃからの
基準電圧４０ｃは、予想最大出力信号電圧レベル（ＤＡ
Ｃの場合）または予想最大入力信号電圧レベル（ＡＤＣ
の場合）に等しい。当業者なら、電流モードにおけるＤ
ＡＣ１０およびＡＤＣ２６の動作の説明を読めば、電圧
モードでのＤＡＣ１０およびＡＤＣ２６の動作を容易に
理解できるだろう。電圧モードの場合には、図１のスイ
ッチング・トランジスタＭ１からＭ４は必要でない。加
えられる入力アナログ電圧信号４０ｄは、基準電圧源２
０ｄによって加えられる。入力アナログ電圧信号４０ｄ
は、標本化スイッチＭ５により標本化され、コンデンサ
Ｃ１に保持される。他の点では、図１および図２のコン
バータは同じものを使用することができる。すなわち、
２６ａは２６ｂと同じものを使用することができるし、
１０ａは１０ｂと同じものを使用することができる。
【００１７】今までＡＤＣ２６について説明してきた
が、今度はＤＡＣ１０について説明する。デジタル・ア
ナログ・コンバータ１０として動作している場合、必要
なアナログ信号を表すｎビット（ｂn-1 ．．．ｂ2 ，ｂ
1 ，ｂ0 ）のデジタル符号化入力信号１９は、ライン２
２のところに発生する。ＤＡＣ１０は、デジタル符号化
入力信号に対応するアナログ電圧信号を発生し、アナロ
グ信号出力をコンデンサＣ１の両端に出力する。デジタ
ル符号化入力信号は、スイッチング・トランジスタ選択
／ドライバ回路２４のような解読／ドライバ回路に送ら
れる。（デジタル符号化信号１９は、ＤＡＣ１０に対し
ては入力であるが、ＡＤＣ２６に対しては、デジタル符
号化出力信号１９と呼ばれることに注意してほしい。）
解読回路は、デジタル符号化信号を解読し、ドライバ回
路は、対応するスイッチをオンにし、各中間タップＴ１
からＴ１１のところに発生した電圧をノードＮ１および
Ｎ２に送る。第一の抵抗アレー用のシングル・スイッチ
Ｍ０００からＭ１１１、および第二の抵抗アレー用のシ
ングル・スイッチＭ００からＭ１１は、通常同時にオン
になる。別の方法として、第一および第二の抵抗アレー
の一方または両方用の多重スイッチは、同時にオンにす
ることもできる。スイッチング・トランジスタＭ０００
からＭ１１１は、バス４２を通して、スイッチング・ト
ランジスタ選択／ドライバ回路２４に接続している、そ
れ自身のゲート・ターミナルにより制御される。スイッ
チング・トランジスタＭ００からＭ１１は、バス４４を
通して、回路２４に接続しているそれ自身のゲート・タ
ーミナルにより制御される。オンになっている各スイッ
チング・トランジスタは、関連中間タップの電圧を各ノ
ードＮ１またはＮ２に送る。別の回路設計を使用すれ
ば、スイッチング・トランジスタをオフにすることがで
きる。差動電圧はノードＮ１およびＮ２の間に発生す
る。増大するデジタル符号化信号１９用の、ノードＮ１
およびＮ２間の階段状の差動電圧を供給する単調な入力
−出力特性は、中間タップＴ１からＴ１１までがつくり
だしている。
【００１８】図１に示す現在のモードの場合には、トラ
ンジスタＭ１、Ｍ２、Ｍ３およびＭ４は、抵抗列１４を
ＤＡＣとして駆動している基準電流４０ａを供給してい
る基準電流源２０ａと、ＡＤＣとしての信号電流源２０
ｂが供給アナログ電流信号４０ｂとの間を切り換えるた
めに使用される。基準電流４０ａは、スイッチング・ト
ランジスタＭ２およびＭ３をオンにし、トランジスタＭ
１およびＭ４をオフにすることによって、抵抗列１４を
駆動する。それにより、アナログ電流信号４０ｂは、ア
ースに流れる。コンバータがアナログ−デジタル・コン
バータとして作動すると、アナログ電流信号４０ｂが供
給され、作動状態にあるトランジスタＭ５とトランジス
タＭ００は、協力して抵抗列１４の両端に発生した電圧
により、コンデンサＣ１を充電する。トランジスタＭ５
は、コンデンサＣ１とともに、抵抗列１４の両端に発生
した電圧を、生成された電圧との比較が行われるコンパ
レータ２８に、正の入力として保持する標本化／保持回
路を構成する。
【００１９】アナログ−デジタル・コンバータ２６とし
て動作する場合には、アナログ電流信号４０ｂは、オン
になっているＭ１、Ｍ４、Ｍ５およびＭ００およびトラ
ンジスタＭ２およびＭ３、ならびにオフになっているト
ランジスタＭ０１、Ｍ１０およびＭ１１により、ライン
４６で受信される。標本化／保持回路を完成させるため
に、トランジスタＭ００がオンになっている状態での例
示としての実施例を説明してきたが、当業者なら、コン
パレータ２８の出力３４の極性で同時に充電することに
より、ＬＳＢアレー１８用の他の任意のスイッチング・
トランジスタ、またはＬＳＢアレー１８用のｎ個のトラ
ンジスタの組合わせをオンにすることができることを理
解できるだろう。オンになっているトランジスタＭ１
は、基準電流源２０ａが発生する電流をアースに流す。
抵抗列１４の両端に発生した電圧は、コンデンサＣ１を
充電して、標本化されたアナログ信号を発生させるが、
このアナログ信号は、デジタル符号化信号に変換され、
コンパレータ２８に正の入力を供給する。
【００２０】トランジスタＭ１、Ｍ４およびＭ５は、オ
フに切り換えられ、トランジスタＭ２およびＭ３はオン
に切り換えられる。オンになっているトランジスタＭ３
は、信号電流源２０ｂからのアナログ電流信号４０ｂを
アースに流す。トランジスタＭ２がオンになっているの
で、基準電流４０ａは抵抗列１４を通って流れることが
でき、その両端に電圧勾配を形成する。オフになってい
るトランジスタＭ５は、コンデンサＣ１および抵抗列１
４の両端に発生した電圧勾配によりその内部に蓄積され
ている信号を切り離す。
【００２１】システマティック・サーチ回路４８は、最
初第一の抵抗アレー１６内の該当するスイッチング・ト
ランジスタＭ０００からＭ１１１、および第二の抵抗ア
レー１８内のトランジスタＭ００をオンにし、ノードＮ
１とＮ２との間に差電圧を発生する。ノードＮ１とＮ２
との間に発生した差電圧は、コンパレータ２８により、
コンデンサＣ１内に保持されている電圧と比較される。
逐次近似のような、しかしそれに限定されない任意のシ
ステマティック・サーチ回路を使用して、抵抗ＲＭ１−
ＲＭ７およびスイッチＭ０００からＭ１１１によって発
生することができる最も近い電圧である、ノードＮ１と
Ｎ２の両端に差電圧を発生するスイッチがどれであるか
分かるまで、数個のスイッチＭ０００からＭ１１１は、
オンに切り換えられる。「最も近い」電圧は、コンデン
サＣ１内に蓄積された電圧より若干高い場合もあるし、
若干低い場合もあり、コンパレータ２８の動作状態に従
って選択される。上記の最も近い電圧を発生するため
に、オンに切り換えられたスイッチング・トランジスタ
は、二進法によるＭ個の（例示としての実施例の場合に
は、３個の）最上位ビットを決定する。
【００２２】Ｍ個の最上位ビットが決定すると、ＡＤＣ
２６のサブレンジング部分、抵抗ＲＬ１−ＲＬ３および
スイッチング・トランジスタＭ００からＭ１１を使用し
て、Ｌ個の最下位ビットが決定される。Ｌ個の最下位ビ
ットは、第一の抵抗アレー１６用のスイッチＭ０００か
らＭ１１１を上記のように決定した状態に保持し、第二
の抵抗アレー１８用のスイッチＭ００からＭ１１の逐次
近似のような、しかしそれに限定されないシステマティ
ック・サーチを導通させることにより決定される。スイ
ッチＭ００からＭ１１によるサーチにより、コンデンサ
Ｃ１に保持されている電圧と、ノードＮ１とＮ２との間
の差電圧との間の差が低減する。システマティック・サ
ーチにより、ノードＮ２が、抵抗列１４内のより高い電
位にある中間タップに接続しているので、コンデンサＣ
１の低い方のプレートの電圧は、よい高い電圧の方に移
行し、コンデンサＣ１の高い方のプレートの電圧も、対
応するより高い電圧に方に移行する。同時に、ノードＮ
２の電圧が上昇し、その結果、ノードＮ１の電圧（シス
テムマティック・サーチのこの点で一定に保たれている
電圧）とノードＮ２の電圧との間の差電圧はより小さく
なる。サーチの終わりで、オンになっているスイッチン
グ・トランジスタが、二進法によるＬ個の（例示として
の実施例の場合には、２個の）最下位ビットを決定す
る。
【００２３】両方ともオンになっている場合には、第一
の抵抗アレー１６用の各スイッチは、第二の抵抗アレー
１８用のスイッチと一緒に、ノードＮ１とＮ２との間に
一意の差電圧を供給するが、これは、Ｍ個のビットの後
にＬ個のビットが続く形の一意の連結ビット二進コード
に対応する。例示としての５ビット・コンバータ用の可
能な連結ビット二進コードを表IIに示す。
【表２】
【００２４】オンになっているスイッチは、二進法、２
の補数または符号マグニチュードのような任意の形式を
とることができる、デジタル符号化出力信号１９を得る
ために解読されれる。ＡＤＣ２６は、ライン２２のとこ
ろでデジタル符号化出力信号１９を供給する。ＭＳＢア
レーの差動非直線性の最悪のケースがその最悪のケース
の差動非直線性の点におけるＬＳＢアレー抵抗より低い
場合には、コンバータ全体を単調であると表現すること
ができる。ＤＡＣ１０をより詳細に説明するために、抵
抗列１４の中間タップＴ１の電圧が３１ボルトであると
仮定しよう。表III は、ノード電圧ＶN1おＶN2を発生さ
せ、それにより差電圧を発生させるスイッチの組み合わ
せを示す。
【表３】
【００２５】ＡＤＣ２６の動作は、表IVに示す例を見れ
ば、さらによく理解できる。表IVに、デジタル符号化出
力１９に変換するために、コンデンサＣ１に蓄積された
１７．４ボルトの「未知の」初期電圧による反復のシー
ケンスを示す。各反復の、場合、オンになっているスイ
ッチング・トランジスタ、コンパレータ出力、ノードＮ
１、Ｎ２およびＮ３の電圧、デジタル符号化出力、およ
び等価アナログ入力電圧を示す。説明上の都合で、未知
の電圧を逐次近似するために、反復のシーケンスは、オ
ンになっている二つの両端のスイッチング・トランジス
タから始まり、どのスイッチング・トランジスタがオン
になっているかで変わる。コンパレータの出力が「０」
である場合には、ノードＮ１の電圧がノードＮ３の電圧
より高いことを示し、コンパレータの出力が「１」の場
合には、ノードＮ３の電圧がノードＮ１の電圧より高い
ことを示す。
【表４】
【００２６】ステップ１−５においては、ＭＳＢはノー
ドＮ２の電圧を一定に維持し、ノードＮ１の電圧を変化
させることによって決定される。それ故、ノードＮ２の
電圧およびコンデンサＣ１の下の素子の電圧は、抵抗ア
レー１８用のすべてのスイッチング・トランジスタの内
の一つだけをオンにし、残り全部をオフに維持すること
によって一定に維持される。この例の場合、スイッチン
グ・トランジスタＭ００は、オンの状態を維持し、ノー
ドＮ２を既知のアース電位に接続する。しかし、本発明
はこれによって制限されるものではない。ノードＮ１の
電圧は、通常組織的にノードＮ１とＮ３との間の電圧差
を最も小さくするために、トランジスタＭ０００からＭ
１１１の内のいくつかを選択的に切り換えることによっ
て変化する。
【００２７】ノードＮ１とＮ３との間の電圧差は、反復
４の際に最も小さくなり、反復５で増大し、コンパレー
タ２８の出力３４の状態を変化させる。この電圧差が最
も小さくなった場合は、ＭＳＢビットが決定されたこと
を示している。ＭＳＢアレー用のスイッチング・トラン
ジスタは、ノードＮ１とＮ３との間の電圧差を最も小さ
くさせる状態に戻る。ノードＮ１の電圧は、一定に保た
れ、ノードＮ２の電圧は、反復６でスイッチング・トラ
ンジスタＭ００がオフになり、トランジスタＭ０１のよ
うな他のトランジスタの内の一つがオンになると、変化
または摂動する。オンになったトランジスタＭ０１は、
ノードＮ２の電圧を１ボルトに上昇させ、それによりノ
ードＮ１とＮ３との間の電圧差が小さくなる。反復７に
おいて、トランジスタＭ０１はオフになり、トランジス
タＭ１０はオンになり、それによりノードＮ２の電圧は
上昇し、そのため、コンデンサＣ１の下の素子の電圧は
２ボルトになる。ノードＮ１とＮ３との間の電圧差は、
さらに小さくなるが、ノードＮ３の電圧は、ノードＮ１
の電圧より高くなり、それによりコンパレータ２８の出
力３４の状態が変化する。反復８において、ノードＮ２
の電圧は、３ボルトに上昇し、それによりノードＮ１と
Ｎ３との間の電圧差は増大する。それ故、ＡＤＣ２６が
決めた１７．４ボルトの入力に対応するデジタル符号化
出力１９は、二進法で１０００１になる。表IVの反復の
数は、単に例示としてのものであって、実際の場合に
は、サーチの反復回数はより少なくなる。このようにし
て、未知の大きさのアナログ信号を、対応するデジタル
符号化出力に変換するプロセスにおいては、ＡＤＣ２６
内のコンデンサＣ１の両方の素子の電圧は、変換される
アナログ信号が最初にコンデンサＣ１に蓄積された後で
変化する。
【００２８】図３および図４に、５ビット完全差動モー
ドＤＡＣ１０ａ’および１０ｂ’を内蔵している５ビッ
ト完全差動モードの他の実施例のＡＤＣ２６ａ’および
２６ｂ’の略図を示す。図３は、電流駆動完全差動モー
ド・コンバータを示し、図４は完全差動電圧駆動コンバ
ータを示す。図１および図２の素子の機能と類似の機能
を持っている素子は、同じ数字で示されているが、それ
ら数字は、文字一つ、プライム符号一つ、または文字と
プライム符号を余分に持っている。この図の抵抗列１
４’は、四つの抵抗アレー１６ａ、１６ｂ、１８ａおよ
び１８ｂを持っている。中央の中間タップ（図の実施例
の場合には、Ｔ１１’）は、アースのような基準電位に
接続しているが、これに限定されない。ノイズがなく、
それぞれ電源２０ａ’または２０ｃ’から一定の電流ま
たは電圧が供給されている場合には、中間タップＴ１’
からＴ１０’は正電圧で作動し、中間タップＴ１１’は
基準電位に維持され、中間タップＴ１０’’からＴ
１’’は負電圧で作動する。出力５０および５２におい
て完全差動アナログ電圧を供給するために、図の実施例
においてはＴ１１’である、基準電圧に接続している中
間タップに対して、対称的にスイッチング・トランジス
タ選択／ドライバ回路２４’を切り換えることによっ
て、スイッチング・トランジスタはオンになる。
【００２９】一方、例示としてのＤＡＣ１０の実施例の
場合には、第一および第二の各抵抗アレー用のシングル
・スイッチング・トランジスタは、オンになり、ノード
Ｎ１とＮ２の間に差動アナログ電圧を供給し、ＤＡＣ１
０ａ’内においては、トランジスタは、基準電位に接続
している中間タップに対して、対称的にペアでオンにな
る。例えば、トランジスタＭ００１’およびＭ１０’が
オンになると、トランジスタＭ００１’’およびＭ１
０’’もオンになる。トランジスタＭ００１’およびＭ
１１’がオンになると、出力５０および５２において、
完全差動アナログ出力電圧を供給し、トランジスタＭ０
０１’’およびＭ１１’’も同様にオンになる。ここで
はトランジスタであるペアのスイッチが、同時にオンに
なる必要はないことに注意してほしい。ペアのスイッチ
だけが同時にオンにならなければならない。図には一つ
のスイッチング・トランジスタ選択／ドライバ回路しか
示していないが、上記の回路を一つ以上使用することも
できる。 差動モードＤＡＣ１０ａ’またはＤＡＣ１０
ｂ’の抵抗列１４’の正および負の両方の電圧側の複数
のトランジスタは、「抵抗の数が少ないデジタル−アナ
ログ・コンバータ」という名称の米国特許出願第０８／
３２７１７４号の内容に従って同時にオンにすることが
できる。この出願の開示は、参考文献として本明細書に
組み込まれている。
【００３０】トランジスタＭ３０およびＭ３６は、トラ
ンジスタＭ３２およびＭ３４，Ｍ３５およびＭ３３、並
びにＭ３７およびＭ３１のように、互いに補足しあって
いる。トランジスタＭ３０およびＭ３６は、抵抗アレー
１６ａからの出力を、コンデンサＣＡまたはＣＢに送
る。同様に、トランジスタＭ３２およびＭ３４は、抵抗
アレー１８ａからの出力を、コンデンサＣＡの第二のプ
レートまたはコンデンサＣＢの第二のプレートに送る。
トランジスタＭ３３およびＭ３５は、抵抗アレー１８ｂ
の出力を、コンデンサＣＡの第一のプレートまたはコン
デンサＣＢの第一のプレートに送る。トランジスタＭ３
１およびＭ３７は、抵抗アレー１６ｂの出力を、コンデ
ンサＣＡの第二のプレートまたはコンデンサＣＢの第二
のプレートに送る。ＭＳＢビットおよびＬＳＢビットに
対するスイッチの切り換えプロセスは、図３および４に
示す完全差動実施例の場合には、アレー１６ａおよび１
６ｂ内の補助スイッチが、ＭＳＢビットの決定に際には
閉じ、アレー１８ａおよび１８ｂ内の補助スイッチがＬ
ＳＢビットの決定の際には閉じることを除けば、図１お
よび２のところで説明したプロセスと同じである。補助
スイッチは同時に閉じる必要はない。出力は補助スイッ
チが閉じた後で評価される。
【００３１】抵抗列１４’の正電圧側の抵抗アレー１６
ａおよび１８ａ用のスイッチング・トランジスタがオン
になると、コンデンサＣＡを充電する。スイッチング・
トランジスタＭ３０およびＭ３２がオンになり、スイッ
チング・トランジスタＭ３４およびＭ３６がオフになる
と、オンになっている抵抗アレー１６ａ内のスイッチ
は、コンデンサＣＡの充電プレートに接続し、充電経路
を形成する。一方、オンになっている抵抗アレー１８ａ
用のスイッチは、コンデンサＣＡのもう一方のプレート
に接続し、充電経路を形成する。同様に、スイッチＭ３
１およびＭ３３がオンになっていて、スイッチング・ト
ランジスタＭ３５およびＭ３７がオフになっていると、
抵抗列の１４’の負電圧側で作動している抵抗アレー１
６ｂおよび１８ｂ用のスイッチング・トランジスタがオ
ンになった場合、コンデンサＣＢを充電する。抵抗アレ
１６ｂ用のスイッチング・トランジスタは、コンデンサ
ＣＢの一方のプレートを充電する。抵抗アレー１８ｂ用
のスイッチング・トランジスタは、コンデンサＣＢのも
う一方のプレートに接続し、充電経路を形成する。コン
デンサの充電が完了すると、スイッチを通る電流は０に
なる。同時に、各スイッチの両端の間の電圧降下も０に
なり、その結果、スイッチが閉じている間、電流が０に
なるまで、コンバータの動作はスイッチ抵抗またはスイ
ッチの非直線性によって影響を受けない。当業者なら、
抵抗アレー１６ａ、１６ｂ，１８ａおよび１８ｂからコ
ンデンサＣＡおよびＣＢへの充電を逆にするために、ク
ロス接続しているペアのスイッチング・トランジスタを
使用することができるだろう。
【００３２】トランジスタＭ５’は、コンデンサＣ１’
と一緒に、標本化されたアナログ信号のデジタル符号化
表現を決定する目的で、ＡＤＣ２６ａ’の動作中にコン
デンサＣ１’内に標本化されたアナログ信号を保持する
ために、標本化／保持回路を形成する。コンデンサＣＡ
およびＣＢが充電されている場合には、切り換えられた
コンデンサ回路５８は、完全差動アナログ出力５０およ
び５２を供給するために、当業者にとっては周知の切り
換えコンデンサ技術を使用して、コンデンサＣＡおよび
ＣＢに蓄積されている電流を結合する。切り換えられた
コンデンサ回路５８からの出力５０および５２は、差動
コンパレータ２８’へ四つの入力の内の二つを供給す
る。他の二つの入力６０および６２は、ＡＤＣ２６ａ’
の動作中、比較するための標本化されたアナログ信号を
保持するために使用されているコンデンサＣ１’を通し
て供給される。
【００３３】図４に示すコンバータは、図３に示すコン
バータに類似しているが、電圧源により駆動されてい
る。電圧モードの場合には、基準電圧は抵抗列１４’を
通して加えられる。ここでも統一をはかるために、基準
電圧は、予想最大出力信号レベル（ＤＡＣの場合）また
は予想最大入力信号電圧レベル（ＡＤＣの場合）と等し
い。当業者なら、電流モードでのＤＡＣ１０ａ’および
ＡＤＣ２６ａ’の動作の説明を読めば、電圧モードでの
ＤＡＣ１０ｂ’およびＡＤＣ２６ｂ’の動作は容易に理
解できるはずである。電圧モードの場合には、図３に示
すスイッチング・トランジスタＭ１’からＭ４’は必要
でない。他の点においては、図３および図４に示すコン
バータは、同じものを使用することができる。すなわ
ち、２６ａ’は２６ｂ’と同じものを使用することがで
きるし、１０ａ’は１０ｂ’と同じものを使用すること
ができる。
【００３４】抵抗列１４および１４’内の抵抗は、金属
で製造するのが好適である。しかし、本発明は、それに
限定されない。抵抗は集積回路の予め定めた製造レベル
で形成することができる。抵抗列は、ドーピングを行っ
た、またはドーピングを行わないポリシリコン、アルミ
ニウムまたはタングステンのような金属、または例え
ば、アルミニウムまたはタングステンのような金属でコ
ーティングされたポリシリコンのような多層材料、また
は窒化物でコーティングされたポリシリコンのような抵
抗材料で作ることができる。ブランケット層を形成し、
その後で必要な形にすることもできる。本発明は、チッ
プ面積および消費電力を重視しなければならない、デジ
タル−アナログ・コンバータおよびアナログ−デジタル
・コンバータ内に集積回路を使用している通信システム
および装置の場合に特に有用である。本発明の例示とし
ての実施例として、抵抗列の低電圧基準側にＬＳＢ抵抗
アレを備えているものについて説明してきたが、本発明
はそれに限定されるものではない。例えば、ＬＳＢ抵抗
アレーは、図１および図２の抵抗列の高電圧基準側に設
置することもできる。図３および図４に示す完全差動実
施例内のＬＳＢ抵抗アレーは、抵抗列の外側の端部に設
置することができる。また、図には特定の数の抵抗を持
っている抵抗アレーが示されているが、本発明はそれに
限定されない。また、本発明の例示としての実施例の場
合には、電圧勾配源として一つまたは複数の抵抗アレー
が示されているが、当業者なら加重コンデンサ・アレー
および切り換え電流源を含んでいるが、それに限定され
ない他の周知の方法により電圧勾配をつくることができ
るだろう。さらに、本発明の有用性はサブレンジング用
途を見れば最も容易に理解できるが、本発明はサブレン
ジング用途に限定されるものではない。
【図面の簡単な説明】
【図１】本発明の例示としての実施例の電流源駆動アナ
ログ−デジタル・コンバータの一部の略図である。
【図２】図１のコンバータ類似の電圧源駆動アナログ−
デジタル・コンバータの一部の略図である。
【図３】本発明の例示としての実施例の差動モード電流
源駆動アナログ−デジタル・コンバータの略図である。
【図４】図３のコンバータ類似の電圧源駆動差動モード
・アナログ−デジタル・コンバータの略図である。
フロントページの続き (72)発明者 ザヤムクランガラ ラマスワーニイ ヴィ スワナザン アメリカ合衆国 75244 テキサス，アデ ィソン，アパートメント 204，ベルトウ ェイ ドライヴ 4051

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 標本化されたアナログ信号を、予め定め
    た数のビットを持っているデジタル符号化信号に変換す
    るためのアナログ−デジタル・コンバータの操作方法で
    あって、予め定めた数のビットが、第一の予め定めた数
    の最上位ビットと第二の予め定めた数の最下位ビットを
    含み、アナログ−デジタル・コンバータが、第一の素子
    と、一つ以上の電位と照合することができる第二の素子
    を有し、その中に標本化されたアナログ信号を蓄積する
    コンデンサと、電圧勾配と、どちらが大きいかを表示す
    るために、標本化されたアナログ信号を電圧勾配の選択
    した電圧と比較するためのコンパレータとを有し、電圧
    勾配が発生した各電圧が、電圧を表すデジタル符号に対
    応していて、 コンデンサの第二の素子を第一の電位と照合した状態
    で、コンデンサ（例えば、Ｃ１）内に標本化されたアナ
    ログ信号を蓄積するステップと、 標本化されたアナログ信号および選択した電圧の相対的
    な大きさを表す比較信号を発生させるために、標本化さ
    れたアナログ信号を、電圧勾配が発生した電圧の内から
    選択した少なくとも一つの電圧と比較するステップと、 比較信号に従って、コンデンサの第二の素子を第二の電
    位と照合するステップとを含む方法。
  2. 【請求項２】 比較信号に従って、コンデンサの第二の
    素子を、第二の電位に照合するステップが、電圧勾配か
    ら第二の電位を発生するステップと、 第二の電位をコンデンサ（例えば、Ｃ１）の第二の素子
    に供給するステップとを含む請求項１に記載のデジタル
    −アナログ・コンバータ操作方法。
  3. 【請求項３】 第二の比較信号を発生するために、標本
    化されたアナログ信号を、電圧勾配により発生したもう
    一つの電圧と比較するステップと、 第二の比較信号に従って、コンデンサの第二の素子を、
    第三の電位と照合するステップとをさらに含む請求項１
    に記載のデジタル−アナログ・コンバータ操作方法。
  4. 【請求項４】 ａ）第二の比較信号を発生するために、
    標本化されたアナログ信号を、電圧勾配により発生した
    もう一つの電圧と比較するステップと、 ｂ）第二の比較信号に従って、コンデンサ（例えば、Ｃ
    １）の第二の素子を、第三の電位と照合するステップ
    と、 ｃ）第二の予め定めた数の最下位ビットを発生するため
    に、必要に応じて、ステップａ）およびステップｂ）を
    反復するステップとをさらに含む請求項１に記載のデジ
    タル−アナログ・コンバータ操作方法。
  5. 【請求項５】 標本化されたアナログ信号を、予め定め
    た数のビットを持っているデジタル符号化信号に変換す
    るためのアナログ−デジタル・コンバータの操作方法で
    あって、予め定めた数のビットが、第一の予め定めた数
    の最上位ビットと第二の予め定めた数の最下位ビットを
    含み、アナログ−デジタル・コンバータが、その中に標
    本化されたアナログ信号を蓄積するコンデンサと、電圧
    勾配を発生させる抵抗列と、どちらが大きいかを表示す
    るために、標本化されたアナログ信号を電圧勾配の選択
    した電圧と比較するためのコンパレータを含み、上記の
    コンデンサが第一の素子と第二の素子を持ち、第二の素
    子が一つ以上の電位と照合することができ、電圧勾配が
    発生した各電圧が、電圧を表すデジタル符号に対応して
    いて、 コンデンサの第二の素子を第一の電位に照合した状態
    で、コンデンサ（例えば、Ｃ１）内に標本化されたアナ
    ログ信号を蓄積するステップと、 標本化されたアナログ信号および選択した電圧の相対的
    な大きさを表す比較信号を発生させるために、標本化さ
    れたアナログ信号を電圧勾配が発生した電圧の内から選
    択した少なくとも一つの電圧と比較するステップと、 比較信号に従って、コンデンサの第二の素子を第二の電
    位と照合するステップとを含む方法。
  6. 【請求項６】 比較信号に従って、コンデンサの第二の
    素子を、第二の電位と照合するステップが、 電圧勾配から第二の電位を発生するステップと、 第二の電位をコンデンサ（例えば、Ｃ１）の第二の素子
    に供給するステップとを含む請求項５に記載のデジタル
    −アナログ・コンバータ操作方法。
  7. 【請求項７】 第二の比較信号を発生するために、標本
    化されたアナログ信号を、電圧勾配により発生した他の
    電圧と比較するステップと、 第二の比較信号に従って、コンデンサの第二の素子を、
    第三の電位と照合するステップとをさらに含む請求項５
    に記載のデジタル−アナログ・コンバータ操作方法。
  8. 【請求項８】 ａ）第二の比較信号を発生するために、
    標本化されたアナログ信号を、電圧勾配により発生した
    他の電圧と比較するステップと、 （ｂ）第二の比較信号に従って、コンデンサの第二の素
    子を、第三の電位と照合するステップと、 （ｃ）第二の予め定めた数の最下位ビットを発生するた
    めに、必要に応じて、ステップ（ａ）およびステップ
    （ｂ）を反復するステップとをさらに含む請求項５に記
    載のデジタル−アナログ・コンバータ操作方法。
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