JPH09130253A - 多チャンネルａ／ｄコンバータ及びデジタル信号処理装置 - Google Patents
多チャンネルａ／ｄコンバータ及びデジタル信号処理装置Info
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- JPH09130253A JPH09130253A JP30849895A JP30849895A JPH09130253A JP H09130253 A JPH09130253 A JP H09130253A JP 30849895 A JP30849895 A JP 30849895A JP 30849895 A JP30849895 A JP 30849895A JP H09130253 A JPH09130253 A JP H09130253A
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Abstract
(57)【要約】
【課題】 多チャンネルＡ／Ｄコンバータから出力され
るデジタル信号のゲインを容易に調整できるようにす
る。 【解決手段】 ΔΣ変調器（３ａ，３ｂ）、及びデジタ
ルデシメーションフィルタ（（４ａ，４ｂ）によってア
ナログ信号をデジタル信号に変換し、このデジタルデシ
メーションフィルタ（４ａ，４ｂ）から出力されるデジ
タル信号に乗算器（５ａ，５ｂ）で所定の係数を掛け合
わせるようにして、多チャンネルＡ／Ｄコンバータから
出力されるデジタル信号の出力レベルを最適に調整す
る。
るデジタル信号のゲインを容易に調整できるようにす
る。 【解決手段】 ΔΣ変調器（３ａ，３ｂ）、及びデジタ
ルデシメーションフィルタ（（４ａ，４ｂ）によってア
ナログ信号をデジタル信号に変換し、このデジタルデシ
メーションフィルタ（４ａ，４ｂ）から出力されるデジ
タル信号に乗算器（５ａ，５ｂ）で所定の係数を掛け合
わせるようにして、多チャンネルＡ／Ｄコンバータから
出力されるデジタル信号の出力レベルを最適に調整す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、多チャンネルＡ／
Ｄコンバータ、デジタル信号処理装置に関わり、特にデ
ジタルオーディオテープレコーダ、ミニディスクプレー
ヤ等のデジタルオーディオ機器に用いて好適なものであ
る。
Ｄコンバータ、デジタル信号処理装置に関わり、特にデ
ジタルオーディオテープレコーダ、ミニディスクプレー
ヤ等のデジタルオーディオ機器に用いて好適なものであ
る。
【０００２】
【従来の技術】近年、デジタルオーディオテープレコー
ダ（ＤＡＴ）、ミニディスクプレーヤ（ＭＤ）等のデジ
タルオーディオ機器においては、アナログ信号をデジタ
ル信号に変換するＡ／Ｄコンバータとして、例えばΔΣ
変調器、及びデジタルデシメーションフィルタによって
構成されるオーバーサンプリング型のＡ／Ｄコンバータ
が用いられているものがある。
ダ（ＤＡＴ）、ミニディスクプレーヤ（ＭＤ）等のデジ
タルオーディオ機器においては、アナログ信号をデジタ
ル信号に変換するＡ／Ｄコンバータとして、例えばΔΣ
変調器、及びデジタルデシメーションフィルタによって
構成されるオーバーサンプリング型のＡ／Ｄコンバータ
が用いられているものがある。
【０００３】このようなオーバーサンプリング型のＡ／
Ｄコンバータは、オーバーサンプリングを行うことによ
って、量子化雑音を高域側に押しやり、オーディオ帯域
のノイズを低減するものである。
Ｄコンバータは、オーバーサンプリングを行うことによ
って、量子化雑音を高域側に押しやり、オーディオ帯域
のノイズを低減するものである。
【０００４】図２は、上記したようなオーバーサンプリ
ング型のＡ／Ｄコンバータが複数個設けられている従来
のデジタル信号処理装置のブロック図を示したものであ
る。この図に示すデジタル信号処理装置は、破線で示し
たオーバサンプリング型の多チャンネルＡ／Ｄコンバー
タ（以下、「多チャンネルＡ／Ｄコンバータ」という）
２１とデジタル信号処理器２２で構成されている。
ング型のＡ／Ｄコンバータが複数個設けられている従来
のデジタル信号処理装置のブロック図を示したものであ
る。この図に示すデジタル信号処理装置は、破線で示し
たオーバサンプリング型の多チャンネルＡ／Ｄコンバー
タ（以下、「多チャンネルＡ／Ｄコンバータ」という）
２１とデジタル信号処理器２２で構成されている。
【０００５】多チャンネルＡ／Ｄコンバータ２１は、入
力端子２５ａ，２５ｂから入力される複数のアナログ信
号を複数の多ビットのデジタル信号に変換し、デジタル
信号処理器２２は、多チャンネルＡ／Ｄコンバータ２１
から出力されるデジタル信号に例えば圧縮、訂正等の処
理を行って出力するようになされている。
力端子２５ａ，２５ｂから入力される複数のアナログ信
号を複数の多ビットのデジタル信号に変換し、デジタル
信号処理器２２は、多チャンネルＡ／Ｄコンバータ２１
から出力されるデジタル信号に例えば圧縮、訂正等の処
理を行って出力するようになされている。
【０００６】多チャンネルＡ／Ｄコンバータ２１は、Δ
Σ変調器２３ａ，２３ｂ、デジタルデシメーションフィ
ルタ２４ａ，２４ｂによって構成されている。ΔΣ変調
器２２ａ、２２ｂは、それぞれ異なる種類のΔΣ変調器
（例えば２次、３次のΔΣ変調器）によって構成されて
おり、入力端子２５ａ，２５ｂから入力されるアナログ
信号に応じた１ビットのパルス列データを生成するよう
になされている。
Σ変調器２３ａ，２３ｂ、デジタルデシメーションフィ
ルタ２４ａ，２４ｂによって構成されている。ΔΣ変調
器２２ａ、２２ｂは、それぞれ異なる種類のΔΣ変調器
（例えば２次、３次のΔΣ変調器）によって構成されて
おり、入力端子２５ａ，２５ｂから入力されるアナログ
信号に応じた１ビットのパルス列データを生成するよう
になされている。
【０００７】デジタルデシメーションフィルタ２４ａ，
２４ｂは、例えばＦＩＲローパスフィルタによって構成
されており、ΔΣ変調器２３ａ，２３ｂで生成された１
ビットのパルスデータ列に含まれる高調波成分の量子化
ノイズ等を除去すると共に、間引き演算を行って、それ
ぞれ多ビットのデジタル信号を出力するようになされて
いる。メモリ２６ａ，２６ｂはデジタルデシメーション
フィルタ２４ａ，２４ｂに供給するインパルスレスポン
ス係数をそれぞれ記憶している。
２４ｂは、例えばＦＩＲローパスフィルタによって構成
されており、ΔΣ変調器２３ａ，２３ｂで生成された１
ビットのパルスデータ列に含まれる高調波成分の量子化
ノイズ等を除去すると共に、間引き演算を行って、それ
ぞれ多ビットのデジタル信号を出力するようになされて
いる。メモリ２６ａ，２６ｂはデジタルデシメーション
フィルタ２４ａ，２４ｂに供給するインパルスレスポン
ス係数をそれぞれ記憶している。
【０００８】このように構成された従来のデジタル信号
処理装置は、例えばカラオケ装置等において、マイクか
ら入力される音声信号と、カラオケ等の楽音信号をそれ
ぞれデジタル信号に変換して出力することができるよう
になされている。
処理装置は、例えばカラオケ装置等において、マイクか
ら入力される音声信号と、カラオケ等の楽音信号をそれ
ぞれデジタル信号に変換して出力することができるよう
になされている。
【０００９】ところで、上記したような多チャンネルＡ
／Ｄコンバータ２１を構成しているオーバサンプリング
型のＡ／Ｄコンバータの理想的なノイズフロアのレベル
は一定となるため、通常は入力されるアナログ信号のレ
ベルが大きくなると、図３に示すようにΔΣ変調器にお
ける雑音−歪み特性は改善され、入力信号レベルに対す
る雑音歪み率（THD+N)は小さくなる。
／Ｄコンバータ２１を構成しているオーバサンプリング
型のＡ／Ｄコンバータの理想的なノイズフロアのレベル
は一定となるため、通常は入力されるアナログ信号のレ
ベルが大きくなると、図３に示すようにΔΣ変調器にお
ける雑音−歪み特性は改善され、入力信号レベルに対す
る雑音歪み率（THD+N)は小さくなる。
【００１０】つまり理論的には、入力信号レベルに対す
る雑音歪み率（THD+N)は、破線で示したようにアナログ
信号の入力レベルがＡ1 に達するまで改善され、入力レ
ベルがＡ1 に達すると、波形がクリップして急激に悪化
することになる。
る雑音歪み率（THD+N)は、破線で示したようにアナログ
信号の入力レベルがＡ1 に達するまで改善され、入力レ
ベルがＡ1 に達すると、波形がクリップして急激に悪化
することになる。
【００１１】しかしながら、このようなΔΣ変調器は、
高次ΔΣ変調特有の性質により、入力されるアナログ信
号のレベルが大きくなって変調率が１に近付くと、歪み
及びノイズ等が増加するという雑音歪み特性を有してお
り、実際には入力されるアナログ信号が最大入力レベル
Ａ1 近辺に達すると、歪み及びノイズが増加して図３の
実線で示すように雑音−歪み特性が急激に悪化すること
になる。
高次ΔΣ変調特有の性質により、入力されるアナログ信
号のレベルが大きくなって変調率が１に近付くと、歪み
及びノイズ等が増加するという雑音歪み特性を有してお
り、実際には入力されるアナログ信号が最大入力レベル
Ａ1 近辺に達すると、歪み及びノイズが増加して図３の
実線で示すように雑音−歪み特性が急激に悪化すること
になる。
【００１２】そこで、ΔΣ変調器に最大入力レベルＡ1
近辺のアナログ信号が入力された時に雑音歪み特性が悪
化するのを防止するため、例えば米国特許４８５１８４
１号にデジタルデシメーションフィルタのインパルスレ
スポンス係数のゲインを１以上に設定する方法が提案さ
れている。
近辺のアナログ信号が入力された時に雑音歪み特性が悪
化するのを防止するため、例えば米国特許４８５１８４
１号にデジタルデシメーションフィルタのインパルスレ
スポンス係数のゲインを１以上に設定する方法が提案さ
れている。
【００１３】この場合、ΔΣ変調器に入力されるアナロ
グ信号の入力レベルがＡ2 （図３に示す雑音−歪み特性
が最も良くなる入力レベル）に達した時、デジタルデシ
メーションフィルタから出力されるデジタル信号の出力
レベルがフルスケールとなるように、所定のゲインを掛
け合わせたインパルスレスポンス係数をデジタルデシメ
ーションフィルタに供給するようになされている。
グ信号の入力レベルがＡ2 （図３に示す雑音−歪み特性
が最も良くなる入力レベル）に達した時、デジタルデシ
メーションフィルタから出力されるデジタル信号の出力
レベルがフルスケールとなるように、所定のゲインを掛
け合わせたインパルスレスポンス係数をデジタルデシメ
ーションフィルタに供給するようになされている。
【００１４】
【発明が解決しようとする課題】ところが、図２に示し
たような従来のデジタル信号処理装置においては、複数
のオーバーサンプリング型のＡ／Ｄコンバータによって
構成されているため、例えば種類（次数）が異なったΔ
Σ変調器２３ａ，２３ｂを用いると、ΔΣ変調器２３
ａ，２３ｂによって雑音歪み特性が異なり、歪みが起こ
らない範囲でΔΣ変調を行った場合、例えばΔΣ変調器
２３ａの変調率が０．８、ΔΣ変調器２３ｂの変調率が
０．５とそれぞれ異なることがある。
たような従来のデジタル信号処理装置においては、複数
のオーバーサンプリング型のＡ／Ｄコンバータによって
構成されているため、例えば種類（次数）が異なったΔ
Σ変調器２３ａ，２３ｂを用いると、ΔΣ変調器２３
ａ，２３ｂによって雑音歪み特性が異なり、歪みが起こ
らない範囲でΔΣ変調を行った場合、例えばΔΣ変調器
２３ａの変調率が０．８、ΔΣ変調器２３ｂの変調率が
０．５とそれぞれ異なることがある。
【００１５】従って、例えば同一のデジタルデシメーシ
ョンフィルタ２４ａ，２４ｂを用いても、入力される１
ビットパルス列データのレベルが異なるため、それぞれ
変調率に応じてメモリ２６ａ，２６ｂから出力されるイ
ンパルスレスポンス係数に例えば１．２５、及び２．０
のゲインを掛け合わせてデジタルデシメーションフィル
タ２４ａ，２４ｂに供給する必要がある。
ョンフィルタ２４ａ，２４ｂを用いても、入力される１
ビットパルス列データのレベルが異なるため、それぞれ
変調率に応じてメモリ２６ａ，２６ｂから出力されるイ
ンパルスレスポンス係数に例えば１．２５、及び２．０
のゲインを掛け合わせてデジタルデシメーションフィル
タ２４ａ，２４ｂに供給する必要がある。
【００１６】しかしながら、このようなインパルスレス
ポンス係数は、メモリ２６ａ，２６ｂに記憶されている
ため、例えば何らかの理由によってΔΣ変調器２３ａ，
２３ｂを変更した場合、最適なゲインとなるように調整
することが困難であった。
ポンス係数は、メモリ２６ａ，２６ｂに記憶されている
ため、例えば何らかの理由によってΔΣ変調器２３ａ，
２３ｂを変更した場合、最適なゲインとなるように調整
することが困難であった。
【００１７】本発明はこのような問題点を解決するため
になされたもので、多チャンネルＡ／Ｄコンバータから
出力されるデジタル信号のゲインを容易に調整できるよ
うにすることを目的とする。
になされたもので、多チャンネルＡ／Ｄコンバータから
出力されるデジタル信号のゲインを容易に調整できるよ
うにすることを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、入力されるアナログ信号から１ビットのパルスデー
タ列を生成して出力する複数の変調手段と、１ビットの
パルスデータ列に含まれる高調波成分のノイズを除去す
ると共に、多ビットのデジタル信号を生成して出力する
複数のデジタルフィルタ手段と、係数入力端子から入力
される係数に応じて多ビットのデジタル信号の出力レベ
ルを調整することができる複数の乗算手段とを備えて多
チャンネルＡ／Ｄコンバータを構成する。
め、入力されるアナログ信号から１ビットのパルスデー
タ列を生成して出力する複数の変調手段と、１ビットの
パルスデータ列に含まれる高調波成分のノイズを除去す
ると共に、多ビットのデジタル信号を生成して出力する
複数のデジタルフィルタ手段と、係数入力端子から入力
される係数に応じて多ビットのデジタル信号の出力レベ
ルを調整することができる複数の乗算手段とを備えて多
チャンネルＡ／Ｄコンバータを構成する。
【００１９】また、多チャンネルＡ／Ｄコンバータと、
この多チャンネルＡ／Ｄコンバータから出力される複数
のデジタル信号の処理を行うデジタル信号処理手段を備
えてデジタル信号処理装置を構成する。
この多チャンネルＡ／Ｄコンバータから出力される複数
のデジタル信号の処理を行うデジタル信号処理手段を備
えてデジタル信号処理装置を構成する。
【００２０】本発明によれば、乗算手段でデジタルフィ
ルタ手段から出力されるデジタル信号に所定の係数を掛
け合わせ出力レベルを調整するようにしているため、デ
ジタルフィルタ手段に供給されるインパルスレスポンス
係数の値を変更することなく出力されるデジタル信号の
レベルを調整することができる。
ルタ手段から出力されるデジタル信号に所定の係数を掛
け合わせ出力レベルを調整するようにしているため、デ
ジタルフィルタ手段に供給されるインパルスレスポンス
係数の値を変更することなく出力されるデジタル信号の
レベルを調整することができる。
【００２１】
【発明の実施の形態】図１は本発明の実施の形態である
多チャンネルＡ／Ｄコンバータが設けられているデジタ
ル信号処理装置のブロック図の一例を示したものであ
る。この図に示すデジタル信号処理装置は、破線で示し
た多チャンネルＡ／Ｄコンバータ１とデジタル信号処理
器２で構成されており、多チャンネルＡ／Ｄコンバータ
２１は、入力端子６ａ，６ｂから入力される複数のアナ
ログ信号を複数のデジタル信号に変換して出力するよう
になされている。デジタル信号処理器２は、多チャンネ
ルＡ／Ｄコンバータ１から出力されるデジタル信号に例
えば圧縮、訂正等の処理を施して出力するようになされ
ている。
多チャンネルＡ／Ｄコンバータが設けられているデジタ
ル信号処理装置のブロック図の一例を示したものであ
る。この図に示すデジタル信号処理装置は、破線で示し
た多チャンネルＡ／Ｄコンバータ１とデジタル信号処理
器２で構成されており、多チャンネルＡ／Ｄコンバータ
２１は、入力端子６ａ，６ｂから入力される複数のアナ
ログ信号を複数のデジタル信号に変換して出力するよう
になされている。デジタル信号処理器２は、多チャンネ
ルＡ／Ｄコンバータ１から出力されるデジタル信号に例
えば圧縮、訂正等の処理を施して出力するようになされ
ている。
【００２２】多チャンネルＡ／Ｄコンバータ１は、例え
ば１チップＩＣ等によって構成されており、ΔΣ変調器
３ａ，３ｂ、デジタルデシメーションフィルタ４ａ，４
ｂ、乗算器５ａ，５ｂが設けられている。ΔΣ変調器３
ａ、３ｂはそれぞれ異なる種類のΔΣ変調器（例えば２
次、３次のΔΣ変調器）によって構成されており、入力
端子６ａ，６ｂから入力されるアナログ信号に応じた所
定の１ビットのパルス列データを生成するようになされ
ている。
ば１チップＩＣ等によって構成されており、ΔΣ変調器
３ａ，３ｂ、デジタルデシメーションフィルタ４ａ，４
ｂ、乗算器５ａ，５ｂが設けられている。ΔΣ変調器３
ａ、３ｂはそれぞれ異なる種類のΔΣ変調器（例えば２
次、３次のΔΣ変調器）によって構成されており、入力
端子６ａ，６ｂから入力されるアナログ信号に応じた所
定の１ビットのパルス列データを生成するようになされ
ている。
【００２３】デジタルデシメーションフィルタ４ａ，４
ｂは、例えばＦＩＲローパスフィルタ等で構成されてお
り、ΔΣ変調器３ａ，３ｂで生成された１ビットのパル
スデータ列に含まれる高調波成分の量子化ノイズ等を除
去すると共に、間引き演算を行ってΔΣ変調器３ａ，３
ｂのサンプリング周波数より低いサンプリング周波数
で、多ビットのデジタル信号を出力するようになされて
いる。
ｂは、例えばＦＩＲローパスフィルタ等で構成されてお
り、ΔΣ変調器３ａ，３ｂで生成された１ビットのパル
スデータ列に含まれる高調波成分の量子化ノイズ等を除
去すると共に、間引き演算を行ってΔΣ変調器３ａ，３
ｂのサンプリング周波数より低いサンプリング周波数
で、多ビットのデジタル信号を出力するようになされて
いる。
【００２４】乗算器５ａ，５ｂはデジタルデシメーショ
ンフィルタ４ａ，４ｂから出力されるデジタル信号に、
例えば図示されていないマイクロコンピュータ（以下
「マイコン」という）等から係数入力端子７ａ，７ｂを
介して供給される係数を掛け合わせ、所定のレベルのデ
ジタル信号を出力するようになされている。メモリ８は
デジタルデシメーションフィルタ４ａ，４ｂに供給する
インパルスレスポンス係数をそれぞれ記憶している。ま
た、このメモリ８に記憶されているインパルスレスポン
ス係数のゲインは１以下とされている。
ンフィルタ４ａ，４ｂから出力されるデジタル信号に、
例えば図示されていないマイクロコンピュータ（以下
「マイコン」という）等から係数入力端子７ａ，７ｂを
介して供給される係数を掛け合わせ、所定のレベルのデ
ジタル信号を出力するようになされている。メモリ８は
デジタルデシメーションフィルタ４ａ，４ｂに供給する
インパルスレスポンス係数をそれぞれ記憶している。ま
た、このメモリ８に記憶されているインパルスレスポン
ス係数のゲインは１以下とされている。
【００２５】以下、本実施の形態であるデジタル信号処
理装置を構成している多チャンネルＡ／Ｄコンバータ１
の動作について説明する。多チャンネルＡ／Ｄコンバー
タ１に設けられているΔΣ変調器３ａ，３ｂの次数が異
なると、このΔΣ変調器３ａ，３ｂにおける雑音−歪み
特性も異なるため、歪みが起こらない範囲で最も効率よ
くΔΣ変調を行った場合でも、それぞれのΔΣ変調器に
よって変調率が異なることになる。なお、ΔΣ変調器の
種類（次数）が同じ場合でも、構成によっては変調率が
異なることが有るが、この時も同様に考えることとす
る。
理装置を構成している多チャンネルＡ／Ｄコンバータ１
の動作について説明する。多チャンネルＡ／Ｄコンバー
タ１に設けられているΔΣ変調器３ａ，３ｂの次数が異
なると、このΔΣ変調器３ａ，３ｂにおける雑音−歪み
特性も異なるため、歪みが起こらない範囲で最も効率よ
くΔΣ変調を行った場合でも、それぞれのΔΣ変調器に
よって変調率が異なることになる。なお、ΔΣ変調器の
種類（次数）が同じ場合でも、構成によっては変調率が
異なることが有るが、この時も同様に考えることとす
る。
【００２６】ここで、例えばΔΣ変調器３ａは２次のΔ
Σ変調器で変調率を０．８、ΔΣ変調器３ｂは３次のΔ
Σ変調器で変調率を０．５とすると、このΔΣ変調器３
ａ，３ｂから出力される１ビットのパルスデータ列は、
入力されるアナログ信号に対してゲインがそれぞれ０．
８及び０．５となる。
Σ変調器で変調率を０．８、ΔΣ変調器３ｂは３次のΔ
Σ変調器で変調率を０．５とすると、このΔΣ変調器３
ａ，３ｂから出力される１ビットのパルスデータ列は、
入力されるアナログ信号に対してゲインがそれぞれ０．
８及び０．５となる。
【００２７】そして、このΔΣ変調器３ａ，３ｂから出
力されるデジタル信号は、デジタルデシメーションフィ
ルタ４ａ，４ｂにおいて、畳みこみ演算がなされ、多ビ
ットのデジタル信号として出力されることになるが、メ
モリ８からデジタルデシメーションフィルタ４ａ，４ｂ
に供給されるインパルスレスポンス係数のゲインを例え
ば１とすると、このデジタルデシメーションフィルタ４
ａ，４ｂから出力される多ビットのデジタル信号のゲイ
ンは、入力されたアナログ信号に対して、それぞれ０．
８及び０．５となる。
力されるデジタル信号は、デジタルデシメーションフィ
ルタ４ａ，４ｂにおいて、畳みこみ演算がなされ、多ビ
ットのデジタル信号として出力されることになるが、メ
モリ８からデジタルデシメーションフィルタ４ａ，４ｂ
に供給されるインパルスレスポンス係数のゲインを例え
ば１とすると、このデジタルデシメーションフィルタ４
ａ，４ｂから出力される多ビットのデジタル信号のゲイ
ンは、入力されたアナログ信号に対して、それぞれ０．
８及び０．５となる。
【００２８】次に、デジタルデシメーションフィルタ４
ａ，４ｂからそれぞれ出力される多ビットのデジタル信
号は、乗算器５ａ，５ｂにおいて係数入力端子７ａ，７
ｂを介して図示されていないマイコン等から供給される
ゲイン係数に基づいて乗算されて出力される。
ａ，４ｂからそれぞれ出力される多ビットのデジタル信
号は、乗算器５ａ，５ｂにおいて係数入力端子７ａ，７
ｂを介して図示されていないマイコン等から供給される
ゲイン係数に基づいて乗算されて出力される。
【００２９】つまり、本実施の形態である多チャンネル
Ａ／Ｄコンバータ１は、乗算器５ａ，５ｂに係数入力端
子７ａから『１．２５』、係数入力端子７ｂから『２』
の係数を供給することで、入力されるアナログ信号と同
一レベルのデジタル信号が得られることになり、デジタ
ルデシメーションフィルタ４ａ，４ｂのインパルスレス
ポンス係数を変更することなく、デジタル信号の出力レ
ベルを調整することができる。
Ａ／Ｄコンバータ１は、乗算器５ａ，５ｂに係数入力端
子７ａから『１．２５』、係数入力端子７ｂから『２』
の係数を供給することで、入力されるアナログ信号と同
一レベルのデジタル信号が得られることになり、デジタ
ルデシメーションフィルタ４ａ，４ｂのインパルスレス
ポンス係数を変更することなく、デジタル信号の出力レ
ベルを調整することができる。
【００３０】また、例えば図３に示す最大入力レベルＡ
1 近辺のアナログ信号が入力された時にΔΣ変調器３
ａ，３ｂで生じる雑音−歪み特性の悪化を防止するた
め、ΔΣ変調器３ａ，３ｂに入力されるアナログ信号の
レベルがＡ2 に達した時に、本実施の形態である多チャ
ンネルＡ／Ｄコンバータ１から出力されるデジタル信号
の出力レベルをフルスケールとする場合も、乗算器５
ａ，５ｂに供給する係数の値を変更することで容易に調
整を行うことができる。
1 近辺のアナログ信号が入力された時にΔΣ変調器３
ａ，３ｂで生じる雑音−歪み特性の悪化を防止するた
め、ΔΣ変調器３ａ，３ｂに入力されるアナログ信号の
レベルがＡ2 に達した時に、本実施の形態である多チャ
ンネルＡ／Ｄコンバータ１から出力されるデジタル信号
の出力レベルをフルスケールとする場合も、乗算器５
ａ，５ｂに供給する係数の値を変更することで容易に調
整を行うことができる。
【００３１】なお、本実施の形態であるデジタル信号処
理装置においては、乗算器５ａ，５ｂを多チャンネルＡ
／Ｄコンバータ１に設けた場合について説明したが、こ
れに限定されることなく、例えばデジタル信号処理器２
に設けるように構成して、同様の処理を行うようにして
も良い。
理装置においては、乗算器５ａ，５ｂを多チャンネルＡ
／Ｄコンバータ１に設けた場合について説明したが、こ
れに限定されることなく、例えばデジタル信号処理器２
に設けるように構成して、同様の処理を行うようにして
も良い。
【００３２】
【発明の効果】以上、説明したように本発明の多チャン
ネルＡ／Ｄコンバータは、デジタルフィルタ手段から出
力されるデジタル信号のゲインを調整する乗算手段を設
けるようにしているため、この乗算手段に所望の係数を
入力することでデジタル信号の出力レベルを容易に調整
することができる。また、複数のデジタルフィルタ手段
のインパルスレスポンス係数を同一の値に設定すること
ができるため、このインパルスレスポンス係数を記憶し
ておくための、メモリ等を削減することが可能になり、
回路規模、消費電力等を削減することができるという効
果もある。
ネルＡ／Ｄコンバータは、デジタルフィルタ手段から出
力されるデジタル信号のゲインを調整する乗算手段を設
けるようにしているため、この乗算手段に所望の係数を
入力することでデジタル信号の出力レベルを容易に調整
することができる。また、複数のデジタルフィルタ手段
のインパルスレスポンス係数を同一の値に設定すること
ができるため、このインパルスレスポンス係数を記憶し
ておくための、メモリ等を削減することが可能になり、
回路規模、消費電力等を削減することができるという効
果もある。
【図１】本発明の実施の形態であるデジタル信号処理装
置のブロック図である。
置のブロック図である。
【図２】従来のデジタル信号処理装置のブロック図を示
した図である。
した図である。
【図３】ΔΣ変調器の入力信号対する雑音歪み特性を示
した図である。
した図である。
１ 多チャンネルＡ／Ｄコンバータ ２ デジタル信号処理器 ３ａ，３ｂ ΔΣ変調器 ４ａ，４ｂ デジタルデシメーションフィルタ ５ａ，５ｂ 乗算器 ６ａ，６ｂ 入力端子 ７ａ，７ｂ 係数入力端子 ８ メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川辺 東 神奈川県横浜市保土ケ谷区神戸町134 ソ ニーＬＳＩデザイン株式会社内
Claims (4)
- 【請求項１】 入力されるアナログ信号から１ビットの
パルスデータ列を生成して出力する次数又は変調率の異
なる複数の変調手段と、 上記１ビットのパルスデータ列に含まれる高調波成分の
ノイズを除去すると共に、多ビットのデジタル信号を生
成して出力する複数のデジタルデシメーションフィルタ
手段と、 係数入力端子から入力されるゲイン係数に応じて、上記
多ビットのデジタル信号の出力レベルを調整することが
できる複数の乗算手段と、 を備えて構成されることを特徴とする多チャンネルＡ／
Ｄコンバータ。 - 【請求項２】 上記複数のデジタルデシメーションフィ
ルタ手段は、同一のゲイン係数とされていることを特徴
とする請求項１に記載の多チャンネルＡ／Ｄコンバー
タ。 - 【請求項３】 入力されるアナログ信号から１ビットの
パルスデータ列を生成して出力する次数又は変調率の異
なる複数の変調手段と、 上記１ビットのパルスデータ列に含まれる高調波成分の
ノイズを除去すると共に、多ビットのデジタル信号を生
成して出力する複数のデジタルデシメーションフィルタ
手段と、 係数入力端子から入力されるゲイン係数に応じて、上記
多ビットのデジタル信号の出力レベルを調整することが
できる複数の乗算手段と、 該複数の乗算手段から出力されるデジタル信号に所定の
処理を施して出力するデジタル信号処理手段と、 を備えて構成されることを特徴とするデジタル信号処理
装置。 - 【請求項４】 上記複数のデジタルデシメーションフィ
ルタ手段は、同一のゲイン係数とされていることを特徴
とする請求項３に記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30849895A JPH09130253A (ja) | 1995-11-02 | 1995-11-02 | 多チャンネルａ／ｄコンバータ及びデジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30849895A JPH09130253A (ja) | 1995-11-02 | 1995-11-02 | 多チャンネルａ／ｄコンバータ及びデジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09130253A true JPH09130253A (ja) | 1997-05-16 |
Family
ID=17981746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30849895A Withdrawn JPH09130253A (ja) | 1995-11-02 | 1995-11-02 | 多チャンネルａ／ｄコンバータ及びデジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09130253A (ja) |
-
1995
- 1995-11-02 JP JP30849895A patent/JPH09130253A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |