JPH09130265A - 処理速度の高い可変長コード復号化装置及びその復号化方法 - Google Patents
処理速度の高い可変長コード復号化装置及びその復号化方法Info
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- JPH09130265A JPH09130265A JP8250986A JP25098696A JPH09130265A JP H09130265 A JPH09130265 A JP H09130265A JP 8250986 A JP8250986 A JP 8250986A JP 25098696 A JP25098696 A JP 25098696A JP H09130265 A JPH09130265 A JP H09130265A
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- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 構成を単純化して、処理速度を向上させた
可変長コード復合化装置を提供する。 【解決手段】 本装置では、入力ビットストリームを
バッファ５０を介して２つのラッチ回路１０１、１０２
に供給し、第１バレルシフタ１０３で、両ラッチ回路か
らの固定長のセグメントビットとバッファからの現在ビ
ットとから第１ウインドウ出力シーケンスを生成し、更
に第２バレルシフタ１０４で、その出力シーケンスとラ
ッチ回路１０６からの前復合化出力シーケンスとからコ
ード値を含む復号化出力シーケンスを生成する。第１ル
ックアップテーブル２０１においては、復合化出力シー
ケンスのプレフィクスから第２バレルシフタに供給する
コード長を生成し、第２ルックアップテーブル２０２で
コード長及びコード値に応じて固定長コードワードが生
成される。第１バレルシフタに与えられるウインドウ制
御信号は、累算ブロック３００におけるコード長の累算
により生成される。
可変長コード復合化装置を提供する。 【解決手段】 本装置では、入力ビットストリームを
バッファ５０を介して２つのラッチ回路１０１、１０２
に供給し、第１バレルシフタ１０３で、両ラッチ回路か
らの固定長のセグメントビットとバッファからの現在ビ
ットとから第１ウインドウ出力シーケンスを生成し、更
に第２バレルシフタ１０４で、その出力シーケンスとラ
ッチ回路１０６からの前復合化出力シーケンスとからコ
ード値を含む復号化出力シーケンスを生成する。第１ル
ックアップテーブル２０１においては、復合化出力シー
ケンスのプレフィクスから第２バレルシフタに供給する
コード長を生成し、第２ルックアップテーブル２０２で
コード長及びコード値に応じて固定長コードワードが生
成される。第１バレルシフタに与えられるウインドウ制
御信号は、累算ブロック３００におけるコード長の累算
により生成される。
Description
【０００１】
【発明の属する技術分野】本発明は可変長コード（ＶＬ
Ｃ）復号化装置に関し、特に、複雑な復号化器の構造を
単純化することにより高速の復号化処理を可能にする、
改善された可変長コード復号化装置及びその復号化方法
に関する。
Ｃ）復号化装置に関し、特に、複雑な復号化器の構造を
単純化することにより高速の復号化処理を可能にする、
改善された可変長コード復号化装置及びその復号化方法
に関する。
【０００２】
【従来の技術】可変長符号化は、無損失データ圧縮を行
うためにしばしば用いられる方法である。この可変長符
号化方法はデータの統計的発生頻度に基づいて、固定長
のデータを可変長のコードに変換するのに用いられる。
可変長コードの長さは、短いコードは発生頻度の高いデ
ータを表し、長いコードは比較的発生頻度の低いデータ
を表すように定められる。可変長コードを全ての可能な
ソースコードのライブラリに適宣に割り当てることによ
り、可変長コードの平均ワード長は元のソースデータの
ワード長より短くなり、データ圧縮を効果的に実現する
ことができる。
うためにしばしば用いられる方法である。この可変長符
号化方法はデータの統計的発生頻度に基づいて、固定長
のデータを可変長のコードに変換するのに用いられる。
可変長コードの長さは、短いコードは発生頻度の高いデ
ータを表し、長いコードは比較的発生頻度の低いデータ
を表すように定められる。可変長コードを全ての可能な
ソースコードのライブラリに適宣に割り当てることによ
り、可変長コードの平均ワード長は元のソースデータの
ワード長より短くなり、データ圧縮を効果的に実現する
ことができる。
【０００３】これに関連して、既知のデータ統計値に対
して冗長性が最小の可変長コードを構成するためにハフ
マン符号化処理がよく用いられる。一般に、符号化プロ
セスは、テーブルにアドレス指定する入力データに基づ
くルックアップテーブルを用いて実現し得る。コードワ
ード及びワード長情報は、テーブルの内容として格納さ
れると共に、バッファを通してデータチャネル上へ一定
のビットレートで連続的に出力される。
して冗長性が最小の可変長コードを構成するためにハフ
マン符号化処理がよく用いられる。一般に、符号化プロ
セスは、テーブルにアドレス指定する入力データに基づ
くルックアップテーブルを用いて実現し得る。コードワ
ード及びワード長情報は、テーブルの内容として格納さ
れると共に、バッファを通してデータチャネル上へ一定
のビットレートで連続的に出力される。
【０００４】しかし、受信側において符号化され圧縮さ
れたデータを復号化する処理は、はるかに複雑となり得
る。コード長が可変的であるため、各コードは元のシン
ボルに復号化される前に受信されたビットストリングか
ら分割されなければならない。その結果、可変長復号化
器の構成は、可変長符号化器より一層複雑となる。
れたデータを復号化する処理は、はるかに複雑となり得
る。コード長が可変的であるため、各コードは元のシン
ボルに復号化される前に受信されたビットストリングか
ら分割されなければならない。その結果、可変長復号化
器の構成は、可変長符号化器より一層複雑となる。
【０００５】可変長コードのストリームを復号化するた
めの復号化装置がいくつか考えられてきた。その中でよ
く用いられるのは、１９９０年２月６日、Ｇａｒｙ Ｋ
ａｈａｎに付与された米国特許第４，８９９，１４９号
明細書に開示されている、トリー探索アルゴリズムを用
いる可変長コードデコーダである。この可変長コードデ
コーダにおいて、可変長コードはコードがリーフ（また
は、ターミナルノードとも称する）となるトリー構造に
より表現される。復号化プロセスは、コードトリーのル
ートから開始され、受取ったビットストリームにより各
ノード上の２つのブランチのうちの１つを選択すること
になる。リーフ（即ち、コード）に至ると、コードの終
端が検出されると共に、残っているビットストリームか
ら分割される。このような形態の復号化装置は、トリー
に対応する論理回路及びコードトリーを制御する制御回
路を有する。しかしながら、復号化される各シンボルに
対してコードトリーを用いるビット単位の探索が必要と
なるため、特に、長いコードの場合には処理速度が遅く
なる。
めの復号化装置がいくつか考えられてきた。その中でよ
く用いられるのは、１９９０年２月６日、Ｇａｒｙ Ｋ
ａｈａｎに付与された米国特許第４，８９９，１４９号
明細書に開示されている、トリー探索アルゴリズムを用
いる可変長コードデコーダである。この可変長コードデ
コーダにおいて、可変長コードはコードがリーフ（また
は、ターミナルノードとも称する）となるトリー構造に
より表現される。復号化プロセスは、コードトリーのル
ートから開始され、受取ったビットストリームにより各
ノード上の２つのブランチのうちの１つを選択すること
になる。リーフ（即ち、コード）に至ると、コードの終
端が検出されると共に、残っているビットストリームか
ら分割される。このような形態の復号化装置は、トリー
に対応する論理回路及びコードトリーを制御する制御回
路を有する。しかしながら、復号化される各シンボルに
対してコードトリーを用いるビット単位の探索が必要と
なるため、特に、長いコードの場合には処理速度が遅く
なる。
【０００６】その処理速度を向上させるために提示され
た可変長コード復号化装置の１つに、１９９２年１２月
２２日、Ｍｉｎｇ−Ｔｉｎｇ Ｓｕｎらに付与された米
国特許第５，１７３，６９５号明細書と、Ｍｉｎｇ−Ｔ
ｉｎｇ Ｓｕｎに付与された米国特許第５、２４５、３
３８号明細書に開示されているようなルックアップテー
ブルに基づく可変長コードデコーダがある。このような
復号化器は、最大コード長と同じビット数の格納能力を
有し、復号化されるビットストリームを一定長のデータ
セグメントで格納するバッファから供給される連続ビッ
トを格納する２つの縦続接続されたラッチ回路と、該２
つのラッチ回路に接続されており、最大コード長と同一
の長さのスライド可能なウィンドウ出力を発生するバレ
ルシフタと、最大コード長を法とするモジュロ演算によ
り、復号化された可変長コードのコード長を順次累算す
る累算器と、スライド可能な復号化ウィンドウ出力に含
まれた可変長コードに対応する一定長のコードを出力す
ると共に、可変長コードのコード長を出力するルックア
ップテーブルメモリデバイスとを含む。各クロックサイ
クル毎にコードが復号化されると共に、そのコード長は
累算され、また、バレルシフタの復号化ウィンドウは復
号化されるべき次のコードの第１ビットから始まるよう
にシフトされる。クロックサイクルの間、累算された累
算コード長が最大コード長を超える場合、即ち、第２ラ
ッチ回路内の全ビットが復号化された場合、第１ラッチ
回路内のビットは第２ラッチ回路へ送られ、次の一定の
ビット長のデータセグメントがバッファから第１ラッチ
回路に読取られる。
た可変長コード復号化装置の１つに、１９９２年１２月
２２日、Ｍｉｎｇ−Ｔｉｎｇ Ｓｕｎらに付与された米
国特許第５，１７３，６９５号明細書と、Ｍｉｎｇ−Ｔ
ｉｎｇ Ｓｕｎに付与された米国特許第５、２４５、３
３８号明細書に開示されているようなルックアップテー
ブルに基づく可変長コードデコーダがある。このような
復号化器は、最大コード長と同じビット数の格納能力を
有し、復号化されるビットストリームを一定長のデータ
セグメントで格納するバッファから供給される連続ビッ
トを格納する２つの縦続接続されたラッチ回路と、該２
つのラッチ回路に接続されており、最大コード長と同一
の長さのスライド可能なウィンドウ出力を発生するバレ
ルシフタと、最大コード長を法とするモジュロ演算によ
り、復号化された可変長コードのコード長を順次累算す
る累算器と、スライド可能な復号化ウィンドウ出力に含
まれた可変長コードに対応する一定長のコードを出力す
ると共に、可変長コードのコード長を出力するルックア
ップテーブルメモリデバイスとを含む。各クロックサイ
クル毎にコードが復号化されると共に、そのコード長は
累算され、また、バレルシフタの復号化ウィンドウは復
号化されるべき次のコードの第１ビットから始まるよう
にシフトされる。クロックサイクルの間、累算された累
算コード長が最大コード長を超える場合、即ち、第２ラ
ッチ回路内の全ビットが復号化された場合、第１ラッチ
回路内のビットは第２ラッチ回路へ送られ、次の一定の
ビット長のデータセグメントがバッファから第１ラッチ
回路に読取られる。
【０００７】前述したような構成の復号化器において
は、ルックアップテーブルメモリ、バレルシフタ、及び
累算器を含む重要な経路における素子の動作遅延により
処理速度が遅くなる。
は、ルックアップテーブルメモリ、バレルシフタ、及び
累算器を含む重要な経路における素子の動作遅延により
処理速度が遅くなる。
【０００８】従って、復号化器の処理速度を高めるため
には、その構造をより一層単純化することが好ましい。
には、その構造をより一層単純化することが好ましい。
【０００９】
【発明が解決しようとする課題】従って、本発明の主な
目的は、構成を単純化して処理速度を向上させた可変長
コード復号化装置を提供することである。
目的は、構成を単純化して処理速度を向上させた可変長
コード復号化装置を提供することである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、可変長コードの入力データビッ
トストリームを復号化するための可変長コード復号化装
置であって、前記入力データビットストリームを格納す
るバッファと、前記バッファから出力された前記入力デ
ータビットストリームを格納する、縦続接続された第１
データビット格納手段及び第２データビット格納手段
と、前記縦続接続された第１データビット格納手段及び
第２データビット格納手段と前記バッファとに接続され
ており、前記縦続接続された第１データビット格納手段
及び第２データビット格納手段から供給された連続的な
固定長のセグメントビットと、前記バッファから取り出
した現在ビットとから第１ウィンドウ出力シーケンスを
生成する出力ウィンドウを有する第１シフト手段と、前
記第１シフト手段に接続されており、前記第１ウィンド
ウ出力シーケンスに含まれたビットと、与えられた前復
号化出力シーケンス内に含まれたビットとから第２ウィ
ンドウ出力シーケンスを生成する第２出力ウィンドウを
有し、前記第２ウィンドウ出力シーケンスの第１ビット
から始まる上位Ｍビットをコード値として発生する第２
シフト手段であって、Ｍが可変長コードの最長のものの
ビット数より小さい整数である、該第２シフト手段と、
前記第２ウィンドウ出力シーケンスをラッチすると共
に、ラッチされた第２ウィンドウ出力シーケンスを復号
化出力シーケンスとして前記第２シフト手段に供給する
リレー手段と、前記リレー手段に接続されており、前記
復号化出力シーケンスの第１ビットから始まる可変長コ
ードの上位Ｐビットからなるプレフィクスコードに応じ
てコード長を生成すると共に、前記第２シフト手段に供
給する第１メモリ手段であって、Ｐの最大値は前記可変
長コードの最長のもののビット数より小さい整数であ
る、該第１メモリ手段と、前記第１メモリ手段に接続さ
れており、前記コード長及び前記コード値に応じて固定
長のコードワードを生成する第２メモリ手段と、前記第
１メモリ手段からの前記コード長を、前に累算された累
算コード長に加算して加算された累算コード長を表すウ
ィンドウ制御信号を発生すると共に、前記第１シフト手
段に供給する累算手段とを含むことを特徴とする可変長
コード復号化装置が提供される。
めに、本発明によれば、可変長コードの入力データビッ
トストリームを復号化するための可変長コード復号化装
置であって、前記入力データビットストリームを格納す
るバッファと、前記バッファから出力された前記入力デ
ータビットストリームを格納する、縦続接続された第１
データビット格納手段及び第２データビット格納手段
と、前記縦続接続された第１データビット格納手段及び
第２データビット格納手段と前記バッファとに接続され
ており、前記縦続接続された第１データビット格納手段
及び第２データビット格納手段から供給された連続的な
固定長のセグメントビットと、前記バッファから取り出
した現在ビットとから第１ウィンドウ出力シーケンスを
生成する出力ウィンドウを有する第１シフト手段と、前
記第１シフト手段に接続されており、前記第１ウィンド
ウ出力シーケンスに含まれたビットと、与えられた前復
号化出力シーケンス内に含まれたビットとから第２ウィ
ンドウ出力シーケンスを生成する第２出力ウィンドウを
有し、前記第２ウィンドウ出力シーケンスの第１ビット
から始まる上位Ｍビットをコード値として発生する第２
シフト手段であって、Ｍが可変長コードの最長のものの
ビット数より小さい整数である、該第２シフト手段と、
前記第２ウィンドウ出力シーケンスをラッチすると共
に、ラッチされた第２ウィンドウ出力シーケンスを復号
化出力シーケンスとして前記第２シフト手段に供給する
リレー手段と、前記リレー手段に接続されており、前記
復号化出力シーケンスの第１ビットから始まる可変長コ
ードの上位Ｐビットからなるプレフィクスコードに応じ
てコード長を生成すると共に、前記第２シフト手段に供
給する第１メモリ手段であって、Ｐの最大値は前記可変
長コードの最長のもののビット数より小さい整数であ
る、該第１メモリ手段と、前記第１メモリ手段に接続さ
れており、前記コード長及び前記コード値に応じて固定
長のコードワードを生成する第２メモリ手段と、前記第
１メモリ手段からの前記コード長を、前に累算された累
算コード長に加算して加算された累算コード長を表すウ
ィンドウ制御信号を発生すると共に、前記第１シフト手
段に供給する累算手段とを含むことを特徴とする可変長
コード復号化装置が提供される。
【００１１】
【発明の実施の形態】以下、本発明の好適実施例につい
て図面を参照しながらより詳しく説明する。図１には、
本発明による可変長コードの復号化器の好適な実施例が
示されている。説明の便宜上、復号化されるべき可変長
コードの最大ビット長は８ビットと仮定する。この可変
長コード復号化器は、連続的なビットストリームで入力
される可変長コードを復号化して、一定のシンボルクロ
ックで、対応する復号化された固定長コードをリード２
１３を通して出力する。
て図面を参照しながらより詳しく説明する。図１には、
本発明による可変長コードの復号化器の好適な実施例が
示されている。説明の便宜上、復号化されるべき可変長
コードの最大ビット長は８ビットと仮定する。この可変
長コード復号化器は、連続的なビットストリームで入力
される可変長コードを復号化して、一定のシンボルクロ
ックで、対応する復号化された固定長コードをリード２
１３を通して出力する。
【００１２】データチャネル５１上に受け取られた直列
データストリームはバッファ５０へ入力される。このバ
ッファ５０は可変長コードの直列データストリームを固
定長のセグメントで格納した後、リード４１１上への読
出し（ＲＥＡＤ）信号に応じて、クロック信号例えば、
クロック信号ＣＬＫのパルスが入力されたときリード１
１１上へ固定長のデータセグメント、例えば１６ビット
のセグメントを出力する。ここで、データセグメントの
ビット長は可変長コードの最大ビット長の２倍となる。
データストリームはバッファ５０へ入力される。このバ
ッファ５０は可変長コードの直列データストリームを固
定長のセグメントで格納した後、リード４１１上への読
出し（ＲＥＡＤ）信号に応じて、クロック信号例えば、
クロック信号ＣＬＫのパルスが入力されたときリード１
１１上へ固定長のデータセグメント、例えば１６ビット
のセグメントを出力する。ここで、データセグメントの
ビット長は可変長コードの最大ビット長の２倍となる。
【００１３】ラッチ回路１０１はバッファ５０接続さ
れ、リード１１１を通してバッファ５０から固定長のデ
ータセグメントを連続的に受信する。ラッチ回路１０２
はラッチ回路１０１に接続されており、ラッチ回路１０
１内に予め格納された固定長のデータセグメントを受取
る。これらのラッチ回路１０１及び１０２は、入力され
るクロック信号ＣＬＫのパルスに応じて、与えられたデ
ータをラッチする。ここで、ラッチされたデータはクロ
ック信号ＣＬＫの次のパルスが入力されるまで各々のラ
ッチ回路に保持される。前述したように、ラッチ回路１
０１及び１０２は例えば、クロック信号ＣＬＫのパルス
が入力されたときそれらの入力データを読み取る。新た
なデータセグメントが供給される必要がある時、ＲＥＡ
Ｄ信号がリード４１１上へ与えられる。リード４１１上
にＲＥＡＤ信号が与えられた場合、バッファ５０はクロ
ック信号ＣＬＫのパルスが入力されたとき次のデータセ
グメントをリード１１１上へ供給する。クロック信号Ｃ
ＬＫのパルスで、ラッチ回路１０１はリード１１１上の
次のデータセグメントをラッチし、ラッチ回路１０１に
予め格納されていたデータセグメントはラッチ回路１０
２へ供給される。従って、ラッチ回路１０２は、ラッチ
回路１０１に格納されたデータセグメントより時間的に
常に前のデータセグメントを格納している。
れ、リード１１１を通してバッファ５０から固定長のデ
ータセグメントを連続的に受信する。ラッチ回路１０２
はラッチ回路１０１に接続されており、ラッチ回路１０
１内に予め格納された固定長のデータセグメントを受取
る。これらのラッチ回路１０１及び１０２は、入力され
るクロック信号ＣＬＫのパルスに応じて、与えられたデ
ータをラッチする。ここで、ラッチされたデータはクロ
ック信号ＣＬＫの次のパルスが入力されるまで各々のラ
ッチ回路に保持される。前述したように、ラッチ回路１
０１及び１０２は例えば、クロック信号ＣＬＫのパルス
が入力されたときそれらの入力データを読み取る。新た
なデータセグメントが供給される必要がある時、ＲＥＡ
Ｄ信号がリード４１１上へ与えられる。リード４１１上
にＲＥＡＤ信号が与えられた場合、バッファ５０はクロ
ック信号ＣＬＫのパルスが入力されたとき次のデータセ
グメントをリード１１１上へ供給する。クロック信号Ｃ
ＬＫのパルスで、ラッチ回路１０１はリード１１１上の
次のデータセグメントをラッチし、ラッチ回路１０１に
予め格納されていたデータセグメントはラッチ回路１０
２へ供給される。従って、ラッチ回路１０２は、ラッチ
回路１０１に格納されたデータセグメントより時間的に
常に前のデータセグメントを格納している。
【００１４】両ラッチ回路１０２及び１０１に格納され
ているデータセグメントとリード１１１上のバッファ５
０の出力とは、連続的な４８ビットデータストリームで
第１バレルシフタ１０３へ入力される。
ているデータセグメントとリード１１１上のバッファ５
０の出力とは、連続的な４８ビットデータストリームで
第１バレルシフタ１０３へ入力される。
【００１５】第１バレルシフタ１０３は、その４８ビッ
トの入力データを横切ってスライド可能な８ビット出力
ウィンドウを有し、ウィンドウの位置は累算ブロック３
００からリード３１９を通して供給される累算された累
算コード長を表すウィンドウ制御信号により制御され
る。このウィンドウ制御信号がリード３１９を通して与
えられる時、第１バレルシフタ１０３の１６ビットのス
ライド可能な出力ウィンドウはウィンドウ制御信号によ
り第１バレルシフタ１０３内のデータセグメントの次の
１６ビットシーケンスを含むようにシフトされる。クロ
ック信号ＣＬＫのパルスに応じて、ラッチ回路１０１内
の前データセグメントはラッチ回路１０２に前前データ
セグメントとしてラッチされ、リード１１１上の現デー
タセグメントはラッチ回路１０１に前データセグメント
としてラッチされる。次のクロック信号ＣＬＫのパルス
時に、１６ビットの次データセグメントはバッファ５０
から取出され、第１バレルシフタ１０３の入力ビット位
置３３−４８に現データセグメントとして与えられる。
第１バレルシフタ１０３からの出力、即ち、第１ウィン
ドウ出力シーケンスは、３つの入力データセグメント
（即ち、ラッチ回路１０２からの前前データセグメン
ト、ラッチ回路１０２からの前データセグメント及びバ
ッファ５０から出力された現データセグメント）とから
なる４８ビットのデータストリームからの１６ビットシ
ーケンスであり、リード１１７を通して１６ビット入力
の第２バレルシフタ１０４へ供給される。また、第２バ
レルシフタ１０４もクロック信号の前のパルス時に生成
された１６ビットの復号化出力シーケンスをリード１２
１を通して受け取って、次の出力シーケンスを生成す
る。 第２バレルシフタ１０４は、入力された３２ビッ
トのストリームを横切ってスライド可能な１６ビットの
出力ウィンドウを有し、リード２１１を通してメモリデ
バイス２００から供給されるコード長により制御され
る。この第２バレルシフタ１０４はリード２１１上のコ
ード長により決定される新たな位置にシフトされるスラ
イド可能な出力ウィンドウを用いて、第２ウィンドウ出
力シーケンスをリード１１９上へ出力すると共に、Ｍ個
のコード値（例えば、３ビット）をリード１２７を通し
てメモリデバイス２００へ供給する。ここで、Ｍは可変
長コードの最大長さのビット数より小さい整数である。
トの入力データを横切ってスライド可能な８ビット出力
ウィンドウを有し、ウィンドウの位置は累算ブロック３
００からリード３１９を通して供給される累算された累
算コード長を表すウィンドウ制御信号により制御され
る。このウィンドウ制御信号がリード３１９を通して与
えられる時、第１バレルシフタ１０３の１６ビットのス
ライド可能な出力ウィンドウはウィンドウ制御信号によ
り第１バレルシフタ１０３内のデータセグメントの次の
１６ビットシーケンスを含むようにシフトされる。クロ
ック信号ＣＬＫのパルスに応じて、ラッチ回路１０１内
の前データセグメントはラッチ回路１０２に前前データ
セグメントとしてラッチされ、リード１１１上の現デー
タセグメントはラッチ回路１０１に前データセグメント
としてラッチされる。次のクロック信号ＣＬＫのパルス
時に、１６ビットの次データセグメントはバッファ５０
から取出され、第１バレルシフタ１０３の入力ビット位
置３３−４８に現データセグメントとして与えられる。
第１バレルシフタ１０３からの出力、即ち、第１ウィン
ドウ出力シーケンスは、３つの入力データセグメント
（即ち、ラッチ回路１０２からの前前データセグメン
ト、ラッチ回路１０２からの前データセグメント及びバ
ッファ５０から出力された現データセグメント）とから
なる４８ビットのデータストリームからの１６ビットシ
ーケンスであり、リード１１７を通して１６ビット入力
の第２バレルシフタ１０４へ供給される。また、第２バ
レルシフタ１０４もクロック信号の前のパルス時に生成
された１６ビットの復号化出力シーケンスをリード１２
１を通して受け取って、次の出力シーケンスを生成す
る。 第２バレルシフタ１０４は、入力された３２ビッ
トのストリームを横切ってスライド可能な１６ビットの
出力ウィンドウを有し、リード２１１を通してメモリデ
バイス２００から供給されるコード長により制御され
る。この第２バレルシフタ１０４はリード２１１上のコ
ード長により決定される新たな位置にシフトされるスラ
イド可能な出力ウィンドウを用いて、第２ウィンドウ出
力シーケンスをリード１１９上へ出力すると共に、Ｍ個
のコード値（例えば、３ビット）をリード１２７を通し
てメモリデバイス２００へ供給する。ここで、Ｍは可変
長コードの最大長さのビット数より小さい整数である。
【００１６】本発明の好適な実施例において、１６ビッ
ト入力データに於ける３ビットシーケンスは、コード値
で割り当てられる。ここで、３ビットシーケンスは第２
ウィンドウ出力シーケンスの第１ビットから左側に位置
する。第２ウィンドウ出力シーケンスの第１ビットから
左側に位置したビットの個数が３より小さい場合は、第
２バレルシフタ１０４は３ビットシーケンスの上位ビッ
トとしてビット１を加えて、３ビットシーケンスのコー
ド値を発生する。第２バレルシフタ１０４からの第２ウ
ィンドウ出力シーケンスはリレー回路，即ち、ラッチ回
路１０６に供給される。このラッチ回路１０６は第２ウ
ィンドウ出力シーケンスをラッチすると共に、ラッチさ
れた第２ウィンドウ出力シーケンスをリード１２７を通
してメモリデバイス２００へ復号化出力シーケンスとし
て供給する。詳述すると、クロック信号のパルスが入力
したとき、バレルシフタ１０４から発生されたリード１
１９上の第２ウィンドウ出力シーケンスは、ラッチ回路
１０６の入力データとしてラッチされる。
ト入力データに於ける３ビットシーケンスは、コード値
で割り当てられる。ここで、３ビットシーケンスは第２
ウィンドウ出力シーケンスの第１ビットから左側に位置
する。第２ウィンドウ出力シーケンスの第１ビットから
左側に位置したビットの個数が３より小さい場合は、第
２バレルシフタ１０４は３ビットシーケンスの上位ビッ
トとしてビット１を加えて、３ビットシーケンスのコー
ド値を発生する。第２バレルシフタ１０４からの第２ウ
ィンドウ出力シーケンスはリレー回路，即ち、ラッチ回
路１０６に供給される。このラッチ回路１０６は第２ウ
ィンドウ出力シーケンスをラッチすると共に、ラッチさ
れた第２ウィンドウ出力シーケンスをリード１２７を通
してメモリデバイス２００へ復号化出力シーケンスとし
て供給する。詳述すると、クロック信号のパルスが入力
したとき、バレルシフタ１０４から発生されたリード１
１９上の第２ウィンドウ出力シーケンスは、ラッチ回路
１０６の入力データとしてラッチされる。
【００１７】メモリデバイス２００はラッチ回路１０６
に接続されており、固定長のコード及び復号化出力シー
ケンスの第１ビット位置から始まる可変長コードに対応
するコード長を発生する働きをする。本発明の好適な実
施例において、メモリデバイス２００はプログラマブル
ロジックアレイ（ＰＬＡ）で具現され得る第１及び第２
ルックアップテーブル２０１及び２０２を含む。第１ル
ックアップテーブル２０１はコード長を発生するプレフ
ィクス復号化に用いられ、第２ルックアップテーブル２
０２は復号化されたコードワードを生成するサブフィク
ス復号化に用いられる。第１ルックアップテーブル２０
１はプレフィクスコードテーブルと復号化されたワード
長テーブルとを含む。各々の可変長コードに対するプレ
フィクスコードは、プレフィクスコードテーブルでエン
トリーとして表現される。ここで、各プレフィクスコー
ドは各コードの上位のＰビットから成り、各コードの長
さを表し、また、Ｐの最大値は可変長コードの長さの最
大値より小さい整数、即ち１６である。プレフィクスコ
ードテーブルでの各テーブルエントリーは１６ビットの
長さを有し、可変長の実プレフィクスコードで始まる。
ラッチ回路１０６からのシーケンスがプレフィクスコー
ドテーブルに格納されたビットパターンに整合する時、
コード長が検出される。かくして、例えば、プレフィク
スコードテーブルにおけるプレフィクスコードの中の１
つのビットパターンが「１１」の場合、１６ビットのテ
ーブルエントリーは「１１ＸＸ ＸＸＸＸ ＸＸＸＸ
ＸＸＸＸ」になる。ここで、「Ｘ」は「ドントケアビッ
ト」を表す。ラッチ回路１０６からの１６ビットシーケ
ンスが「１１０１ １０１０ １０１０ １１０１」の
場合は、最初の２つのビットで整合が起こる。リード１
２７上の復号化出力シーケンスがプレフィクスコードテ
ーブル内のエントリーと整合する時、復号化ワード長テ
ーブルの対応するエントリーがアクティブにされる。復
号化ワード長テーブル及びプリフィックスコード長テー
ブルはプリフィックスコードテーブル内の可変長コード
の整合するプレフィクスコードに対応するコード長をリ
ード２１１上へ出力する。次のクロック信号のパルス
で、リード２１１を通して第２バレルシフタ１０４へ供
給されたコード長は第２バレルシフタ１０４のスライド
可能な出力ウィンドウのシフトを制御するに用いられ、
第２ルックアップテーブル２０２に入力される。第２ル
ックアップテーブル２０２はサブフィクスコードテーブ
ル、コード長テーブル及び復号化ワードテーブルを含
む。各可変長コードに対応するコード長はコード長テー
ブル内のエントリーとして表現され、各可変長コードに
対するサブフィクスコードはサブフィクスコードテーブ
ル内のエントリーとして表現される。ここで、各サブフ
ィクスコードは各コードの下位Ｑビットからなり、Ｑビ
ットの値は可変長コードの最大ビット長からＰを減じて
得られた値と同じである。本発明の好適な実施例におい
て、可変長コードはＰビットのプレフィクスコードとＱ
ビットのサブフィクスコードとからなる。固定長のワー
ドはリード２１１上のコード長とリード１２１上のコー
ド値とが、各々のコードワード長テーブル及び各々のサ
ブフィクステーブルに格納されたビットパターンのうち
のいずれか１つと整合する場合検出される。例えば、サ
ブフィクスコードテーブル内のサブフィクスコードの中
の１つのビットパターンが「０１」の場合、その３ビッ
トのテーブルエントリーは「０１Ｘ」である。同様に、
ここで、「Ｘ」は「ドントケアビット」を表す。リード
１２１上のコード値が「１０１」の場合、下位の２つの
ビットで整合が起こる。前述したように、リード２１１
上のコード長がコード長テーブル内のエントリーと整合
し、リード２１７上のコード値がサブフィクスコードテ
ーブル内のエントリーと整合する場合は、復号化ワード
テーブル内の対応するエントリーはアクティブにされ
る。復号化ワードテーブルは、サブフィクスコードテー
ブル内の整合されたサブフィクスコードとコード長テー
ブル内の整合されたコード長に対応する固定長のワード
とをリード２１３上へ出力する。
に接続されており、固定長のコード及び復号化出力シー
ケンスの第１ビット位置から始まる可変長コードに対応
するコード長を発生する働きをする。本発明の好適な実
施例において、メモリデバイス２００はプログラマブル
ロジックアレイ（ＰＬＡ）で具現され得る第１及び第２
ルックアップテーブル２０１及び２０２を含む。第１ル
ックアップテーブル２０１はコード長を発生するプレフ
ィクス復号化に用いられ、第２ルックアップテーブル２
０２は復号化されたコードワードを生成するサブフィク
ス復号化に用いられる。第１ルックアップテーブル２０
１はプレフィクスコードテーブルと復号化されたワード
長テーブルとを含む。各々の可変長コードに対するプレ
フィクスコードは、プレフィクスコードテーブルでエン
トリーとして表現される。ここで、各プレフィクスコー
ドは各コードの上位のＰビットから成り、各コードの長
さを表し、また、Ｐの最大値は可変長コードの長さの最
大値より小さい整数、即ち１６である。プレフィクスコ
ードテーブルでの各テーブルエントリーは１６ビットの
長さを有し、可変長の実プレフィクスコードで始まる。
ラッチ回路１０６からのシーケンスがプレフィクスコー
ドテーブルに格納されたビットパターンに整合する時、
コード長が検出される。かくして、例えば、プレフィク
スコードテーブルにおけるプレフィクスコードの中の１
つのビットパターンが「１１」の場合、１６ビットのテ
ーブルエントリーは「１１ＸＸ ＸＸＸＸ ＸＸＸＸ
ＸＸＸＸ」になる。ここで、「Ｘ」は「ドントケアビッ
ト」を表す。ラッチ回路１０６からの１６ビットシーケ
ンスが「１１０１ １０１０ １０１０ １１０１」の
場合は、最初の２つのビットで整合が起こる。リード１
２７上の復号化出力シーケンスがプレフィクスコードテ
ーブル内のエントリーと整合する時、復号化ワード長テ
ーブルの対応するエントリーがアクティブにされる。復
号化ワード長テーブル及びプリフィックスコード長テー
ブルはプリフィックスコードテーブル内の可変長コード
の整合するプレフィクスコードに対応するコード長をリ
ード２１１上へ出力する。次のクロック信号のパルス
で、リード２１１を通して第２バレルシフタ１０４へ供
給されたコード長は第２バレルシフタ１０４のスライド
可能な出力ウィンドウのシフトを制御するに用いられ、
第２ルックアップテーブル２０２に入力される。第２ル
ックアップテーブル２０２はサブフィクスコードテーブ
ル、コード長テーブル及び復号化ワードテーブルを含
む。各可変長コードに対応するコード長はコード長テー
ブル内のエントリーとして表現され、各可変長コードに
対するサブフィクスコードはサブフィクスコードテーブ
ル内のエントリーとして表現される。ここで、各サブフ
ィクスコードは各コードの下位Ｑビットからなり、Ｑビ
ットの値は可変長コードの最大ビット長からＰを減じて
得られた値と同じである。本発明の好適な実施例におい
て、可変長コードはＰビットのプレフィクスコードとＱ
ビットのサブフィクスコードとからなる。固定長のワー
ドはリード２１１上のコード長とリード１２１上のコー
ド値とが、各々のコードワード長テーブル及び各々のサ
ブフィクステーブルに格納されたビットパターンのうち
のいずれか１つと整合する場合検出される。例えば、サ
ブフィクスコードテーブル内のサブフィクスコードの中
の１つのビットパターンが「０１」の場合、その３ビッ
トのテーブルエントリーは「０１Ｘ」である。同様に、
ここで、「Ｘ」は「ドントケアビット」を表す。リード
１２１上のコード値が「１０１」の場合、下位の２つの
ビットで整合が起こる。前述したように、リード２１１
上のコード長がコード長テーブル内のエントリーと整合
し、リード２１７上のコード値がサブフィクスコードテ
ーブル内のエントリーと整合する場合は、復号化ワード
テーブル内の対応するエントリーはアクティブにされ
る。復号化ワードテーブルは、サブフィクスコードテー
ブル内の整合されたサブフィクスコードとコード長テー
ブル内の整合されたコード長に対応する固定長のワード
とをリード２１３上へ出力する。
【００１８】一方、リード２１１上のコード長は、累算
ブロック３００へ供給され。この累算ブロック３００は
復号化されたコード長を累算すると共に、ウィンドウ制
御信号をリード３１９上へ発生する。ウィンドウ制御信
号は累算された累算コード長を表し、第１バレルシフタ
１０３を制御するのに用いられる。
ブロック３００へ供給され。この累算ブロック３００は
復号化されたコード長を累算すると共に、ウィンドウ制
御信号をリード３１９上へ発生する。ウィンドウ制御信
号は累算された累算コード長を表し、第１バレルシフタ
１０３を制御するのに用いられる。
【００１９】累算ブロック５００は加算器３１０とラッ
チ回路３２０とを有する。加算器３１０はリード２１１
上のコード長とリード３１８上の既に累算された累算コ
ード長とを加算して、クロック信号のパルスが入力した
ときラッチ回路３２０に供給する。本発明の好適な実施
例において、クロック信号の前パルスの入力時に発生さ
れた加算器３１０の出力はラッチ回路３２０によりラッ
チされる。加算器３１０はコード長の最上位ビット（Ｍ
ＳＢ）を検出すると共に、リード４１１を介してＲＥＡ
Ｄ信号としてバッファ５０に供給する。加算器３１０で
検出されたコード長が「３２」より大きいかまたは等し
い場合、加算器３１０で検出されたコード長のＭＳＢ
は、「１」となり、ＲＥＡＤ信号はリード４１１へ与え
られる。
チ回路３２０とを有する。加算器３１０はリード２１１
上のコード長とリード３１８上の既に累算された累算コ
ード長とを加算して、クロック信号のパルスが入力した
ときラッチ回路３２０に供給する。本発明の好適な実施
例において、クロック信号の前パルスの入力時に発生さ
れた加算器３１０の出力はラッチ回路３２０によりラッ
チされる。加算器３１０はコード長の最上位ビット（Ｍ
ＳＢ）を検出すると共に、リード４１１を介してＲＥＡ
Ｄ信号としてバッファ５０に供給する。加算器３１０で
検出されたコード長が「３２」より大きいかまたは等し
い場合、加算器３１０で検出されたコード長のＭＳＢ
は、「１」となり、ＲＥＡＤ信号はリード４１１へ与え
られる。
【００２０】新たに累算された累算コード長を表すリー
ド３１９上のウィンドウ制御信号は第１バレルシフタ１
０３へ供給され、第１バレルシフタ１０３のスライド可
能な出力ウィンドウの位置を制御する。累算された累算
コード長が「３２」より大きいかまたは等しい場合、ウ
ィンドウ制御信号のＭＳＢは「１」となる。
ド３１９上のウィンドウ制御信号は第１バレルシフタ１
０３へ供給され、第１バレルシフタ１０３のスライド可
能な出力ウィンドウの位置を制御する。累算された累算
コード長が「３２」より大きいかまたは等しい場合、ウ
ィンドウ制御信号のＭＳＢは「１」となる。
【００２１】ＲＥＡＤ信号に応じて、バッファ５０は次
のデータセグメントを取出すと共に、リード１１１上に
出力する。クロック信号のパルスに応じて、リード１１
１上のデータセグメントはラッチ回路１０１に送られ、
ラッチ回路１０１の内容はラッチ回路１０２に供給され
る。
のデータセグメントを取出すと共に、リード１１１上に
出力する。クロック信号のパルスに応じて、リード１１
１上のデータセグメントはラッチ回路１０１に送られ、
ラッチ回路１０１の内容はラッチ回路１０２に供給され
る。
【００２２】図１の復号化器の動作は、図２及び図３に
示す一例を参照すれば一層容易に理解されるであろう。
図２に示すように、データチャネル５１から図１に示さ
れたバッファ５０に入力されたデータストリームを、
「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥｅ ｅｅｅｅＦｆ
ｆｆ ｆｆｆＧｇｇｇｇ ｇｇｇＨｈｈｈｈ ｈｈｈｈ
Ｉｉｉｉ...」と仮定する。ここで、「Ａａ」は第１可
変長コード内の２つのビットを表し、「Ａ」は第１可変
長コードのプレフィクスコードを、「ａ」は第１可変長
コードのサブフィクスコードを各々表し、「Ｂｂｂ」は
第２可変長コード内の３つのビットを表し、「Ｂ」は第
２可変長コード内のプレフィクスコードを、そして
「ｂ」は第２可変長コード内のサブフィクスコードを各
々表す。
示す一例を参照すれば一層容易に理解されるであろう。
図２に示すように、データチャネル５１から図１に示さ
れたバッファ５０に入力されたデータストリームを、
「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥｅ ｅｅｅｅＦｆ
ｆｆ ｆｆｆＧｇｇｇｇ ｇｇｇＨｈｈｈｈ ｈｈｈｈ
Ｉｉｉｉ...」と仮定する。ここで、「Ａａ」は第１可
変長コード内の２つのビットを表し、「Ａ」は第１可変
長コードのプレフィクスコードを、「ａ」は第１可変長
コードのサブフィクスコードを各々表し、「Ｂｂｂ」は
第２可変長コード内の３つのビットを表し、「Ｂ」は第
２可変長コード内のプレフィクスコードを、そして
「ｂ」は第２可変長コード内のサブフィクスコードを各
々表す。
【００２３】図３に示すように、クロック信号の第１の
パルスが入力される前に、１６ビットのラッチ回路１０
１及び１０２は「ＦＦＦＦ」に初期化され、ラッチ回路
１０６の出力は「ＦＦＦＦ」に初期化され、累算ブロッ
ク３００はＲＥＡＤ信号が「１」になるように初期化さ
れる。より詳しくは、クロック信号の第１パルスで、リ
ード２１１上の第１ルックアップテーブル２０１の初期
化された出力は「０」であるため、第２バレルシフタ１
０４の初期シフトは「０」である。加算器３１０が２進
数「１０００００」に初期化されるため、ＲＥＡＤ信号
は「１」に初期化される。新たに累算された累算コード
長を表すリード３１９上のウィンドウ制御信号は「０」
であり、新たに累算された累算コード長はリード３１８
上に既に累算された累算コード長として送られる。
パルスが入力される前に、１６ビットのラッチ回路１０
１及び１０２は「ＦＦＦＦ」に初期化され、ラッチ回路
１０６の出力は「ＦＦＦＦ」に初期化され、累算ブロッ
ク３００はＲＥＡＤ信号が「１」になるように初期化さ
れる。より詳しくは、クロック信号の第１パルスで、リ
ード２１１上の第１ルックアップテーブル２０１の初期
化された出力は「０」であるため、第２バレルシフタ１
０４の初期シフトは「０」である。加算器３１０が２進
数「１０００００」に初期化されるため、ＲＥＡＤ信号
は「１」に初期化される。新たに累算された累算コード
長を表すリード３１９上のウィンドウ制御信号は「０」
であり、新たに累算された累算コード長はリード３１８
上に既に累算された累算コード長として送られる。
【００２４】クロック信号の第２のパルスが入力したと
き、リード２１１上の第１ルックアップテーブル２０１
の「１６」に初期化された出力とリード３１８上の新た
に累算されたコード長とが加算器３１０にて加算された
後、リード３１５を介してラッチ回路３２０に入力され
る。続けて、ウィンドウ制御信号がラッチ回路３２０で
ラッチされたコード長を受け取ることによって、「１
６」となる。前のＲＥＡＤ信号が「１」であるため、
「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥｅ」の１６ビット
からなる第１データセグメントがバッファ５０からリー
ド１１１上へ出力される。一方、両ラッチ回路１０１及
び１０２と、両バレルシフタ１０３及び１０４との出力
は、図３に「ＦＦＦＦ」及び「ＦＦＦＦ」に示された初
期値を有する。
き、リード２１１上の第１ルックアップテーブル２０１
の「１６」に初期化された出力とリード３１８上の新た
に累算されたコード長とが加算器３１０にて加算された
後、リード３１５を介してラッチ回路３２０に入力され
る。続けて、ウィンドウ制御信号がラッチ回路３２０で
ラッチされたコード長を受け取ることによって、「１
６」となる。前のＲＥＡＤ信号が「１」であるため、
「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥｅ」の１６ビット
からなる第１データセグメントがバッファ５０からリー
ド１１１上へ出力される。一方、両ラッチ回路１０１及
び１０２と、両バレルシフタ１０３及び１０４との出力
は、図３に「ＦＦＦＦ」及び「ＦＦＦＦ」に示された初
期値を有する。
【００２５】クロック信号の第３のパルスが入力したと
き、クロック信号の第２のパルスが入力したときＲＥＡ
Ｄ信号が「１」に初期化されたため、リード１１１上の
次のデータセグメント「ｅｅｅｅＦｆｆｆ ｆｆｆＧｇ
ｇｇｇ」がバッファ５０からリード１１１上へ出力され
る。リード１１１上のデータセグメント「ＡａＢｂｂＣ
ｃｃ ｃＤＤｄｄｄＥｅ」はラッチ回路１０２にてラッ
チされる。リード２１１上の既に復号化されたコード長
「１６」に、ラッチ回路３２０からリード３１８上の既
に累算されたモジュロ１６の累算コード長「１６」を、
加算することによって、加算器３１０の出力は「３２」
となる。加算器３１０の出力（即ち、「３２」）は、ラ
ッチ回路３２０にてラッチされると共に、ウィンドウ制
御信号としてリード３１９上に伝送される。従って、Ｒ
ＥＡＤ信号は「１」となるので、第１バレルシフタ１０
３は入力されたデータセグメント、即ち、「ＡａＢｂｂ
Ｃｃｃ ｃＤＤｄｄｄＥｅ」をリード１１７を通して第
２バレルシフタ１０４へ出力する。ラッチ回路１０６か
らの出力シーケンスは初期値を有し、第１ルックアップ
テーブル２０１のコード長出力は初期値「１６」を維持
するため、第２バレルシフタ１０４はデータセグメント
「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥｅ」をリード１１
９を通してラッチ回路１０６へ出力する。リード２１１
上のコード長が「１６」に初期化される。ラッチ回路１
０２は初期値を維持し、第２ルックアップテーブル２０
２からの復号化されたワードは雑音値を含む。
き、クロック信号の第２のパルスが入力したときＲＥＡ
Ｄ信号が「１」に初期化されたため、リード１１１上の
次のデータセグメント「ｅｅｅｅＦｆｆｆ ｆｆｆＧｇ
ｇｇｇ」がバッファ５０からリード１１１上へ出力され
る。リード１１１上のデータセグメント「ＡａＢｂｂＣ
ｃｃ ｃＤＤｄｄｄＥｅ」はラッチ回路１０２にてラッ
チされる。リード２１１上の既に復号化されたコード長
「１６」に、ラッチ回路３２０からリード３１８上の既
に累算されたモジュロ１６の累算コード長「１６」を、
加算することによって、加算器３１０の出力は「３２」
となる。加算器３１０の出力（即ち、「３２」）は、ラ
ッチ回路３２０にてラッチされると共に、ウィンドウ制
御信号としてリード３１９上に伝送される。従って、Ｒ
ＥＡＤ信号は「１」となるので、第１バレルシフタ１０
３は入力されたデータセグメント、即ち、「ＡａＢｂｂ
Ｃｃｃ ｃＤＤｄｄｄＥｅ」をリード１１７を通して第
２バレルシフタ１０４へ出力する。ラッチ回路１０６か
らの出力シーケンスは初期値を有し、第１ルックアップ
テーブル２０１のコード長出力は初期値「１６」を維持
するため、第２バレルシフタ１０４はデータセグメント
「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥｅ」をリード１１
９を通してラッチ回路１０６へ出力する。リード２１１
上のコード長が「１６」に初期化される。ラッチ回路１
０２は初期値を維持し、第２ルックアップテーブル２０
２からの復号化されたワードは雑音値を含む。
【００２６】クロック信号の第４のパルスが入力したと
き、前のＲＥＡＤ信号は「１」であり、次のデータセグ
メントの「ｇｇｇＨｈｈｈｈ ｈｈｈｈＩｉｉｉ」はバ
ッファ５０からリード１１１上へ出力される。加算器３
１０の出力は、リード２１１上の既に復号化されたコー
ド長「２」に、ラッチ回路３２０からリード３１８上の
既に累算された累算コード長「１６」を加算することに
よって、「１８」となる。加算器３１０の出力（即ち、
「１８」）は、ラッチ回路３２０にてラッチされると共
に、ウィンドウ制御信号としてリード３１９上に伝送さ
れる。従って、第１バレルシフタ１０３は入力されたデ
ータセグメント「ｅｅｅｅＦｆｆｆ ｆｆｆＧｇｇｇ
ｇ」を第２バレルシフタ１０４へ出力する。ラッチ回路
１０６に既にラッチされた「ＡａＢｂｂＣｃｃ ｃＤＤ
ｄｄｄＥｅ」のシーケンスは復号化出力シーケンスとし
てリード１２７を通して第１ルックアップテーブル２０
１とリード１２１を介して第２バレルシフタ１０４へ供
給される。第１ルックアップテーブル２０１は「ＡａＢ
ｂｂＣｃｃ ｃＤＤｄｄｄＥｅ」の復号化出力シーケン
ス内の第１の１つのビット（即ち、「Ａ」）を認識する
と共に、復号化されたコード長即ち、認識されたプレフ
ィクスコード（例えば、「２」）をリード２１１上へ出
力する。その後、リード２１１上の復号化されたコード
長「２」は、第２ルックアップテーブル２０２及び第２
バレルシフタ１０４に供給される。この第２バレルシフ
タ１０４はデータセグメント「ＢｂｂＣｃｃｃＤ Ｄｄ
ｄｄＥｅｅｅ」をラッチ回路１０６にリード１１９を通
して出力する。第２ルックアップテーブル２０２は復号
化されたコード長「２」とコード値「１Ａａ」を認識す
ると共に、認識されたコード長及びサブフィクスコード
エントリーに対応する固定長の復号化されたワード、例
えば、「Ａ’」をリード２１３上へ出力する。
き、前のＲＥＡＤ信号は「１」であり、次のデータセグ
メントの「ｇｇｇＨｈｈｈｈ ｈｈｈｈＩｉｉｉ」はバ
ッファ５０からリード１１１上へ出力される。加算器３
１０の出力は、リード２１１上の既に復号化されたコー
ド長「２」に、ラッチ回路３２０からリード３１８上の
既に累算された累算コード長「１６」を加算することに
よって、「１８」となる。加算器３１０の出力（即ち、
「１８」）は、ラッチ回路３２０にてラッチされると共
に、ウィンドウ制御信号としてリード３１９上に伝送さ
れる。従って、第１バレルシフタ１０３は入力されたデ
ータセグメント「ｅｅｅｅＦｆｆｆ ｆｆｆＧｇｇｇ
ｇ」を第２バレルシフタ１０４へ出力する。ラッチ回路
１０６に既にラッチされた「ＡａＢｂｂＣｃｃ ｃＤＤ
ｄｄｄＥｅ」のシーケンスは復号化出力シーケンスとし
てリード１２７を通して第１ルックアップテーブル２０
１とリード１２１を介して第２バレルシフタ１０４へ供
給される。第１ルックアップテーブル２０１は「ＡａＢ
ｂｂＣｃｃ ｃＤＤｄｄｄＥｅ」の復号化出力シーケン
ス内の第１の１つのビット（即ち、「Ａ」）を認識する
と共に、復号化されたコード長即ち、認識されたプレフ
ィクスコード（例えば、「２」）をリード２１１上へ出
力する。その後、リード２１１上の復号化されたコード
長「２」は、第２ルックアップテーブル２０２及び第２
バレルシフタ１０４に供給される。この第２バレルシフ
タ１０４はデータセグメント「ＢｂｂＣｃｃｃＤ Ｄｄ
ｄｄＥｅｅｅ」をラッチ回路１０６にリード１１９を通
して出力する。第２ルックアップテーブル２０２は復号
化されたコード長「２」とコード値「１Ａａ」を認識す
ると共に、認識されたコード長及びサブフィクスコード
エントリーに対応する固定長の復号化されたワード、例
えば、「Ａ’」をリード２１３上へ出力する。
【００２７】クロック信号の第５のパルスが入力したと
き、前のＲＥＡＤ信号が「０」であり、累算された累算
コード長が「３２」より小さいため、次のデータセグメ
ントはバッファ５０からリード１１１上に出力されな
い。従って、リード１１１、ラッチ回路１０１及び１０
２、リード１１７のデータセグメントは変化されない。
加算器３１０の出力は、復号化されたコード長「３」
に、既に累算されたモジュロ１６の累算コード長「１
８」を加算することによって、加算器の出力は「２１」
となる。加算器３１０の出力（即ち、「２１」）は、ラ
ッチ回路３２０にてラッチされると共に、ウィンドウ制
御信号としてリード３１９上に伝送される。従って、第
１バレルシフタ１０３は入力されたデータセグメント
「ｅｅＦｆｆｆｆｆ ｆＧｇｇｇｇｇｇ」を第２バレル
シフタ１０４へ出力する。ラッチ回路１０６に既にラッ
チされた「ＢｂｂＣｃｃｃＤ ＤｄｄｄＥｅｅｅ」のシ
ーケンスは第１ルックアップテーブル２０１と第２バレ
ルシフタ１０４へ供給される。第１ルックアップテーブ
ル２０１は「ＢｂｂＣｃｃｃＤ ＤｄｄｄＥｅｅｅ」の
復号化出力シーケンス内の第１の１つのビット（即ち、
「Ｂ」）を認識すると共に、復号化されたコード長即
ち、認識されたプレフィクスコード（例えば、「３」）
をリード２１１上へ出力する。その後、リード２１１上
の復号化されたコード長「３」は、第２ルックアップテ
ーブル２０２及び第２バレルシフタ１０４に供給され
る。この第２バレルシフタ１０４はデータセグメント
「ＣｃｃｃＤＤｄｄｄＥｅｅｅｅｅｆ」をラッチ回路１
０６にリード１１９を通して出力する。第２ルックアッ
プテーブル２０２は復号化されたコード長「３」を認識
すると共に、認識されたコード長及びサブフィクスコー
ドエントリーに対応する固定長の復号化されたワード、
例えば、「Ｂ’」をリード２１３上へ出力する。
き、前のＲＥＡＤ信号が「０」であり、累算された累算
コード長が「３２」より小さいため、次のデータセグメ
ントはバッファ５０からリード１１１上に出力されな
い。従って、リード１１１、ラッチ回路１０１及び１０
２、リード１１７のデータセグメントは変化されない。
加算器３１０の出力は、復号化されたコード長「３」
に、既に累算されたモジュロ１６の累算コード長「１
８」を加算することによって、加算器の出力は「２１」
となる。加算器３１０の出力（即ち、「２１」）は、ラ
ッチ回路３２０にてラッチされると共に、ウィンドウ制
御信号としてリード３１９上に伝送される。従って、第
１バレルシフタ１０３は入力されたデータセグメント
「ｅｅＦｆｆｆｆｆ ｆＧｇｇｇｇｇｇ」を第２バレル
シフタ１０４へ出力する。ラッチ回路１０６に既にラッ
チされた「ＢｂｂＣｃｃｃＤ ＤｄｄｄＥｅｅｅ」のシ
ーケンスは第１ルックアップテーブル２０１と第２バレ
ルシフタ１０４へ供給される。第１ルックアップテーブ
ル２０１は「ＢｂｂＣｃｃｃＤ ＤｄｄｄＥｅｅｅ」の
復号化出力シーケンス内の第１の１つのビット（即ち、
「Ｂ」）を認識すると共に、復号化されたコード長即
ち、認識されたプレフィクスコード（例えば、「３」）
をリード２１１上へ出力する。その後、リード２１１上
の復号化されたコード長「３」は、第２ルックアップテ
ーブル２０２及び第２バレルシフタ１０４に供給され
る。この第２バレルシフタ１０４はデータセグメント
「ＣｃｃｃＤＤｄｄｄＥｅｅｅｅｅｆ」をラッチ回路１
０６にリード１１９を通して出力する。第２ルックアッ
プテーブル２０２は復号化されたコード長「３」を認識
すると共に、認識されたコード長及びサブフィクスコー
ドエントリーに対応する固定長の復号化されたワード、
例えば、「Ｂ’」をリード２１３上へ出力する。
【００２８】クロック信号の第６のパルスが入力したと
き、前のＲＥＡＤ信号がそのまま「０」を維持するた
め、リード１１１、ラッチ回路１０１及び１０２のデー
タセグメントは変化されない。加算器３１０の出力は、
復号化されたコード長「４」に、既に累算された累算コ
ード長「２１」を加算することによって「２５」とな
る。加算器３１０の出力（即ち、「２５」）は、ラッチ
回路３２０にてラッチされると共に、ウィンドウ制御信
号としてリード３１９上に伝送される。従って、第１バ
レルシフタ１０３は入力されたデータセグメント「ｆｆ
ｆｆｆｆＧｇ ｇｇｇｇｇｇＨｈ」を第２バレルシフタ
１０４へ出力する。ラッチ回路１０６に既にラッチされ
た「ＣｃｃｃＤＤｄｄ ｄＥｅｅｅｅｅＦ」のシーケン
スは第１ルックアップテーブル２０１と第２バレルシフ
タ１０４へ供給される。第１ルックアップテーブル２０
１は「ＣｃｃｃＤＤｄ ｄｄＥｅｅｅｅｅＦ」の復号化
出力シーケンス内の第１の１つのビット（即ち、
「Ｃ」）を認識すると共に、復号化されたコード長即
ち、認識されたプレフィクスコード（例えば、「４」）
をリード２１１上へ出力する。その後、リード２１１上
の復号化されたコード長「４」は、第２ルックアップテ
ーブル２０２及び第２バレルシフタ１０４に供給され
る。この第２バレルシフタ１０４はデータセグメント
「ＤＤｄｄｄＥｅｅ ｅｅｅＦｆｆｆｆ」をラッチ回路
１０６にリード１１９を通して出力する。第２ルックア
ップテーブル２０２は復号化されたコード長「４」を認
識すると共に、認識されたコード長及びサブフィクスコ
ードエントリーに対応する固定長の復号化されたワー
ド、例えば、「Ｃ’」をリード２１３上へ出力する。
き、前のＲＥＡＤ信号がそのまま「０」を維持するた
め、リード１１１、ラッチ回路１０１及び１０２のデー
タセグメントは変化されない。加算器３１０の出力は、
復号化されたコード長「４」に、既に累算された累算コ
ード長「２１」を加算することによって「２５」とな
る。加算器３１０の出力（即ち、「２５」）は、ラッチ
回路３２０にてラッチされると共に、ウィンドウ制御信
号としてリード３１９上に伝送される。従って、第１バ
レルシフタ１０３は入力されたデータセグメント「ｆｆ
ｆｆｆｆＧｇ ｇｇｇｇｇｇＨｈ」を第２バレルシフタ
１０４へ出力する。ラッチ回路１０６に既にラッチされ
た「ＣｃｃｃＤＤｄｄ ｄＥｅｅｅｅｅＦ」のシーケン
スは第１ルックアップテーブル２０１と第２バレルシフ
タ１０４へ供給される。第１ルックアップテーブル２０
１は「ＣｃｃｃＤＤｄ ｄｄＥｅｅｅｅｅＦ」の復号化
出力シーケンス内の第１の１つのビット（即ち、
「Ｃ」）を認識すると共に、復号化されたコード長即
ち、認識されたプレフィクスコード（例えば、「４」）
をリード２１１上へ出力する。その後、リード２１１上
の復号化されたコード長「４」は、第２ルックアップテ
ーブル２０２及び第２バレルシフタ１０４に供給され
る。この第２バレルシフタ１０４はデータセグメント
「ＤＤｄｄｄＥｅｅ ｅｅｅＦｆｆｆｆ」をラッチ回路
１０６にリード１１９を通して出力する。第２ルックア
ップテーブル２０２は復号化されたコード長「４」を認
識すると共に、認識されたコード長及びサブフィクスコ
ードエントリーに対応する固定長の復号化されたワー
ド、例えば、「Ｃ’」をリード２１３上へ出力する。
【００２９】クロック信号の第７のパルスが入力したと
き、前のＲＥＡＤ信号が「０」を維持するため、次のデ
ータセグメントはバッファ５０からリード１１１上に出
力されない。従って、リード１１１、ラッチ回路１０１
及び１０２のデータセグメントは変化せず、第３バレル
シフタ１０３に入力された三つのデータセグメントは変
化しない。復号化されたコード長「５」に、既に累算さ
れたモジュロ１６の累算コード長「２５」を加算するこ
とによって、加算器の出力は「３０」となる。加算器３
１０の出力（即ち、「３０」）は、ラッチ回路３２０に
てラッチされると共に、ウィンドウ制御信号としてリー
ド３１９上に伝送される。ラッチ回路１０６に既にラッ
チされた「ＤＤｄｄｄＥｅｅ ｅｅｅＦｆｆｆｆ」の出
力シーケンスは第１ルックアップテーブル２０１と第２
バレルシフタ１０４へ供給される。第１ルックアップテ
ーブル２０１は「ＤＤｄｄｄＥｅｅ ｅｅｅＦｆｆｆ
ｆ」の復号化出力シーケンス内の第１の２つのビット
（即ち、「ＤＤ」）を認識すると共に、復号化されたコ
ード長即ち、認識されたプレフィクスコードエントリー
（例えば、「５」）をリード２１１上へ出力する。その
後、リード２１１上の復号化されたコード長「４」は、
第２ルックアップテーブル２０２及び第２バレルシフタ
１０４に供給される。この第２バレルシフタ１０４はデ
ータセグメント「ＥｅｅｅｅｅＦｆ ｆｆｆｆｆＧｇ
ｇ」をラッチ回路１０６に出力する。第２ルックアップ
テーブル２０２は復号化されたコード長「５」を認識す
ると共に、認識されたコード長及びサブフィクスコード
エントリーに対応する固定長の復号化されたワード、例
えば、「Ｄ’」をリード２１３上へ出力する。
き、前のＲＥＡＤ信号が「０」を維持するため、次のデ
ータセグメントはバッファ５０からリード１１１上に出
力されない。従って、リード１１１、ラッチ回路１０１
及び１０２のデータセグメントは変化せず、第３バレル
シフタ１０３に入力された三つのデータセグメントは変
化しない。復号化されたコード長「５」に、既に累算さ
れたモジュロ１６の累算コード長「２５」を加算するこ
とによって、加算器の出力は「３０」となる。加算器３
１０の出力（即ち、「３０」）は、ラッチ回路３２０に
てラッチされると共に、ウィンドウ制御信号としてリー
ド３１９上に伝送される。ラッチ回路１０６に既にラッ
チされた「ＤＤｄｄｄＥｅｅ ｅｅｅＦｆｆｆｆ」の出
力シーケンスは第１ルックアップテーブル２０１と第２
バレルシフタ１０４へ供給される。第１ルックアップテ
ーブル２０１は「ＤＤｄｄｄＥｅｅ ｅｅｅＦｆｆｆ
ｆ」の復号化出力シーケンス内の第１の２つのビット
（即ち、「ＤＤ」）を認識すると共に、復号化されたコ
ード長即ち、認識されたプレフィクスコードエントリー
（例えば、「５」）をリード２１１上へ出力する。その
後、リード２１１上の復号化されたコード長「４」は、
第２ルックアップテーブル２０２及び第２バレルシフタ
１０４に供給される。この第２バレルシフタ１０４はデ
ータセグメント「ＥｅｅｅｅｅＦｆ ｆｆｆｆｆＧｇ
ｇ」をラッチ回路１０６に出力する。第２ルックアップ
テーブル２０２は復号化されたコード長「５」を認識す
ると共に、認識されたコード長及びサブフィクスコード
エントリーに対応する固定長の復号化されたワード、例
えば、「Ｄ’」をリード２１３上へ出力する。
【００３０】クロック信号の第８のパルスが入力したと
き、前のＲＥＡＤ信号が「０」を維持するため、次のデ
ータセグメントはバッファ５０からリード１１１上に出
力されない。従って、リード１１１、ラッチ回路１０１
及び１０２のデータセグメントは変化しない。加算器３
１０の出力は、復号化されたコード長「６」に、既に累
算された累算コード長「３０」を加算することによって
「３６」となる。加算器３１０の出力（即ち、「３
６」）は、ラッチ回路３２０にてラッチされると共に、
ウィンドウ制御信号として伝送される。かくして、第１
バレルシフタ１０３はデータセグメント「ｇｇｇｇｇＨ
ｈｈ ｈｈｈｈｈｈＩｉ」を第２バレルシフタ１０４へ
供給する。クロック信号の第７のパルスが入力したとき
にラッチ回路１０６に既にラッチされた「Ｅｅｅｅｅｅ
Ｆｆ ｆｆｆｆｆＧｇｇ」の出力シーケンスは、第１ル
ックアップテーブル２０１と第２バレルシフタ１０４へ
供給される。第１ルックアップテーブル２０１は「ＥＥ
ＥｅｅｅＦＦ」の復号化出力シーケンス内の第１の３つ
のビット（即ち、「ＥＥＥ」）を認識すると共に、復号
化されたコード長即ち、認識されたプレフィクスコード
エントリー（例えば、「６」）をリード２１１上へ出力
する。その後、リード２１１上の復号化されたコード長
「６」は、第２ルックアップテーブル２０２及び第２バ
レルシフタ１０４に供給される。この 第２バレルシフ
タ１０４は１６ビットのデータセグメント「Ｆｆｆｆｆ
ｆｆＧ ｇｇｇｇｇｇｇＨ」をラッチ回路１０６に出力
する。第２ルックアップテーブル２０２は復号化された
コード長「６」及びコード値「ｅｅｅ」を認識すると共
に、認識されたコード長及びサブフィクスコードエント
リーに対応する固定長の復号化されたワード、例えば、
「Ｅ’」をリード２１３上へ出力する。「６」は、ウィ
ンドウ制御信号「３６」から「３０」を減算することに
よって、既に累算されたモジュロ１６の累算コード長と
してリード３１８上に供給される。
き、前のＲＥＡＤ信号が「０」を維持するため、次のデ
ータセグメントはバッファ５０からリード１１１上に出
力されない。従って、リード１１１、ラッチ回路１０１
及び１０２のデータセグメントは変化しない。加算器３
１０の出力は、復号化されたコード長「６」に、既に累
算された累算コード長「３０」を加算することによって
「３６」となる。加算器３１０の出力（即ち、「３
６」）は、ラッチ回路３２０にてラッチされると共に、
ウィンドウ制御信号として伝送される。かくして、第１
バレルシフタ１０３はデータセグメント「ｇｇｇｇｇＨ
ｈｈ ｈｈｈｈｈｈＩｉ」を第２バレルシフタ１０４へ
供給する。クロック信号の第７のパルスが入力したとき
にラッチ回路１０６に既にラッチされた「Ｅｅｅｅｅｅ
Ｆｆ ｆｆｆｆｆＧｇｇ」の出力シーケンスは、第１ル
ックアップテーブル２０１と第２バレルシフタ１０４へ
供給される。第１ルックアップテーブル２０１は「ＥＥ
ＥｅｅｅＦＦ」の復号化出力シーケンス内の第１の３つ
のビット（即ち、「ＥＥＥ」）を認識すると共に、復号
化されたコード長即ち、認識されたプレフィクスコード
エントリー（例えば、「６」）をリード２１１上へ出力
する。その後、リード２１１上の復号化されたコード長
「６」は、第２ルックアップテーブル２０２及び第２バ
レルシフタ１０４に供給される。この 第２バレルシフ
タ１０４は１６ビットのデータセグメント「Ｆｆｆｆｆ
ｆｆＧ ｇｇｇｇｇｇｇＨ」をラッチ回路１０６に出力
する。第２ルックアップテーブル２０２は復号化された
コード長「６」及びコード値「ｅｅｅ」を認識すると共
に、認識されたコード長及びサブフィクスコードエント
リーに対応する固定長の復号化されたワード、例えば、
「Ｅ’」をリード２１３上へ出力する。「６」は、ウィ
ンドウ制御信号「３６」から「３０」を減算することに
よって、既に累算されたモジュロ１６の累算コード長と
してリード３１８上に供給される。
【００３１】クロック信号の第９のパルスが入力したと
き、前のＲＥＡＤ信号が「１」であるため、次のデータ
セグメント「ｉｉｉｉｉｉＪｉ ｊｊｊｊｊｊｊｊ」は
バッファ５０からリード１１１上に出力される。ラッチ
回路１０１既にラッチされたデータセグメント「ｇｇｇ
Ｈｈｈｈｈ ｈｈｈｈＩｉｉｉ」は、ラッチ回路１０２
にてラッチされる。加算器３１０の出力は、復号化され
たコード長「７」に、既に累算されたモジュロ１６の累
算コード長「２０」を加算することによって「２７」と
なる。加算器３１０の出力（即ち、「２７」）は、ラッ
チ回路３２０にてラッチされると共に、ウィンドウ制御
信号としてリード３１８に伝送される。続けて、ＲＥＡ
Ｄ信号が「０」であり、第１バレルシフタ１０３はデー
タセグメント「ｈｈｈｈｈｈｈｈ Ｉｉｉｉｉｉｉｉ」
を第２バレルシフタ１０４へ供給する。クロック信号の
第８のパルスが入力したときにラッチ回路１０６に既に
ラッチされた「ＦｆｆｆｆｆｆＧ ｇｇｇｇｇｇｇＨ」
の出力シーケンスは、第１ルックアップテーブル２０１
と第２バレルシフタ１０４へ供給される。第１ルックア
ップテーブル２０１は「ＦｆｆｆｆｆｆＧ ｇｇｇｇｇ
ｇｇＨ」の復号化出力シーケンス内の第１の４つのビッ
ト（即ち、「Ｆｆｆｆ」）を認識すると共に、復号化さ
れたコード長即ち、認識されたプレフィクスコードエン
トリー（例えば、「７」）をリード２１１上へ出力す
る。その後、リード２１１上の復号化されたコード長
「７」は、第２ルックアップテーブル２０２及び第２バ
レルシフタ１０４に供給される。この 第２バレルシフ
タ１０４は１６ビットのデータセグメント「Ｇｇｇｇｇ
ｇｇｇ Ｈｈｈｈｈｈｈｈ」をラッチ回路１０６に出力
する。第２ルックアップテーブル２０２は復号化された
コード長「７」を認識すると共に、認識されたコード長
及びサブフィクスコードエントリーに対応する固定長の
復号化されたワード、例えば、「Ｆ’」をリード２１３
上へ出力する。
き、前のＲＥＡＤ信号が「１」であるため、次のデータ
セグメント「ｉｉｉｉｉｉＪｉ ｊｊｊｊｊｊｊｊ」は
バッファ５０からリード１１１上に出力される。ラッチ
回路１０１既にラッチされたデータセグメント「ｇｇｇ
Ｈｈｈｈｈ ｈｈｈｈＩｉｉｉ」は、ラッチ回路１０２
にてラッチされる。加算器３１０の出力は、復号化され
たコード長「７」に、既に累算されたモジュロ１６の累
算コード長「２０」を加算することによって「２７」と
なる。加算器３１０の出力（即ち、「２７」）は、ラッ
チ回路３２０にてラッチされると共に、ウィンドウ制御
信号としてリード３１８に伝送される。続けて、ＲＥＡ
Ｄ信号が「０」であり、第１バレルシフタ１０３はデー
タセグメント「ｈｈｈｈｈｈｈｈ Ｉｉｉｉｉｉｉｉ」
を第２バレルシフタ１０４へ供給する。クロック信号の
第８のパルスが入力したときにラッチ回路１０６に既に
ラッチされた「ＦｆｆｆｆｆｆＧ ｇｇｇｇｇｇｇＨ」
の出力シーケンスは、第１ルックアップテーブル２０１
と第２バレルシフタ１０４へ供給される。第１ルックア
ップテーブル２０１は「ＦｆｆｆｆｆｆＧ ｇｇｇｇｇ
ｇｇＨ」の復号化出力シーケンス内の第１の４つのビッ
ト（即ち、「Ｆｆｆｆ」）を認識すると共に、復号化さ
れたコード長即ち、認識されたプレフィクスコードエン
トリー（例えば、「７」）をリード２１１上へ出力す
る。その後、リード２１１上の復号化されたコード長
「７」は、第２ルックアップテーブル２０２及び第２バ
レルシフタ１０４に供給される。この 第２バレルシフ
タ１０４は１６ビットのデータセグメント「Ｇｇｇｇｇ
ｇｇｇ Ｈｈｈｈｈｈｈｈ」をラッチ回路１０６に出力
する。第２ルックアップテーブル２０２は復号化された
コード長「７」を認識すると共に、認識されたコード長
及びサブフィクスコードエントリーに対応する固定長の
復号化されたワード、例えば、「Ｆ’」をリード２１３
上へ出力する。
【００３２】クロック信号の第１０のパルスが入力した
とき、前のＲＥＡＤ信号が「０」であるため、次のデー
タセグメントはバッファ５０からリード１１１上に出力
される。従って、リード１１１、ラッチ回路１０１及び
１０２のデータセグメントは変化しない。加算器３１０
の出力は、復号化されたコード長「８」に、既に累算さ
れたモジュロ１６の累算コード長「２７」を加算するこ
とによって「３５」となる。加算器３１０の出力（即
ち、「２７」）は、ラッチ回路３２０にてラッチされる
と共に、ウィンドウ制御信号として送られる。続けて、
ＲＥＡＤ信号が「１」であり、第１バレルシフタ１０３
はデータセグメント「ｈＩｉｉｉｉｉｉｉｉＪｊｊｊｊ
ｊ」を第２バレルシフタ１０４へ供給する。クロック信
号の第９のパルスが入力したときにラッチ回路１０６に
既にラッチされた「Ｇｇｇｇｇｇｇｇ Ｈｈｈｈｈｈｈ
ｈ」の出力シーケンスは、第１ルックアップテーブル２
０１と第２バレルシフタ１０４へ供給される。第１ルッ
クアップテーブル２０１は「Ｇｇｇｇｇｇｇｇ Ｈｈｈ
ｈｈｈｈｈ」の復号化出力シーケンス内の第１の４つの
ビット（即ち、「Ｇｇｇｇ」）を認識すると共に、復号
化されたコード長即ち、認識されたプレフィクスコード
エントリー（例えば、「８」）をリード２１１上へ出力
する。その後、リード２１１上の復号化されたコード長
「８」は、第２ルックアップテーブル２０２及び第２バ
レルシフタ１０４に供給される。この第２バレルシフタ
１０４は１６ビットのデータセグメント「Ｈｈｈｈｈｈ
ｈｈｈＩｉｉｉｉｉｉ」をラッチ回路１０６に出力す
る。第２ルックアップテーブル２０２は復号化されたコ
ード長「８」を認識すると共に、認識されたコード長及
びサブフィクスコードエントリーに対応する固定長の復
号化されたワード、例えば、「Ｆ’」をリード２１３上
へ出力する。
とき、前のＲＥＡＤ信号が「０」であるため、次のデー
タセグメントはバッファ５０からリード１１１上に出力
される。従って、リード１１１、ラッチ回路１０１及び
１０２のデータセグメントは変化しない。加算器３１０
の出力は、復号化されたコード長「８」に、既に累算さ
れたモジュロ１６の累算コード長「２７」を加算するこ
とによって「３５」となる。加算器３１０の出力（即
ち、「２７」）は、ラッチ回路３２０にてラッチされる
と共に、ウィンドウ制御信号として送られる。続けて、
ＲＥＡＤ信号が「１」であり、第１バレルシフタ１０３
はデータセグメント「ｈＩｉｉｉｉｉｉｉｉＪｊｊｊｊ
ｊ」を第２バレルシフタ１０４へ供給する。クロック信
号の第９のパルスが入力したときにラッチ回路１０６に
既にラッチされた「Ｇｇｇｇｇｇｇｇ Ｈｈｈｈｈｈｈ
ｈ」の出力シーケンスは、第１ルックアップテーブル２
０１と第２バレルシフタ１０４へ供給される。第１ルッ
クアップテーブル２０１は「Ｇｇｇｇｇｇｇｇ Ｈｈｈ
ｈｈｈｈｈ」の復号化出力シーケンス内の第１の４つの
ビット（即ち、「Ｇｇｇｇ」）を認識すると共に、復号
化されたコード長即ち、認識されたプレフィクスコード
エントリー（例えば、「８」）をリード２１１上へ出力
する。その後、リード２１１上の復号化されたコード長
「８」は、第２ルックアップテーブル２０２及び第２バ
レルシフタ１０４に供給される。この第２バレルシフタ
１０４は１６ビットのデータセグメント「Ｈｈｈｈｈｈ
ｈｈｈＩｉｉｉｉｉｉ」をラッチ回路１０６に出力す
る。第２ルックアップテーブル２０２は復号化されたコ
ード長「８」を認識すると共に、認識されたコード長及
びサブフィクスコードエントリーに対応する固定長の復
号化されたワード、例えば、「Ｆ’」をリード２１３上
へ出力する。
【００３３】上記において、本発明の好適な実施例につ
いて説明したが、本発明の特許請求の範囲を逸脱するこ
となく、種々の変更を加え得ることは勿論である。
いて説明したが、本発明の特許請求の範囲を逸脱するこ
となく、種々の変更を加え得ることは勿論である。
【００３４】
【発明の効果】従って、本発明によれば、構成を単純化
して処理速度を向上させた可変長コード復号化装置が提
供される。
して処理速度を向上させた可変長コード復号化装置が提
供される。
【図１】本発明の好適実施例の可変長コード復号化装置
の概略的なブロック図である。
の概略的なブロック図である。
【図２】図１に示す可変長コード復号化装置の動作を説
明するための入力ビットストリーム示した図である。
明するための入力ビットストリーム示した図である。
【図３】図１に示す可変長コード復号化装置の動作を説
明するための表を示した図である。
明するための表を示した図である。
５０ バッファ １０１ ラッチ回路 １０２ ラッチ回路 １０３ 第１バレルシフタ １０４ 第２バレルシフタ １０６ ラッチ回路 ２０１ 第１ルックアップテーブル ２０２ 第２ルックアップテーブル ３００ 累算ブロック ３１０ 加算器 ３２０ ラッチ回路
Claims (11)
- 【請求項１】 可変長コードの入力データビットスト
リームを復号化するための可変長コード復号化装置であ
って、 前記入力データビットストリームを格納するバッファ
と、 前記バッファから出力された前記入力データビットスト
リームを格納する、縦続接続された第１データビット格
納手段及び第２データビット格納手段と、 前記縦続接続された第１データビット格納手段及び第２
データビット格納手段と前記バッファとに接続されてお
り、前記縦続接続された第１データビット格納手段及び
第２データビット格納手段から供給された連続的な固定
長のセグメントビットと、前記バッファから取り出した
現在ビットとから第１ウィンドウ出力シーケンスを生成
する出力ウィンドウを有する第１シフト手段と、 前記第１シフト手段に接続されており、前記第１ウィン
ドウ出力シーケンスに含まれたビットと、与えられた前
復号化出力シーケンス内に含まれたビットとから第２ウ
ィンドウ出力シーケンスを生成する第２出力ウィンドウ
を有し、前記第２ウィンドウ出力シーケンスの第１ビッ
トから始まる上位Ｍビットをコード値として発生する第
２シフト手段であって、Ｍが可変長コードの最長のもの
のビット数より小さい整数である、該第２シフト手段
と、 前記第２ウィンドウ出力シーケンスをラッチすると共
に、ラッチされた第２ウィンドウ出力シーケンスを復号
化出力シーケンスとして前記第２シフト手段に供給する
リレー手段と、 前記リレー手段に接続されており、前記復号化出力シー
ケンスの第１ビットから始まる可変長コードの上位Ｐビ
ットからなるプレフィクスコードに応じてコード長を生
成すると共に、前記第２シフト手段に供給する第１メモ
リ手段であって、Ｐの最大値は前記可変長コードの最長
のもののビット数より小さい整数である、該第１メモリ
手段と、 前記第１メモリ手段に接続されており、前記コード長及
び前記コード値に応じて固定長のコードワードを生成す
る第２メモリ手段と、 前記第１メモリ手段からの前記コード長を、前に累算さ
れた累算コード長に加算して加算された累算コード長を
表すウィンドウ制御信号を発生すると共に、前記第１シ
フト手段に供給する累算手段とを含むことを特徴とする
可変長コード復号化装置。 - 【請求項２】 前記第１ウィンドウ出力シーケンスの
ビット長が、前記可変長コードの最長のものと等しく、
前記第１出力ウィンドウが、前記ウィンドウ制御信号に
直接応じて前記縦続接続された第１データビット格納手
段及び第２データビット格納手段から前記連続的な固定
長のセグメントビットを横切ってシフトされることを特
徴とする請求項１に記載の装置。 - 【請求項３】 前記第２ウィンドウ出力シーケンスの
ビット長が前記可変長コードの最長のものと等しく、前
記第２出力ウィンドウが、前記コード長に直接応じて前
記ビットを横切ってシフトされることを特徴とする請求
項１に記載の装置。 - 【請求項４】 前記リレー手段がラッチ回路であるこ
とを特徴とする請求項１に記載の装置。 - 【請求項５】 前記累算手段が、加算器とラッチ回路
とから構成されることを特徴とする請求項１に記載の装
置。 - 【請求項６】 前記累算コード長が前記可変長コード
の最長のものの２倍より大きい場合に、前記累算手段が
前記バッファに格納された次の固定長のセグメントビッ
トを取り出し、この固定長のセグメントビットは前記第
１データビット格納手段に格納され、前記第１データビ
ット格納手段に前に格納されていた固定長のセグメント
ビットは前記第２データビット格納手段に供給されるこ
とを特徴とする請求項１に記載の装置。 - 【請求項７】 可変長コードの入力データビットスト
リームを復号化するための可変長コード復号化方法であ
って、 前記入力データビットストリームをバッファに格納する
第１過程と、 前記バッファから出力された前記入力データビットスト
リームを、縦続接続された第１データビット格納手段及
び第２データビット格納手段に格納する第２過程と、 前記第１データビット格納手段及び第２データビット格
納手段と前記バッファから供給された連続的な固定長の
セグメントビットから第１ウィンドウ出力シーケンスを
生成する第３過程であって、前記第１ウィンドウ出力シ
ーケンスのビット長が前記可変長コードの最長のものと
等しく、前記第１出力ウィンドウがウィンドウ制御信号
に直接応じて前記縦続接続された第１データビット格納
手段及び第２データビット格納手段から前記連続的な固
定長のセグメントビットを横切ってシフトされる、該第
３過程と、 前記第１ウィンドウ出力シーケンスに含まれたビット
と、与えられた前復号化出力シーケンス内に含まれたビ
ットとから第２ウィンドウ出力シーケンスを生成し、前
記第２ウィンドウ出力シーケンスの第１ビットから始ま
る上位Ｍビットをコード値として発生する第４過程であ
って、Ｍが可変長コードの最長のもののビット数より小
さい整数である、該第４過程と、 前記第２ウィンドウ出力シーケンスをラッチする第５過
程と、 前記復号化出力シーケンスの第１ビットから始まる可変
長コードの上位Ｐビットからなるプレフィクスコードに
応じてコード長を生成する第６過程であって、Ｐの最大
値は前記可変長コードの最長のもののビット数より小さ
い整数である、該第６過程と、 前記コード長及び前記コード値に応じて固定長のコード
ワードを生成する第７過程と、 前記コード長を、前に累算された累算コード長を加算し
て、加算された累算コード長を表すウィンドウ制御信号
を発生する第８過程とを含むことを特徴とする可変長コ
ード復号化方法。 - 【請求項８】 前記第４過程で生成される前記第２ウ
ィンドウ出力シーケンスのビット長が前記可変長コード
長の最長のものと等しく、前記第２ウインドウ出力シー
ケンスを生成するウィンドウが、前記コード長に直接応
じて前記ビットを横切ってシフトされることを特徴とす
る請求項７に記載の方法。 - 【請求項９】 前記第５過程が、前記ラッチされた第
２ウィンドウ出力シーケンスを復号化出力シーケンスと
して出力する過程を更に含むことを特徴とする請求項７
に記載の方法。 - 【請求項１０】 前記第８過程において、次の固定長
のセグメントビットが前記第１データビット格納手段に
格納され、前記第１データビット格納手段に前に格納さ
れていた前記固定長のセグメントビットが前記第２デー
タビット格納手段に供給されることを特徴とする請求項
７に記載の方法。 - 【請求項１１】 前記第８過程が、前記累算された累
算コード長が前記可変長コードの最長のものの２倍より
大きい場合に、前記バッファに読み取り信号を与えて、
そこに格納された次の固定長のセグメントビットを取り
出す過程を更に含むことを特徴とする請求項７に記載の
方法。
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| Publication Number | Publication Date |
|---|---|
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