JPH09134592A - 半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置 - Google Patents

半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置

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JPH09134592A
JPH09134592A JP8221239A JP22123996A JPH09134592A JP H09134592 A JPH09134592 A JP H09134592A JP 8221239 A JP8221239 A JP 8221239A JP 22123996 A JP22123996 A JP 22123996A JP H09134592 A JPH09134592 A JP H09134592A
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word
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Kyu-Chan Lee
李圭燦
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Abstract

(57)【要約】 【課題】 マイクロブリッジの発生を抑え、マイクロブ
リッジ時の待機電流による不良発生を防止して、収率を
向上させた半導体メモリ装置のサブワードラインデコー
ダ及びその半導体メモリ装置を提供する。 【解決手段】本半導体メモリ装置のサブワードラインデ
コーダでは、サブワードラインドライバ１５０が、所定
の第１電圧に応答してメインワードラインデコーダ６０
の出力を伝えるプリチャージトランジスタＱ１１と、前
記プリチャージトランジスタを通して伝えられた前記メ
インワードラインデコーダの出力に応答して、ワードド
ライバプリデコーダ８０の出力信号をソース端子に伝え
るプルアップトランジスタＱ１３と、前記プルアップト
ランジスタのソースに連結されたドレイン、接地電圧端
子に連結されたソース及び前記ワードドライバプリデコ
ーダの反転された出力信号に接続されるゲートを有する
プルダウントランジスタＱ１４と、前記ワードドライバ
プリデコーダの出力信号に応答して前記メインワードラ
インデコーダの出力信号を前記プルアップトランジスタ
のソースに提供する駆動トランジスタＱ１２とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
サブワードラインデコーダ及びその半導体メモリ装置に
係り、特にワードラインイネーブル動作時にワードライ
ンを高速に駆動するためにＮＭＯＳトランジスタだけで
構成された半導体メモリ装置のサブワードラインデコー
ダ及びその半導体メモリ装置に関するものである。
【０００２】
【従来の技術】データを格納するための電荷蓄積素子、
例えばセルキャパシタと、前記電荷蓄積素子に伝えられ
る電荷の入出力を制限するためのスイッチング素子、例
えばセルアクセストランジスタとから構成されるメモリ
セルと、前記メモリセルに格納された情報を読み出した
り、書き込むための周辺回路とが、ダイナミックランダ
ムアクセスメモリ（以下、ＤＲＡＭという）の基本構造
である。
【０００３】図１は前記ＤＲＡＭの基本構造を示す回路
を含む一般の半導体装置のコア部の構成を示すブロック
図である。図１における半導体メモリ装置は、折り畳み
ビットライン及び共有センスアンプの構成を有する。こ
のコア部の構造及びその動作は当分野では周知である。
図２は前記図１の読み出し動作に対するタイミング図で
ある。図１及び図２を参照してＤＲＡＭの読み出し動作
に対する概略特性を説明する。
【０００４】図示していないシステムから読み出し動作
を行うための制御信号、例えば、ローアドレスストロー
ブ（ＲＡＳ）信号またはコラムアドレスストローブ（Ｃ
ＡＳ）信号が論理“ロー”レベルにトグル（toggle) さ
れて半導体メモリ装置が活性化されると、チップの内部
では前記信号に同期する各種の内部制御信号が発生し、
前記半導体メモリ装置は前記内部制御信号の所定のタイ
ミングにより順次に動作して読み出し動作を行う。
【０００５】一般のメモリ装置において、チップの面積
を小さくするためにアドレス多重化方式を用いている
が、この方式は同一のアドレスラインをローアドレスス
トローブ信号またはコラムアドレスストローブ信号で制
御することにより、入力されるアドレス（Ａｄｄｒ）を
それぞれローアドレスＡ１またはコラムアドレスＡ２と
して認識する。ローアドレスＡ１が指定されると、前記
ローアドレスＡ１に該当する所定のワードラインＷＬｉ
が選択されることにより、昇圧されたワードライン電圧
が前記ワードラインＷＬｉに供給される。コラムアドレ
スＡ２が指定されると、前記コラムアドレスＡ２に該当
するコラム選択ラインＣＳＬが選択される。前記ワード
ラインＷＬｉが選択されてメモリセル２とビットライン
ＢＬｉとのチャージ共有動作（チャージの分配）が行わ
れると、ビットライン対ＢＬｉ，／ＢＬｉ（以下、／Ｘ
は信号Ｘの反転信号）の間には所定のレベルの電圧差が
発生する。このビットライン対に発生する電圧差をセン
スアンプ８，１０が感知して増幅することにより、前記
ビットライン対の間にビットデータを表わす電圧差が導
出される。
【０００６】現在のセンスアンプとしては、通常Ｐ−Ｎ
ラッチ構造を多用している。最近はＤＲＡＭにおいてチ
ップの面積を小さくするために、隣接するメモリブロッ
クが前記センスアンプを共有するが、これを共有Ｐ−Ｎ
センスアンプと呼び、図１は共有Ｐ−Ｎセンスアンプを
含む回路構成を示している。この共有Ｐ−Ｎセンスアン
プにおいて、メモリセル２，１４は排他的に選択されな
ければならない。前記メモリセル２，１４を排他的に選
択する信号が、分離ゲート制御信号ＩＳＯｉ，ＩＳＯｊ
である。すなわち、メモリセル２を選択する場合、制御
信号ＩＳＯｉは“ハイ”状態となるので分離ゲート４，
６はターンオンされ、制御信号ＩＳＯｊは“ロー”状態
となるので分離ゲート１６，１８はターンオフされる。
通常は前記制御信号ＩＳＯｉ，ＩＳＯｊの“ハイ”状態
は内部電源電圧Ｖｃｃレベルより高く昇圧された電圧レ
ベルＶｐｐとなるが、これはチャージ共有動作を行った
ビットラインＢＬｉ，／ＢＬｉの電圧を損なわずセンス
アンプに伝えるためである。
【０００７】分離ゲート４，６が導通されると、チャー
ジ共有動作後にビットライン対ＢＬｉ，／ＢＬｉは数十
〜数百ミリボルトの電圧差を有する。前記ビットライン
対ＢＬｉ，／ＢＬｉの電圧は、Ｎ型のセンスアンプ８と
Ｐ型のセンスアンプ１０とでそれぞれネガティブ増幅と
ポジティブ増幅された後、電源電圧Ｖｃｃレベル及び接
地電圧Ｖｓｓレベルが導出される。前記ビットライン対
ＢＬｉ，／ＢＬｉの電圧が充分に導出された後、コラム
デコーダ（図示せず）で任意のコラムアドレスがデコー
ディングされて該当コラム選択線ＣＳＬが活性化される
と、所定のコラム選択ゲートが選択される。これによ
り、ビットライン対ＢＬｉ，／ＢＬｉの電圧は入出力ラ
イン対ＩＯ，／ＩＯに伝えられる。その後、前記入出力
ライン対ＩＯ，／ＩＯに伝えられたデータは、一連の出
力関連回路を通してチップの外部に伝送される。このよ
うにして、１ビットのデータを読み出す読み出し動作が
済む。
【０００８】ところが、前記チャージ共有が充分でない
状態でセンスアンプが動作する場合は、前記ビットライ
ン対には所定のＣＭＯＳ電位差が充分に導出されないた
め、メモリ装置の誤動作の恐れがある。したがって、ビ
ットラインとメモリセルとの充分なチャージ共有時間を
維持するか否かはＤＲＡＭの動作特性に大きな影響を及
ぼす。この観点から前記チャージ共有時間を維持するた
めの研究が行われつつある。この解決方法としては、ワ
ードラインが選択された後、所定のレベルＶｃｃ＋Ｖｔ
（ここで、Ｖｔはセルアクセストランジスタのスレショ
ルド電圧である）に至るまでにかかる時間を低減する技
術が提示されており、従来はストラッピング技法を用い
た。
【０００９】ストラッパング方法について簡略に説明す
ると次のとおりである。すなわち、メモリセルを構成す
るセルアクセストランジスタの制御電極（ゲート端子）
として用いられるポリシリコンゲートは高抵抗物質なの
で、伝導度が低い。このポリシリコンゲート上に低抵抗
物質であるメタルラインを位置させ、一定の区間ごとに
前記ポリシリコンゲートと前記メタルラインとを連結さ
せる。すなわち、ワードラインの選択に所要される時間
を低抵抗物質であるメタルにより決めることにより、ワ
ードラインを高速に選択し、チャージ共有動作も高速に
行える。
【００１０】しかしながら、前記ストラッピング技法は
デザインルールの大きいＤＲＡＭデバイスでは有用であ
るが、高集積度による極小のデザインルールを有するＤ
ＲＡＭデバイスでは次のような工程上の困難がある。す
なわち、ＤＲＡＭの製造工程において、メタル工程はポ
リシリコンゲート工程の後に続く工程であって、工程マ
ージンが確保しにくい。したがって、極小のデザインル
ールを有する２５６メガＤＲＡＭ以上のメモリデバイス
では、各ワードラインごとにメタルラインをストラップ
することは不可能である。かつ、メタル層とワードライ
ンとの間にコンタクトホールを形成してそのコンタクト
ホールをメタルで埋め込むのは、段差のため極めて困難
である。この解決のための一方法としてワードラインを
階層的構造とする方法が試みられている。このワードラ
インの階層的構造はサブワードラインとして実現され
る。サブワードラインデコーダは前記サブワードライン
を選択的に指定する役割を果たす。
【００１１】図３は従来の技術によるＣＭＯＳサブワー
ドラインデコーダを示す図面である。図３を参照すれ
ば、前記サブワードラインデコーダは、所定のサブワー
ドラインＳＷＬｉ，ＳＷＬｊの間に位置するメインワー
ドラインＭＷＬに連なるメインワードラインデコーダ２
０とブロックデコーダ２２とを含む。前記メインワード
ラインＭＷＬとブロックデコーダ２２との出力が組合せ
られることにより、所定のサブワードラインが選択され
る。すなわち、メインワードラインデコーダ２０により
メインワードラインＭＷＬが“ロー”状態に活性化され
た後、ブロックデコーダ２２から供給される昇圧電圧
が、ＣＭＯＳサブワードラインデコーダのＰＭＯＳトラ
ンジスタ３０，３４を通してサブワードラインＳＷＬｉ
またはＳＷＬｊに供給される。ここで、メインワードラ
インＭＷＬはサブワードラインごとに必要でないため、
隣接するサブワードラインの間に割合に広い空間が形成
される。したがって、メインワードライン、即ちポリシ
リコンゲートの上にメタルラインを位置しやすく、かつ
メタルラインとメインワードラインとの間にコンタクト
ホールを形成してメタルを埋め込むことが容易である。
【００１２】しかしながら、図３の構造はレイアウトに
おいて短所がある。すなわち、前記サブワードラインデ
コーダを構成するＰＭＯＳトランジスタを必要とするの
で、Ｐ型の基板を用いる工程ではＮウェルを形成しなけ
ればならない。ところが、メモリ素子においては集積度
の向上及び工程の便宜のためにＮＭＯＳトランジスタだ
けを用いることが非常に有利である。これに比して、Ｐ
ＭＯＳトランジスタのためのＮウェルを形成するには集
積度面においてある程度不利となる。この工程上の問題
を解消するために、ＮＭＯＳトランジスタだけで構成さ
れたサブワードライン回路が日本のＮＥＣ社により発表
された IEEE Journal of Solid State Circuits Vol. 2
8. No. 11, November 1993, "A 30ns 256Mb DRAM with
a Multidivided Array Structure" の論文に詳しく開示
されている。
【００１３】図４は前記論文に開示されたサブワードラ
インデコーダを示す回路図である。図４を参照すれば、
ローアドレスストローブ信号が“ロー”に遷移した後、
ローアドレスの一部Ａｉをデコーディングするためにメ
インワードラインデコーダ６０が動作し、他の一部のロ
ーアドレスＡｊをデコーディングするためにワードドラ
イバプリデコーダ８０が動作する。前記メインワードラ
インデコーダ６０により、サブワードデコーダ１００の
ａノードはＶBOOST −ＶTNレベルにプリチャージされ
る。ここで、ＶBOOST は内部の昇圧電圧であり、ＶTNは
プリチャージトランジスタのスレショルド電圧である。
その後、前記ワードドライバプリデコーダ８０によりＲ
Ａラインが選択される場合、ラインｉが選択されたと仮
定すれば、ｉとａとの組合せによりサブワードラインＳ
ＷＬｉが選択される。
【００１４】
【発明が解決しようとする課題】しかしながら、前記図
４のサブワードラインデコーダの構造は下記のような問
題点を有する。第１に、ＶBOOST 回路の駆動能力に対す
る問題である。ＶBOOST はチップの内部から発生する昇
圧電圧レベルであって、メモリ装置がパワーアップされ
るときに所定のレベルにクランプされる。その後、チッ
プの待機状態で、図４から見られるように、メインワー
ドラインＭＷＬは接地電圧レベルＶｓｓに保たれる必要
があり、／ＭＷＬはＶBOOST レベルにプリチャージされ
なければならない。１６メガＤＲＡＭのＶBOOST 発生回
路では、約６ナノファラッドの割合大きい負荷を駆動す
る必要がある。したがって、メモリ容量が２５６メガＤ
ＲＡＭに増える場合、ＶBOOST 回路は数十ナノファラッ
ドの負荷を駆動する必要があり、パワーアップや待機状
態で所望のＶBOOST レベルにチャージアップしにくくな
る。
【００１５】第２に、埃粒子によるマイクロブリッジ時
の問題である。前記図４のように同一の方向に形成され
て相補的な電位を有するサブワードラインは平行に延び
ている。待機状態でＭＷＬは接地Ｖｓｓ電圧レベルを有
し、／ＭＷＬはＶBOOST 電圧レベルを有する。この２本
のラインの間にブリッジが発生する場合、／ＭＷＬから
ＭＷＬへ、すなわち、ＶBOOST レベルは低くなる。上述
したようにその電圧レベルが低くなると、元の電圧レベ
ルを回復するため、ＶBOOST 発生回路のオシレータ及び
感知回路のような回路が連続的に動作する。かつ、マイ
クロブリッジの発生したワードラインを冗長ワードライ
ンに取り替える場合にも待機電流は増える。高集積度に
よりデザインルールが小さくなる場合には、マイクロブ
リッジの発生率が極めて高くなり、埃粒子の密度に応じ
て待機電流の増加によるチップの不良率も増える。
【００１６】したがって、本発明の目的は、昇圧電圧Ｖ
BOOST 発生回路の負荷を低減することができ、且つ隣接
するラインの間にマイクロブリッジが発生されるときに
待機電流による不良発生を防止する半導体メモリ装置の
サブワードラインデコーダ及びその半導体メモリ装置を
提供するにある。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体メモリ装置のサブワードラインデコ
ーダは、ローアドレスの一部を入力として所定のメイン
ワードラインを選択するためのメインワードラインデコ
ーダと、ローアドレスの他の一部を入力として所定の出
力動作を行うワードドライバプリデコーダと、サブワー
ドラインを駆動するために少なくとも１つのサブワード
ラインドライバとを備える半導体メモリ装置のサブワー
ドラインデコーダにおいて、前記サブワードラインドラ
イバが、所定の第１電圧に応答して前記メインワードラ
インデコーダの出力を伝えるプリチャージトランジスタ
と、前記プリチャージトランジスタを通して伝えられた
前記メインワードラインデコーダの出力に応答して、前
記ワードドライバプリデコーダの出力信号をソース端子
に伝えるプルアップトランジスタと、前記プルアップト
ランジスタのソースに連結されたドレイン、接地電圧端
子に連結されたソース、及び前記ワードドライバプリデ
コーダの反転された出力信号に接続されるゲートを有す
るプルダウントランジスタと、前記ワードドライバプリ
デコーダの出力信号に応答して、前記メインワードライ
ンデコーダの出力信号を前記プルアップトランジスタの
ソースに提供する駆動トランジスタとを含むことを特徴
とする。
【００１８】ここで、前記所定の第１電圧はチップの内
部電源電圧より高い外部電源電圧である。また、前記ト
ランジスタはＮＭＯＳトランジスタで構成される。又、
本発明の半導体メモリ装置のサブワードラインデコーダ
は、ローアドレスの一部を入力として所定のメインワー
ドラインを選択するためのメインワードラインデコーダ
と、ローアドレスの他の一部を入力として所定の出力動
作を行うワードドライバプリデコーダと、サブワードラ
インを駆動するために少なくとも１つのサブワードライ
ンドライバとを備える半導体メモリ装置のサブワードラ
インデコーダにおいて、前記サブワードラインドライバ
が、サブワードラインに接続された１つの端子、接地電
圧端子に接続された他の端子、及び前記ワードドライバ
プリデコーダにプリデコーディングされたアドレスライ
ンの任意の一本の出力線に接続されたゲートを有するプ
ルダウントランジスタと、前記メインワードラインに接
続された１つの端子、前記サブワードラインに接続され
た他の端子、及び前記さらに他の任意の一本の出力線に
接続されたゲートを有する駆動トランジスタとを含むこ
とを特徴とする。
【００１９】又、本発明の半導体メモリ装置は、サブワ
ードラインデコーダを備える半導体メモリ装置におい
て、前記サブワードラインデコーダが、ローアドレスの
一部を入力として所定のメインワードラインを選択する
ためのメインワードラインデコーダと、ローアドレスの
他の一部を入力として所定の出力動作を行うワードドラ
イバプリデコーダと、サブワードラインを駆動するため
に少なくとも１つのサブワードラインドライバとを備
え、前記サブワードラインドライバが、所定の第１電圧
に応答して前記メインワードラインデコーダの出力を伝
えるプリチャージトランジスタと、前記プリチャージト
ランジスタを通して伝えられた前記メインワードライン
デコーダの出力に応答して、前記ワードドライバプリデ
コーダの出力信号をソース端子に伝えるプルアップトラ
ンジスタと、前記プルアップトランジスタのソースに連
結されたドレイン、接地電圧端子に連結されたソース、
及び前記ワードドライバプリデコーダの反転された出力
信号に接続されるゲートを有するプルダウントランジス
タと、前記ワードドライバプリデコーダの出力信号に応
答して、前記メインワードラインデコーダの出力信号を
前記プルアップトランジスタのソースに提供する駆動ト
ランジスタとを含むことを特徴とする。
【００２０】又、本発明の半導体メモリ装置は、サブワ
ードラインデコーダを備える半導体メモリ装置におい
て、前記サブワードラインデコーダが、ローアドレスの
一部を入力として所定のメインワードラインを選択する
ためのメインワードラインデコーダと、ローアドレスの
他の一部を入力として所定の出力動作を行うワードドラ
イバプリデコーダと、サブワードラインを駆動するため
に少なくとも１つのサブワードラインドライバとを備
え、前記サブワードラインドライバが、サブワードライ
ンに接続された１つの端子、接地電圧端子に接続された
他の端子、及び前記ワードドライバプリデコーダにプリ
デコーディングされたアドレスラインの任意の一本の出
力線に接続されたゲートを有するプルダウントランジス
タと、前記メインワードラインに接続された１つの端
子、前記サブワードラインに接続された他の端子、及び
前記さらに他の任意の一本の出力線に接続されたゲート
を有する駆動トランジスタとを含むことを特徴とする。
【００２１】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳細に説明する。図５は本実施の形態
の半導体メモリ装置のサブワードラインデコーダを示す
回路図である。図５を参照すれば、サブワードラインデ
コーダは、メインワードラインデコーダ６０と、ワード
ドライバプリデコーダ８０と、サブワードラインドライ
バ１４０，１５０，１６０，１７０とを含む。前記メイ
ンワードラインデコーダ６０はローアドレスの一部Ａｉ
をデコーディングする手段とレベル変換器とから構成さ
れ、メインワードラインＭＷＬに接続される。前記ワー
ドドライバプリデコーダ８０はローアドレスの他の一部
Ａｊをデコーディングする手段とレベル変換器とから構
成され、プリデコーディングされたアドレスラインｉ，
ｊ，ｋ，ｌに接続される。
【００２２】サブワードラインドライバ１５０におい
て、プルダウントランジスタＱ１４は１つの端子、即ち
ドレインがサブワードラインＳＷＬｉに接続され、他の
端子、即ちソースが接地電圧端子に接続され、ゲートが
プリデコーディングされたアドレスライン中の任意の一
本の出力線ｉＢに接続される。プルアップトランジスタ
Ｑ１３の１つの端子、即ちソースがサブワードラインＳ
ＷＬｉに接続され、他の端子、即ちドレインが任意の一
本の出力線ｉに接続される。プリチャージトランジスタ
Ｑ１１の１つの端子はメインワードラインＭＷＬに接続
され、他の端子が前記プルアップトランジスタＱ１３の
ゲートに接続され、ゲートは昇圧電圧端子ＶBOOST に接
続される。駆動トランジスタＱ１２の１つの端子はメイ
ンワードラインＭＷＬに接続され、他の端子は前記サブ
ワードラインＳＷＬｉに接続され、ゲートは一本の出力
線ｉに接続される。残りサブワードラインドライバ１４
０，１６０，１７０は、サブワードライン及びプリデコ
ーディングされたアドレスラインとの接続だけが異なる
が、その基本的な構成においては前記サブワードライン
ドライバ１５０の構成と同じである。
【００２３】前記サブワードラインドライバ１４０，１
５０，１６０，１７０は１つのサブラインデコーダとな
り、このサブワードラインデコーダは所定の数のワード
ラインに連続的に接続される。次いで、図５を参照して
本実施の形態のサブワードラインデコーダの動作を説明
する。
【００２４】ローアドレスストローブ信号／ＲＡＳが
“ハイ”状態にあるとき、チップは待機状態となり、こ
の際、メインワードラインデコーダ６０の出力であるメ
インワードラインＭＷＬは接地電圧レベルの“ロー”状
態となる。ローアドレスストローブ信号ＲＡＳが“ロ
ー”に遷移すると、チップは活性化状態になり、外部か
ら印加されるアドレスはチップの内部でローアドレスバ
ッファー（図示せず）を通してローアドレスレジスタに
ラッチされる。かつ、前記ワードドライバプリデコーダ
８０が一部のローアドレスＡｊ、例えばローアドレス中
の最下位の２ビットをデコーディングし、レベル変換器
を介して４つのプリデコーディングされたアドレスライ
ンｉ，ｊ，ｋ，ｌのうち任意の一本の出力線に昇圧電圧
ＶBOOST レベルを伝える。
【００２５】説明の便宜上、前記４つの出力線ｉ，ｊ，
ｋ，ｌ中の一本の出力線ｉに前記昇圧電圧ＶBOOST レベ
ルの電圧が供給されると仮定する。引き続き、ローアド
レス中の他の一部のアドレスＡｉがメインワードライン
デコーダ６０でデコーディングされ、デコーディシング
された信号はレベル変換器に印加されて該当位置のサブ
ワードラインＳＷＬｉに昇圧電圧ＶBOOST を供給する。
前記サブワードラインＳＷＬｉに昇圧された電圧が伝え
られる過程は次のとおりである。
【００２６】前記ワードドライバプリデコーダ８０の出
力線中の出力線ｉだけが論理レベル“ハイ”値を有し、
残り出力線ｊ，ｋ，ｌは論理レベル“ロー”値を有す
る。したがって、前記サブワードラインデコーダ１５０
の出力線ＳＷＬｉの出力は論理“ハイ”値を有し、隣接
する出力線ＳＷＬｊ，ＳＷＬｋ，ＳＷＬｌの出力のいず
れも論理“ロー”値を有する。すなわち、プルダウント
ランジスタＱ１４だけが導通されず、プルダウントラン
ジスタＱ４，Ｑ２４，Ｑ３４は導通状態となることによ
り、サブワードライン中のＳＷＬｊ，ＳＷＬｋ，ＳＷＬ
ｌは接地電圧レベルに放電されて活性化されない。一
方、前記サブワードラインドライバ１５０のプルアップ
トランジスタＱ１３はトランジスタの動作特性からＶ
BOOST ーＶTN（ここで、ＶTNはプリチャージトランジス
タのスレショルド電圧）レベルのプリチャージ電圧を入
力として導通される。
【００２７】この一連のサブワードラインの活性化動作
後、メモリセルキャパシタとビットラインとのチャージ
共有動作が発生し、ビットライン対の電圧差をビットラ
インセンスアンプが感知してＣＭＯＳレベルの電位差と
なるように導出する。次に、前記ビットラインセンスア
ンプの出力がコラム選択ゲートを通して入出力線に伝え
られ、一連のデータパス制御回路を通してチップの外部
に出力される。この過程は本分野の通常の知識を持つ者
には周知である。
【００２８】
【発明の効果】上述したように、本発明による半導体メ
モリ装置は、待機状態でメインワードラインのレベルが
接地電圧レベルになるにつれて、昇圧電圧レベルで充電
された信号が大幅に減る。したがって、パワーアップと
待機時にも、ＶBOOST レベルが低下しない。かつ、４つ
のサブワードライン当たり１つのメインワードラインが
存在し、メインワードラインのプリチャージ電圧レベル
が接地電圧レベルになるので、隣接するワードラインの
間にマイクロブリッジの発生が抑えられる。かつ、マイ
クロブリッジが発生しても、このワードラインを冗長ワ
ードラインに取り替えると、放電経路が遮断される。し
たがって、マイクロブリッジ待機電流による不良発生を
防止し得るので、収率の向上された半導体メモリ装置を
具現することができる。
【図面の簡単な説明】
【図１】折り畳みビットライン及び共有センスアンプ構
造を有する一般の半導体メモリ装置のコア部の構成を示
す図である。
【図２】図１の読み出し動作のタイミング図である。
【図３】ＣＭＯＳトランジスタを用いた従来のサブワー
ドラインデコーダを示す回路図である。
【図４】ＮＭＯＳトランジスタだけで構成された従来の
技術によるサブワードラインデコーダの回路図である。
【図５】ＮＭＯＳトランジスタだけで構成された本実施
の形態のサブワードラインデコーダの回路図である。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ローアドレスの一部を入力として所定の
    メインワードラインを選択するためのメインワードライ
    ンデコーダと、ローアドレスの他の一部を入力として所
    定の出力動作を行うワードドライバプリデコーダと、サ
    ブワードラインを駆動するために少なくとも１つのサブ
    ワードラインドライバとを備える半導体メモリ装置のサ
    ブワードラインデコーダにおいて、 前記サブワードラインドライバが、 所定の第１電圧に応答して前記メインワードラインデコ
    ーダの出力を伝えるプリチャージトランジスタと、 前記プリチャージトランジスタを通して伝えられた前記
    メインワードラインデコーダの出力に応答して、前記ワ
    ードドライバプリデコーダの出力信号をソース端子に伝
    えるプルアップトランジスタと、 前記プルアップトランジスタのソースに連結されたドレ
    イン、接地電圧端子に連結されたソース、及び前記ワー
    ドドライバプリデコーダの反転された出力信号に接続さ
    れるゲートを有するプルダウントランジスタと、 前記ワードドライバプリデコーダの出力信号に応答し
    て、前記メインワードラインデコーダの出力信号を前記
    プルアップトランジスタのソースに提供する駆動トラン
    ジスタとを含むことを特徴とする半導体メモリ装置のサ
    ブワードラインデコーダ。
  2. 【請求項２】 前記所定の第１電圧はチップの内部電源
    電圧より高い外部電源電圧であることを特徴とする請求
    項１に記載の半導体メモリ装置のサブワードラインデコ
    ーダ。
  3. 【請求項３】 前記トランジスタはＮＭＯＳトランジス
    タで構成されることを特徴とする請求項１に記載の半導
    体メモリ装置のサブワードラインデコーダ。
  4. 【請求項４】 ローアドレスの一部を入力として所定の
    メインワードラインを選択するためのメインワードライ
    ンデコーダと、ローアドレスの他の一部を入力として所
    定の出力動作を行うワードドライバプリデコーダと、サ
    ブワードラインを駆動するために少なくとも１つのサブ
    ワードラインドライバとを備える半導体メモリ装置のサ
    ブワードラインデコーダにおいて、 前記サブワードラインドライバが、 サブワードラインに接続された１つの端子、接地電圧端
    子に接続された他の端子、及び前記ワードドライバプリ
    デコーダにプリデコーディングされたアドレスラインの
    任意の一本の出力線に接続されたゲートを有するプルダ
    ウントランジスタと、 前記メインワードラインに接続された１つの端子、前記
    サブワードラインに接続された他の端子、及び前記さら
    に他の任意の一本の出力線に接続されたゲートを有する
    駆動トランジスタとを含むことを特徴とする半導体メモ
    リ装置のサブワードラインデコーダ。
  5. 【請求項５】 サブワードラインデコーダを備える半導
    体メモリ装置において、 前記サブワードラインデコーダが、ローアドレスの一部
    を入力として所定のメインワードラインを選択するため
    のメインワードラインデコーダと、ローアドレスの他の
    一部を入力として所定の出力動作を行うワードドライバ
    プリデコーダと、サブワードラインを駆動するために少
    なくとも１つのサブワードラインドライバとを備え、 前記サブワードラインドライバが、 所定の第１電圧に応答して前記メインワードラインデコ
    ーダの出力を伝えるプリチャージトランジスタと、 前記プリチャージトランジスタを通して伝えられた前記
    メインワードラインデコーダの出力に応答して、前記ワ
    ードドライバプリデコーダの出力信号をソース端子に伝
    えるプルアップトランジスタと、 前記プルアップトランジスタのソースに連結されたドレ
    イン、接地電圧端子に連結されたソース、及び前記ワー
    ドドライバプリデコーダの反転された出力信号に接続さ
    れるゲートを有するプルダウントランジスタと、 前記ワードドライバプリデコーダの出力信号に応答し
    て、前記メインワードラインデコーダの出力信号を前記
    プルアップトランジスタのソースに提供する駆動トラン
    ジスタとを含むことを特徴とする半導体メモリ装置。
  6. 【請求項６】 サブワードラインデコーダを備える半導
    体メモリ装置において、 前記サブワードラインデコーダが、ローアドレスの一部
    を入力として所定のメインワードラインを選択するため
    のメインワードラインデコーダと、ローアドレスの他の
    一部を入力として所定の出力動作を行うワードドライバ
    プリデコーダと、サブワードラインを駆動するために少
    なくとも１つのサブワードラインドライバとを備え、 前記サブワードラインドライバが、 サブワードラインに接続された１つの端子、接地電圧端
    子に接続された他の端子、及び前記ワードドライバプリ
    デコーダにプリデコーディングされたアドレスラインの
    任意の一本の出力線に接続されたゲートを有するプルダ
    ウントランジスタと、 前記メインワードラインに接続された１つの端子、前記
    サブワードラインに接続された他の端子、及び前記さら
    に他の任意の一本の出力線に接続されたゲートを有する
    駆動トランジスタとを含むことを特徴とする半導体メモ
    リ装置。
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