JPH09134819A - モノリシック多層超薄チップインダクタ及びその製造方法 - Google Patents
モノリシック多層超薄チップインダクタ及びその製造方法Info
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- JPH09134819A JPH09134819A JP8298117A JP29811796A JPH09134819A JP H09134819 A JPH09134819 A JP H09134819A JP 8298117 A JP8298117 A JP 8298117A JP 29811796 A JP29811796 A JP 29811796A JP H09134819 A JPH09134819 A JP H09134819A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
- H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
- H01F41/041—Printed circuit coils
- H01F41/046—Printed circuit coils structurally combined with ferromagnetic material
-
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- H01F41/043—Printed circuit coils by thick film techniques
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- Manufacturing Cores, Coils, And Magnets (AREA)
Abstract
(57)【要約】
【課題】 所望の数のコイル巻き数を得るように異なる
コイル層の組合せを用いたモノリシック多層チップイン
ダクタ及びその製造方法を提供すること。 【解決手段】 膨張係数の不一致によって惹起される機
械的応力を減少させるために同一端に２つの端子（１
２，１４）を有するモノリシック多層超薄チップインダ
クタ（１０）を製造する。より堅固な結合を必要とする
場合は、インダクタを取り付けるための第３の無接続端
子（１６）をインダクタの反対端に設ける。このインダ
クタは、各々コイルを有し、インダクタの端子に対応す
る成端点を構成する底部コイル層（１８）と頂部コイル
層を用いて製造する。それらのコイル層の反対端は（２
４，６８）を電気的に接続して第１端子（１２）から第
２端子（１４）まで連続したコイルを形成する。
コイル層の組合せを用いたモノリシック多層チップイン
ダクタ及びその製造方法を提供すること。 【解決手段】 膨張係数の不一致によって惹起される機
械的応力を減少させるために同一端に２つの端子（１
２，１４）を有するモノリシック多層超薄チップインダ
クタ（１０）を製造する。より堅固な結合を必要とする
場合は、インダクタを取り付けるための第３の無接続端
子（１６）をインダクタの反対端に設ける。このインダ
クタは、各々コイルを有し、インダクタの端子に対応す
る成端点を構成する底部コイル層（１８）と頂部コイル
層を用いて製造する。それらのコイル層の反対端は（２
４，６８）を電気的に接続して第１端子（１２）から第
２端子（１４）まで連続したコイルを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、モノリシック（一体）
多層超薄チップインダクタ（以下、「モノリシック多層
チップインダクタ」又は「多層チップインダクタ」又は
「チップインダクタ」又は単に「インダクタ」ともとも
称する）に関し、特に、所望の数のコイル巻き数を得る
ように異なるコイル層（コイル状導体を有する層）の組
合せを用いたモノリシック多層チップインダクタ及びそ
の製造方法に関する。
多層超薄チップインダクタ（以下、「モノリシック多層
チップインダクタ」又は「多層チップインダクタ」又は
「チップインダクタ」又は単に「インダクタ」ともとも
称する）に関し、特に、所望の数のコイル巻き数を得る
ように異なるコイル層（コイル状導体を有する層）の組
合せを用いたモノリシック多層チップインダクタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】代表的な従来のモノリシック多層超薄チ
ップインダクタには、２つのタイプがある。タイプＩ
は、例えば、コイル（「コイルループ」とも称する）が
印刷回路板（以下、単に「回路板」とも称する）の一部
となっているプレーナ（平面状）インダクタであり、使
用者がコアを組立てなければならないタイプである。タ
イプＩＩは、通常脆弱であり、手作業で回路板上に取り
付けなければならないプレーナインダクタである。
ップインダクタには、２つのタイプがある。タイプＩ
は、例えば、コイル（「コイルループ」とも称する）が
印刷回路板（以下、単に「回路板」とも称する）の一部
となっているプレーナ（平面状）インダクタであり、使
用者がコアを組立てなければならないタイプである。タ
イプＩＩは、通常脆弱であり、手作業で回路板上に取り
付けなければならないプレーナインダクタである。
【０００３】従来のチップインダクタに随伴する１つの
問題は、温度変化に基因する回路板とチップインダクタ
の膨脹及び収縮によって惹起される。周囲温度が変化す
ると、回路板とインダクタの素材が膨脹又は収縮する。
異なる素材は、それらの膨張係数の相違により異なる割
合で膨脹又は収縮する。回路板とチップインダクタと
は、膨脹係数が異なるので、異なる割合で膨脹又は収縮
し、その結果、そのチップインダクタ即ちセラミックチ
ップ素子と、該チップ素子がはんだ付けされている回路
板に機械的応力を惹起する。
問題は、温度変化に基因する回路板とチップインダクタ
の膨脹及び収縮によって惹起される。周囲温度が変化す
ると、回路板とインダクタの素材が膨脹又は収縮する。
異なる素材は、それらの膨張係数の相違により異なる割
合で膨脹又は収縮する。回路板とチップインダクタと
は、膨脹係数が異なるので、異なる割合で膨脹又は収縮
し、その結果、そのチップインダクタ即ちセラミックチ
ップ素子と、該チップ素子がはんだ付けされている回路
板に機械的応力を惹起する。
【０００４】従来のチップインダクタに随伴するもう１
つの問題は、印刷回路板に実装すべきチップインダクタ
（「セラミック素子」、「チップ素子」又は単に「素
子」又は「部品」とも称する）の微小化が益々求められ
ていることに基因する。例えば、ＰＣＭＣＩＡカードに
用いられる印刷回路板に実装すべき素子は、非常に薄く
しなければならない。素子のサイズを小さくすることに
伴っていろいろな問題が生じる。例えば、サイズを小さ
くすると、従来の素子では、その電気的特性及び信頼性
が劣化し、コストが高くなる。
つの問題は、印刷回路板に実装すべきチップインダクタ
（「セラミック素子」、「チップ素子」又は単に「素
子」又は「部品」とも称する）の微小化が益々求められ
ていることに基因する。例えば、ＰＣＭＣＩＡカードに
用いられる印刷回路板に実装すべき素子は、非常に薄く
しなければならない。素子のサイズを小さくすることに
伴っていろいろな問題が生じる。例えば、サイズを小さ
くすると、従来の素子では、その電気的特性及び信頼性
が劣化し、コストが高くなる。
【０００５】従来のある種のチップインダクタに随伴す
るもう更に別の問題は、その製造工程における融通性が
欠落していることである。チップインダクタは、通常、
頂部コイル層、中間コイル層及び底部コイル層を含む、
数層のコイルパターン層を用いて製造される。各コイル
パターン層即ちコイル層は、その上下のコイル層と電気
的に接続して連続したコイルを形成するために上下のコ
イル層の接続端に対応する接続端を有している。完成イ
ンダクタにおけるコイルの巻き数を決定する場合、製造
業者は、頂部コイル層と底部コイル層のコイル巻き数を
変更せず、頂部コイル層と底部コイル層の間の中間コイ
ル層のコイル巻き数を変更する。従って、各コイル層の
接続端を対応する接続端に電気的に接続するために各コ
イル層の接続端を整列させるためには、１度に２つの中
間コイル層を追加しなければならない。その結果、チッ
プ素子の厚みを増大させるとともに、コイルの使用効率
を劣化させる。更に、各コイル層のコイル巻き数によっ
ては、完成インダクタにおけるコイルの巻き数は、比較
的大きい増減数でしか変更できない場合がある。
るもう更に別の問題は、その製造工程における融通性が
欠落していることである。チップインダクタは、通常、
頂部コイル層、中間コイル層及び底部コイル層を含む、
数層のコイルパターン層を用いて製造される。各コイル
パターン層即ちコイル層は、その上下のコイル層と電気
的に接続して連続したコイルを形成するために上下のコ
イル層の接続端に対応する接続端を有している。完成イ
ンダクタにおけるコイルの巻き数を決定する場合、製造
業者は、頂部コイル層と底部コイル層のコイル巻き数を
変更せず、頂部コイル層と底部コイル層の間の中間コイ
ル層のコイル巻き数を変更する。従って、各コイル層の
接続端を対応する接続端に電気的に接続するために各コ
イル層の接続端を整列させるためには、１度に２つの中
間コイル層を追加しなければならない。その結果、チッ
プ素子の厚みを増大させるとともに、コイルの使用効率
を劣化させる。更に、各コイル層のコイル巻き数によっ
ては、完成インダクタにおけるコイルの巻き数は、比較
的大きい増減数でしか変更できない場合がある。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、改良されたモノリシック多層超薄チップインダクタ
を提供することである。本発明の他の目的は、頂部コイ
ル層と底部コイル層と、随意選択として少くとも１つの
中間コイル層を有する多層チップインダクタを提供する
ことである。本発明の他の目的は、完成インダクタの総
コイル巻き数を比較的小さい増減数で変更することがで
きるように複数の頂部成端層から選択された１つの頂部
成端層を有する多層チップインダクタを提供することで
ある。本発明の他の目的は、インダクタの同じ一端に位
置する２つの端子を有する多層チップインダクタを提供
することである。本発明の他の目的は、インダクタの同
じ一端に２つの端子を有し、随意選択として、反対端に
１つの無接続端子を有する多層チップインダクタを提供
することである。
は、改良されたモノリシック多層超薄チップインダクタ
を提供することである。本発明の他の目的は、頂部コイ
ル層と底部コイル層と、随意選択として少くとも１つの
中間コイル層を有する多層チップインダクタを提供する
ことである。本発明の他の目的は、完成インダクタの総
コイル巻き数を比較的小さい増減数で変更することがで
きるように複数の頂部成端層から選択された１つの頂部
成端層を有する多層チップインダクタを提供することで
ある。本発明の他の目的は、インダクタの同じ一端に位
置する２つの端子を有する多層チップインダクタを提供
することである。本発明の他の目的は、インダクタの同
じ一端に２つの端子を有し、随意選択として、反対端に
１つの無接続端子を有する多層チップインダクタを提供
することである。
【０００７】本発明の他の目的は、タイプＩのＰＣＭＣ
ＩＡカードに使用するのに十分に小さい寸法を有するモ
ノリシック多層チップインダクタを提供することであ
る。
ＩＡカードに使用するのに十分に小さい寸法を有するモ
ノリシック多層チップインダクタを提供することであ
る。
【０００８】本発明の他の目的は、同様なワイヤ巻線型
インダクタより高いはんだ流動温度に耐えることができ
る（はんだが流れ出す温度が高い）多層チップインダク
タを提供することである。
インダクタより高いはんだ流動温度に耐えることができ
る（はんだが流れ出す温度が高い）多層チップインダク
タを提供することである。
【０００９】本発明の他の目的は、優れた電気特性を有
する多層チップインダクタを提供することである。本発
明の他の目的は、そのサイズのわりには多量のエネルギ
ーを蓄積することができる多層チップインダクタを提供
することである。
する多層チップインダクタを提供することである。本発
明の他の目的は、そのサイズのわりには多量のエネルギ
ーを蓄積することができる多層チップインダクタを提供
することである。
【００１０】本発明の更に他の目的は、安価に大量生産
することを可能にする方法を用いて製造された多層チッ
プインダクタを提供することである。本発明の更に他の
目的は、各々１．５巻きのコイル巻きを有する複数のコ
イル層から製造された多層チップインダクタを提供する
ことである。
することを可能にする方法を用いて製造された多層チッ
プインダクタを提供することである。本発明の更に他の
目的は、各々１．５巻きのコイル巻きを有する複数のコ
イル層から製造された多層チップインダクタを提供する
ことである。
【００１１】
【課題を解決するための手段】上記目的を解決するため
に、本発明は、モノリシック多層チップインダクタを製
造するための方法であって、該インダクタの設けるべき
コイルの所望の巻き数を選定し、第１端子を形成するた
めに該インダクタの１つの縁にまで延長した第１端と、
連結端を構成する第２端を有する底部コイル層を形成
し、底部コイル層のコイルの巻き数と頂部コイル層の巻
き数の和がほぼ前記所望の巻き数となるように、第２端
子を形成するために該インダクタの１つの縁にまで延長
した第１端と、前記底部コイル層の前記連結端に整合す
る連結端を構成する第２端を有し、各々異なるコイル巻
き数を有する１組のコイル層から１つの頂部コイル層を
選択し、該選択された頂部コイル層を形成し、各隣接す
るコイル層の整合する連結端を電気的に接続して前記底
部コイル層から前記頂部コイル層まで連続したコイルを
形成することから成る方法を提供する。
に、本発明は、モノリシック多層チップインダクタを製
造するための方法であって、該インダクタの設けるべき
コイルの所望の巻き数を選定し、第１端子を形成するた
めに該インダクタの１つの縁にまで延長した第１端と、
連結端を構成する第２端を有する底部コイル層を形成
し、底部コイル層のコイルの巻き数と頂部コイル層の巻
き数の和がほぼ前記所望の巻き数となるように、第２端
子を形成するために該インダクタの１つの縁にまで延長
した第１端と、前記底部コイル層の前記連結端に整合す
る連結端を構成する第２端を有し、各々異なるコイル巻
き数を有する１組のコイル層から１つの頂部コイル層を
選択し、該選択された頂部コイル層を形成し、各隣接す
るコイル層の整合する連結端を電気的に接続して前記底
部コイル層から前記頂部コイル層まで連続したコイルを
形成することから成る方法を提供する。
【００１２】本発明は、又、モノリシック多層チップイ
ンダクタであって、両端を有する本体内に封入された第
１端と第２端を有するコイルと、該コイルの第１端に電
気的に接続された第１端子と、該コイルの第２端に電気
的に接続された第２端子と、第３の無接続端子とから成
り、該第１端子と第２端子は、前記本体の一端に配置さ
れ、該第３の無接続端子は、該本体の他端に配置されて
いることを特徴とするモノリシック多層チップインダク
タを提供する。
ンダクタであって、両端を有する本体内に封入された第
１端と第２端を有するコイルと、該コイルの第１端に電
気的に接続された第１端子と、該コイルの第２端に電気
的に接続された第２端子と、第３の無接続端子とから成
り、該第１端子と第２端子は、前記本体の一端に配置さ
れ、該第３の無接続端子は、該本体の他端に配置されて
いることを特徴とするモノリシック多層チップインダク
タを提供する。
【００１３】
【発明の効果】本発明のモノリシック多層チップインダ
クタは、幾つかの利点を提供する。第１に、本発明のイ
ンダクタの２つの端子は、インダクタの同じ一端に配置
され、第３の無接続端子は、インダクタの反対端に形成
される。上述した膨張係数の不整合が問題となる場合、
上記２つの端子を印刷回路板にはんだ付けすることがで
き、上記無接続端子をはんだ付けしないでおくことがで
きる。それによって、当該素子即ちインダクタと、回路
板に及ぼされる機械的応力を軽減することができる。こ
のインダクタより剛的な又は機械的により堅固な態様で
回路板に接続する必要がある場合は、上記無接続端子
も、回路板にはんだ付けしておくことができる。２つの
端子をインダクタの同じ一端に配置した構成は、又、印
刷回路板上のトレースランを短くすることができる。
クタは、幾つかの利点を提供する。第１に、本発明のイ
ンダクタの２つの端子は、インダクタの同じ一端に配置
され、第３の無接続端子は、インダクタの反対端に形成
される。上述した膨張係数の不整合が問題となる場合、
上記２つの端子を印刷回路板にはんだ付けすることがで
き、上記無接続端子をはんだ付けしないでおくことがで
きる。それによって、当該素子即ちインダクタと、回路
板に及ぼされる機械的応力を軽減することができる。こ
のインダクタより剛的な又は機械的により堅固な態様で
回路板に接続する必要がある場合は、上記無接続端子
も、回路板にはんだ付けしておくことができる。２つの
端子をインダクタの同じ一端に配置した構成は、又、印
刷回路板上のトレースランを短くすることができる。
【００１４】本発明のモノリシック多層チップインダク
タ製造方法も、幾つかの利点を提供する。本発明の方法
によれば、底部コイル層及び頂部コイル層の各々は、コ
イルを有し、完成インダクタの端子に対応するそれぞれ
１つの端子を有するものとして構成する。各コイル層の
コイルの他端（端子を構成する側とは反対側の端部）
は、接続端を構成し、電気的に接続されて１つの端子か
ら他の端子へ連続したコイルを形成する。各コイル層
は、１巻きのコイルを有するコイル層、１巻き以下のコ
イルを有するコイル層及び１巻き以上のコイルを有する
コイル層の中から選択される。かくして、頂部コイル層
としてコイル巻き数の異なるコイル層を選択することに
よってインダクタの総コイル巻き数を容易に選択するこ
とができる。
タ製造方法も、幾つかの利点を提供する。本発明の方法
によれば、底部コイル層及び頂部コイル層の各々は、コ
イルを有し、完成インダクタの端子に対応するそれぞれ
１つの端子を有するものとして構成する。各コイル層の
コイルの他端（端子を構成する側とは反対側の端部）
は、接続端を構成し、電気的に接続されて１つの端子か
ら他の端子へ連続したコイルを形成する。各コイル層
は、１巻きのコイルを有するコイル層、１巻き以下のコ
イルを有するコイル層及び１巻き以上のコイルを有する
コイル層の中から選択される。かくして、頂部コイル層
としてコイル巻き数の異なるコイル層を選択することに
よってインダクタの総コイル巻き数を容易に選択するこ
とができる。
【００１５】頂部コイル層と底部コイル層の間に任意の
数の中間コイル層を介設することができる。所望数のコ
イルループを得るために頂部コイル層と底部コイル層と
中間コイル層の任意の組合せを選択することができる。
又、それらのコイル層を選択する際、１つの端子から他
の端子へ連続したコイルを形成するために各コイルの上
記接続端（端子を構成する側とは反対側の端部）は、当
該層の上下どちらかの面又は両方の面において他のコイ
ルの接続端に対応する（整合する）ようにしなければな
らない。
数の中間コイル層を介設することができる。所望数のコ
イルループを得るために頂部コイル層と底部コイル層と
中間コイル層の任意の組合せを選択することができる。
又、それらのコイル層を選択する際、１つの端子から他
の端子へ連続したコイルを形成するために各コイルの上
記接続端（端子を構成する側とは反対側の端部）は、当
該層の上下どちらかの面又は両方の面において他のコイ
ルの接続端に対応する（整合する）ようにしなければな
らない。
【００１６】
【発明の実施の形態】以下に、本発明の好ましい実施形
態をチップインダクタに適用した場合について説明する
が、本発明は、このような実施形態に限定されるもので
はなく、本発明の精神及び範囲から逸脱することなく、
いろいろな実施形態が可能であり、いろいろな変更及び
改変を加えることができることを理解されたい。本発明
のモノリシック（一体）多層超薄チップインダクタ１０
は、モノリシック厚肉フィルム表面実装素子（「セラミ
ック素子」又は端に「素子」とも称する）であり、その
同じ一端に配置された２つの端子１２，１４を有し、反
対端に配置された第３端子１６を有する。第３端子１６
は、無接続端子である。
態をチップインダクタに適用した場合について説明する
が、本発明は、このような実施形態に限定されるもので
はなく、本発明の精神及び範囲から逸脱することなく、
いろいろな実施形態が可能であり、いろいろな変更及び
改変を加えることができることを理解されたい。本発明
のモノリシック（一体）多層超薄チップインダクタ１０
は、モノリシック厚肉フィルム表面実装素子（「セラミ
ック素子」又は端に「素子」とも称する）であり、その
同じ一端に配置された２つの端子１２，１４を有し、反
対端に配置された第３端子１６を有する。第３端子１６
は、無接続端子である。
【００１７】このインダクタ１０の使用者は、その２つ
の端子１２，１４だけを印刷回路板にはんだ付けする
か、あるいは、３つの端子１２，１４，１６のすべてを
印刷回路板にはんだ付けするか随意に選択することがで
きる。無接続端子１６は、インダクタ１０内のコイルに
は電気的に接続していない。２つの端子１２，１４だけ
を印刷回路板にはんだ付けすることによって、セラミッ
ク素子１０に作用する機械的応力を減少させることがで
きる。機械的応力は、素子１０と、それがはんだ付けさ
れた回路板との間の熱膨張によって惹起される。そのよ
うな応力は、２つの端子１２，１４だけを印刷回路板に
はんだ付けする構成においては端子１２と１４の間の間
隔が、端子１６と１２、又は端子１６と１４の間に距離
より狭いことによって減少される。
の端子１２，１４だけを印刷回路板にはんだ付けする
か、あるいは、３つの端子１２，１４，１６のすべてを
印刷回路板にはんだ付けするか随意に選択することがで
きる。無接続端子１６は、インダクタ１０内のコイルに
は電気的に接続していない。２つの端子１２，１４だけ
を印刷回路板にはんだ付けすることによって、セラミッ
ク素子１０に作用する機械的応力を減少させることがで
きる。機械的応力は、素子１０と、それがはんだ付けさ
れた回路板との間の熱膨張によって惹起される。そのよ
うな応力は、２つの端子１２，１４だけを印刷回路板に
はんだ付けする構成においては端子１２と１４の間の間
隔が、端子１６と１２、又は端子１６と１４の間に距離
より狭いことによって減少される。
【００１８】熱膨張又は収縮によって惹起される機械的
応力よりも、衝撃又は振動の方が大きな問題となるよう
な場合は、使用者は、３つの端子１２，１４，１６のす
べてを印刷回路板にはんだ付けするか随意に選択するこ
とができる。その結果、インダクタ１０は、その両端と
３つの部位で回路板にはんだ付けされるので、剛性が高
くなり、機械的により頑健になる。
応力よりも、衝撃又は振動の方が大きな問題となるよう
な場合は、使用者は、３つの端子１２，１４，１６のす
べてを印刷回路板にはんだ付けするか随意に選択するこ
とができる。その結果、インダクタ１０は、その両端と
３つの部位で回路板にはんだ付けされるので、剛性が高
くなり、機械的により頑健になる。
【００１９】２つの端子１２，１４をインダクタ１０の
同じ一端に配置する構成のもう１つの利点は、印刷回路
板上のトレースランを短くすることができることであ
る。トレースランは、端子１２，１４を当該回路板には
んだ付けされた他の素子に接続するための導体である。
同じ一端に配置する構成のもう１つの利点は、印刷回路
板上のトレースランを短くすることができることであ
る。トレースランは、端子１２，１４を当該回路板には
んだ付けされた他の素子に接続するための導体である。
【００２０】図３、６及び９に示されるように、各コイ
ル層（以下、単に「層」とも称する）は、１巻き半のコ
イルを有している。１層当り１巻き半のコイルをもたせ
ることにより、従来技術におけるよりインダクタの所定
の厚さ当りの総コイル巻き数を増大させることができ
る。ただし、１層当り１巻き半のコイルは、インダクタ
１０を製造する好ましい方法であるが、１層当りのコイ
ル巻き数は、必要に応じて変更することができる。１層
当りのコイル巻き数を１巻き半より減少させれば、トレ
ースの幅を広くし、それによって電流担持容量を増大さ
せることができるが、その結果として、同じインダクタ
ンスを得るためには、インダクタの全厚を増大させなけ
ればならないので、インダクタンスの厚さを減少させる
ことによる利点の一部が失われる。換言すれば、１層当
りのコイル巻き数を１巻き半より減少させた場合、そう
でない場合のインダクタの全厚と同じにしたとすれば、
得られる最大インダクタンスが小さくなる。反対に、１
層当りのコイル巻き数を１巻き半より多くすれば、所定
のインダクタンスを得るのに必要なインダクタの厚さを
減少させるこでるが、各コイルのトレース幅を狭くしな
ければならず、従って、インダクタの電流担持容量が減
少する。本発明の好ましい実施形態においては１層当り
のコイル巻き数を１巻き半とするのは、以上の理由から
である。
ル層（以下、単に「層」とも称する）は、１巻き半のコ
イルを有している。１層当り１巻き半のコイルをもたせ
ることにより、従来技術におけるよりインダクタの所定
の厚さ当りの総コイル巻き数を増大させることができ
る。ただし、１層当り１巻き半のコイルは、インダクタ
１０を製造する好ましい方法であるが、１層当りのコイ
ル巻き数は、必要に応じて変更することができる。１層
当りのコイル巻き数を１巻き半より減少させれば、トレ
ースの幅を広くし、それによって電流担持容量を増大さ
せることができるが、その結果として、同じインダクタ
ンスを得るためには、インダクタの全厚を増大させなけ
ればならないので、インダクタンスの厚さを減少させる
ことによる利点の一部が失われる。換言すれば、１層当
りのコイル巻き数を１巻き半より減少させた場合、そう
でない場合のインダクタの全厚と同じにしたとすれば、
得られる最大インダクタンスが小さくなる。反対に、１
層当りのコイル巻き数を１巻き半より多くすれば、所定
のインダクタンスを得るのに必要なインダクタの厚さを
減少させるこでるが、各コイルのトレース幅を狭くしな
ければならず、従って、インダクタの電流担持容量が減
少する。本発明の好ましい実施形態においては１層当り
のコイル巻き数を１巻き半とするのは、以上の理由から
である。
【００２１】本発明の主要な利点は、インダクタのサイ
ズが小さいことにある。本発明のインダクタ１０の「足
跡」（平面面積）は、多くの場合、従来技術のそれの僅
か１／４である。本発明のインダクタ１０の好ましいサ
イズは、長さ０．３７５ｉｎ（９．５２５ｍｍ）、幅
０．２５ｉｎ（６．３５ｍｍ）、厚さ０．０４７ｉｎ
（１．１９３８ｍｍ）である。ただし、本発明のインダ
クタは、ほとんどどのような寸法にでも適合するように
製造することができる。上記の好ましいサイズは、本発
明の部品（インダクタ）をタイプＩのＰＣＭＣＩＡカー
ドを含むいろいろなＰＣＭＣＩＡカードに適合させるの
に十分な薄さとすることができる。ＰＣＭカードは小さ
いので、その回路板の面積が重要視され（回路板の面積
が小さくなければならず）、高さ（厚さ）の制約が、貫
通連結穴素子の使用を禁止する。そのために、ＰＣＭＣ
ＩＡカードには表面実装技術を用いなければならない。
ズが小さいことにある。本発明のインダクタ１０の「足
跡」（平面面積）は、多くの場合、従来技術のそれの僅
か１／４である。本発明のインダクタ１０の好ましいサ
イズは、長さ０．３７５ｉｎ（９．５２５ｍｍ）、幅
０．２５ｉｎ（６．３５ｍｍ）、厚さ０．０４７ｉｎ
（１．１９３８ｍｍ）である。ただし、本発明のインダ
クタは、ほとんどどのような寸法にでも適合するように
製造することができる。上記の好ましいサイズは、本発
明の部品（インダクタ）をタイプＩのＰＣＭＣＩＡカー
ドを含むいろいろなＰＣＭＣＩＡカードに適合させるの
に十分な薄さとすることができる。ＰＣＭカードは小さ
いので、その回路板の面積が重要視され（回路板の面積
が小さくなければならず）、高さ（厚さ）の制約が、貫
通連結穴素子の使用を禁止する。そのために、ＰＣＭＣ
ＩＡカードには表面実装技術を用いなければならない。
【００２２】本発明の好ましい実施形態による小型イン
ダクタの最も重要な利点は、そのような小さいパッケー
ジ内に優れた電気的特性を内蔵させることができること
である。本発明のインダクタ１０は、高いインダクタン
スを有し、しかも、そのインダクタンスは、広い周波数
範囲に亙って非常に安定している。本発明のインダクタ
は、１００ｋＨｚから４ＭＨｚまでのインダクタンスの
高い安定性を有するので、通常、５００ｋＨｚで作動す
るＤＣ／ＤＣ変換器に使用するのに非常に好適である。
ダクタの最も重要な利点は、そのような小さいパッケー
ジ内に優れた電気的特性を内蔵させることができること
である。本発明のインダクタ１０は、高いインダクタン
スを有し、しかも、そのインダクタンスは、広い周波数
範囲に亙って非常に安定している。本発明のインダクタ
は、１００ｋＨｚから４ＭＨｚまでのインダクタンスの
高い安定性を有するので、通常、５００ｋＨｚで作動す
るＤＣ／ＤＣ変換器に使用するのに非常に好適である。
【００２３】インダクタ１０は、２００ｋＨｚから４Ｍ
Ｈｚの範囲の周波数において従来技術のものよりはるか
に高い品質係数（Ｑ）を有する。そのような高いＱは、
抵抗損失が低いことによって得られる。この高いＱと、
インダクタンスの安定性と、それに加えて７ＭＨｚのＳ
ＲＦとが相俟って、本発明のインダクタを少くとも２．
５ＭＨｚの周波数で作動可能とする。
Ｈｚの範囲の周波数において従来技術のものよりはるか
に高い品質係数（Ｑ）を有する。そのような高いＱは、
抵抗損失が低いことによって得られる。この高いＱと、
インダクタンスの安定性と、それに加えて７ＭＨｚのＳ
ＲＦとが相俟って、本発明のインダクタを少くとも２．
５ＭＨｚの周波数で作動可能とする。
【００２４】本発明のインダクタ１０は、又、電流定格
及び熱発散性の点でも優れている。即ち、５００ｋＨｚ
の周波数においては、２５°Ｃの周囲温度下で２０°Ｃ
の温度上昇を起す理論定格電流は、ほぼ０．６ａｍｐで
ある。１ＭＨｚの周波数では、２５°Ｃの周囲温度下で
２０°Ｃの温度上昇を起す理論定格電流は、ほぼ０．４
ａｍｐ以上である。
及び熱発散性の点でも優れている。即ち、５００ｋＨｚ
の周波数においては、２５°Ｃの周囲温度下で２０°Ｃ
の温度上昇を起す理論定格電流は、ほぼ０．６ａｍｐで
ある。１ＭＨｚの周波数では、２５°Ｃの周囲温度下で
２０°Ｃの温度上昇を起す理論定格電流は、ほぼ０．４
ａｍｐ以上である。
【００２５】又、本発明のインダクタ１０の構造体は、
必然的に遮蔽（シールド）された構造となる。即ち、本
発明のインダクタ１０は、ポットコアに類似した実効コ
ア形状・寸法を有し、その結果として、ＥＭＩ放射ノイ
ズを低くする。
必然的に遮蔽（シールド）された構造となる。即ち、本
発明のインダクタ１０は、ポットコアに類似した実効コ
ア形状・寸法を有し、その結果として、ＥＭＩ放射ノイ
ズを低くする。
【００２６】本発明のインダクタの更に別の利点は、そ
のサイズが小さい割りに多量のエネルギーを蓄積するこ
とができることである。図１４のグラフに示されるよう
に、本発明のインダクタの飽和曲線は、従来の同等のイ
ンダクタに比べて「緩やか」である。即ち、典型的な従
来技術のインダクタの場合は、飽和に達すると、インダ
クタンスが急激に低下するのに対して、本発明のインダ
クタの場合は、印加される電流が増大するにつれてイン
ダクタンスが徐々に低下する。このことは、本発明のイ
ンダクタはＤＣ電流のレベルが高くなるにつれて引き続
き追加のエネルギーを蓄積することができる能力を有し
ていることによって実証されている（図１５のグラフ参
照）。
のサイズが小さい割りに多量のエネルギーを蓄積するこ
とができることである。図１４のグラフに示されるよう
に、本発明のインダクタの飽和曲線は、従来の同等のイ
ンダクタに比べて「緩やか」である。即ち、典型的な従
来技術のインダクタの場合は、飽和に達すると、インダ
クタンスが急激に低下するのに対して、本発明のインダ
クタの場合は、印加される電流が増大するにつれてイン
ダクタンスが徐々に低下する。このことは、本発明のイ
ンダクタはＤＣ電流のレベルが高くなるにつれて引き続
き追加のエネルギーを蓄積することができる能力を有し
ていることによって実証されている（図１５のグラフ参
照）。
【００２７】本発明のインダクタ１０は、米国特許第
５，３０２，９３２号（モノリシック多層チップインダ
クタ及びその製造方法）、米国特許出願第０８／３３
６，５３８号（電子厚肉フィルムデバイスの多端子及び
その製造方法）、及び米国特許出願第０８／３３６，４
９１号（電子厚肉フィルムデバイスの成端及びその製造
方法）に記載された方法の大部分を用いて製造される。
５，３０２，９３２号（モノリシック多層チップインダ
クタ及びその製造方法）、米国特許出願第０８／３３
６，５３８号（電子厚肉フィルムデバイスの多端子及び
その製造方法）、及び米国特許出願第０８／３３６，４
９１号（電子厚肉フィルムデバイスの成端及びその製造
方法）に記載された方法の大部分を用いて製造される。
【００２８】図１には単一のインダクタ１０が示されて
いるが、図２〜１３には、複数個のインダクタ１０を製
造する方法が示されている。図２は、本発明のインダク
タの底部フェライト層即ち底部キャップ層１８を示す。
底部キャップ層（「底部層コイル」とも称する）１８
は、適正な磁気路を形成することができる厚さに達する
までプリントされる。この厚さは、最終部品（インダク
タ）が有すべきコイルの数によって決定される。図１〜
１３には、いずれも、各コイル層に形成されら貫通穴又
は開口（以下、単に「穴」とも称する）２０が示されて
いる。これらの穴の目的は、図１に示されるように個々
の部品（インダクタ）に分割されたとき、端子１２と１
４を分離することである。
いるが、図２〜１３には、複数個のインダクタ１０を製
造する方法が示されている。図２は、本発明のインダク
タの底部フェライト層即ち底部キャップ層１８を示す。
底部キャップ層（「底部層コイル」とも称する）１８
は、適正な磁気路を形成することができる厚さに達する
までプリントされる。この厚さは、最終部品（インダク
タ）が有すべきコイルの数によって決定される。図１〜
１３には、いずれも、各コイル層に形成されら貫通穴又
は開口（以下、単に「穴」とも称する）２０が示されて
いる。これらの穴の目的は、図１に示されるように個々
の部品（インダクタ）に分割されたとき、端子１２と１
４を分離することである。
【００２９】図３は、１巻き半の底部コイル２２をプリ
ントされた底部キャップ層１８を示す。コイル２２の一
端は、図１に示されるように最終素子（インダクタ）１
０の端縁にまで延長し、端子１２に接続する。コイル２
２の他端は、その一端から１巻き半延長したところに終
端し、次のコイル層の対応する連結端に接続する連結端
２６を構成する。底部フェライト層即ち底部キャップ層
１８は、このようにコイル２２をプリントされるので
「底部コイル層」とも称される。
ントされた底部キャップ層１８を示す。コイル２２の一
端は、図１に示されるように最終素子（インダクタ）１
０の端縁にまで延長し、端子１２に接続する。コイル２
２の他端は、その一端から１巻き半延長したところに終
端し、次のコイル層の対応する連結端に接続する連結端
２６を構成する。底部フェライト層即ち底部キャップ層
１８は、このようにコイル２２をプリントされるので
「底部コイル層」とも称される。
【００３０】次いで、この底部コイル層１８の上に、図
４に示されるように第１中間フェライト層（単に「第１
フェライト層」又は「第１層」とも称する）２８がプリ
ントされる。第１フェライト層２８は、各個別素子１０
について１つの貫通連絡穴又は開口３０を有している。
各連絡穴３０は、各底部コイル２２の連結端２２に対応
（整合）するように配置されている。これらの連絡穴３
０は、図５に示されるように第１連絡導電填材（単に
「連絡填材」、「充填導体」又は「填材層」とも称す
る）３２によって充填される。
４に示されるように第１中間フェライト層（単に「第１
フェライト層」又は「第１層」とも称する）２８がプリ
ントされる。第１フェライト層２８は、各個別素子１０
について１つの貫通連絡穴又は開口３０を有している。
各連絡穴３０は、各底部コイル２２の連結端２２に対応
（整合）するように配置されている。これらの連絡穴３
０は、図５に示されるように第１連絡導電填材（単に
「連絡填材」、「充填導体」又は「填材層」とも称す
る）３２によって充填される。
【００３１】図６は、第１中間コイル３６をプリントさ
れた第１中間フェライト層２８を示す。従って、第１中
間フェライト層２８は、「第１中間コイル層」又は「第
１コイル層」とも称される。各第１中間コイル３６も、
やはり、１巻き半のコイルであり、その第１連結端３８
は、底部成端コイル２２の連結端２２に対応し、第２連
結端３９は、次の層の連結端に対応する。連結端２６と
３８は、連絡填材３２によって電気的に接続される。
れた第１中間フェライト層２８を示す。従って、第１中
間フェライト層２８は、「第１中間コイル層」又は「第
１コイル層」とも称される。各第１中間コイル３６も、
やはり、１巻き半のコイルであり、その第１連結端３８
は、底部成端コイル２２の連結端２２に対応し、第２連
結端３９は、次の層の連結端に対応する。連結端２６と
３８は、連絡填材３２によって電気的に接続される。
【００３２】図７は、図４に示された第１フェライト層
２８と同様の第２中間フェライト層（単に「第２フェラ
イト層」又は「第２層」とも称する）４０を示す。同様
にして、図８は、図５に示された第１連絡填材３２と同
様の第２連絡填材４２を示す。
２８と同様の第２中間フェライト層（単に「第２フェラ
イト層」又は「第２層」とも称する）４０を示す。同様
にして、図８は、図５に示された第１連絡填材３２と同
様の第２連絡填材４２を示す。
【００３３】図９は、第２中間コイル４６をプリントさ
れた第２中間フェライト層４０を示す。従って、第２中
間フェライト層４０は、「第２中間コイル層」又は「第
２コイル層」とも称される。各第２中間コイル４６も、
やはり、１巻き半のコイルであり、その第１連結端４８
は、第１中間コイル３６の第２連結端３９に対応し、第
２連結端５０は、次の層の連結端に対応する。連結端３
９と４８は、連絡填材４２によって電気的に接続され
る。最終インダクタに必要とされるコイル数に応じて図
４〜９に示されるような必要な数の中間層を、上記工程
を反復することによって追加のコイル層を形成すること
ができる。
れた第２中間フェライト層４０を示す。従って、第２中
間フェライト層４０は、「第２中間コイル層」又は「第
２コイル層」とも称される。各第２中間コイル４６も、
やはり、１巻き半のコイルであり、その第１連結端４８
は、第１中間コイル３６の第２連結端３９に対応し、第
２連結端５０は、次の層の連結端に対応する。連結端３
９と４８は、連絡填材４２によって電気的に接続され
る。最終インダクタに必要とされるコイル数に応じて図
４〜９に示されるような必要な数の中間層を、上記工程
を反復することによって追加のコイル層を形成すること
ができる。
【００３４】図１０、１１、１２は、それぞれ本発明に
用いることができる３つの頂部成端コイルの５２，５
４，５６を示す。頂部成端コイル５２，５４又は５６
は、例えばフェライト層２８，４０のような中間フェラ
イト層と填材層３２，４２のような連絡填材層の上にプ
リントされ、各素子１０の縁にまで延長して端子１４
（図１）に電気的に接続される。本発明によれば、頂部
成端コイル５２，５４又は５６のいずれかを適宜に使用
することができる。その使用方法について以下に説明す
る。
用いることができる３つの頂部成端コイルの５２，５
４，５６を示す。頂部成端コイル５２，５４又は５６
は、例えばフェライト層２８，４０のような中間フェラ
イト層と填材層３２，４２のような連絡填材層の上にプ
リントされ、各素子１０の縁にまで延長して端子１４
（図１）に電気的に接続される。本発明によれば、頂部
成端コイル５２，５４又は５６のいずれかを適宜に使用
することができる。その使用方法について以下に説明す
る。
【００３５】本発明のインダクタ１０は、３つの異なる
頂部成端コイルの５２，５４，５６（図１０〜１２）の
１つを選択的に用いることができる。３つの異なる頂部
成端コイルがなければ、インダクタ１０の総コイル数
（コイルの巻き数）を増減させるには、コイル数を３巻
きづつ（３巻き単位で）増減させなければならない。従
って、インダクタ１０の総コイル数の増減単位を３巻き
に限定しなければならないという望ましくない制約を受
ける。
頂部成端コイルの５２，５４，５６（図１０〜１２）の
１つを選択的に用いることができる。３つの異なる頂部
成端コイルがなければ、インダクタ１０の総コイル数
（コイルの巻き数）を増減させるには、コイル数を３巻
きづつ（３巻き単位で）増減させなければならない。従
って、インダクタ１０の総コイル数の増減単位を３巻き
に限定しなければならないという望ましくない制約を受
ける。
【００３６】頂部成端コイルを選択するに当っては、少
くとも２つのことを考慮しなければならない。第１は、
頂部成端コイルの連結端は、その前の（下の）層のコイ
ルの第２連結端に電気的に接続することができるように
整合していることである。例えば、図１０及び１２に示
されるように、第１頂部成端コイル５２及び第３頂部成
端コイル５６は、それぞれ連結端５８，６２を有してお
り、これらの連結端５８，６２は、下の層のコイルの連
結端２６（図３）及び５０（図９）には整合するが、連
結端３９（図６）には整合しない。換言すれば、第１頂
部成端コイル５２及び第３頂部成端コイル５６は、底部
成端コイル２２の後、又は、連絡填材層３２を介して中
間フェライト層２８に追加された後の）第２中間コイル
４６の後には用いることができるが、第１中間コイル３
６の後には使用することはできない。同様にして、第２
頂部成端コイル５４の連結端６０は、第１中間コイル３
６の連結端３９にしか整合しないので、第２頂部成端コ
イル５４は、第１中間コイル３６の後にしか用いること
ができない。他の層の組合せを選択する場合も同じこと
である。
くとも２つのことを考慮しなければならない。第１は、
頂部成端コイルの連結端は、その前の（下の）層のコイ
ルの第２連結端に電気的に接続することができるように
整合していることである。例えば、図１０及び１２に示
されるように、第１頂部成端コイル５２及び第３頂部成
端コイル５６は、それぞれ連結端５８，６２を有してお
り、これらの連結端５８，６２は、下の層のコイルの連
結端２６（図３）及び５０（図９）には整合するが、連
結端３９（図６）には整合しない。換言すれば、第１頂
部成端コイル５２及び第３頂部成端コイル５６は、底部
成端コイル２２の後、又は、連絡填材層３２を介して中
間フェライト層２８に追加された後の）第２中間コイル
４６の後には用いることができるが、第１中間コイル３
６の後には使用することはできない。同様にして、第２
頂部成端コイル５４の連結端６０は、第１中間コイル３
６の連結端３９にしか整合しないので、第２頂部成端コ
イル５４は、第１中間コイル３６の後にしか用いること
ができない。他の層の組合せを選択する場合も同じこと
である。
【００３７】第２の考慮事項は、インダクタ１０に必要
とされるコイルの巻き数である。例えば、頂部成端コイ
ルを選択する場合、第１頂部成端コイル５２の巻き数
は、１／４巻きであり、第２頂部成端コイル５４の巻き
数は、３／４巻きであり、第３頂部成端コイル５６の巻
き数は、１ １／４（１と１／４）巻きであることに留
意しなければならない。各頂部成端コイル５２，５４，
５６は、それぞれ、インダクタ１０の縁にまで延長し、
端子１４（図１）に電気的に接続される端子端（成端端
部）６４，６６，６８を有している。
とされるコイルの巻き数である。例えば、頂部成端コイ
ルを選択する場合、第１頂部成端コイル５２の巻き数
は、１／４巻きであり、第２頂部成端コイル５４の巻き
数は、３／４巻きであり、第３頂部成端コイル５６の巻
き数は、１ １／４（１と１／４）巻きであることに留
意しなければならない。各頂部成端コイル５２，５４，
５６は、それぞれ、インダクタ１０の縁にまで延長し、
端子１４（図１）に電気的に接続される端子端（成端端
部）６４，６６，６８を有している。
【００３８】インダクタ１０は、基本的に、底部成端コ
イル２２（図３）（を含む底部成端コイル層１８）と上
述した３つの頂部成端コイル５２，５４，５６（図１０
〜１２）の１つ（を含む頂部成端コイル層）を積層する
ことによって製造される。インダクタ１０の製造者は、
底部成端コイル層（「底部コイル層」とも称する）と頂
部成端コイル層（「頂部コイル層」とも称する）の間に
は、必要がなければ、コイル層を介在させなくてもよ
く、あるいは、必要ならば、各コイルの連結端がその下
又は上の層のコイルの連結端とが連絡填材によって電気
的に接続することができるように整合する限り、第１中
間コイル３６（を第１中間コイル層２８）を、又は、第
１中間コイル３６（を含む第１中間コイル層２８）と第
２中間コイル４６（を含む第２中間コイル層４０）を、
又は、第１中間コイル３６（を含む第１中間コイル層２
８）と第２中間コイル４６（を含む第２中間コイル層４
０）に加えて更に追加の第１中間コイル３６（を含む第
１中間コイル層２８）と第２中間コイル４６（を含む第
２中間コイル層４０）を介設することを選択することが
できる。表１は、各コイル層のいろいろな可能な組合せ
の指針と、それによって得られるコイル巻き数を示す。
イル２２（図３）（を含む底部成端コイル層１８）と上
述した３つの頂部成端コイル５２，５４，５６（図１０
〜１２）の１つ（を含む頂部成端コイル層）を積層する
ことによって製造される。インダクタ１０の製造者は、
底部成端コイル層（「底部コイル層」とも称する）と頂
部成端コイル層（「頂部コイル層」とも称する）の間に
は、必要がなければ、コイル層を介在させなくてもよ
く、あるいは、必要ならば、各コイルの連結端がその下
又は上の層のコイルの連結端とが連絡填材によって電気
的に接続することができるように整合する限り、第１中
間コイル３６（を第１中間コイル層２８）を、又は、第
１中間コイル３６（を含む第１中間コイル層２８）と第
２中間コイル４６（を含む第２中間コイル層４０）を、
又は、第１中間コイル３６（を含む第１中間コイル層２
８）と第２中間コイル４６（を含む第２中間コイル層４
０）に加えて更に追加の第１中間コイル３６（を含む第
１中間コイル層２８）と第２中間コイル４６（を含む第
２中間コイル層４０）を介設することを選択することが
できる。表１は、各コイル層のいろいろな可能な組合せ
の指針と、それによって得られるコイル巻き数を示す。
【００３９】端子１２と１４とは図１に示されるような
相対位置関係に置かれているので、コイルの総巻き数は
決して整数にはならない。即ち、インダクタ１０は、必
ず、整数の巻き数に３／４巻きを加えた巻き数を有す
る。
相対位置関係に置かれているので、コイルの総巻き数は
決して整数にはならない。即ち、インダクタ１０は、必
ず、整数の巻き数に３／４巻きを加えた巻き数を有す
る。
【００４０】本明細書で用いられる「底部」又は「頂
部」という用語は、底部層の方が製造工程において先に
製造される層であるということを必ずしも意味するもの
ではなく、単に、図２〜１３の説明を分かり易くするた
めに選択された用語にすぎない。
部」という用語は、底部層の方が製造工程において先に
製造される層であるということを必ずしも意味するもの
ではなく、単に、図２〜１３の説明を分かり易くするた
めに選択された用語にすぎない。
【００４１】表１は、特定のコイルの巻き数に達するの
に必要とされるコイル層の数列を示す。この表は、底部
キャップと頂部キャップの間に介設される内部コイル層
即ち中間コイル層だけを示しており、底部キャップ１８
（図２）と、底部キャップ１８と同じ頂部キャップ（図
１３）は示していない。この表に示されたコイル層の各
組み合わせは、底部成端コイル２２から始まっており、
底部成端コイル２２の後、第１中間コイル３６（図６）
か、第１頂部成端コイル５２（図１０）か、あるいは第
３頂部成端コイル５６（図１２）をプリントすることが
できる。底部成端コイル２２の上に第１頂部成端コイル
５２をプリントした場合は、１３／４巻きのコイルを有
するインダクタが得られる。底部成端コイル２２の上に
第３頂部成端コイル５６をプリントした場合は、２３／
４巻きのコイルを有するインダクタが得られる。底部成
端コイル２２の上に第１中間コイル３６を追加した場合
は、第２中間コイル４６か、あるいは、第２頂部成端コ
イル５４をプリントすることができる。第２頂部成端コ
イル５４をプリントした場合は、３ ３／４巻きのコイ
ルを有するインダクタが得られる。第１中間コイル３６
の上に第２中間コイル４６をプリントした場合は、製造
者は、次に、(1) 更に追加の第１中間コイル３６をプリ
ントするか、(2) 第１頂部成端コイル５２をプリントす
るか、(3) 第３頂部成端コイル５６をプリントするかを
選択することができる。１巻き単位で多い又は少ない任
意の巻き数のコイルを有するインダクタを製造するため
にこのパターンを繰り返すことができる。
に必要とされるコイル層の数列を示す。この表は、底部
キャップと頂部キャップの間に介設される内部コイル層
即ち中間コイル層だけを示しており、底部キャップ１８
（図２）と、底部キャップ１８と同じ頂部キャップ（図
１３）は示していない。この表に示されたコイル層の各
組み合わせは、底部成端コイル２２から始まっており、
底部成端コイル２２の後、第１中間コイル３６（図６）
か、第１頂部成端コイル５２（図１０）か、あるいは第
３頂部成端コイル５６（図１２）をプリントすることが
できる。底部成端コイル２２の上に第１頂部成端コイル
５２をプリントした場合は、１３／４巻きのコイルを有
するインダクタが得られる。底部成端コイル２２の上に
第３頂部成端コイル５６をプリントした場合は、２３／
４巻きのコイルを有するインダクタが得られる。底部成
端コイル２２の上に第１中間コイル３６を追加した場合
は、第２中間コイル４６か、あるいは、第２頂部成端コ
イル５４をプリントすることができる。第２頂部成端コ
イル５４をプリントした場合は、３ ３／４巻きのコイ
ルを有するインダクタが得られる。第１中間コイル３６
の上に第２中間コイル４６をプリントした場合は、製造
者は、次に、(1) 更に追加の第１中間コイル３６をプリ
ントするか、(2) 第１頂部成端コイル５２をプリントす
るか、(3) 第３頂部成端コイル５６をプリントするかを
選択することができる。１巻き単位で多い又は少ない任
意の巻き数のコイルを有するインダクタを製造するため
にこのパターンを繰り返すことができる。
【００４２】
【表１】 表１において： BT＝底部成端コイル F1＝第１中間フェライト層 V1＝第１連絡填材 C1＝第１中間コイル F2＝第２中間フェライト層 V2＝第２連絡填材 C2＝第２中間コイル TT1 ＝第１頂部成端コイル TT2 ＝第２頂部成端コイル TT3 ＝第３頂部成端コイル
【００４３】上記３つの頂部成端コイルの１つをプリン
トした後、頂部キャップ層７０を最終部品（インダク
タ）が所望の厚さに達するまでプリントする。このよう
にして形成されたウエハを複数の素子１０に分割するた
めの切り込みを整列させるために図に示されるようにマ
ーク（目印）２１を用いる。プリント終了後、各層を高
い温度で数分間乾燥させる。好ましい乾燥パラメータ
は、１００°Ｃの温度で１０分間である。最終層を乾燥
させた後、得られたウエハを個々の部品（インダクタ）
に切断し、焼成する。好ましい焼結温度は９００°Ｃで
ある。
トした後、頂部キャップ層７０を最終部品（インダク
タ）が所望の厚さに達するまでプリントする。このよう
にして形成されたウエハを複数の素子１０に分割するた
めの切り込みを整列させるために図に示されるようにマ
ーク（目印）２１を用いる。プリント終了後、各層を高
い温度で数分間乾燥させる。好ましい乾燥パラメータ
は、１００°Ｃの温度で１０分間である。最終層を乾燥
させた後、得られたウエハを個々の部品（インダクタ）
に切断し、焼成する。好ましい焼結温度は９００°Ｃで
ある。
【００４４】インダクタ１０を製造するのに用いられる
磁性材料は、又、本発明のインダクタが持つ優れた電気
特性に寄与する。本発明のインダクタ１０は、亜鉛と、
ニッケルと、ヘラウス・インコーポレイテッド社製のＮ
ｉ−Ｚｎフェライト厚肉フィルムペースト（部品 Ｎ
ｏ．ＩＰ９０５０．１０．）ｄｅ製造することが好まし
い。
磁性材料は、又、本発明のインダクタが持つ優れた電気
特性に寄与する。本発明のインダクタ１０は、亜鉛と、
ニッケルと、ヘラウス・インコーポレイテッド社製のＮ
ｉ−Ｚｎフェライト厚肉フィルムペースト（部品 Ｎ
ｏ．ＩＰ９０５０．１０．）ｄｅ製造することが好まし
い。
【００４５】以上、本発明を実施例に関連して説明した
が、本発明は、ここに例示した実施例の構造及び形態に
限定されるものではなく、
が、本発明は、ここに例示した実施例の構造及び形態に
限定されるものではなく、
【図１】図１は、本発明のモノリシック多層超薄チップ
インダクタの一実施形態の透視図である。
インダクタの一実施形態の透視図である。
【図２】図２は、図１に示されたインダクタを製造する
ための本発明の方法の最初の工程を示す平面図である。
ための本発明の方法の最初の工程を示す平面図である。
【図３】図３は、本発明の上記方法の次の工程を示す平
面図である。
面図である。
【図４】図４は、本発明の上記方法の更に次の工程を示
す平面図である。
す平面図である。
【図５】図５は、本発明の上記方法の更に次の工程を示
す平面図である。
す平面図である。
【図６】図６は、本発明の上記方法の更に次の工程を示
す平面図である。
す平面図である。
【図７】図７は、本発明の上記方法の更に次の工程を示
す平面図である。
す平面図である。
【図８】図８は、本発明の上記方法の更に次の工程を示
す平面図である。
す平面図である。
【図９】図９は、本発明の上記方法の更に次の工程を示
す平面図である。
す平面図である。
【図１０】図１０は、本発明の上記方法の更に次の工程
を示す平面図である。
を示す平面図である。
【図１１】図１１は、本発明の上記方法の更に次の工程
を示す平面図である。
を示す平面図である。
【図１２】図１２は、本発明の上記方法の更に次の工程
を示す平面図である。
を示す平面図である。
【図１３】図１３は、本発明の上記方法の更に次の工程
を示す平面図である。
を示す平面図である。
【図１４】図１４は、本発明のインダクタのインダクタ
ンス対ＤＣ電流の関係を示すグラフである。
ンス対ＤＣ電流の関係を示すグラフである。
【図１５】図１５は、本発明のインダクタのエネルギー
蓄積容量対ＤＣ電流の関係を示すグラフである。
蓄積容量対ＤＣ電流の関係を示すグラフである。
１０：モノリシック多層超薄チップインダクタ １２，１４：端子 １６：無接続端子 １８：底部キャップ（底部キャップ層）（底部フェライ
ト層） ２２：底部コイル（底部成端コイル） ２４：コイルの一端 ２６：コイルの他端（連結端） ２８：第１中間フェライト層 ３０：連絡穴 ３２：連絡導電填材（填材層） ３６：第１中間コイル ３８：第１連結端 ３９：第２連結端 ４０：第１中間フェライト層 ４２：第２連絡導電填材（填材層） ４６：第２中間コイル ４８：第１連結端 ５０：第２連結端 ５２：第１頂部成端コイル ５４：第２頂部成端コイル ５６：第３頂部成端コイル ５８，６０，６２：連結端 ６４，６６，６８：成端端部 ７０：頂部キャップ層
ト層） ２２：底部コイル（底部成端コイル） ２４：コイルの一端 ２６：コイルの他端（連結端） ２８：第１中間フェライト層 ３０：連絡穴 ３２：連絡導電填材（填材層） ３６：第１中間コイル ３８：第１連結端 ３９：第２連結端 ４０：第１中間フェライト層 ４２：第２連絡導電填材（填材層） ４６：第２中間コイル ４８：第１連結端 ５０：第２連結端 ５２：第１頂部成端コイル ５４：第２頂部成端コイル ５６：第３頂部成端コイル ５８，６０，６２：連結端 ６４，６６，６８：成端端部 ７０：頂部キャップ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー テイー．アデルマン アメリカ合衆国 ネブラスカ州 68601, コロンブス，ドリフトウッド ドライヴ 11 (72)発明者 ブルース エイ．ツショシク アメリカ合衆国 サウス ダコタ州 57078，ヤンクトン，メイプル 1301 (72)発明者 トーマス エル．ベイク アメリカ合衆国 ネブラスカ州 68601, コロンブス，テンス アヴェニュ 766 (72)発明者 スコット ディ．ズウィック アメリカ合衆国 ネブラスカ州 68601, コロンブス，エイティーンス ストリート 2614
Claims (2)
- 【請求項１】 モノリシック多層チップインダクタを製
造するための方法であって、 該インダクタの設けるべきコイルの所望の巻き数を選定
し、 第１端子を形成するために該インダクタの１つの縁にま
で延長した第１端と、連結端を構成する第２端を有する
底部コイル層を形成し、 底部コイル層のコイルの巻き数と頂部コイル層の巻き数
の和がほぼ前記所望の巻き数となるように、第２端子を
形成するために該インダクタの１つの縁にまで延長した
第１端と、前記底部コイル層の前記連結端に整合する連
結端を構成する第２端を有し、各々異なるコイル巻き数
を有する１組のコイル層から１つの頂部コイル層を選択
し、 該選択された頂部コイル層を形成し、 各隣接するコイル層の整合する連結端を電気的に接続し
て前記底部コイル層から前記頂部コイル層まで連続した
コイルを形成することから成る方法。 - 【請求項２】 モノリシック多層チップインダクタであ
って、 両端を有する本体内に封入された第１端と第２端を有す
るコイルと、該コイルの第１端に電気的に接続された第
１端子と、該コイルの第２端に電気的に接続された第２
端子と、第３の無接続端子とから成り、該第１端子と第
２端子は、前記本体の一端に配置され、該第３の無接続
端子は、該本体の他端に配置されていることを特徴とす
るモノリシック多層チップインダクタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/548,555 | 1995-10-26 | ||
| US08/548,555 US5614757A (en) | 1995-10-26 | 1995-10-26 | Monolithic multilayer chip inductor having a no-connect terminal |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004319104A Division JP2005039298A (ja) | 1995-10-26 | 2004-11-02 | モノリシック多層チップインダクタ |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP3438859B2 (ja) * | 1996-11-21 | 2003-08-18 | ティーディーケイ株式会社 | 積層型電子部品とその製造方法 |
| US6169801B1 (en) | 1998-03-16 | 2001-01-02 | Midcom, Inc. | Digital isolation apparatus and method |
| FR2780849B1 (fr) * | 1998-07-01 | 2000-09-29 | Landata Cobiporc | Dispositif magnetique, procede et appareil en faisant usage, notamment pour lire et visualiser un message |
| US6345434B1 (en) * | 1998-07-06 | 2002-02-12 | Tdk Corporation | Process of manufacturing an inductor device with stacked coil pattern units |
| US6274937B1 (en) | 1999-02-01 | 2001-08-14 | Micron Technology, Inc. | Silicon multi-chip module packaging with integrated passive components and method of making |
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| US6856055B2 (en) | 2002-07-11 | 2005-02-15 | Emerson Electric Co. | Interconnecting ring and wire guide |
| US7619296B2 (en) * | 2005-02-03 | 2009-11-17 | Nec Electronics Corporation | Circuit board and semiconductor device |
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|---|---|---|---|---|
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| JPS6048276A (ja) * | 1983-08-25 | 1985-03-15 | 日本電気株式会社 | リンク式ロボット |
| JPS61256611A (ja) * | 1985-05-08 | 1986-11-14 | Fujitsu Ltd | 可変チツプ形インダクタの製造方法 |
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| DE4306655C2 (de) * | 1992-03-04 | 1997-04-30 | Toshiba Kawasaki Kk | Verfahren zum Herstellen eines planaren Induktionselements |
| US5302932A (en) * | 1992-05-12 | 1994-04-12 | Dale Electronics, Inc. | Monolythic multilayer chip inductor and method for making same |
| WO1994017558A1 (en) * | 1993-01-29 | 1994-08-04 | The Regents Of The University Of California | Monolithic passive component |
| US5370766A (en) * | 1993-08-16 | 1994-12-06 | California Micro Devices | Methods for fabrication of thin film inductors, inductor networks and integration with other passive and active devices |
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| US5446311A (en) * | 1994-09-16 | 1995-08-29 | International Business Machines Corporation | High-Q inductors in silicon technology without expensive metalization |
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- 1996-05-10 US US08/643,308 patent/US5688711A/en not_active Expired - Fee Related
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