JPH09135128A - ソースフォロワ回路 - Google Patents

Abstract

(57)【要約】 【課題】 利得の減少率が少ないソースフォロワ回路を
提供する。 【解決手段】 ４つのｎ型デプレッション型電界効果ト
ランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３及びＦＥＴ４
と、２つの抵抗５及び抵抗６を有し、それぞれ端子１
１、１２には正相信号ＩＮ、逆相信号ＩＮＢが供給さ
れ、端子１３、１４からは正相信号０ＵＴ、及び逆相信
号０ＵＴＢが出力される。そして、ＦＥＴ３のソースは
抵抗５の一方の端子とだけでなくＦＥＴ４のゲートにも
接続され、またＦＥＴ４のソースは抵抗６の一方の端子
とだけでなくＦＥＴ３のゲートにも接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ソースフォロワ
回路、特に差動信号で動作するソースフォロワ回路に関
する。

【０００２】

【従来の技術】近年、高速光通信に使用されるディジタ
ル回路が種々に開発されているが、微小信号出力を増幅
して次段の論理回路に与える場合等に、ソースフォロワ
回路が広く使用される。この種のソースフォロワ回路の
一例が下記の文献に開示されている。

【０００３】松尾，瀬下，脇本，北浦，寺田，「ＳＣＦ
Ｌ回路によるＴ−ＦＦの高速化検討」（１９９３年電子
情報通信学会春季大会，１９９３，p.5-167） 図２は、このような従来の差動動作するソースフォロワ
回路の一構成例を示す図である。このソースフォロワ回
路は、４つのｎ型デプレッション型電界効果トランジス
タＦＥＴ１、ＦＥＴ２、ＦＥＴ３及びＦＥＴ４と、２つ
の抵抗５及び抵抗６を有している。ここで、ＩＮはＦＥ
Ｔ１のゲートに接続された入力端子１１に供給される正
相信号、ＩＮＢはＦＥＴ２のゲートに接続された入力端
子１２に供給される逆相信号、ＯＵＴはＦＥＴ１のソー
スとＦＥＴ３のドレインに接続された出力端子１３から
出力される正相信号、ＯＵＴＢはＦＥＴ２のソースとＦ
ＥＴ４のドレインに接続された出力端子１４から出力さ
れる逆相信号である。ＦＥＴ１のドレインとＦＥＴ２の
ドレインは電源端子１５に接続され、ＦＥＴ３のゲート
とＦＥＴ４のゲートはバイアス端子１６に接続され、Ｆ
ＥＴ３のソースは抵抗５の一方の端子に接続され、抵抗
５の他方の端子は接地され、ＦＥＴ４のソースは抵抗６
の一方の端子に接続され、抵抗６の他方の端子は接地さ
れている。

【０００４】このソースフォロワ回路では、ＦＥＴ１と
ＦＥＴ２は同じ特性を持つものとし、ＦＥＴ３とＦＥＴ
４は同じ特性を持つものとし、抵抗５と抵抗６は同じ抵
抗値を持つものとする。バイアス端子１６には一定の電
圧Ｖ_G が印加されているものとする。

【０００５】ＦＥＴ１及びＦＥＴ２はドレイン接地回路
として動作し、ＦＥＴ３と抵抗５及びＦＥＴ４と抵抗６
は電流源として動作する。入力端子１１に正相信号ＩＮ
が入力され、入力端子１２に逆相信号ＩＮＢが入力され
るとき、出力端子１３及び１４からは正相信号ＯＵＴ、
逆相信号ＯＵＴＢが出力される。従って、図２の回路
は、差動信号で動作するソースフォロワ回路として使用
されるものである。

【０００６】

【発明が解決しようとする課題】しかしながら、上記構
成のソースフォロワ回路が差動信号で動作する場合に
は、電流源として動作するＦＥＴ３及びＦＥＴ４のドレ
イン電圧が出力端子１３、１４の変化となる。ここで、
例えばＦＥＴ３やＦＥＴ４のドレインコンダクタンスｇ
d が０であれば、ソースフォロワ回路の利得は１になっ
て、入力端子１１、１２の振幅変化はそのまま出力端子
１３、１４に伝達される。しかし実際には、ドレインコ
ンダクタンスｇd が０ではあり得ないので、入力信号振
幅に対して出力信号振幅は減少する。すなわち、ドレイ
ン電圧の変化に対するドレイン電流Ｉ₁ ，Ｉ₂ の変化
は、ソースフォロワ回路の損失となり、ソースフォロワ
回路の利得が減少してしまうという問題があった。

【０００７】この発明は、上述のような課題を解決する
ためになされたもので、その目的は、利得の減少率が少
ないソースフォロワ回路を提供することである。

【０００８】

【課題を解決するための手段】本発明に係るソースフォ
ロワ回路は、正相信号がゲートに供給される第１の電界
効果トランジスタ（以下、ＦＥＴという。）と、逆相信
号がゲートに供給される第２のＦＥＴと、前記第１のＦ
ＥＴのソースとドレインが接続される第３のＦＥＴと、
前記第２のＦＥＴのソースとドレインが接続される第４
のＦＥＴと、前記第１のＦＥＴのドレインと前記第２の
ＦＥＴのドレインに接続される電源と、前記第１と第３
のＦＥＴの接続点からの正相信号を出力する第１の出力
端子と、前記第２と第４のＦＥＴの接続点からの逆相信
号を出力する第２の出力端子とを有してなるソースフォ
ロワ回路において、前記第３のＦＥＴのソースは第１の
抵抗の一方の端子と前記第４のＦＥＴのゲートに接続さ
れ、前記第４のＦＥＴのソースは第２の抵抗の一方の端
子と前記第３のＦＥＴのゲートに接続され、前記第１、
第２の抵抗の他方の端子は接地されている。

【０００９】

【発明の実施の形態】以下、添付した図面を参照して、
この発明の実施形態を説明する。

【００１０】図１は、この発明のソースフォロワ回路を
示す図である。このソースフォロワ回路は、従来のソー
スフォロワ回路と同様に、４つのｎ型デプレッション型
電界効果トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３及
びＦＥＴ４と、２つの抵抗５及び抵抗６を有している。
ここで、それぞれ端子１１〜１４における正相信号Ｉ
Ｎ、逆相信号ＩＮＢ、正相信号０ＵＴ、及び逆相信号０
ＵＴＢは、従来のものと同様である。図２のものと異な
る点は、ＦＥＴ３のソースが抵抗５の一方の端子とだけ
でなくＦＥＴ４のゲートにも接続され、またＦＥＴ４の
ソースが抵抗６の一方の端子とだけでなくＦＥＴ３のゲ
ートにも接続されていることである。

【００１１】このソースフォロワ回路では、ＦＥＴ１と
ＦΕＴ２は同じ特性を持つものとし、ＦＥＴ３とＦＥＴ
４は同じ特性を持つものとし、抵抗５と抵抗６は同じ抵
抗値を持つものとする。

【００１２】いま、ＦＥＴ３及びＦＥＴ４の相互コンダ
クタンスをｇ_m とし、ＦＥＴ３及びＦＥＴ４のドレイン
コンダクタンスをｇ_d とし、ＦＥＴ３及びＦＥＴ４のし
きい値電圧をＶ_THとすれば、ＦＥＴのドレインソース間
に流れる電流Ｉdsは、 Ｉds＝ｇ_m （Ｖg −Ｖs −Ｖ_TH）＋ｇ_d （Ｖd −Ｖs ） と表わすことができる。ここで、Ｖd 、Ｖg 、Ｖsはそ
れぞれドレイン、ゲート、ソース電圧である。したがっ
て、抵抗５及び抵抗６の抵抗値をｒとし、ＦＥＴ３のド
レイン電圧をＶd₁ とし、ＦＥＴ４のドレイン電圧をＶd
₂とした場合には、ＦＥＴ３のドレイン電流Ｉ₁ 、ＦＥ
Ｔ４のドレイン電流Ｉ₂ は、 Ｉ₁ ＝ｇ_m （ｒ・Ｉ₂ −ｒ・Ｉ₁ −Ｖ_TH）＋ｇ_d （Ｖd₁
−ｒ・Ｉ₁ ） Ｉ₂ ＝ｇ_m （ｒ・Ｉ₁ −ｒ・Ｉ₂ −Ｖ_TH）＋ｇ_d （Ｖd₂
−ｒ・Ｉ₂ ） となる。これらの式をドレイン電流Ｉ₁ 、Ｉ₂ について
整理すると、 Ｉ₁ ＝｛ｇ_m ・ｇ_d ・ｒ・Ｖ₂ ＋（ｇ_d ＋ｇ_m ・ｇ_d ・
ｒ＋ｇ_d ²・ｒ）・Ｖ₁−（ｇ_m ＋２ｇ_m ²・ｒ＋ｇ_m ・ｇ_d
・ｒ）・Ｖ_TH｝／（１＋２ｇ_m ・ｒ＋２ｇ_d ・ｒ＋２
ｇ_m ・ｇ_d ・ｒ² ＋ｇ_d ²・ｒ² ）｝ 同様にＦＥＴ４のドレイン電流Ｉ₂ は次式のように記述
される。

【００１３】Ｉ₂ ＝｛ｇ_m ・ｇ_d ・ｒ・Ｖ₁ ＋（ｇ_d ＋
ｇ_m ・ｇ_d ・ｒ＋ｇ_d ²・ｒ）・Ｖ₂−（ｇ_m ＋２ｇ_m ²・
ｒ＋ｇ_m ・ｇ_d ・ｒ）・Ｖ_TH｝／（１＋２ｇ_m ・ｒ＋２
ｇ_d ・ｒ＋２ｇ_m ・ｇ_d ・ｒ² ＋ｇ_d ²・ｒ² ）｝ ここで、ＦＥＴ１，ＦＥＴ２のオンオフによって規定さ
れるドレイン電圧Ｖ₁とＶ₂ は、このソースフォロワ回
路が差動信号で動作することから、ｄＶ₁ ／ｄＶ₂ ＝ｄ
Ｖ₂ ／ｄＶ₁ ＝−１となり、ドレイン電圧Ｖ₁ の変化に
対するドレイン電流Ｉ₁ の変化、及びドレイン電圧Ｖ₂
の変化に対するドレイン電流Ｉ₂ の変化を、次のように
記述することができる。

【００１４】 ｄＩ₁ ／ｄＶ₁ ＝ｇ_d ／｛１＋ｒ・（２ｇ_m ＋ｇ_d ）｝ …（１） ｄＩ₂ ／ｄＶ₂ ＝ｇ_d ／｛１＋ｒ・（２ｇ_m ＋ｇ_d ）｝ …（２） ところで、図２に示す従来のソースフォロワ回路では、
ＦＥＴ３及びＦＥＴ４の相互コンダクタンスをｇ_m と
し、ＦＥＴ３及びＦＥＴ４のドレインコンダクタンスを
ｇ_d とし、ＦＥＴ３及びＦＥＴ４のしきい値電圧をＶ_TH
とし、抵抗５及び抵抗６の抵抗値をｒとし、バイアス端
子１６に印加される一定電圧をＶ_G とし、ＦＥＴ３のド
レイン電圧をＶ₁ とし、ＦＥＴ４のドレイン電圧をＶ₂
とし、ＦＥＴ３のドレイン電流をＩ₁ とし、ＦＥＴ４の
ドレイン電流をＩ₂ とすると、Ｉ₁は次式のように記述
される。

【００１５】Ｉ₁ ＝｛ｇ_d ・Ｖ₁ ／（１＋ｇ_m ・ｒ＋ｇ
_d ・ｒ）｝＋｛ｇ_m ・Ｖ_G ／（１＋ｇ_m ・ｒ＋ｇ_d ・
ｒ）｝−｛ｇ_m ・Ｖ_TH／（１＋ｇ_m ・ｒ＋ｇ_d ・ｒ）｝ これより、Ｖ₁ の変化に対するＩ₁ の変化は次式のよう
に記述される。

【００１６】 ｄＩ₁ ／ｄＶ₁ ＝ｇ_d ／｛１＋ｒ・（ｇ_m ＋ｇ_d ）｝ …（３） 同様にＦＥＴ４のドレイン電流Ｉ₂ は次式のように記述
される。

【００１７】Ｉ₂ ＝｛ｇ_d ・Ｖ₂ ／（１＋ｇ_m ・ｒ＋ｇ
_d ・ｒ）｝＋｛ｇ_m ・Ｖ_G ／（１＋ｇ_m ・ｒ＋ｇ_d ・
ｒ）｝−｛ｇ_m ・Ｖ_TH／（１＋ｇ_m ・ｒ＋ｇ_d ・ｒ）｝ これより、Ｖ₂ の変化に対するＩ₂ の変化は次式のよう
に記述される。

【００１８】 ｄＩ₂ ／ｄＶ₂ ＝ｇ_d ／｛１＋ｒ・（ｇ_m ＋ｇ_d ）｝ …（４） したがって、上記式（１）、（２）と式（３）、（４）
とを比較すると、明らかに前者の値のほうが小さくなっ
ている。すなわち、本発明によれば、電流源のドレイン
電圧の変化に対するドレイン電流の変化を従来技術より
抑えることができるので、ソースフォロワ回路の損失を
減少し、ソースフォロワ回路の利得の減少を抑えること
ができる。

【００１９】上記ソースフォロワ回路では、ＦＥＴ１と
ＦＥＴ２にｎ型デプレッション型電界効果トランジスタ
を用いているが、ｎ型エンハンスメント型電界効果トラ
ンジスタを用いて構成しても同様の効果を得ることがで
きる。

【００２０】また、図１のＦＥＴ１のソースとＦＥＴ３
のドレインとの間、及びＦＥＴ２のソースとＦＥＴ４の
ドレインとの間に、ダイオードあるいは抵抗を挿入し
て、レベルシフト型ソースフォロワ回路を構成した場合
でも、ＦＥＴ３，ＦＥＴ４を図１と同様の構成とするこ
とによって、その利得の減少を抑えることができる。

【００２１】

【発明の効果】この発明は、以上に説明したように構成
されているので、利得の減少率が少ないソースフォロワ
回路を提供できる。

【図面の簡単な説明】

【図１】 この発明の実施の態様を示す回路図である。

【図２】 従来のソースフォロワ回路を示す回路図であ
る。

【符号の説明】

ＦＥＴ１〜ＦＥＴ４ 電界効果トランジスタ、５，６
抵抗、１１，１２ 入力端子、１３，１４ 出力端子、
１５ 電源端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 正相信号がゲートに供給される第１の電
   界効果トランジスタ（以下、ＦＥＴという）と、逆相信
   号がゲートに供給される第２のＦＥＴと、前記第１のＦ
   ＥＴのソースとドレインが接続される第３のＦＥＴと、
   前記第２のＦＥＴのソースとドレインが接続される第４
   のＦＥＴと、前記第１のＦＥＴのドレインと前記第２の
   ＦＥＴのドレインに接続される電源と、前記第１と第３
   のＦＥＴの接続点からの正相信号を出力する第１の出力
   端子と、前記第２と第４のＦＥＴの接続点からの逆相信
   号を出力する第２の出力端子とを有してなるソースフォ
   ロワ回路において、 前記第３のＦＥＴのソースは第１の抵抗の一方の端子と
   前記第４のＦＥＴのゲートに接続され、前記第４のＦＥ
   Ｔのソースは第２の抵抗の一方の端子と前記第３のＦＥ
   Ｔのゲートに接続され、前記第１、第２の抵抗の他方の
   端子は接地されていることを特徴としたソースフォロワ
   回路。