JPH09139073A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09139073A JPH09139073A JP7295578A JP29557895A JPH09139073A JP H09139073 A JPH09139073 A JP H09139073A JP 7295578 A JP7295578 A JP 7295578A JP 29557895 A JP29557895 A JP 29557895A JP H09139073 A JPH09139073 A JP H09139073A
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Abstract
(57)【要約】
【課題】 データ線が配置される部分の面積増加を抑
え、チップ面積の増加を抑制できる半導体記憶装置を提
供すること。 【解決手段】 メモリセルアレイ１に接続されたＲＡＭ
レジスタ３-1と、メモリセルアレイ１に接続されたＲＡ
Ｍレジスタ３-2と、ＲＡＭレジスタ３-1に接続されたＳ
ＡＭレジスタ５-1と、ＲＡＭレジスタ３-2に接続された
ＳＡＭレジスタ５-2と、ＳＡＭ出力制御回路１１とを具
備し、ＲＡＭレジスタ３-1、３-2、ＳＡＭレジスタ５-
1、５-2とＳＡＭ出力制御回路１１とを互いに接続する
データ線ＲＤ１、ＲＤ２、ＳＲＤ１、ＳＲＤ２をそれぞ
れ、ペアラインではなく、シングルラインにより構成す
る。
え、チップ面積の増加を抑制できる半導体記憶装置を提
供すること。 【解決手段】 メモリセルアレイ１に接続されたＲＡＭ
レジスタ３-1と、メモリセルアレイ１に接続されたＲＡ
Ｍレジスタ３-2と、ＲＡＭレジスタ３-1に接続されたＳ
ＡＭレジスタ５-1と、ＲＡＭレジスタ３-2に接続された
ＳＡＭレジスタ５-2と、ＳＡＭ出力制御回路１１とを具
備し、ＲＡＭレジスタ３-1、３-2、ＳＡＭレジスタ５-
1、５-2とＳＡＭ出力制御回路１１とを互いに接続する
データ線ＲＤ１、ＲＤ２、ＳＲＤ１、ＳＲＤ２をそれぞ
れ、ペアラインではなく、シングルラインにより構成す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、特に画像用高速
メモリに使用されるようなランダムアクセスポートとシ
リアルアクセスポートとを備える半導体記憶装置に関す
る。
メモリに使用されるようなランダムアクセスポートとシ
リアルアクセスポートとを備える半導体記憶装置に関す
る。
【０００２】
【従来の技術】ランダムアクセスメモリ（ＲＡＭ）とシ
リアルアクセスメモリ（ＳＡＭ）の両方を備えたデュア
ルポートメモリが画像用高速メモリとして良く用いられ
ている。このメモリの一般的な使い方は、ＲＡＭの、あ
る行に書かれたデータをＳＡＭに転送（リード転送）
し、その転送されたデータをシリアルにＳＡＭから出力
（シリアルリード）し、ディスプレイ画面に表示すると
いうものである。
リアルアクセスメモリ（ＳＡＭ）の両方を備えたデュア
ルポートメモリが画像用高速メモリとして良く用いられ
ている。このメモリの一般的な使い方は、ＲＡＭの、あ
る行に書かれたデータをＳＡＭに転送（リード転送）
し、その転送されたデータをシリアルにＳＡＭから出力
（シリアルリード）し、ディスプレイ画面に表示すると
いうものである。
【０００３】図４は、従来のデュアルポートメモリのブ
ロック図、図５は、その動作波形図である。ＲＡＭから
ＳＡＭに転送されたデータは、ＳＡＭから外部へ高速に
出力が行われなければならない。このため、図４のブロ
ック図に示すように、ＲＡＭから転送され、増幅器１０
２によって増幅されたＳＡＭレジスタ１００のデータ
を、２本のデータ線（データ線対）によってＳＡＭ出力
制御回路１０４へ送り、ＳＡＭから出力しようとする場
合、図５の動作波形図に示すように、転送後、最初に入
力されるシリアルクロック（１ｓｔＳＣ）が立ち上がっ
てから、ＳＲＤ、/ ＳＲＤにデータが出てくるまでかな
りの時間が必要なため、最悪の場合、次のシリアルクロ
ックにずれこんでシリアルデータ入出力ピン（ＳＩ／
Ｏ）に出力されてしまうことになる。これではスペック
で定められたアクセスタイムを守ることが容易でなくな
る。そこで、高速化のために、内部ではパイプライン動
作を行っている。
ロック図、図５は、その動作波形図である。ＲＡＭから
ＳＡＭに転送されたデータは、ＳＡＭから外部へ高速に
出力が行われなければならない。このため、図４のブロ
ック図に示すように、ＲＡＭから転送され、増幅器１０
２によって増幅されたＳＡＭレジスタ１００のデータ
を、２本のデータ線（データ線対）によってＳＡＭ出力
制御回路１０４へ送り、ＳＡＭから出力しようとする場
合、図５の動作波形図に示すように、転送後、最初に入
力されるシリアルクロック（１ｓｔＳＣ）が立ち上がっ
てから、ＳＲＤ、/ ＳＲＤにデータが出てくるまでかな
りの時間が必要なため、最悪の場合、次のシリアルクロ
ックにずれこんでシリアルデータ入出力ピン（ＳＩ／
Ｏ）に出力されてしまうことになる。これではスペック
で定められたアクセスタイムを守ることが容易でなくな
る。そこで、高速化のために、内部ではパイプライン動
作を行っている。
【０００４】図６は、従来のパイプライン方式デュアル
ポートメモリのブロック図、図７は、その動作波形図で
ある。パイプライン方式デュアルポートメモリは、図６
に示すような構成となっており、ＲＡＭにおいて、増幅
器１０６で増幅され、直接、ＳＡＭ出力制御回路１０４
にデータを送るようなパスが新しく用意されている。
ポートメモリのブロック図、図７は、その動作波形図で
ある。パイプライン方式デュアルポートメモリは、図６
に示すような構成となっており、ＲＡＭにおいて、増幅
器１０６で増幅され、直接、ＳＡＭ出力制御回路１０４
にデータを送るようなパスが新しく用意されている。
【０００５】このパイプライン動作を説明する。図７の
動作波形図に示すように、転送モードが入り、カラムア
ドレスストローブ信号（ /ＣＡＳ）の立ち下がりによっ
て取り込まれた入出力開始アドレス（ＴＡＰアドレス
（ｎ））に対応するデータＲＤ、 /ＲＤを１ｓｔＳＣの
立ち上がりによってＳＡＭ出力制御回路１０４に取り込
み、ＳＩ／Ｏから外部に出力する。その後に入力される
シリアルクロック（２ｎｄＳＣ以降）は、たとえば２ｎ
ｄＳＣの場合、ＲＡＭからＳＡＭレジスタ１０２へデー
タが転送された後、１ｓｔＳＣの立ち上がりによってシ
リアルカウンタアドレス（ｎ）にプラス１（＋１）した
アドレス（ｎ＋１）のデータ増幅器１００で増幅され、
データ線対（ＳＲＤ、/ＳＲＤ）に転送される。そし
て、２ｎｄＳＣの立ち上がりで、ＳＡＭ出力制御回路１
０４に取り込み、外部に出力する。
動作波形図に示すように、転送モードが入り、カラムア
ドレスストローブ信号（ /ＣＡＳ）の立ち下がりによっ
て取り込まれた入出力開始アドレス（ＴＡＰアドレス
（ｎ））に対応するデータＲＤ、 /ＲＤを１ｓｔＳＣの
立ち上がりによってＳＡＭ出力制御回路１０４に取り込
み、ＳＩ／Ｏから外部に出力する。その後に入力される
シリアルクロック（２ｎｄＳＣ以降）は、たとえば２ｎ
ｄＳＣの場合、ＲＡＭからＳＡＭレジスタ１０２へデー
タが転送された後、１ｓｔＳＣの立ち上がりによってシ
リアルカウンタアドレス（ｎ）にプラス１（＋１）した
アドレス（ｎ＋１）のデータ増幅器１００で増幅され、
データ線対（ＳＲＤ、/ＳＲＤ）に転送される。そし
て、２ｎｄＳＣの立ち上がりで、ＳＡＭ出力制御回路１
０４に取り込み、外部に出力する。
【０００６】データの流れを詳しく説明する。各々ＲＡ
Ｍのメモリセル・転送後のＳＡＭレジスタから読み出さ
れ増幅器１０６、１０２によって増幅されたデータは、
ＲＡＭデータ線対（ＲＤ、 /ＲＤ）とＳＡＭデータ線対
（ＳＲＤ、 /ＳＲＤ）合計４本のノードを使ってＳＡＭ
出力制御回路１０４に送られ、１ｓｔＳＣであるか、２
ｎｄＳＣ以降であるか示す判別信号により（ＲＤ、 /Ｒ
Ｄ）・（ＳＲＤ、 /ＳＲＤ）の選択を行いデータをＳＡ
Ｍから出力する。
Ｍのメモリセル・転送後のＳＡＭレジスタから読み出さ
れ増幅器１０６、１０２によって増幅されたデータは、
ＲＡＭデータ線対（ＲＤ、 /ＲＤ）とＳＡＭデータ線対
（ＳＲＤ、 /ＳＲＤ）合計４本のノードを使ってＳＡＭ
出力制御回路１０４に送られ、１ｓｔＳＣであるか、２
ｎｄＳＣ以降であるか示す判別信号により（ＲＤ、 /Ｒ
Ｄ）・（ＳＲＤ、 /ＳＲＤ）の選択を行いデータをＳＡ
Ｍから出力する。
【０００７】図８は、従来の２バンク方式デュアルポー
トメモリのブロック図である。このような従来の方法を
用いて、図８に示すような２バンク方式のデュアルポー
トメモリを実現しようとすると、ＲＡＭ・ＳＡＭのデー
タ線（ＲＤ、 /ＲＤ、ＳＲＤ、 /ＳＲＤ）が、バンク
１、バンク２の両方に４本ずつ、合計８本のデータ線
（ＲＤ１、 /ＲＤ１、ＳＲＤ１、 /ＳＲＤ１、ＲＤ２、
/ＲＤ２、ＳＲＤ２、 /ＳＲＤ２）が必要になってく
る。データ線は、かなりの長さを持つので、これだけデ
ータ線数が増えると、チップ面積の大幅増加につなが
る。このチップ面積の増加は、シリアルデータ入出力ピ
ン（ＳＩ／Ｏ）が増えるにしたがって、顕著になる。
トメモリのブロック図である。このような従来の方法を
用いて、図８に示すような２バンク方式のデュアルポー
トメモリを実現しようとすると、ＲＡＭ・ＳＡＭのデー
タ線（ＲＤ、 /ＲＤ、ＳＲＤ、 /ＳＲＤ）が、バンク
１、バンク２の両方に４本ずつ、合計８本のデータ線
（ＲＤ１、 /ＲＤ１、ＳＲＤ１、 /ＳＲＤ１、ＲＤ２、
/ＲＤ２、ＳＲＤ２、 /ＳＲＤ２）が必要になってく
る。データ線は、かなりの長さを持つので、これだけデ
ータ線数が増えると、チップ面積の大幅増加につなが
る。このチップ面積の増加は、シリアルデータ入出力ピ
ン（ＳＩ／Ｏ）が増えるにしたがって、顕著になる。
【０００８】また、２バンク方式のデュアルポートメモ
リを作るためには、バンクの切り換え制御信号が必要に
なる。そこで、新しく入力ピンを設けてそれを制御信号
として使用することも可能であるが、パフォーマンスが
悪くなってしまう。
リを作るためには、バンクの切り換え制御信号が必要に
なる。そこで、新しく入力ピンを設けてそれを制御信号
として使用することも可能であるが、パフォーマンスが
悪くなってしまう。
【０００９】
【発明が解決しようとする課題】この発明は、上記の点
に鑑みてなされたものであり、その第１の目的は、特に
データ線が配置される部分の面積増加を抑え、チップ面
積の増加を抑制する半導体記憶装置を提供することにあ
る。
に鑑みてなされたものであり、その第１の目的は、特に
データ線が配置される部分の面積増加を抑え、チップ面
積の増加を抑制する半導体記憶装置を提供することにあ
る。
【００１０】また、その第２の目的は、特にバンク指定
のための信号数を制限し、パフォーマンスの良い半導体
記憶装置を提供することにある。また、その第３の目的
は、データ線が配置される部分の面積増加を抑え、チッ
プ面積の増加を抑制すると同時に、バンク指定のための
信号数を制限し、パフォーマンスが良い半導体記憶装置
を提供することにある。
のための信号数を制限し、パフォーマンスの良い半導体
記憶装置を提供することにある。また、その第３の目的
は、データ線が配置される部分の面積増加を抑え、チッ
プ面積の増加を抑制すると同時に、バンク指定のための
信号数を制限し、パフォーマンスが良い半導体記憶装置
を提供することにある。
【００１１】
【課題を解決するための手段】上記第１の目的を達成す
るために、この発明の第１の態様では、ランダムアクセ
スポートと出力制御回路とを互いに接続するランダムア
クセスデータ線、およびシリアルアクセスポートと前記
出力制御回路とを互いに接続するシリアルアクセスデー
タ線をそれぞれシングルラインとしたことを特徴とす
る。
るために、この発明の第１の態様では、ランダムアクセ
スポートと出力制御回路とを互いに接続するランダムア
クセスデータ線、およびシリアルアクセスポートと前記
出力制御回路とを互いに接続するシリアルアクセスデー
タ線をそれぞれシングルラインとしたことを特徴とす
る。
【００１２】また、この発明の第２の態様では、ランダ
ムアクセスデータ線およびシリアルアクセスデータ線を
それぞれ複数設け、かつ複数設けたランダムアクセスデ
ータ線およびシリアルアクセスデータ線をそれぞれバン
クに対応づけ、バンクの選択を出力制御回路で行うよう
にしたことを特徴としている。
ムアクセスデータ線およびシリアルアクセスデータ線を
それぞれ複数設け、かつ複数設けたランダムアクセスデ
ータ線およびシリアルアクセスデータ線をそれぞれバン
クに対応づけ、バンクの選択を出力制御回路で行うよう
にしたことを特徴としている。
【００１３】また、この発明の第３の態様では、ランダ
ムアクセスポートと出力制御回路とを互いに接続するラ
ンダムアクセスデータ線、およびシリアルアクセスポー
トと前記出力制御回路とを互いに接続するシリアルアク
セスデータ線をそれぞれシングルラインとするととも
に、ランダムアクセスデータ線およびシリアルアクセス
データ線をそれぞれ複数設け、かつ複数設けたランダム
アクセスデータ線およびシリアルアクセスデータ線をそ
れぞれバンクに対応づけ、バンクの選択を出力制御回路
で行うようにしたことを特徴としている。
ムアクセスポートと出力制御回路とを互いに接続するラ
ンダムアクセスデータ線、およびシリアルアクセスポー
トと前記出力制御回路とを互いに接続するシリアルアク
セスデータ線をそれぞれシングルラインとするととも
に、ランダムアクセスデータ線およびシリアルアクセス
データ線をそれぞれ複数設け、かつ複数設けたランダム
アクセスデータ線およびシリアルアクセスデータ線をそ
れぞれバンクに対応づけ、バンクの選択を出力制御回路
で行うようにしたことを特徴としている。
【００１４】
【発明の実施の形態】以下、この発明の一実施の形態に
係る半導体記憶装置を説明する。図１は、この発明の一
実施の形態に係る半導体記憶装置のブロック図、図２
は、図１に示すシリアルアクセスメモリ（ＳＡＭ）出力
制御回路の回路図である。
係る半導体記憶装置を説明する。図１は、この発明の一
実施の形態に係る半導体記憶装置のブロック図、図２
は、図１に示すシリアルアクセスメモリ（ＳＡＭ）出力
制御回路の回路図である。
【００１５】図１に示すように、半導体チップには、ダ
イナミック型ＲＡＭのセルが集積されているメモリセル
アレイ１が設けられている。メモリセルアレイ１には、
メモリセルアレイ１の一端側に延長される第１のビット
線対群と、メモリセルアレイ１の上記一端に相対する他
端側に延長される第２のビット線対群とが設けられてい
る。第１のビット線対群の一端には、第１のＲＡＭレジ
スタ３-1、第１のＳＡＭレジスタ５-1が順次接続され、
第２のビット線対の他端には、第２のＲＡＭレジスタ３
-2、第２のＳＡＭレジスタ５-2がそれぞれ設けられてい
る。
イナミック型ＲＡＭのセルが集積されているメモリセル
アレイ１が設けられている。メモリセルアレイ１には、
メモリセルアレイ１の一端側に延長される第１のビット
線対群と、メモリセルアレイ１の上記一端に相対する他
端側に延長される第２のビット線対群とが設けられてい
る。第１のビット線対群の一端には、第１のＲＡＭレジ
スタ３-1、第１のＳＡＭレジスタ５-1が順次接続され、
第２のビット線対の他端には、第２のＲＡＭレジスタ３
-2、第２のＳＡＭレジスタ５-2がそれぞれ設けられてい
る。
【００１６】ＲＡＭレジスタ３-1および３-2の出力端に
は、増幅器７-1および７-2がそれぞれ接続され、ＳＡＭ
レジスタ５-1および５-2の出力端には、増幅器９-1およ
び９-2がそれぞれ接続されている。増幅器７-1からは、
ランダムリードデータ線対ＲＤ１、 /ＲＤ１がそれぞれ
導出され、増幅器７-2からは、ランダムリードデータ線
対ＲＤ２、 /ＲＤ２がそれぞれ導出される。また、増幅
器９-1からは、シリアルリードデータ線対ＳＲＤ１、 /
ＳＲＤ１がそれぞれ導出され、増幅器９-2からは、シリ
アルリードデータ線対ＳＲＤ２、 /ＳＲＤ２がそれぞれ
導出される。
は、増幅器７-1および７-2がそれぞれ接続され、ＳＡＭ
レジスタ５-1および５-2の出力端には、増幅器９-1およ
び９-2がそれぞれ接続されている。増幅器７-1からは、
ランダムリードデータ線対ＲＤ１、 /ＲＤ１がそれぞれ
導出され、増幅器７-2からは、ランダムリードデータ線
対ＲＤ２、 /ＲＤ２がそれぞれ導出される。また、増幅
器９-1からは、シリアルリードデータ線対ＳＲＤ１、 /
ＳＲＤ１がそれぞれ導出され、増幅器９-2からは、シリ
アルリードデータ線対ＳＲＤ２、 /ＳＲＤ２がそれぞれ
導出される。
【００１７】ＳＡＭ出力制御回路１１には、データ線対
ＲＤ１、 /ＲＤ１の一方と、データ線対ＲＤ２、 /ＲＤ
２の一方と、データ線対ＳＲＤ１、 /ＳＲＤ１の一方
と、データ線対ＳＲＤ２、 /ＳＲＤ２の一方がそれぞれ
入力される。この実施の形態では、ＳＡＭ出力制御回路
１１に、データ線ＲＤ１、ＲＤ２、ＳＲＤ１、ＳＲＤ２
をそれぞれ入力している。
ＲＤ１、 /ＲＤ１の一方と、データ線対ＲＤ２、 /ＲＤ
２の一方と、データ線対ＳＲＤ１、 /ＳＲＤ１の一方
と、データ線対ＳＲＤ２、 /ＳＲＤ２の一方がそれぞれ
入力される。この実施の形態では、ＳＡＭ出力制御回路
１１に、データ線ＲＤ１、ＲＤ２、ＳＲＤ１、ＳＲＤ２
をそれぞれ入力している。
【００１８】ＳＡＭ出力制御回路１１の出力には、出力
回路１３が接続されている。出力回路１３は、出力制御
回路１１から出力される第１の信号線１５をゲートに入
力し、ソースをＶＣＣ電位に接続するＰチャネル型ＭＯ
ＳＦＥＴ１７と、出力制御回路１１から出力される第２
の信号線１９をゲートに入力し、ソースをＶＳＳ電位に
接続し、ドレインをＰチャネル型ＭＯＳＦＥＴ１７のド
レインに接続するＮチャネル型ＭＯＳＦＥＴ２１とから
なる。出力信号ＳＩ／Ｏは、Ｐチャネル型ＭＯＳＦＥＴ
１７のドレインとＮチャネル型ＭＯＳＦＥＴ２１のドレ
インとの相互接続点より出力される。
回路１３が接続されている。出力回路１３は、出力制御
回路１１から出力される第１の信号線１５をゲートに入
力し、ソースをＶＣＣ電位に接続するＰチャネル型ＭＯ
ＳＦＥＴ１７と、出力制御回路１１から出力される第２
の信号線１９をゲートに入力し、ソースをＶＳＳ電位に
接続し、ドレインをＰチャネル型ＭＯＳＦＥＴ１７のド
レインに接続するＮチャネル型ＭＯＳＦＥＴ２１とから
なる。出力信号ＳＩ／Ｏは、Ｐチャネル型ＭＯＳＦＥＴ
１７のドレインとＮチャネル型ＭＯＳＦＥＴ２１のドレ
インとの相互接続点より出力される。
【００１９】上記構成を有する半導体記憶装置は、例え
ばＲＡＭレジスタ３-1および３-2によってランダムアク
セスポートが構成され、ＳＡＭレジスタ５-1および５-2
によってシリアルアクセスポートが構成されている。そ
して、ＲＡＭレジスタ３-1からＳＡＭレジスタ５-1への
データ転送機能と、ＲＡＭレジスタ３-2からＳＡＭレジ
スタ５-2へのデータ転送機能とをそれぞれ有している。
ばＲＡＭレジスタ３-1および３-2によってランダムアク
セスポートが構成され、ＳＡＭレジスタ５-1および５-2
によってシリアルアクセスポートが構成されている。そ
して、ＲＡＭレジスタ３-1からＳＡＭレジスタ５-1への
データ転送機能と、ＲＡＭレジスタ３-2からＳＡＭレジ
スタ５-2へのデータ転送機能とをそれぞれ有している。
【００２０】また、上記半導体記憶装置では、パイプラ
イン方式を用いている。上記装置では、１番目に出力す
る第１データをランダムアクセスデータ線に読み出すま
での動作と、第１データをランダムアクセスデータ線か
らＳＡＭ出力制御回路１１および出力回路１３を介して
出力するとともに、２番目に出力する第２データをシリ
アルアクセスデータ線に読み出すまでの動作とが、少な
くともパイプライン方式によって、互いに区切られてい
る。
イン方式を用いている。上記装置では、１番目に出力す
る第１データをランダムアクセスデータ線に読み出すま
での動作と、第１データをランダムアクセスデータ線か
らＳＡＭ出力制御回路１１および出力回路１３を介して
出力するとともに、２番目に出力する第２データをシリ
アルアクセスデータ線に読み出すまでの動作とが、少な
くともパイプライン方式によって、互いに区切られてい
る。
【００２１】さらに、上記半導体記憶装置では、複数バ
ンク品に切り換えることも可能であって、複数バンク
品、例えば２バンク品に切り換えられたとき、第１のＲ
ＡＭレジスタ３-1、第１のＳＡＭレジスタ５-1はそれぞ
れ、バンク１に対応づけられ、同様に複数バンク品に切
り換えられたとき、第２のＲＡＭレジスタ３-1、第２の
ＳＡＭレジスタ５-1はそれぞれバンク２に対応づけられ
る。
ンク品に切り換えることも可能であって、複数バンク
品、例えば２バンク品に切り換えられたとき、第１のＲ
ＡＭレジスタ３-1、第１のＳＡＭレジスタ５-1はそれぞ
れ、バンク１に対応づけられ、同様に複数バンク品に切
り換えられたとき、第２のＲＡＭレジスタ３-1、第２の
ＳＡＭレジスタ５-1はそれぞれバンク２に対応づけられ
る。
【００２２】次に、上記半導体記憶装置の動作について
説明する。図２は動作波形図である。図２に示すよう
に、カラムアドレスストローブ（ /ＣＡＳ）信号の立ち
下がりによって、１番最初に出力する第１のデータ１
（ｎ）がＲＡＭレジスタ３と、出力制御回路１１とを互
いに接続するランダムアクセスデータ線ＲＤに読み出さ
れる。次に、シリアルクロックＳＣが入力され、１番目
のシリアルクロック（１）に同期させて、ランダムアク
セスデータ線ＲＤに読み出されている第１データ１
（ｎ）を出力制御回路１１を介し、入出力ピンＳＩ／Ｏ
に出力するとともに、２番目に出力する第２データ２
（ｎ＋１）をＳＡＭレジスタと出力回路１１とを互いに
接続するシリアルアクセスデータ線ＳＲＤに読み出す。
次に、２番目のシリアルクロック（２）に同期させて、
シリアルアクセスデータ線ＳＲＤに読み出されている第
２データ２（ｎ＋１）を出力回路１１を介し、第１デー
タ１（ｎ）の出力に対してシリアルに入出力ピンＳＩ／
Ｏに出力するとともに、出力するとともに、３番目に出
力する第３データ３（ｎ＋２）をシリアルアクセスデー
タ線ＳＲＤに読み出す。以降に出力するデータは、シリ
アルクロックに同期されて、シリアルアクセスデータ線
ＳＲＤから出力回路１１を介し、第３データ３（ｎ＋
２）、第４データ４（ｎ＋３）の順で順次シリアルに読
み出す。
説明する。図２は動作波形図である。図２に示すよう
に、カラムアドレスストローブ（ /ＣＡＳ）信号の立ち
下がりによって、１番最初に出力する第１のデータ１
（ｎ）がＲＡＭレジスタ３と、出力制御回路１１とを互
いに接続するランダムアクセスデータ線ＲＤに読み出さ
れる。次に、シリアルクロックＳＣが入力され、１番目
のシリアルクロック（１）に同期させて、ランダムアク
セスデータ線ＲＤに読み出されている第１データ１
（ｎ）を出力制御回路１１を介し、入出力ピンＳＩ／Ｏ
に出力するとともに、２番目に出力する第２データ２
（ｎ＋１）をＳＡＭレジスタと出力回路１１とを互いに
接続するシリアルアクセスデータ線ＳＲＤに読み出す。
次に、２番目のシリアルクロック（２）に同期させて、
シリアルアクセスデータ線ＳＲＤに読み出されている第
２データ２（ｎ＋１）を出力回路１１を介し、第１デー
タ１（ｎ）の出力に対してシリアルに入出力ピンＳＩ／
Ｏに出力するとともに、出力するとともに、３番目に出
力する第３データ３（ｎ＋２）をシリアルアクセスデー
タ線ＳＲＤに読み出す。以降に出力するデータは、シリ
アルクロックに同期されて、シリアルアクセスデータ線
ＳＲＤから出力回路１１を介し、第３データ３（ｎ＋
２）、第４データ４（ｎ＋３）の順で順次シリアルに読
み出す。
【００２３】このような動作により、シリアルクロック
の１発めから、即時、データをシリアルに出力していく
ことができる。この動作を、図３の回路図を参照しなが
ら説明する。
の１発めから、即時、データをシリアルに出力していく
ことができる。この動作を、図３の回路図を参照しなが
ら説明する。
【００２４】図３は、ＳＡＭ出力制御回路の回路図であ
る。図３に示すように、ＲＡＭレジスタ３-1、３-2から
増幅器７-1、７-2で増幅されたデータは、ランダムアク
セスデータ線ＲＤ１、ＲＤ２を介して、ＳＡＭ出力制御
回路１１に入力される。ＳＡＭ出力制御回路１１に入力
されたデータは、信号Ｎ１１、Ｎ１２でラッチ回路Ｌ１
０、Ｌ１１で一旦ラッチされる。そして、これらラッチ
回路Ｌ１０、Ｌ１１でラッチされたデータと、シリアル
アクセスデータ線ＳＲＤ１、ＳＲＤ２のデータを、シリ
アルクロックＳＣの立ち上がりで取り込み、ラッチ回路
Ｌ１２にラッチしておく。バンク切り換え信号 /ＳＥ
（従来は、シリアルイネーブル信号として使用してい
る。）により、バンク１、バンク２の指定が行われる
と、指定されたバンクのデータをインバータで反転さ
せ、逆相データを形成する。形成された逆相データは、
ノードＮ１３、Ｎ１４、Ｎ１５、Ｎ１６に伝えられる。
このとき、ノードＮ１３とノードＮ１４とが逆相とな
り、ノードＮ１５とノードＮ１６とが逆相となる。最後
に信号Ｎ１０で、１ｓｔシリアルクロックか、２ｎｄシ
リアルクロック以降かの選択を行い、１ｓｔシリアルク
ロックならノードＮ１５、ノードＮ１６のデータを、２
ｎｄシリアルクロック以降ならノードＮ１３、ノードＮ
１４のデータを、出力回路１３に転送し、シリアルデー
タ入出力ピン（ＳＩ／Ｏ）から外部へと出力する。ノー
ドＮ１３、ノードＮ１５は、奇数段のインバータを介し
て出力回路１３のＮチャネル型ＭＯＳＦＥＴ２１のゲー
トに結合され、ノードＮ１４、ノードＮ１６は、偶数段
のインバータを介して出力回路１３のＰチャネル型ＭＯ
ＳＦＥＴ１７のゲートに結合される。
る。図３に示すように、ＲＡＭレジスタ３-1、３-2から
増幅器７-1、７-2で増幅されたデータは、ランダムアク
セスデータ線ＲＤ１、ＲＤ２を介して、ＳＡＭ出力制御
回路１１に入力される。ＳＡＭ出力制御回路１１に入力
されたデータは、信号Ｎ１１、Ｎ１２でラッチ回路Ｌ１
０、Ｌ１１で一旦ラッチされる。そして、これらラッチ
回路Ｌ１０、Ｌ１１でラッチされたデータと、シリアル
アクセスデータ線ＳＲＤ１、ＳＲＤ２のデータを、シリ
アルクロックＳＣの立ち上がりで取り込み、ラッチ回路
Ｌ１２にラッチしておく。バンク切り換え信号 /ＳＥ
（従来は、シリアルイネーブル信号として使用してい
る。）により、バンク１、バンク２の指定が行われる
と、指定されたバンクのデータをインバータで反転さ
せ、逆相データを形成する。形成された逆相データは、
ノードＮ１３、Ｎ１４、Ｎ１５、Ｎ１６に伝えられる。
このとき、ノードＮ１３とノードＮ１４とが逆相とな
り、ノードＮ１５とノードＮ１６とが逆相となる。最後
に信号Ｎ１０で、１ｓｔシリアルクロックか、２ｎｄシ
リアルクロック以降かの選択を行い、１ｓｔシリアルク
ロックならノードＮ１５、ノードＮ１６のデータを、２
ｎｄシリアルクロック以降ならノードＮ１３、ノードＮ
１４のデータを、出力回路１３に転送し、シリアルデー
タ入出力ピン（ＳＩ／Ｏ）から外部へと出力する。ノー
ドＮ１３、ノードＮ１５は、奇数段のインバータを介し
て出力回路１３のＮチャネル型ＭＯＳＦＥＴ２１のゲー
トに結合され、ノードＮ１４、ノードＮ１６は、偶数段
のインバータを介して出力回路１３のＰチャネル型ＭＯ
ＳＦＥＴ１７のゲートに結合される。
【００２５】このような動作を、従来の装置に対応させ
ると、転送後最初に入力されるシリアルクロック（１ｓ
ｔクロック）では、バンク１、バンク２の増幅器７-1、
７-2で増幅され、ランダムアクセスデータ線（ＲＤ１、
ＲＤ２）に伝えられるデータを、従来のランダムアクセ
スデータ線対ＲＤ、 /ＲＤに、それ以降のシリアルクロ
ック（２ｎｄクロック以降）では、バンク１、バンク２
の増幅器９-1、９-2で増幅され、シリアルアクセスデー
タ線（ＳＲＤ１、ＳＲＤ２）に伝えられるデータを、従
来のシリアルアクセスデータ線対ＳＲＤ、 /ＳＲＤに割
り当て、ＳＡＭ出力制御回路１１までシングル転送を行
い、従来、シリアルイネーブル信号として使用していた
/ＳＥを、バンク切り換え信号として用いる、と説明で
きる。
ると、転送後最初に入力されるシリアルクロック（１ｓ
ｔクロック）では、バンク１、バンク２の増幅器７-1、
７-2で増幅され、ランダムアクセスデータ線（ＲＤ１、
ＲＤ２）に伝えられるデータを、従来のランダムアクセ
スデータ線対ＲＤ、 /ＲＤに、それ以降のシリアルクロ
ック（２ｎｄクロック以降）では、バンク１、バンク２
の増幅器９-1、９-2で増幅され、シリアルアクセスデー
タ線（ＳＲＤ１、ＳＲＤ２）に伝えられるデータを、従
来のシリアルアクセスデータ線対ＳＲＤ、 /ＳＲＤに割
り当て、ＳＡＭ出力制御回路１１までシングル転送を行
い、従来、シリアルイネーブル信号として使用していた
/ＳＥを、バンク切り換え信号として用いる、と説明で
きる。
【００２６】上記一実施の形態に係る半導体記憶装置で
あると、ＲＡＭレジスタ３とＳＡＭ出力制御回路１１と
を互いに接続するランダムアクセスデータ線ＲＤ１、Ｒ
Ｄ２およびＳＡＭレジスタ５とＳＡＭ出力制御回路１１
とを互いに接続するシリアルアクセスデータ線ＳＲＤ
１、ＳＲＤ２がそれぞれ、ペアラインではなく、シング
ルラインであるため、データ線数を半減でき、チップ面
積の大幅な増加を抑制することができる。この面積抑制
の効果は、今後の記憶装置の大容量化、多機能化の進展
につれ、シリアルデータ入出力ピン（ＳＩ／Ｏ）が増え
るにしたがって、より顕著に得られるようになる。
あると、ＲＡＭレジスタ３とＳＡＭ出力制御回路１１と
を互いに接続するランダムアクセスデータ線ＲＤ１、Ｒ
Ｄ２およびＳＡＭレジスタ５とＳＡＭ出力制御回路１１
とを互いに接続するシリアルアクセスデータ線ＳＲＤ
１、ＳＲＤ２がそれぞれ、ペアラインではなく、シング
ルラインであるため、データ線数を半減でき、チップ面
積の大幅な増加を抑制することができる。この面積抑制
の効果は、今後の記憶装置の大容量化、多機能化の進展
につれ、シリアルデータ入出力ピン（ＳＩ／Ｏ）が増え
るにしたがって、より顕著に得られるようになる。
【００２７】また、ランダムアクセスデータ線ＲＤ１、
ＲＤ２、およびシリアルアクセスデータ線ＳＲＤ１、Ｓ
ＲＤ２をそれぞれバンクに対応づけ、バンクの指定をＳ
ＡＭ出力制御回路で行うようにしているため、バンクの
切り換え制御信号を、ＲＡＭレジスタ３、あるいはＳＡ
Ｍレジスタ５、あるいは増幅器７、９ごとに入れる必要
がなくなる。さらには、従来のシリアルイネーブル信号
を、バンク指定のための信号として活用することによ
り、新しく入力ピンを設け、バンク指定のための信号を
新たに入力する必要もない。したがって、多数の制御信
号によって制御されることでのパフォーマンスの悪化、
一例を挙げれば、信号遅延差などによる高速化の阻害問
題も解消される。
ＲＤ２、およびシリアルアクセスデータ線ＳＲＤ１、Ｓ
ＲＤ２をそれぞれバンクに対応づけ、バンクの指定をＳ
ＡＭ出力制御回路で行うようにしているため、バンクの
切り換え制御信号を、ＲＡＭレジスタ３、あるいはＳＡ
Ｍレジスタ５、あるいは増幅器７、９ごとに入れる必要
がなくなる。さらには、従来のシリアルイネーブル信号
を、バンク指定のための信号として活用することによ
り、新しく入力ピンを設け、バンク指定のための信号を
新たに入力する必要もない。したがって、多数の制御信
号によって制御されることでのパフォーマンスの悪化、
一例を挙げれば、信号遅延差などによる高速化の阻害問
題も解消される。
【００２８】なお、上記一実施の形態では、シリアルデ
ータ入出力ピン（ＳＩ／Ｏ）が１つの場合を例示してい
るが、これは、基本的な一構成であって、シリアルデー
タ入出力ピン（ＳＩ／Ｏ）が複数存在している装置につ
いても、この発明に含まれるることは明らかである。
ータ入出力ピン（ＳＩ／Ｏ）が１つの場合を例示してい
るが、これは、基本的な一構成であって、シリアルデー
タ入出力ピン（ＳＩ／Ｏ）が複数存在している装置につ
いても、この発明に含まれるることは明らかである。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、チップ面積の増加を抑制できる半導体記憶装置、パ
フォーマンスが良い半導体記憶装置、並びにチップ面積
の増加を抑制できると同時に、パフォーマンスが良い半
導体記憶装置をそれぞれ提供することができる。
ば、チップ面積の増加を抑制できる半導体記憶装置、パ
フォーマンスが良い半導体記憶装置、並びにチップ面積
の増加を抑制できると同時に、パフォーマンスが良い半
導体記憶装置をそれぞれ提供することができる。
【図１】図１はこの発明の一実施の形態に係る半導体記
憶装置のブロック図。
憶装置のブロック図。
【図２】図２はこの発明の一実施の形態に係る半導体記
憶装置の動作波形図。
憶装置の動作波形図。
【図３】図３はＳＡＭ出力制御回路の回路図。
【図４】図４は従来のデュアルポートメモリのブロック
図。
図。
【図５】図５は従来のデュアルポートメモリの動作波形
図。
図。
【図６】図６は従来のパイプライン方式デュアルポート
メモリのブロック図。
メモリのブロック図。
【図７】図７は従来のパイプライン方式デュアルポート
メモリの動作波形図。
メモリの動作波形図。
【図８】図８は従来の２バンク方式デュアルポートメモ
リのブロック図。
リのブロック図。
１…メモリセルアレイ、３-1、３-2…ＲＡＭレジスタ、
５-1、５-2…増幅器、７-1、７-2…ＳＡＭレジスタ、９
-1、９-2…増幅器、１１…ＳＡＭ出力制御回路。
５-1、５-2…増幅器、７-1、７-2…ＳＡＭレジスタ、９
-1、９-2…増幅器、１１…ＳＡＭ出力制御回路。
Claims (10)
- 【請求項１】 ランダムアクセスポートと、シリアルア
クセスポートとを備え、両ポート間での転送機能を有す
る半導体記憶装置であって、 １番目に出力する第１データをランダムアクセスポート
と出力制御回路とを互いに接続するランダムアクセスデ
ータ線に読み出し、 １番目のシリアルクロックに同期させて、前記ランダム
アクセスデータ線に読み出されている第１データを前記
出力制御回路を介して出力するとともに、２番目に出力
する第２データをシリアルアクセスポートと前記出力制
御回路とを互いに接続するシリアルアクセスデータ線に
読み出し、 ２番目のシリアルクロックに同期させて、前記シリアル
アクセスデータ線に読み出されている第２データを前記
出力制御回路を介して前記第１データの出力に対してシ
リアルに出力するとともに、３番目に出力する第３デー
タを前記シリアルアクセスデータ線に読み出し、 以降に出力するデータを、前記シリアルクロックに同期
させて、前記シリアルアクセスデータ線から前記出力制
御回路を介して順次シリアルに読み出すとともに、前記
ランダムアクセスポートと前記出力制御回路とを互いに
接続する前記ランダムアクセスデータ線、および前記シ
リアルアクセスポートと前記出力制御回路とを互いに接
続する前記シリアルアクセスデータ線をそれぞれシング
ルラインで構成したことを特徴とする半導体記憶装置。 - 【請求項２】 少なくとも複数バンク品への切り替えが
可能であって、 複数バンク品に対応させるために、前記ランダムアクセ
スデータ線および前記シリアルアクセスデータ線をそれ
ぞれ複数設け、複数設けられたランダムアクセスデータ
線および前記シリアルアクセスデータ線を複数バンクに
それぞれ対応させ、前記バンクの選択を、前記出力制御
回路で行うことを特徴とする請求項１に記載の半導体記
憶装置。 - 【請求項３】 前記バンクの選択を、前記出力制御回路
に入力されるシリアルイネーブル信号によって行うこと
を特徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記バンクの選択を行った後、前記シン
グルラインの信号を相補化し、相補化された信号を出力
回路に入力することを特徴とする請求項３に記載の半導
体記憶装置。 - 【請求項５】 前記１番目に出力する第１データをラン
ダムアクセスデータ線に読み出すまでの動作と、前記第
１データを前記ランダムアクセスデータ線から前記出力
制御回路を介して出力するとともに、前記２番目に出力
する第２データをシリアルアクセスデータ線に読み出す
までの動作とが少なくとも、パイプライン方式によっ
て、互いに区切られていることを特徴とする請求項１乃
至請求項４いずれか一項に記載の半導体記憶装置。 - 【請求項６】 複数のメモリセルに接続された第１のビ
ット線と、 前記第１のビット線の一端に接続された第１のランダム
アクセスポートと、 前記第１のランダムアクセスポートからデータが転送さ
れる第１のシリアルアクセスポートと、 複数のメモリセルに接続された第２のビット線と、 前記第２のビット線の一端に接続された第２のランダム
アクセスポートと、 前記第２のランダムアクセスポートからデータが転送さ
れる第２のシリアルアクセスポートと、 前記第１のランダムアクセスポートに第１のランダムア
クセスデータ線を介して、前記第２のランダムアクセス
ポートに第２のランダムアクセスデータ線を介して、前
記第１のシリアルアクセスポートに第１のシリアルアク
セスデータ線を介して、前記第２のシリアルアクセスポ
ートに第２のシリアルアクセスデータ線を介して、それ
ぞれ結合された接続された出力制御回路とを具備し、少
なくとも複数バンク品への切り替えが可能である半導体
記憶装置であって、 前記第１のビット線、前記第１のランダムアクセスポー
ト、前記第１のシリアルアクセスポート、前記第１のラ
ンダムアクセスデータ線、前記第１のシリアルアクセス
データ線をそれぞれ第１のバンクに対応させ、 前記第２のビット線、前記第２のランダムアクセスポー
ト、前記第２のシリアルアクセスポート、前記第２のラ
ンダムアクセスデータ線、前記第２のシリアルアクセス
データ線をそれぞれ第２のバンクに対応させ、 前記第１のバンク、第２のバンクの切り換えを、前記出
力制御回路で行うことを特徴とする半導体記憶装置。 - 【請求項７】 前記第１、第２のランダムアクセスデー
タ線、前記第１、第２のシリアルアクセスデータ線がそ
れぞれ、シングルラインで構成されていることを特徴と
する請求項６に記載の半導体記憶装置。 - 【請求項８】 シングルラインで構成される第１のラン
ダムアクセスデータ線、シングルラインで構成される第
２のランダムアクセスデータ線、シングルラインで構成
される第１のシリアルアクセスデータ線、およびシング
ルラインで構成される第２のシリアルアクセスデータ線
の少なくとも４本のデータ線がそれぞれ接続される出力
制御回路を具備し、 前記出力制御回路は、４本のデータ線のいずれか一つを
選択して、選ばれたデータ線を入出力ピンに接続するこ
とを特徴とする半導体記憶装置。 - 【請求項９】 前記少なくとも４本のデータ線のいずれ
か一つの選択に、バンクを選択する信号と、シリアルク
ロックが最初であるか、２番目以降であるかを示す信号
とを用いることを特徴とする請求項８に記載の半導体記
憶装置。 - 【請求項１０】 前記バンクの選択を行った後、前記シ
ングルラインの信号を相補化し、相補化された信号を出
力回路に入力することを特徴とする請求項８および請求
項９いずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295578A JPH09139073A (ja) | 1995-11-14 | 1995-11-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295578A JPH09139073A (ja) | 1995-11-14 | 1995-11-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139073A true JPH09139073A (ja) | 1997-05-27 |
Family
ID=17822453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7295578A Pending JPH09139073A (ja) | 1995-11-14 | 1995-11-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5991210A (en) * | 1998-03-13 | 1999-11-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
-
1995
- 1995-11-14 JP JP7295578A patent/JPH09139073A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5991210A (en) * | 1998-03-13 | 1999-11-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
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