JPH09139089A - 強誘電体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】消費電力を低減でき、動作速度の高速化を図れ
る強誘電体記憶装置を実現する。 【解決手段】読み出し動作時に、ビット線ＢＬ１，ＢＬ
２の電位、特に、リファレンスセルが接続される側のビ
ット線ＢＬの電位を電源電圧Ｖ_CCからトランスミッショ
ンゲートＴＭＧのＮＭＯＳトランジスタＮＴのしきい値
電圧Ｖ_thn 分だけ降下させたＶｄに保持させて、リファ
レンスセルへの「０」データ書き込みを行う。これによ
り、消費電力を低減でき、読み出し動作速度の高速化を
図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体の分極反
転を利用した強誘電体記憶装置に関する。

【０００２】

【従来の技術】図６に示すようなヒステリシス特性を有
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されているが、その中で代表的なものとし
て、２つのスイッチングトランジスタと２つの強誘電体
キャパシタにより１ビットを構成するもの（２Ｔｒ−２
Ｃａｐ方式という）と、１つのスイッチングトランジス
タと１つの強誘電体キャパシタにより１ビットを構成す
るもの（１Ｔｒ−１Ｃａｐ方式）の２種類が提案されて
いる。

【０００３】そして、強誘電体不揮発性メモリでは、記
憶したデータを読み出す場合には、データを読み出すこ
とによりメモリセルの分極状態が読み出す前と後では変
わっているため、読み出した後で前のデータを再度書き
込むことが必要となる。これは、メモリセルが、１Ｔｒ
−１Ｃａｐ方式、２Ｔｒ−２Ｃａｐ方式にかかわらず行
う必要がある。以下に、このデータを読み出すことによ
りメモリセルの分極状態が変わることを、図６を参照し
ながら説明する。

【０００４】強誘電体は電圧を初めて印加する場合は、
分極状態にないため原点Ｏが始点となり電圧の増加につ
れて曲線ＯＤに沿って変化する。Ｄ点では分極は飽和
し、これ以降は電圧が増加しても電荷Ｑは大きく変化し
ない。次に、電圧を減少させるとＯ点には戻らずＡ点を
通りＰ１点を経由してＢ点に達する。以降はＤ点と同様
にその分極は飽和する。Ｂ点から電圧を増加させるとＣ
点を通りＰ２点を経由してＤ点に至りヒステリシス特性
を示すことになる。そして、メモリセルに記憶したデー
タがＡ点、Ｃ点に対応し、ここで、Ａ点をデータ「１」
とすると、Ｃ点はデータ「０」に相当する。したがっ
て、たとえばデータ「１」の読み出しの場合には、まず
所定のバイアス条件に基づく読み出し動作で点Ａ（デー
タ「１」）→点Ｐ１→点Ｂと変化する。すなわち、読み
出し動作により分極反転する。このため、続いて所定の
バイアス条件に基づく再書き込みを行い、点Ｂ→点Ｃ
（データ「０」）→点Ｐ２→点Ｄ→点Ａ（データ
「１」）と遷移させて読み出し前の状態に復帰させる必
要がある。

【０００５】このような強誘電体不揮発性メモリのう
ち、２Ｔｒ−２Ｃａｐ方式の不揮発性メモリは低電圧動
作が可能であるが、高集積化の点では、１Ｔｒ−１Ｃａ
ｐ方式を採用した不揮発性メモリが適している。次に、
１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモ
リの基本的な構成例および具体的な読み出し動作につい
て、図を参照しつつ説明する。

【０００６】図７は、１Ｔｒ−１Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣ１は、図７に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方の電極が接続された強誘電体キャパシタＦ
Ｃ１によって１ビットが構成されており、スイッチング
トランジスタＴｒ１のゲートがワード線ＷＬ１に接続さ
れ、強誘電体キャパシタＦＣ１の他方の電極（プレート
電極）がプレート線ＰＬに接続されている。

【０００７】そして、この１Ｔｒ−１Ｃａｐ方式を採用
した不揮発性メモリには、ビット線ＢＬ１と対をなすビ
ット線ＢＬ２にドレインが接続されたリファレンス用ス
イッチングトランジスタＲＴｒ１と、スイッチングトラ
ンジスタＲＴｒ１のソースに対し一方の電極が接続され
たリファレンス用強誘電体キャパシタＲＦＣ１によって
構成されるリファレンスセルＲＭＣ１が設けられ、スイ
ッチングトランジスタＲＴｒ１のゲートがリファレンス
用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲ
ＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬ
に接続されている。なお、強誘電体は、分極変化の回数
が多くなると電極に発生する電荷が小さくなる劣化(Fat
igue) が起こる。そこで、リファレンスセルＲＣＭ１
は、常にデータ「０」を書き込み劣化が起こりにくいよ
うに制御される。

【０００８】次に、１Ｔｒ−１Ｃａｐ方式を採用した不
揮発性メモリにおけるデータの読み出し動作について、
図８のタイミングチャートを参照しつつ説明する。

【０００９】まず、図示しない列制御系によりビット線
ＢＬ１，ＢＬ２に「０」Ｖが印加され、その後オープン
とされる。そして、図示しない行制御系によりワード線
ＷＬ１に（Ｖ_CC＋αＶ、たとえばαは１Ｖ）が印加され
る。これにより、スイッチングトランジスタＴｒ１が導
通状態となる。同様に、リファンレス用ワード線ＲＷＬ
１に（Ｖ_CC＋１Ｖ）が印加される。これにより、スイッ
チングトランジスタＲＴｒ１が導通状態となる。なお、
ワード線ＷＬ１，ＲＷＬ１の設定レベルを（Ｖ_CC＋１
Ｖ）としたのは、スイッチングトランジスタのしきい値
電圧Ｖｔｈが１Ｖ以下であることから、「＋１Ｖ」して
トランジスタによる電圧降下を防ぐためである。

【００１０】次に、プレート線ＰＬおよびＲＰＬに電源
電圧Ｖ_CCが所定時間印加される。これにより、強誘電体
キャパシタＦＣ１およびＲＦＣ２の分極状態に従ってビ
ット線ＢＬ１およびＢＬ２の電位が変化する。そして、
リファレンスセルＲＭＣ１が接続されたビット線ＢＬ２
の電位とメモリセルＭＣ１が接続されたビット線ＢＬ１
の分極状態に応じた電位との差が、図示しないセンスア
ンプにより検出される。なお、リファレンスセルＲＭＣ
１は分極反転させずに使用されるため、再書き込み動作
に入らないように、すなわち「０」データを書き込むた
めに、リファレンス用ワード線ＲＷＬ１はリファレンス
用プレート線ＲＰＬよりも早いタイミングで０Ｖに立ち
下がるように設定される。すなわち、スイッチングトラ
ンジスタＲＴｒ１が非導通状態になった後に、リファレ
ンス用プレート線ＲＰＬが０Ｖに立ち下げられる。

【００１１】通常のメモリセルＭＣ１側では、データ読
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（Ｖ_CC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。

【００１２】

【発明が解決しようとする課題】ところで、上述した図
７の回路において、メモリセルＭＣ１からデータ「１」
を読み出す場合、メモリセルＭＣ１が接続されたビット
線ＢＬ１のレベルは図示しないセンスアンプでラッチ
後、電源電圧Ｖ_CCに、リファレンスセルＲＭＣ１が接続
されたビット線ＢＬ２のレベルは０Ｖとなる。この場
合、ビット線ＢＬ１がＶ_CCに充電され、この電位を用い
てメモリセルＭＣ１にデータを再書き込みすることでデ
ータを復帰させることができる。また、ビット線ＢＬ２
の電位は０Ｖであることから、このビット線ＢＬ２に接
続されたリファレンスセルＲＭＣ１にはデータ「０」を
書き込むことができる。したがって、この場合、ビット
線ＢＬ１の充電はメモリセルＭＣ１へのデータ再書き込
みに必要である。

【００１３】これに対して、メモリセルＭＣ１からデー
タ「０」を読み出す場合、メモリセルＭＣ１が接続され
たビット線ＢＬ１のレベルは図示しないセンスアンプで
ラッチ後、０Ｖに、リファレンスセルＲＭＣ１が接続さ
れたビット線ＢＬ２のレベルは電源電圧Ｖ_CCとなる。と
ころが、この場合、ビット線ＢＬ２をＶ_CCまで充電して
リファレンスセルＲＭＣ１にデータ「１」を再書き込み
しても、前述したようにリファレンスセルＲＭＣ１には
常に「０」データを書き込んでメモリセルのデータと比
較するときの基準としていることから、次のタイミング
で「０」を書き込まなければならない。したがって、リ
ファレンスセルＲＭＣ１が接続されたビット線ＢＬ２を
Ｖ_CCまで充電してもその電荷は未使用のまま捨てられて
しまう。このため、リファレンスセルＲＭＣ１が接続さ
れるビット線振幅はＶ_CCまでフルスイングさせる必要が
なく、その結果、従来の回路では無駄な電力消費が行わ
れ、また、読み出し速度の高速化の妨げとなっていた。

【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、消費電力を低減でき、動作速度
の高速化を図れる強誘電体記憶装置を提供することにあ
る。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１および第２のビット線のいずれか一
方に接続されたスイッチングトランジスタと、第１およ
び第２の電極および両電極間に配置された強誘電体を有
し、当該スイッチングトランジスタに第１の電極が接続
され、両電極への印加電圧に応じた強誘電体の分極の方
向によって２値データを記憶する強誘電体キャパシタと
からなるメモリセルと、当該メモリセルと同一構成を有
し、スイッチングトランジスタがメモリセルが接続され
たビット線と異なるビット線に接続されたリファレンス
セルとを備え、メモリセルおよびリファレンスセルのス
イッチングトランジスタが導通状態にあるときに両ビッ
ト線間の電位差を検出してデータの読み出しを行う強誘
電体記憶装置であって、読み出し動作時に、少なくとも
リファレンスセルが接続されたビット線振幅を動作電圧
に応じた最大振幅より小さくなるように抑制するビット
線振幅調整手段を有する。

【００１６】また、本発明では、上記ビット線振幅調整
手段は、第１および第２のビット線とこれらビット線間
の電位差を検出する手段との間に接続され、動作時にゲ
ートが所定電圧にバイアスされるｎチャネルの電界効果
トランジスタからなる。

【００１７】また、本発明は、第１および第２のビット
線のいずれか一方に接続されたスイッチングトランジス
タと、第１および第２の電極および両電極間に配置され
た強誘電体を有し、当該スイッチングトランジスタに第
１の電極が接続され、両電極への印加電圧に応じた強誘
電体の分極の方向によって２値データを記憶する強誘電
体キャパシタとからなるメモリセルと、当該メモリセル
と同一構成を有し、スイッチングトランジスタがメモリ
セルが接続されたビット線と異なるビット線に接続され
たリファレンスセルとを備え、ラッチ型のセンスアンプ
によりメモリセルおよびリファレンスセルのスイッチン
グトランジスタが導通状態にあるときに両ビット線間の
電位差を検出してデータの読み出しを行う強誘電体記憶
装置であって、読み出し動作時に、上記センスアンプへ
駆動電圧を所定電位だけ降下させて供給し、ビット線振
幅を動作電圧に応じた最大振幅より小さくなるように抑
制するビット線振幅調整手段を有する。

【００１８】本発明の強誘電体記憶装置によれば、読み
出し動作時には、少なくともリファレンスセルが接続さ
れるビット線の振幅が動作電圧に応じた最大振幅より小
さくなるように抑制される。これにより、リファレンス
セルに基準データ、たとえば「０」データを書き込むと
き等に、無駄な電力消費が行われず、読み出し速度の高
速化を図れる。

【００１９】また、本発明の強誘電体記憶装置によれ
ば、ラッチ型センスアンプへは、たとえば電源電圧を所
定電圧だけ降下させた電圧が供給される。これにより、
読み出し動作時には、少なくともリファレンスセルが接
続されるビット線の振幅が動作電圧に応じた最大振幅よ
り小さくなるように抑制される。

【００２０】

【発明の実施の形態】第１実施形態 図１は、本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な２ビット構成を示す
回路図であって、従来例を示す図７と同一構成部分は同
一符号をもって表している。すなわち、ＭＣ１，ＭＣ２
はメモリセル、ＲＭＣ１，ＲＭＣ２はリファレンスセ
ル、ＢＬ１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワー
ド線、ＰＬはプレート線、ＲＷＬ１，ＲＷＬ２はリファ
レンス用ワード線、ＲＰＬはリファレンス用プレート
線、ＴＭＧ１，ＴＭＧ２はトランスミッションゲート、
ＳＡはトランスミッションゲートＴＭＧ１，ＴＭＧ２を
介してビット線ＢＬ１，ＢＬ２が接続されたセンスアン
プ、ＣＴＬは制御回路をそれぞれ示している。

【００２１】この回路では、メモリセルＭＣ１およびリ
ファレンスセルＲＭＣ２がビット線ＢＬ１に接続され、
メモリセルＭＣ２およびリファレンスセルＲＭＣ１がビ
ット線ＢＬ２に接続されている。具体的には、メモリセ
ルＭＣ１のスイッチングトランジスタＴｒ１のドレイン
がビット線ＢＬ１に接続され、メモリセルＭＣ２のスイ
ッチングトランジスタＴｒ２のドレインがビット線ＢＬ
２に接続されている。同様に、リファレンスセルＲＭＣ
１のスイッチングトランジスタＲＴｒ１のドレインがビ
ット線ＢＬ２に接続され、リファレンスセルＲＭＣ２の
スイッチングトランジスタＲＴｒ２のドレインがビット
線ＢＬ１に接続されている。そして、スイッチングトラ
ンジスタＴｒ１のゲートがワード線ＷＬ１に接続され、
スイッチングトランジスタＴｒ２のゲートがワード線Ｗ
Ｌ２に接続され、スイッチングトランジスタＲＴｒ１の
ゲートがリファレンス用ワード線ＲＷＬ１に接続され、
スイッチングトランジスタＴｒ２のゲートがリファレン
ス用ワード線ＲＷＬ２に接続されている。

【００２２】さらに、本回路では、分割セルプレート構
成を採用しており、メモリセルＭＣ１の強誘電体キャパ
シタＦＣ１のプレート電極とメモリセルＭＣ２の強誘電
体キャパシタＦＣ２のプレート電極とが共通のプレート
線ＰＬに接続されている。同様に、リファレンスセルＲ
ＭＣ１のリファレンス用強誘電体キャパシタＲＦＣ１の
プレート電極とリファレンスセルＲＭＣ２のリファレン
ス用強誘電体キャパシタＲＦＣ２のプレート電極とが共
通のリファレンス用プレート線ＲＰＬに接続されてい
る。

【００２３】トランスミッションゲートＴＭＧ１は、ｎ
チャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１および
ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１のソ
ース・ドレイン同士を接続して構成され、ビット線ＢＬ
１とセンスアンプＳＡの一方の入出力端子との間に接続
されている。そして、ＮＭＯＳトランジスタＮＴ１のゲ
ートが制御回路ＣＴＬの出力ラインに接続され、ＰＭＯ
ＳトランジスタＰＴ１のゲートがリファレンス用ワード
線ＲＷＬ２に接続されている。

【００２４】トランスミッションゲートＴＭＧ２は、Ｎ
ＭＯＳトランジスタＮＴ２およびＰＭＯＳトランジスタ
ＰＴ２のソース・ドレイン同士を接続して構成され、ビ
ット線ＢＬ２とセンスアンプＳＡの他方の入出力端子と
の間に接続されている。そして、ＮＭＯＳトランジスタ
ＮＴ２のゲートが制御回路ＣＴＬの出力ラインに接続さ
れ、ＰＭＯＳトランジスタＰＴ２のゲートがリファレン
ス用ワード線ＲＷＬ１に接続されている。

【００２５】制御回路ＣＴＬは、読み出し、書き込み動
作時にその出力ラインをハイレベル（Ｖ_CCレベル）に設
定する。

【００２６】次に、上記構成による読み出し動作につい
て、図２のタイミングチャートを参照しつつ説明する。
なお、ここでは、メモリセルＭＣ１の記憶データを読み
出す場合を例に説明する。

【００２７】読み出し動作のときは、制御回路ＣＴＬの
出力信号は電源電圧Ｖ_CCレベルのハイベルに設定され
て、トランスミッションゲートＴＭＧ１，ＴＭＧ２のＮ
ＭＯＳトランジスタＮＴ１，ＮＴ２のゲートに供給され
る。したがって、ＮＭＯＳトランジスタＮＴ１，ＮＴ２
は導通状態に保持される。このとき、たとえばリファレ
ンス用ワード線ＲＷＬ１，ＲＷＬ２がハイレベルに設定
され、トランスミッションゲートＴＭＧ１，ＴＭＧ２の
ＰＭＯＳトランジスタＰＴ１，ＰＴ２は非導通状態に保
持される。その結果、センスアンプＳＡに接続されるビ
ット線ＢＬ１，ＢＬ２のレベルは、それぞれ電源電圧Ｖ
_CCからＮＭＯＳトランジスタＮＴ１，ＮＴ２のしきい値
電圧Ｖ_thn 分だけ降下したレベルＶｄに保持される。

【００２８】この状態で、図示しない制御系から出力さ
れたアドレス信号またはコントロール信号等の入力信号
ＩＮが図示しないパルス発生回路に入力され、その変化
に基づいて内部信号ＡＩが生成され、図示しないビット
線プリチャージ／イコライズ回路や行制御系等に出力さ
れる。内部信号ＡＩの立ち上がりのタイミングで全ての
ワード線ＷＬ、リファレンス用ワード線ＲＷＬに０Ｖの
電圧が印加されるとともに、図示しないビット線プリチ
ャージ／イコライズ回路により、ビット線ＢＬ１，ＢＬ
２がたとえば０Ｖにプリチャージされる。この場合、図
２に示すように、ビット線ＢＬ１，ＢＬ２の電位がフル
スイングのＶ_CCではなく、Ｖｄに保持されていることか
ら、ビット線レベルがＶ_CCの場合には時間Ｔ３かかるの
が、Ｔ１にＴ２だけ短縮される。

【００２９】また、内部信号ＡＩの立ち上がりから所定
時間（上記Ｔ１内）にリファレンスワード線ＲＷＬ１に
（Ｖ_CC＋１Ｖ）の電圧が印加される。これにより、リフ
ァレンス用スイッチングトランジスタＲＴｒ１が導通状
態となる。次いで、リファレンス用プレート線ＰＲＬに
Ｖ_CCの電圧が印加される。その結果、リファレンスセル
ＲＭＣ１に「０」データの書き込みが行われる。そし
て、リファレンス用プレート線ＰＲＬのレベルが０Ｖに
立ち下げられた後、リファレンス用ワード線ＲＷＬ１の
レベルが０Ｖに立ち下げられて、「０」データの書き込
みサイクルが終了する。このリファレンスセルＲＭＣ１
への「０」データの書き込みは、内部信号ＡＩがアクテ
ィブ（ハイレベル）の期間に行われる。

【００３０】そして、内部信号ＡＩがローレベルに切り
換わった後、通常のメモリセルＭＣ１のデータの読み出
しが行われる。

【００３１】すなわち、図示しない行制御系によりワー
ド線ＷＬ１に（Ｖ_CC＋１Ｖ）が印加される。これによ
り、スイッチングトランジスタＴｒ１が導通状態とな
る。同様に、リファンレス用ワード線ＲＷＬ１に（Ｖ_CC
＋１Ｖ）が印加される。これにより、スイッチングトラ
ンジスタＲＴｒ１が導通状態となる。次に、プレート線
ＰＬおよびＲＰＬに電源電圧Ｖ_CCを所定時間印加する。
これにより、強誘電体キャパシタＦＣ１およびＲＦＣ２
の分極状態に従ってビット線ＢＬ１およびＢＬ２の電位
が変化する。そして、リファレンスセルＲＭＣ１が接続
されたビット線ＢＬ２の電位とメモリセルＭＣ１が接続
されたビット線ＢＬ１の分極状態に応じた電位との差
が、センスアンプＳＡにより検出される。

【００３２】次に、プレート線ＰＬおよびリファレンス
用プレート線ＲＰＬがほぼ同時に０Ｖに立ち下げられた
後に、ワード線ＷＬ１およびリファレンス用ワード線Ｒ
ＷＬ１が（Ｖ_CC＋１Ｖ）から０Ｖに立ち下げられる。こ
のとき、通常のメモリセルＭＣ１側では、プレート線を
０Ｖに立ち下げてからワード線を０Ｖに立ち下げるまで
の間に、データ読み出し後のデータ再書き込みを行が行
われる。

【００３３】また、リファレンスセルＲＭＣ１側では、
読み出し開始時に常に「０」データ書き込みを行ってか
ら、データ読み出し動作に入ることから、従来のよう
に、通常メモリセルの再書き込み直前に「０」データを
書き込みを行う必要がない。したがって、リファレンス
用ワード線ＲＷＬ１の立ち下げタイミングは、プレート
線ＲＰＬの立ち下げ前に必ずしも行う必要がなく、ワー
ド線ＷＬ１と同様のタイミングで立ち下げるようにで
き、タイミング設計が容易となっている。

【００３４】以上説明したように、本実施例によれば、
読み出し動作時に、ビット線ＢＬ１，ＢＬ２の電位、特
に、リファレンスセルが接続される側のビット線ＢＬの
電位を電源電圧Ｖ_CCからトランスミッションゲートＴＭ
ＧのＮＭＯＳトランジスタＮＴのしきい値電圧Ｖ_thn 分
だけ降下させたＶｄに保持させて、リファレンスセルへ
の「０」データ書き込みを行うようにしたので、消費電
力を低減でき、読み出し動作速度の高速化を図れる。ま
た、読み出し開始時に常に「０」データ書き込みを行っ
てから、データ読み出し動作に入ることから、従来のよ
うに、通常メモリセルの再書き込み直前に「０」データ
を書き込みを行う必要がなく、タイミング設計が容易と
なる等の利点がある。

【００３５】なお、本第１の実施形態では、内部信号Ａ
Ｉの変化前に、リファレンス用ワード線ＲＷＬ１，ＲＷ
Ｌ２ともに、ハイレベルに設定して、トランスミッショ
ンゲートＴＭＧ１，ＴＭＧ２のＰＭＯＳトランジスタＰ
Ｔ１，ＰＴ２を非導通状態に保持させて、両ビット線Ｂ
Ｌ１，ＢＬ２の電位をＶｄに保持するようにしたが、こ
れに限定されるものではなく、読み出しセルと対をなす
リファレンスセル側のリファレンス用ワード線のみをハ
イレベルに設定して、リファレンスセルが接続されるビ
ット線ＢＬ電位のみをＶｄに保持するようにしても、消
費電力を低減することができる。

【００３６】第２実施形態 図３は、本発明に係る強誘電体記憶装置の第２の実施形
態を示す回路図である。本第２の実施形態が上述した第
１の実施形態と異なる点は、トランスミッションゲート
ＴＭＧ１，ＴＭＧ２をＮＭＯＳトランジスタＮＴ１，Ｎ
Ｔ２のみで構成し、動作時は、常時、両ビット線ＢＬ
１，ＢＬ２の電位をＶｄに保持するようにしたことにあ
る。

【００３７】本第２の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。

【００３８】第３実施形態 図４は、本発明に係る強誘電体記憶装置の第３の実施形
態を示す回路図である。本第３の実施形態が上述した第
１の実施形態と異なる点は、トランスミッションゲート
ＴＭＧ１，ＴＭＧ２のＰＭＯＳトランジスタＰＴ１，Ｐ
Ｔ２のゲートも制御回路ＣＴＬの出力ラインＣ２，Ｃ３
にそれぞれ接続し、制御回路ＣＴＬにおいてアドレスＡ
ＤＲの入力に応じて、リファレンスセルＲＭＣ１，ＲＭ
Ｃ２が接続されるビット線ＢＬ１またはＢＬ２に接続さ
れたトランスミッションゲートＴＭＧ１またはＴＭＧ２
のＰＭＯＳトランジスタＰＴ１またはＰＴ２のいずれか
のみを非導通状態に保持させて、リファレンスセルが接
続されるビット線電位のみをＶｄに降下させるようにし
たことにある。

【００３９】本第２の実施形態によれば、リファレンス
セルが接続されるビット線振幅はＶ _CCまでフルスイング
させず、Ｖｄにすることから、従来の回路のように無駄
な電力消費が行われず、読み出し速度の高速化を図れ
る。

【００４０】第４実施形態 図５は、本発明に係る強誘電体記憶装置の第４の実施形
態を説明するための回路図である。本第４の形態では、
センスアンプＳＡの駆動用電圧の高レベル側を、Ｖ_CCか
ら降下させたＶｄとしている。具体的には、たとえばゲ
ート電圧がＶ_CCに保持されたＮＭＯＳトランジスタから
なる降圧回路１を設け、Ｖｄ（＝Ｖ_CC−Ｖ_thn ）の駆動
用電圧をセンスアンプＳＡに供給し、ビット線振幅を電
源電圧Ｖ_CCより低い電位Ｖｄとなるように構成されてい
る。

【００４１】本第４の実施形態によれば、たとえば図２
に示すように、センスアンプの電源を活性化させて信号
の読み出しを行い、ビット線を０Ｖ／Ｖ_CCにラッチさせ
るが、この時の高レベル側をＶ_CCではなくＶｄとする
と、読み出し時間は、Ｖ_CCの場合に比べてＴ６からＴ４
になり、Ｔ５だけ短縮される。これに伴い、再書き込み
するのにプレート電極のパルス幅も、立ち下がりを破線
から実線側に速くすることができる。同様に、アクセス
時間を速くできる。

【００４２】なお、上述した各実施形態で用いる降下電
位は、強誘電体のヒステリシス特性を飽和させる電位で
なければならない。

【００４３】

【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、消費電力を低減でき、動作速度の高
速化を図れる利点がある。

【図面の簡単な説明】

【図１】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した
強誘電体記憶装置の第１の実施形態を示す回路図であ
る。

【図２】図１の回路の読み出し時における各端子に印加
される電位のタイミングチャートである。

【図３】本発明に係る強誘電体記憶装置の第２の実施形
態を示す回路図である。

【図４】本発明に係る強誘電体記憶装置の第３の実施形
態を示す回路図である。

【図５】本発明に係る強誘電体記憶装置の第４の実施形
態を説明するための回路図である。

【図６】強誘電体キャパシタのヒステリシス特性を示す
図である。

【図７】１Ｔｒ−１Ｃａｐ方式を採用した強誘電体記憶
装置の基本的な１ビット構成を示す図である。

【図８】図７の回路の読み出し時における各端子に印加
される電位のタイミングチャートである。

【符号の説明】

ＭＣ１，ＭＣ２…メモリセル ＲＭＣ１，ＲＭＣ２、ＲＭＣ１ａ，ＲＭＣ２ａ…リファ
レンスセル Ｔｒ１，Ｔｒ２…スイッチングトランジスタ ＲＴｒ１，ＲＴｒ２…リファレンス用スイッチングトラ
ンジスタ ＦＣ１，ＦＣ２…強誘電体キャパシタ ＲＦＣ１，ＲＦＣ２…リファレンス用強誘電体キャパシ
タ ＢＬ１，ＢＬ２…ビット線 ＷＬ１，ＷＬ２…ワード線 ＲＷＬ１，ＲＷＬ２…リファレンス用ワード線 ＰＬ…プレート線 ＲＰＬ…リファレンス用プレート線 ＣＴＬ…制御回路 １…降圧回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年２月１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】制御回路ＣＴＬは、読み出し、書き込み動
作時にその出力ラインをハイレベル（たとえばＶ_CCレベ
ル）に設定する。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】読み出し動作のときは、ワード線ＷＬ１，
リファレンス用ワード線ＲＷＬ１が同時に選択される、
あるいは、ワード線ＷＬ２，リファレンス用ワード線Ｒ
ＷＬ２が同時に選択される構成をとっており、制御回路
ＣＴＬの出力信号はハイベルに設定されて、トランスミ
ッションゲートＴＭＧ１，ＴＭＧ２のＮＭＯＳトランジ
スタＮＴ１，ＮＴ２のゲートに供給される。したがっ
て、ＮＭＯＳトランジスタＮＴ１，ＮＴ２は導通状態に
保持される。このとき、たとえばリファレンス用ワード
線ＲＷＬ１，ＲＷＬ２のいずれか一方がハイレベルに設
定されると、トランスミッションゲートＴＭＧ１，ＴＭ
Ｇ２のＰＭＯＳトランジスタＰＴ１，ＰＴ２は非導通状
態に保持される。その結果、ビット線対ＢＬ１，ＢＬ２
の内、メモリセルに接続した一方のビット線の電位は０
Ｖまたは電源電圧Ｖｃｃとなるのに対し、リファレンス
セルに接続した他方のビット線の電位はＣＴＬ信号の高
レベル（通常は電源電圧Ｖｃｃ）からＮＭＯＳトランジ
スタＮＴ１あるいはＮＴ２のしきい値電圧Ｖ_thn の分だ
け降下したレベルＶｄまたは０Ｖになる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】以上説明したように、本実施例によれば、
読み出し動作時に、ビット線ＢＬ１，ＢＬ２の電位、特
に、リファレンスセルが接続される側のビット線ＢＬの
電位を電源電圧Ｖ_CCからトランスミッションゲートＴＭ
ＧのＮＭＯＳトランジスタＮＴのしきい値電圧Ｖ_thn 分
だけ降下させたＶｄに保持させることにより、リファレ
ンスセルへの「０」データ書き込みを行うようにしたの
で、消費電力を低減でき、読み出し動作速度の高速化を
図れる。また、読み出し開始時に常に「０」データ書き
込みを行ってから、データ読み出し動作に入ることか
ら、従来のように、通常メモリセルの再書き込み直前に
「０」データを書き込みを行う必要がなく、タイミング
設計が容易となる等の利点がある。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３５

【補正方法】変更

【補正内容】

【００３５】なお、本第１の実施形態では、内部信号Ａ
Ｉの変化前に、リファレンス用ワード線ＲＷＬ１，ＲＷ
Ｌ２のいずれか一方が、ハイレベルになり、トランスミ
ッションゲートＴＭＧ１，ＴＭＧ２のＰＭＯＳトランジ
スタＰＴ１，ＰＴ２を非導通状態に保持させて、両ビッ
ト線ＢＬ１，ＢＬ２の電位をＶｄに保持するようにした
が、これに限定されるものではなく、読み出しセルと対
をなすリファレンスセル側のリファレンス用ワード線の
みをハイレベルに設定して、リファレンスセルが接続さ
れるビット線ＢＬ電位のみをＶｄに保持して、消費電力
を低減することができる。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１および第２のビット線のいずれか一
   方に接続されたスイッチングトランジスタと、第１およ
   び第２の電極および両電極間に配置された強誘電体を有
   し、当該スイッチングトランジスタに第１の電極が接続
   され、両電極への印加電圧に応じた強誘電体の分極の方
   向によって２値データを記憶する強誘電体キャパシタと
   からなるメモリセルと、当該メモリセルと同一構成を有
   し、スイッチングトランジスタがメモリセルが接続され
   たビット線と異なるビット線に接続されたリファレンス
   セルとを備え、メモリセルおよびリファレンスセルのス
   イッチングトランジスタが導通状態にあるときに両ビッ
   ト線間の電位差を検出してデータの読み出しを行う強誘
   電体記憶装置であって、 読み出し動作時に、少なくともリファレンスセルが接続
   されたビット線振幅を動作電圧に応じた最大振幅より小
   さくなるように抑制するビット線振幅調整手段を有する
   強誘電体記憶装置。
2. 【請求項２】 上記ビット線振幅調整手段は、第１およ
   び第２のビット線とこれらビット線間の電位差を検出す
   る手段との間に接続され、動作時にゲートが所定電圧に
   バイアスされるｎチャネルの電界効果トランジスタから
   なる請求項１記載の強誘電体記憶装置。
3. 【請求項３】 第１および第２のビット線のいずれか一
   方に接続されたスイッチングトランジスタと、第１およ
   び第２の電極および両電極間に配置された強誘電体を有
   し、当該スイッチングトランジスタに第１の電極が接続
   され、両電極への印加電圧に応じた強誘電体の分極の方
   向によって２値データを記憶する強誘電体キャパシタと
   からなるメモリセルと、当該メモリセルと同一構成を有
   し、スイッチングトランジスタがメモリセルが接続され
   たビット線と異なるビット線に接続されたリファレンス
   セルとを備え、ラッチ型のセンスアンプによりメモリセ
   ルおよびリファレンスセルのスイッチングトランジスタ
   が導通状態にあるときに両ビット線間の電位差を検出し
   てデータの読み出しを行う強誘電体記憶装置であって、 読み出し動作時に、上記センスアンプへ駆動電圧を所定
   電位だけ降下させて供給し、ビット線振幅を動作電圧に
   応じた最大振幅より小さくなるように抑制するビット線
   振幅調整手段を有する強誘電体記憶装置。