JPH09139408A - エピタキシャル成長半導体層を有する半導体基板の選別方法と半導体装置の製造方法 - Google Patents
エピタキシャル成長半導体層を有する半導体基板の選別方法と半導体装置の製造方法Info
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- JPH09139408A JPH09139408A JP7298486A JP29848695A JPH09139408A JP H09139408 A JPH09139408 A JP H09139408A JP 7298486 A JP7298486 A JP 7298486A JP 29848695 A JP29848695 A JP 29848695A JP H09139408 A JPH09139408 A JP H09139408A
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Abstract
(57)【要約】
【課題】 半導体基板において、最終的に得る半導体装
置に不良品が生じる半導体基板を判別できるようにし
て、これによってこの不良品を生じる不適当な半導体基
板を、半導体装置の製造の初期の段階で排除することが
できるようにして以後の無駄な作業を除くことができ、
これによって不良品の発生率の改善、ひいてはコストの
低減化、信頼性の向上をはかることができるようにす
る。 【解決手段】 半導体サブストレイト１上にエピタキシ
ャル成長半導体層２を有する半導体基板１３が、半導体
サブストレイト１の再結合ライフタイムをＴsubとし、
エピタキシャル成長半導体層の再結合ライフタイムをＴ
epi とするとき、Ｔepi ／Ｔsub が所定の値となる半導
体基板を半導体装置を構成する半導体基板として選別す
る。
置に不良品が生じる半導体基板を判別できるようにし
て、これによってこの不良品を生じる不適当な半導体基
板を、半導体装置の製造の初期の段階で排除することが
できるようにして以後の無駄な作業を除くことができ、
これによって不良品の発生率の改善、ひいてはコストの
低減化、信頼性の向上をはかることができるようにす
る。 【解決手段】 半導体サブストレイト１上にエピタキシ
ャル成長半導体層２を有する半導体基板１３が、半導体
サブストレイト１の再結合ライフタイムをＴsubとし、
エピタキシャル成長半導体層の再結合ライフタイムをＴ
epi とするとき、Ｔepi ／Ｔsub が所定の値となる半導
体基板を半導体装置を構成する半導体基板として選別す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷結合素子いわ
ゆるＣＣＤ（チャージ・カプルド・デバイス）型固体撮
像素子による半導体装置等を得る場合に適用して好適な
エピタキシャル成長半導体層を有する半導体基板の選別
方法と半導体装置の製造方法。
ゆるＣＣＤ（チャージ・カプルド・デバイス）型固体撮
像素子による半導体装置等を得る場合に適用して好適な
エピタキシャル成長半導体層を有する半導体基板の選別
方法と半導体装置の製造方法。
【０００２】
【従来の技術】各種半導体装置においては、その半導体
素子が形成される半導体基板の特に半導体素子の動作領
域いわゆる活性領域に結晶欠陥や金属不純物汚染が存在
すると、素子の特性劣化、寿命の低下等を来す。特に、
電荷結合素子いわゆるＣＣＤ（チャージ・カプルド・デ
バイス）による固体撮像素子を構成する場合において
は、この欠陥や、金属不純物の存在は、暗電流の増加と
共に、撮像画像にいわゆる白傷欠陥を発生させる。
素子が形成される半導体基板の特に半導体素子の動作領
域いわゆる活性領域に結晶欠陥や金属不純物汚染が存在
すると、素子の特性劣化、寿命の低下等を来す。特に、
電荷結合素子いわゆるＣＣＤ（チャージ・カプルド・デ
バイス）による固体撮像素子を構成する場合において
は、この欠陥や、金属不純物の存在は、暗電流の増加と
共に、撮像画像にいわゆる白傷欠陥を発生させる。
【０００３】多くの半導体装置においては、ＣＺ法（Cz
ochralski 法）、ＭＣＺ法（Magnetic Field Applied C
Z 法) 、ＦＺ法（Float Zone法）、ＭＣＺ法によって成
長させた単結晶半導体から切り出して得た半導体サブス
トレイト上に所要の半導体層をエピタキシャル成長して
形成した半導体基板が用いられる。
ochralski 法）、ＭＣＺ法（Magnetic Field Applied C
Z 法) 、ＦＺ法（Float Zone法）、ＭＣＺ法によって成
長させた単結晶半導体から切り出して得た半導体サブス
トレイト上に所要の半導体層をエピタキシャル成長して
形成した半導体基板が用いられる。
【０００４】このエピタキシャル成長半導体層を有する
半導体基板を用いる場合、素子形成部下に埋め込み領域
の形成、あるいは低比抵抗半導体サブストレイトを用い
ることによって低抵抗領域を形成することができること
から、低電力駆動、低消費電力化を実現しやすいなどの
利点を有する。
半導体基板を用いる場合、素子形成部下に埋め込み領域
の形成、あるいは低比抵抗半導体サブストレイトを用い
ることによって低抵抗領域を形成することができること
から、低電力駆動、低消費電力化を実現しやすいなどの
利点を有する。
【０００５】また、例えば固体撮像装置においては、ド
ーパント濃度むらいわゆるストリエーション（Striatio
n)に起因する画像コントラストむらを低減するために、
その半導体基板としては、エピタキシャル成長半導体層
を有する半導体基板、一般にはシリコン単結晶半導体サ
ブストレイト上に、シリコン半導体層をエピタキシャル
成長して成る半導体基板が用いられている。
ーパント濃度むらいわゆるストリエーション（Striatio
n)に起因する画像コントラストむらを低減するために、
その半導体基板としては、エピタキシャル成長半導体層
を有する半導体基板、一般にはシリコン単結晶半導体サ
ブストレイト上に、シリコン半導体層をエピタキシャル
成長して成る半導体基板が用いられている。
【０００６】このシリコン（Ｓｉ）のエピタキシャル成
長の実用的な方法としてはＣＶＤ(Chemical Vapor Depo
sition) 法が用いられている。このＣＶＤ法としては、
主として下記の４種類のソースガスが使用されている。
水素還元法としては、 ＳｉＣｌ4 を用いる方法。この場合下記の反応によ
ってＳｉのエピタキシャル成長がなされる。 ＳｉＣｌ4 ＋２Ｈ2 →Ｓｉ＋４ＨＣｌ ＳｉＨＣｌ3 を用いる方法。この場合下記の反応に
よってＳｉのエピタキシャル成長がなされる。 ＳｉＨＣｌ3 ＋Ｈ2 →Ｓｉ＋３ＨＣｌ 熱分解法としては、 ＳｉＨ2 Ｃｌ2 を用いる方法。この場合下記の熱分
解反応によってＳｉのエピタキシャル成長がなされる。 ＳｉＨ2 Ｃｌ2 →Ｓｉ＋２ＨＣｌ ＳｉＨ4 を用いる方法。この場合下記の熱分解反応
によってＳｉのエピタキシャル成長がなされる。 ＳｉＨ4 →Ｓｉ＋２Ｈ2 がある。
長の実用的な方法としてはＣＶＤ(Chemical Vapor Depo
sition) 法が用いられている。このＣＶＤ法としては、
主として下記の４種類のソースガスが使用されている。
水素還元法としては、 ＳｉＣｌ4 を用いる方法。この場合下記の反応によ
ってＳｉのエピタキシャル成長がなされる。 ＳｉＣｌ4 ＋２Ｈ2 →Ｓｉ＋４ＨＣｌ ＳｉＨＣｌ3 を用いる方法。この場合下記の反応に
よってＳｉのエピタキシャル成長がなされる。 ＳｉＨＣｌ3 ＋Ｈ2 →Ｓｉ＋３ＨＣｌ 熱分解法としては、 ＳｉＨ2 Ｃｌ2 を用いる方法。この場合下記の熱分
解反応によってＳｉのエピタキシャル成長がなされる。 ＳｉＨ2 Ｃｌ2 →Ｓｉ＋２ＨＣｌ ＳｉＨ4 を用いる方法。この場合下記の熱分解反応
によってＳｉのエピタキシャル成長がなされる。 ＳｉＨ4 →Ｓｉ＋２Ｈ2 がある。
【０００７】このうち、固体撮像装置に用いられる半導
体基板としては、安価で成長速度が大きいすなわち厚膜
エピタキシーに適している上記の方法が一般に用いら
れている。
体基板としては、安価で成長速度が大きいすなわち厚膜
エピタキシーに適している上記の方法が一般に用いら
れている。
【０００８】しかしながら、上記〜のいづれの方法
においても、エピタキシャル成長中にそのソースガス中
に存在する不純物あるいはＣＶＤ装置に存在する不純物
がエピタキシャル成長中に混入し、暗電流による白傷欠
陥の発生をもたらす、すなわち不良品の発生もしくは品
質の低下をもたらす場合がある。
においても、エピタキシャル成長中にそのソースガス中
に存在する不純物あるいはＣＶＤ装置に存在する不純物
がエピタキシャル成長中に混入し、暗電流による白傷欠
陥の発生をもたらす、すなわち不良品の発生もしくは品
質の低下をもたらす場合がある。
【０００９】そして、固体撮像装置をはじめとする半導
体装置においては、上述したように半導体サブストレイ
ト上に半導体層をエピタキシャル成長して形成された半
導体基板上に、例えばＣＣＤによる固体撮像素子等の半
導体素子を形成して目的とする半導体装置を作製して
後、その特性を測定もしくは観察、例えば固体撮像装置
においては、その撮像画像の白傷欠陥を観察することに
よって、装置としての良否の選別を行っている。したが
って、この場合、不良品に関しては無駄な製造過程を採
ったことになり、その製造作業に伴う労力、時間、経費
の無駄が甚だしく、結果的にコスト高を招来している。
体装置においては、上述したように半導体サブストレイ
ト上に半導体層をエピタキシャル成長して形成された半
導体基板上に、例えばＣＣＤによる固体撮像素子等の半
導体素子を形成して目的とする半導体装置を作製して
後、その特性を測定もしくは観察、例えば固体撮像装置
においては、その撮像画像の白傷欠陥を観察することに
よって、装置としての良否の選別を行っている。したが
って、この場合、不良品に関しては無駄な製造過程を採
ったことになり、その製造作業に伴う労力、時間、経費
の無駄が甚だしく、結果的にコスト高を招来している。
【００１０】
【発明が解決しようとする課題】本発明は、半導体装置
例えば上述した固体撮像装置を製造するに、そのエピタ
キシャル成長半導体層が形成された半導体基板の状態
で、最終的に得る半導体装置の特性、すなわち結晶欠陥
や、不純物金属の存在等に基く白傷の発生等の特性の低
下を予測することができる方法を見出したことに基い
て、最終的に目的とするすぐれた特性を有する半導体装
置を得ることのできるエピタキシャル成長半導体層を有
する半導体基板の選別方法と半導体装置の製造方法を提
供するものである。
例えば上述した固体撮像装置を製造するに、そのエピタ
キシャル成長半導体層が形成された半導体基板の状態
で、最終的に得る半導体装置の特性、すなわち結晶欠陥
や、不純物金属の存在等に基く白傷の発生等の特性の低
下を予測することができる方法を見出したことに基い
て、最終的に目的とするすぐれた特性を有する半導体装
置を得ることのできるエピタキシャル成長半導体層を有
する半導体基板の選別方法と半導体装置の製造方法を提
供するものである。
【００１１】すなわち、本発明によれば、半導体基板に
おいて、最終的に得る半導体装置に不良品が生じる半導
体基板を判別するものであって、これによってこの不良
品を生じる不適当な半導体基板を、半導体装置の製造の
初期の段階で排除することができるので、これ以後の無
駄な作業を除くことができ、これによって不良品の発生
率の改善、ひいてはコストの低減化、信頼性の向上をは
かることができるようにする。
おいて、最終的に得る半導体装置に不良品が生じる半導
体基板を判別するものであって、これによってこの不良
品を生じる不適当な半導体基板を、半導体装置の製造の
初期の段階で排除することができるので、これ以後の無
駄な作業を除くことができ、これによって不良品の発生
率の改善、ひいてはコストの低減化、信頼性の向上をは
かることができるようにする。
【００１２】
【課題を解決するための手段】本発明においては、半導
体サブストレイト上にエピタキシャル成長半導体層を有
する半導体基板が、半導体サブストレイトの再結合ライ
フタイムをτsub とし、エピタキシャル成長半導体層の
再結合ライフタイムをτepi とするとき、τep i ／τ
sub が所定の値となる半導体基板を選別する。
体サブストレイト上にエピタキシャル成長半導体層を有
する半導体基板が、半導体サブストレイトの再結合ライ
フタイムをτsub とし、エピタキシャル成長半導体層の
再結合ライフタイムをτepi とするとき、τep i ／τ
sub が所定の値となる半導体基板を選別する。
【００１３】具体的には、τepi ／τsub が０．３以上
の半導体基板を選別し、この条件を満たす半導体基板に
関してのみ、目的とする半導体装置を形成する半導体基
板として用いる。
の半導体基板を選別し、この条件を満たす半導体基板に
関してのみ、目的とする半導体装置を形成する半導体基
板として用いる。
【００１４】
【発明の実施の形態】本発明の実施の形態を説明する。
図１に工程図を示すように、例えばＣＺ法によって成長
させた単結晶Ｓｉインゴットから得た第１導電型例えば
ｎ型のＳｉサブストレイト１を作製する。そして、この
Ｓｉサブストレイトについて、その再結合ライフタイム
τsub を測定する。この再結合ライフタイムτsub の測
定は、サブストレイト表面にＳｉＯ2 膜を表面熱酸化に
よって形成し、表面での再結合を抑制した状態で、マイ
クロ波による電子−正孔対の再結合状態の測定から求め
た。
図１に工程図を示すように、例えばＣＺ法によって成長
させた単結晶Ｓｉインゴットから得た第１導電型例えば
ｎ型のＳｉサブストレイト１を作製する。そして、この
Ｓｉサブストレイトについて、その再結合ライフタイム
τsub を測定する。この再結合ライフタイムτsub の測
定は、サブストレイト表面にＳｉＯ2 膜を表面熱酸化に
よって形成し、表面での再結合を抑制した状態で、マイ
クロ波による電子−正孔対の再結合状態の測定から求め
た。
【００１５】次に、このＳｉサブストレイト１上に、第
１導電型もしくは第２導電型図示においては、サブスト
レイト１と同導電型の例えばｎ型のＳｉ半導体層２を、
１０μｍ〜２０μｍ程度の厚さにエピタキシャル成長し
て、サブストレイト１上に半導体層２がエピタキシャル
成長された半導体基板３を作製する。この半導体基板３
のエピタキシャル成長半導体層２に対し、前述したと同
様の方法によってマイクロ波による再結合ライフタイム
の測定を行ってこのエピタキシャル成長半導体層の再結
合ライフタイムτepi を求めた。
１導電型もしくは第２導電型図示においては、サブスト
レイト１と同導電型の例えばｎ型のＳｉ半導体層２を、
１０μｍ〜２０μｍ程度の厚さにエピタキシャル成長し
て、サブストレイト１上に半導体層２がエピタキシャル
成長された半導体基板３を作製する。この半導体基板３
のエピタキシャル成長半導体層２に対し、前述したと同
様の方法によってマイクロ波による再結合ライフタイム
の測定を行ってこのエピタキシャル成長半導体層の再結
合ライフタイムτepi を求めた。
【００１６】このようにして、この半導体基板３に関す
るτepi ／τsub を求める。この場合τepi ／τ
sub は、実際には１より小さくなる。本発明において
は、このτep i ／τsub を０．３以上のものを選別し、
このτepi ／τsub ≧０．３の半導体基板のみに関して
半導体素子例えばＣＣＤを形成した固体撮像装置、ある
いはバイポーラトランジスタ、ＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）等の等の半導体装置を
構成する。
るτepi ／τsub を求める。この場合τepi ／τ
sub は、実際には１より小さくなる。本発明において
は、このτep i ／τsub を０．３以上のものを選別し、
このτepi ／τsub ≧０．３の半導体基板のみに関して
半導体素子例えばＣＣＤを形成した固体撮像装置、ある
いはバイポーラトランジスタ、ＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）等の等の半導体装置を
構成する。
【００１７】このようにして選別された半導体基板によ
って作製された半導体装置は、優れた特性を有し、不良
品の発生率を格段に低下することができた。
って作製された半導体装置は、優れた特性を有し、不良
品の発生率を格段に低下することができた。
【００１８】さらに、本発明を固体撮像装置の作製に適
用する実施例を説明する。この場合、図１で説明したよ
うに、Ｓｉサブストレイト１を用意する。この例では、
前述したと同様に、ＣＺ法によって成長させた単結晶Ｓ
ｉインゴットから直径４インチのサブストレイト１を作
製した。このサブストレイト１は、（１００）結晶面を
板面方向とし、ｎ型不純物のりん（Ｐ）がドープされた
比抵抗が１０Ωｃｍ程度のＳｉサブストレイトとした。
用する実施例を説明する。この場合、図１で説明したよ
うに、Ｓｉサブストレイト１を用意する。この例では、
前述したと同様に、ＣＺ法によって成長させた単結晶Ｓ
ｉインゴットから直径４インチのサブストレイト１を作
製した。このサブストレイト１は、（１００）結晶面を
板面方向とし、ｎ型不純物のりん（Ｐ）がドープされた
比抵抗が１０Ωｃｍ程度のＳｉサブストレイトとした。
【００１９】そして、このサブストレイト１について、
上述したように、ライフタイムτsu b の測定を行う。
上述したように、ライフタイムτsu b の測定を行う。
【００２０】次に、このサブストレイト１の一主面であ
る鏡面上に半導体層２をエピタキシャル成長して半導体
基板３を構成する。この半導体層２は、例えば比抵抗が
４０〜５０Ωｃｍのｎ型の厚さ約１２μｍのＳｉ半導体
層とする。この半導体層２の形成は、例えば前記の方
法すなわちＳｉＨＣｌ3 をソースガスとし、ＰＨ3 を不
純物りん（Ｐ）のドープガスとして用いたＣＶＤ法によ
ってエピタキシャル成長する。
る鏡面上に半導体層２をエピタキシャル成長して半導体
基板３を構成する。この半導体層２は、例えば比抵抗が
４０〜５０Ωｃｍのｎ型の厚さ約１２μｍのＳｉ半導体
層とする。この半導体層２の形成は、例えば前記の方
法すなわちＳｉＨＣｌ3 をソースガスとし、ＰＨ3 を不
純物りん（Ｐ）のドープガスとして用いたＣＶＤ法によ
ってエピタキシャル成長する。
【００２１】この半導体層について、前述したと同様の
方法によってライフタイムτepi を測定してライフタイ
ムτepi ／τsub を算出する。そして、τepi ／τsub
≧０．３の半導体基板３のみに対して固体撮像装置の作
製を行う。
方法によってライフタイムτepi を測定してライフタイ
ムτepi ／τsub を算出する。そして、τepi ／τsub
≧０．３の半導体基板３のみに対して固体撮像装置の作
製を行う。
【００２２】尚、実際には、マイクロ波測定による場
合、その測定深さは５０μｍ程度の深さに渡ることか
ら、半導体層２に対するライフタイムτepi の測定は、
サブストレイト１にも入り込んだ部分を含んだ領域に関
してのライフタイムが測定されるものであるが、本発明
においては、τepi ／τsub という半導体層２とサブス
トレイトの双方のライフタイムの相対的値を対象とする
ものであるので、厳密に半導体層２のみのライフタイム
をτepi として測定する必要はない。
合、その測定深さは５０μｍ程度の深さに渡ることか
ら、半導体層２に対するライフタイムτepi の測定は、
サブストレイト１にも入り込んだ部分を含んだ領域に関
してのライフタイムが測定されるものであるが、本発明
においては、τepi ／τsub という半導体層２とサブス
トレイトの双方のライフタイムの相対的値を対象とする
ものであるので、厳密に半導体層２のみのライフタイム
をτepi として測定する必要はない。
【００２３】そして、上述したように、τepi ／τsub
≧０．３を有する半導体基板３のみに対して固体撮像装
置を作製するものであるが、この固体撮像装置は、図２
にその最終的に作製された構造の要部の概略断面図を示
すように、例えばＣＣＤ型固体撮像装置とする。この場
合、ｎ型の半導体層２に、ｐ型の不純物のＢ（ボロン）
を選択的にイオン注入して第１のウエル領域２１を形成
し、この第１のウエル領域２１上に受光部２２と、この
受光部２２によって受光量に応じて発生させた電荷を転
送するＣＣＤ構成による垂直シフトレジスタ部２３と、
受光部２２からシフトレジスタ部２３に電荷の読み出し
を行う読み出しゲート部２４とが形成される。
≧０．３を有する半導体基板３のみに対して固体撮像装
置を作製するものであるが、この固体撮像装置は、図２
にその最終的に作製された構造の要部の概略断面図を示
すように、例えばＣＣＤ型固体撮像装置とする。この場
合、ｎ型の半導体層２に、ｐ型の不純物のＢ（ボロン）
を選択的にイオン注入して第１のウエル領域２１を形成
し、この第１のウエル領域２１上に受光部２２と、この
受光部２２によって受光量に応じて発生させた電荷を転
送するＣＣＤ構成による垂直シフトレジスタ部２３と、
受光部２２からシフトレジスタ部２３に電荷の読み出し
を行う読み出しゲート部２４とが形成される。
【００２４】受光部２２は、ｐ型の第１のウエル領域２
１との間にｐ−ｎ接合を形成してフォトダイオードを形
成するｎ型の受光領域２５と、これの上に形成されたｐ
型の正電荷蓄積領域２６を形成する。この受光部２２
は、例えば図２において紙面と直交する方向いわゆる垂
直方向に複数配列形成されるとともに、この複数個配列
された受光部の列が複数列平行配列されてなる。
１との間にｐ−ｎ接合を形成してフォトダイオードを形
成するｎ型の受光領域２５と、これの上に形成されたｐ
型の正電荷蓄積領域２６を形成する。この受光部２２
は、例えば図２において紙面と直交する方向いわゆる垂
直方向に複数配列形成されるとともに、この複数個配列
された受光部の列が複数列平行配列されてなる。
【００２５】シフトレジスタ部２３は、受光部２２の各
列間に、各列に沿って形成される。シフトレジスタ部２
３は、ｐ型の第２のウエル領域２７が形成され、これの
上にｎ型の転送領域２８が形成される。
列間に、各列に沿って形成される。シフトレジスタ部２
３は、ｐ型の第２のウエル領域２７が形成され、これの
上にｎ型の転送領域２８が形成される。
【００２６】半導体層２上には全面的に例えば表面熱酸
化によって形成した光透過性のＳｉＯ2 絶縁膜２９が形
成され、シフトレジスタ部２３および読み出しゲート部
２４上に跨がって絶縁膜２９上に例えばＳｉ3 Ｎ4 によ
る絶縁膜３１とＳｉＯ2 による絶縁膜３２が積層されて
ゲート絶縁膜１３が形成され、これの上に転送電極３０
が形成される。
化によって形成した光透過性のＳｉＯ2 絶縁膜２９が形
成され、シフトレジスタ部２３および読み出しゲート部
２４上に跨がって絶縁膜２９上に例えばＳｉ3 Ｎ4 によ
る絶縁膜３１とＳｉＯ2 による絶縁膜３２が積層されて
ゲート絶縁膜１３が形成され、これの上に転送電極３０
が形成される。
【００２７】そして、全面的に光透過性のＰＳＧ（リン
シリケートガラス）等の層間絶縁層３３が形成され、受
光部２２上を除いてＡｌ膜等よりなる遮光膜３４が形成
される。
シリケートガラス）等の層間絶縁層３３が形成され、受
光部２２上を除いてＡｌ膜等よりなる遮光膜３４が形成
される。
【００２８】各受光部間、シフトレジスタ部の外側等に
ｐ型のチャネルストッパ領域３５が形成される。
ｐ型のチャネルストッパ領域３５が形成される。
【００２９】この図２に示す固体撮像装置を製造する詳
細工程を、図３〜図６を参照して説明する。図３に示す
ように、上述の方法によって作製した半導体基板３の、
特にτepi／τsub ≧０．３の半導体基板の半導体層２
にｐ型の第１のウエル領域２１を形成し、半導体層２の
表面に熱酸化によってＳｉＯ2 による絶縁膜２９を形成
する。その後、ウエル領域２１に、それぞれイオン注入
によってｐ型の第２のウエル領域２７とｎ型の転送領域
２８を形成することによって垂直シフトレジスタ部２３
を形成しさらに同様にイオン注入によってｐ型のチャン
ネルストッパ領域３５を形成する。
細工程を、図３〜図６を参照して説明する。図３に示す
ように、上述の方法によって作製した半導体基板３の、
特にτepi／τsub ≧０．３の半導体基板の半導体層２
にｐ型の第１のウエル領域２１を形成し、半導体層２の
表面に熱酸化によってＳｉＯ2 による絶縁膜２９を形成
する。その後、ウエル領域２１に、それぞれイオン注入
によってｐ型の第２のウエル領域２７とｎ型の転送領域
２８を形成することによって垂直シフトレジスタ部２３
を形成しさらに同様にイオン注入によってｐ型のチャン
ネルストッパ領域３５を形成する。
【００３０】図４に示すように、絶縁膜２９上に全面的
にＳｉ3 Ｎ4 絶縁膜３１とＳｉ3 Ｎ 4 絶縁膜３２を被着
形成した後にこれら絶縁膜３２および３１を順次選択的
にエッチングして受光部を構成する部分を除去する。こ
のようにして絶縁膜２９、３１および３２によってゲー
ト絶縁膜１３を形成する。そして、更にこのゲート絶縁
膜１３上に低比抵抗の多結晶Ｓｉよりなる転送電極３０
を形成する。この転送電極３０の形成は、多結晶Ｓｉを
全面的にＣＶＤ法等によって形成し、フォトリソグラフ
ィによるパターン化によって形成し得る。
にＳｉ3 Ｎ4 絶縁膜３１とＳｉ3 Ｎ 4 絶縁膜３２を被着
形成した後にこれら絶縁膜３２および３１を順次選択的
にエッチングして受光部を構成する部分を除去する。こ
のようにして絶縁膜２９、３１および３２によってゲー
ト絶縁膜１３を形成する。そして、更にこのゲート絶縁
膜１３上に低比抵抗の多結晶Ｓｉよりなる転送電極３０
を形成する。この転送電極３０の形成は、多結晶Ｓｉを
全面的にＣＶＤ法等によって形成し、フォトリソグラフ
ィによるパターン化によって形成し得る。
【００３１】図５に示すように、転送電極３０をマスク
としてｎ型不純物のＰ（りん）を第１のウエル領域２１
内の特に半導体層２の表面からの深さが０．４μｍ程度
の深さにイオン注入して後Ｎ2 雰囲気中でのアニールを
行ってｎ型領域による受光領域２５を形成する。このよ
うにしてｐ型のウエル領域２１とｎ型の受光領域２５と
の間にｐ−ｎ接合によるフォトダイオードを構成して受
光部２２を構成する。
としてｎ型不純物のＰ（りん）を第１のウエル領域２１
内の特に半導体層２の表面からの深さが０．４μｍ程度
の深さにイオン注入して後Ｎ2 雰囲気中でのアニールを
行ってｎ型領域による受光領域２５を形成する。このよ
うにしてｐ型のウエル領域２１とｎ型の受光領域２５と
の間にｐ−ｎ接合によるフォトダイオードを構成して受
光部２２を構成する。
【００３２】図６に示すように、さらに転送電極３０を
マスクとして受光領域２５の表面にｐ型不純物Ｂ（ボロ
ン）をイオン注入してＮ2 雰囲気中でのアニールを行っ
て正電荷蓄積領域２６を形成する。
マスクとして受光領域２５の表面にｐ型不純物Ｂ（ボロ
ン）をイオン注入してＮ2 雰囲気中でのアニールを行っ
て正電荷蓄積領域２６を形成する。
【００３３】その後図２で示したように、転送電極３０
上を含んで全面的に例えばＰＳＧ（リンシリケートガラ
ス）による層間絶縁層３３を被着形成し、これの上に受
光部２２に開口を有する例えばＡｌ蒸着膜による遮光膜
３４を被着形成する。このようにして前述した構成によ
る固体撮像装置を構成する。
上を含んで全面的に例えばＰＳＧ（リンシリケートガラ
ス）による層間絶縁層３３を被着形成し、これの上に受
光部２２に開口を有する例えばＡｌ蒸着膜による遮光膜
３４を被着形成する。このようにして前述した構成によ
る固体撮像装置を構成する。
【００３４】このようにして形成された固体撮像装置
は、白傷欠陥に問題のないすなわち結晶欠陥や再結合中
心となる金属不純物によって不良品を作製したり、画質
に問題がある固体撮像装置の作製を効果的に排除するこ
とができた。
は、白傷欠陥に問題のないすなわち結晶欠陥や再結合中
心となる金属不純物によって不良品を作製したり、画質
に問題がある固体撮像装置の作製を効果的に排除するこ
とができた。
【００３５】図２〜図６で説明した構造による固体撮像
装置において、その半導体基板３として、Ｐ（りん）ド
ープの８〜１２Ωｃｍのサブストレイト１上に、同様に
Ｐ（りん）ドープの４０〜５０Ωｃｍのエピタキシャル
成長半導体層２を、そのエピタキシャル成膜条件すなわ
ちソースガスの選定、エピタキシャル成長の基体温度の
選定等によって変化させ、そのτepi ／τsub が０．１
〜０．７７の範囲で異なる値を有する複数の半導体基板
３を用いて、各固体撮像装置を作製し、その白傷欠陥と
τepi ／τsub の関係を測定した。図７はその測定結果
を示す図で、これより明らかなように、τepi ／τsub
≧０．３で急激に白傷欠陥が減少している。つまり、τ
epi ／τsub ≧０．３の半導体基板３を選別して用いる
本発明方法にれば、白傷欠陥が殆ど生じることのないす
なわち不良品発生率を効果的に抑制できることがわか
る。
装置において、その半導体基板３として、Ｐ（りん）ド
ープの８〜１２Ωｃｍのサブストレイト１上に、同様に
Ｐ（りん）ドープの４０〜５０Ωｃｍのエピタキシャル
成長半導体層２を、そのエピタキシャル成膜条件すなわ
ちソースガスの選定、エピタキシャル成長の基体温度の
選定等によって変化させ、そのτepi ／τsub が０．１
〜０．７７の範囲で異なる値を有する複数の半導体基板
３を用いて、各固体撮像装置を作製し、その白傷欠陥と
τepi ／τsub の関係を測定した。図７はその測定結果
を示す図で、これより明らかなように、τepi ／τsub
≧０．３で急激に白傷欠陥が減少している。つまり、τ
epi ／τsub ≧０．３の半導体基板３を選別して用いる
本発明方法にれば、白傷欠陥が殆ど生じることのないす
なわち不良品発生率を効果的に抑制できることがわか
る。
【００３６】尚、上述した例では、半導体サブストレイ
ト１とエピタキシャル成長半導体層２とがともに第１導
電型とし、この第１導電型がｎ型としたが、第１導電型
をｐ型とすることもできるし、半導体サブストレイト１
と半導体層２を互いに異なる導電型とすることもでき
る。
ト１とエピタキシャル成長半導体層２とがともに第１導
電型とし、この第１導電型がｎ型としたが、第１導電型
をｐ型とすることもできるし、半導体サブストレイト１
と半導体層２を互いに異なる導電型とすることもでき
る。
【００３７】また、図２〜図６で示したＣＣＤ型固体撮
像装置において、各部の導電型を逆導電型とすることも
できる。
像装置において、各部の導電型を逆導電型とすることも
できる。
【００３８】また、半導体サブストレイト１は、通常Ｃ
Ｚ法、ＭＣＺ法によって形成した単結晶インゴットから
切り出して構成されるが、ＦＺ法等によって構成するこ
ともできる。
Ｚ法、ＭＣＺ法によって形成した単結晶インゴットから
切り出して構成されるが、ＦＺ法等によって構成するこ
ともできる。
【００３９】また、本発明方法は、上述の固体撮像装置
に限られるものではなく、ＭＯＳトランジスタ（絶縁ゲ
ート電界効果型トランジスタ）、バイポーラトランジス
タもしくはそれらの半導体集積回路を始めとして種々の
半導体装置を構成する半導体基板および半導体装置を得
る場合に適用できるものである。
に限られるものではなく、ＭＯＳトランジスタ（絶縁ゲ
ート電界効果型トランジスタ）、バイポーラトランジス
タもしくはそれらの半導体集積回路を始めとして種々の
半導体装置を構成する半導体基板および半導体装置を得
る場合に適用できるものである。
【００４０】尚、本発明による半導体基板の選別は、例
えば同一インゴットから得たサブストレイト１を用いて
同一工程を採る複数のエピタキシャル成長半導体層を有
する基板において、その一部の基板をサンプリングして
τepi ／τsub の測定を行い、他の基板に関してτepi
／τsub を推測する方法を採ることもできる。
えば同一インゴットから得たサブストレイト１を用いて
同一工程を採る複数のエピタキシャル成長半導体層を有
する基板において、その一部の基板をサンプリングして
τepi ／τsub の測定を行い、他の基板に関してτepi
／τsub を推測する方法を採ることもできる。
【００４１】
【発明の効果】上述したように、本発明によれば、半導
体基板において、最終的に得る半導体装置に不良品が生
じる半導体基板を判別するものであって、これによって
この不良品を生じる不適当な半導体基板を、半導体装置
の製造の初期の段階で排除することができるので、これ
以後の無駄な作業を除くことができ、これによって不良
品の発生率の改善、ひいてはコストの低減化、信頼性の
向上をはかることができる。
体基板において、最終的に得る半導体装置に不良品が生
じる半導体基板を判別するものであって、これによって
この不良品を生じる不適当な半導体基板を、半導体装置
の製造の初期の段階で排除することができるので、これ
以後の無駄な作業を除くことができ、これによって不良
品の発生率の改善、ひいてはコストの低減化、信頼性の
向上をはかることができる。
【図１】本発明による半導体基板の選別方法の工程図で
ある。
ある。
【図２】本発明方法によって選別された半導体基板によ
る半導体装置の一例の要部の概略断面図である。
る半導体装置の一例の要部の概略断面図である。
【図３】本発明方法によって選別された半導体基板によ
る半導体装置の一例の一製造工程における概略断面図で
ある。
る半導体装置の一例の一製造工程における概略断面図で
ある。
【図４】本発明方法によって選別された半導体基板によ
る半導体装置の一例の一製造工程における概略断面図で
ある。
る半導体装置の一例の一製造工程における概略断面図で
ある。
【図５】本発明方法によって選別された半導体基板によ
る半導体装置の一例の一製造工程における概略断面図で
ある。
る半導体装置の一例の一製造工程における概略断面図で
ある。
【図６】本発明方法によって選別された半導体基板によ
る半導体装置の一例の一製造工程における概略断面図で
ある。
る半導体装置の一例の一製造工程における概略断面図で
ある。
【図７】本発明による半導体基板の選別方法の説明に供
する固体撮像装置における白傷欠陥数の再結合ライフタ
イム比の依存性を示す図である。
する固体撮像装置における白傷欠陥数の再結合ライフタ
イム比の依存性を示す図である。
１ サブストレイト ２ 半導体層 ３ 半導体基板 ２２ 受光部 ２３ シフトレジスタ部
Claims (4)
- 【請求項１】 半導体サブストレイト上にエピタキシャ
ル成長半導体層を有する半導体基板が、 上記半導体サブストレイトの再結合ライフタイムをτ
sub とし、上記エピタキシャル成長半導体層の再結合ラ
イフタイムをτepi とするとき、 τepi ／τsub が所定の値となる半導体基板を選別して
目的とする半導体装置を形成する半導体基板として用い
ることを特徴とするエピタキシャル成長半導体層を有す
る半導体基板の選別方法。 - 【請求項２】 上記τepi ／τsub が０．３以上の半導
体基板を選別することを特徴とする請求項１に記載のエ
ピタキシャル成長半導体層を有する半導体基板の選別方
法。 - 【請求項３】 半導体サブストレイト上にエピタキシャ
ル成長半導体層を有する半導体基板が、 上記半導体サブストレイトの再結合ライフタイムをτ
sub とし、上記エピタキシャル成長半導体層の再結合ラ
イフタイムをτepi とするとき、 τepi ／τsub が所定の値となる半導体基板を選別し、 この選別された半導体基板に半導体素子を形成すること
を特徴とする半導体装置の製造方法。 - 【請求項４】 半導体サブストレイト上にエピタキシャ
ル成長半導体層を有する半導体基板が、 上記半導体サブストレイトの再結合ライフタイムをτ
sub とし、上記エピタキシャル成長半導体層の再結合ラ
イフタイムをτepi とするとき、 τepi ／τsub が０．３以上の半導体基板を選別し、 この選別された半導体基板に固体撮像素子を形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7298486A JPH09139408A (ja) | 1995-11-16 | 1995-11-16 | エピタキシャル成長半導体層を有する半導体基板の選別方法と半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7298486A JPH09139408A (ja) | 1995-11-16 | 1995-11-16 | エピタキシャル成長半導体層を有する半導体基板の選別方法と半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139408A true JPH09139408A (ja) | 1997-05-27 |
Family
ID=17860332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7298486A Pending JPH09139408A (ja) | 1995-11-16 | 1995-11-16 | エピタキシャル成長半導体層を有する半導体基板の選別方法と半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139408A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0949689A3 (en) * | 1998-04-07 | 2000-06-14 | Sony Corporation | Epitaxial semiconductor substrate and manufacturing method thereof; manufacturing method of semiconductor device and of solid-state imaging device |
| JP2004165225A (ja) * | 2002-11-08 | 2004-06-10 | Sony Corp | 半導体基板の製造方法、固体撮像装置の製造方法及び固体撮像装置用の選別方法 |
| JP2013093406A (ja) * | 2011-10-25 | 2013-05-16 | Shin Etsu Handotai Co Ltd | 気相成長装置の清浄度評価方法 |
-
1995
- 1995-11-16 JP JP7298486A patent/JPH09139408A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0949689A3 (en) * | 1998-04-07 | 2000-06-14 | Sony Corporation | Epitaxial semiconductor substrate and manufacturing method thereof; manufacturing method of semiconductor device and of solid-state imaging device |
| US6344092B1 (en) | 1998-04-07 | 2002-02-05 | Sony Corporation | Epitaxial semiconductor substrate, manufacturing method thereof, manufacturing method of semiconductor device and manufacturing method of solid-state imaging device |
| KR100536930B1 (ko) * | 1998-04-07 | 2005-12-14 | 소니 가부시끼 가이샤 | 에피택셜 반도체 기판 및 그 제조 방법 및 반도체 장치의 제조방법 및 고체 촬상 장치의 제조 방법 |
| JP2004165225A (ja) * | 2002-11-08 | 2004-06-10 | Sony Corp | 半導体基板の製造方法、固体撮像装置の製造方法及び固体撮像装置用の選別方法 |
| JP2013093406A (ja) * | 2011-10-25 | 2013-05-16 | Shin Etsu Handotai Co Ltd | 気相成長装置の清浄度評価方法 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050412 |
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| A521 | Written amendment |
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