JPH09139481A - 選択的タングステン窒化薄膜を利用した半導体装置のキャパシタの形成方法 - Google Patents
選択的タングステン窒化薄膜を利用した半導体装置のキャパシタの形成方法Info
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- JPH09139481A JPH09139481A JP8173904A JP17390496A JPH09139481A JP H09139481 A JPH09139481 A JP H09139481A JP 8173904 A JP8173904 A JP 8173904A JP 17390496 A JP17390496 A JP 17390496A JP H09139481 A JPH09139481 A JP H09139481A
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Abstract
(57)【要約】
【課題】 製造工程が単純で高信頼性の半導体装置のキ
ャパシタの形成方法を提供する。 【解決手段】 本発明はシリコン基板の全面に、コンタ
クトホール３６を有する第１絶縁膜パターン３１と第２
絶縁膜パターンを形成する段階、前記コンタクトホール
３６を埋込む第１導電膜を蒸着する段階、前記第１導電
膜をパタニングして第１導電膜パターン３５ａを形成す
る段階、前記結果物の全面にコンタクトホール３６を有
する第３絶縁膜パターンを形成する段階、前記コンタク
トホール３６の表面にのみ選択的に第２導電膜パターン
３９を形成する段階、前記第３絶縁膜パターンを蝕刻し
て除去する段階、前記第２絶縁膜パターンを湿式蝕刻し
てアンダーカットを形成する段階を含むことを特徴とす
る。したがって、製造工程が単純であり、かつ漏れ電流
を根本的に解決しうる。
ャパシタの形成方法を提供する。 【解決手段】 本発明はシリコン基板の全面に、コンタ
クトホール３６を有する第１絶縁膜パターン３１と第２
絶縁膜パターンを形成する段階、前記コンタクトホール
３６を埋込む第１導電膜を蒸着する段階、前記第１導電
膜をパタニングして第１導電膜パターン３５ａを形成す
る段階、前記結果物の全面にコンタクトホール３６を有
する第３絶縁膜パターンを形成する段階、前記コンタク
トホール３６の表面にのみ選択的に第２導電膜パターン
３９を形成する段階、前記第３絶縁膜パターンを蝕刻し
て除去する段階、前記第２絶縁膜パターンを湿式蝕刻し
てアンダーカットを形成する段階を含むことを特徴とす
る。したがって、製造工程が単純であり、かつ漏れ電流
を根本的に解決しうる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のキャパ
シタの形成方法に係り、特に、選択的タングステン窒化
薄膜を利用した半導体装置のキャパシタの形成方法に関
する。
シタの形成方法に係り、特に、選択的タングステン窒化
薄膜を利用した半導体装置のキャパシタの形成方法に関
する。
【０００２】
【従来の技術】近来半導体素子の高集積化により素子の
大きさが小さくなり使用電源電圧が低くなると共に、従
来のキャパシタの構造及び形成方法としては静電容量と
信頼性において同一の効果を得にくい。集積度を高くす
るために、キャパシタの大きさを減らすことになるが、
これにより電極の表面積が小さくなると共に静電容量も
減少する。また、電圧も素子の高集積化により低くなる
のでキャパシタの静電容量はさらに減少される。
大きさが小さくなり使用電源電圧が低くなると共に、従
来のキャパシタの構造及び形成方法としては静電容量と
信頼性において同一の効果を得にくい。集積度を高くす
るために、キャパシタの大きさを減らすことになるが、
これにより電極の表面積が小さくなると共に静電容量も
減少する。また、電圧も素子の高集積化により低くなる
のでキャパシタの静電容量はさらに減少される。
【０００３】これを解決するためには、キャパシタ電極
の表面積を広くして誘電率が高い誘電物質を使用すべき
であるが、一般的に表面積を大きくするためにはシリン
ダー形のキャパシタ構造が使用されていて高誘電率を有
する五酸化タンタル（Ta2O5）が誘電膜として広く使用
されている。一番最近の従来のシリンダー形キャパシタ
の製造方法に関しては、韓国に出願された“半導体装置
のキャパシタの形成方法”（出願番号：P95-003247）に
記述されている。
の表面積を広くして誘電率が高い誘電物質を使用すべき
であるが、一般的に表面積を大きくするためにはシリン
ダー形のキャパシタ構造が使用されていて高誘電率を有
する五酸化タンタル（Ta2O5）が誘電膜として広く使用
されている。一番最近の従来のシリンダー形キャパシタ
の製造方法に関しては、韓国に出願された“半導体装置
のキャパシタの形成方法”（出願番号：P95-003247）に
記述されている。
【０００４】図１乃至図８は従来の上／下部電極と誘電
膜で構成されるDRAMセルのシリンダー形キャパシタの製
造方法を示す断面図である。図１を参照すれば、シリコ
ン基板（図示せず）の全面に、例えばBPSG、シリコン窒
化、そして高温酸化を順次的に蒸着して第１絶縁膜乃至
第３絶縁膜を形成する。以降、写真／蝕刻工程により前
記第１絶縁膜乃至第３絶縁膜をパタニングすることによ
り、第１絶縁膜パターン乃至第３絶縁膜パターン１、
３、５とコンタクト６を形成する。次いで前記コンタク
ト６の側壁に第４絶縁膜、例えば窒化シリコン膜でスペ
ーサを形成する。
膜で構成されるDRAMセルのシリンダー形キャパシタの製
造方法を示す断面図である。図１を参照すれば、シリコ
ン基板（図示せず）の全面に、例えばBPSG、シリコン窒
化、そして高温酸化を順次的に蒸着して第１絶縁膜乃至
第３絶縁膜を形成する。以降、写真／蝕刻工程により前
記第１絶縁膜乃至第３絶縁膜をパタニングすることによ
り、第１絶縁膜パターン乃至第３絶縁膜パターン１、
３、５とコンタクト６を形成する。次いで前記コンタク
ト６の側壁に第４絶縁膜、例えば窒化シリコン膜でスペ
ーサを形成する。
【０００５】図２を参照すれば、前記コンタクト６を埋
込みながら前記結果物の全面にキャパシタの下部電極で
使用されるポリシリコン膜９を５０００Åほどに蒸着
し、前記ポリシリコン膜９の全面に下部フォトレジスト
膜１１と第１プラズマ酸化膜１３及び上部フォトレジス
ト膜１５を順次的に塗布する。図３を参照すれば、前記
上部フォトレジスト膜１５を写真工程によりパタニング
してキャパシタの下部電極のシリンダーの大きさほど上
部フォトレジストパターン１５ａを形成する。
込みながら前記結果物の全面にキャパシタの下部電極で
使用されるポリシリコン膜９を５０００Åほどに蒸着
し、前記ポリシリコン膜９の全面に下部フォトレジスト
膜１１と第１プラズマ酸化膜１３及び上部フォトレジス
ト膜１５を順次的に塗布する。図３を参照すれば、前記
上部フォトレジスト膜１５を写真工程によりパタニング
してキャパシタの下部電極のシリンダーの大きさほど上
部フォトレジストパターン１５ａを形成する。
【０００６】図４を参照すれば、前記上部フォトレジス
トパターン１５ａをマスクとして前記第１プラズマ酸化
膜１３と前記下部フォトレジスト膜１１を蝕刻すること
により、第１プラズマ酸化膜パターン１７と下部フォト
レジストパターン１９を形成する。次いで前記上部フォ
トレジストパターン１５ａを除去した後、前記結果物の
全面に第２プラズマ酸化膜２１を形成する。
トパターン１５ａをマスクとして前記第１プラズマ酸化
膜１３と前記下部フォトレジスト膜１１を蝕刻すること
により、第１プラズマ酸化膜パターン１７と下部フォト
レジストパターン１９を形成する。次いで前記上部フォ
トレジストパターン１５ａを除去した後、前記結果物の
全面に第２プラズマ酸化膜２１を形成する。
【０００７】図５を参照すれば、前記第２プラズマ酸化
膜２１を異方性蝕刻によりスペーサ２３を形成する。こ
の際前記下部フォトレジストパターン１９上の前記第１
プラズマ酸化膜パターン１７も共に除去される。図６を
参照すれば、前記スペーサ２３と前記下部フォトレジス
トパターン１９をマスクとし、下部電極用ポリシリコン
膜９の露出された部分を３０００Åほどに蝕刻すること
により、シリンダーの外部を限定するポリシリコンパタ
ーン９ａを形成する。
膜２１を異方性蝕刻によりスペーサ２３を形成する。こ
の際前記下部フォトレジストパターン１９上の前記第１
プラズマ酸化膜パターン１７も共に除去される。図６を
参照すれば、前記スペーサ２３と前記下部フォトレジス
トパターン１９をマスクとし、下部電極用ポリシリコン
膜９の露出された部分を３０００Åほどに蝕刻すること
により、シリンダーの外部を限定するポリシリコンパタ
ーン９ａを形成する。
【０００８】図７を参照すれば、引続き前記下部フォト
レジストパターン１９を除去する。前記スペーサ２３を
マスクとし、前記ポリシリコンパターン９ａをシリンダ
ー外部の高温酸化層５が露出されるように３０００Åほ
どに蝕刻することにより、シリンダー形ポリシリコンパ
ターン２５を形成して隣接する下部電極用ポリシリコン
パターン（図示せず）と遮断させる。
レジストパターン１９を除去する。前記スペーサ２３を
マスクとし、前記ポリシリコンパターン９ａをシリンダ
ー外部の高温酸化層５が露出されるように３０００Åほ
どに蝕刻することにより、シリンダー形ポリシリコンパ
ターン２５を形成して隣接する下部電極用ポリシリコン
パターン（図示せず）と遮断させる。
【０００９】図８を参照すれば、後続工程で前記スペー
サ２３を緩衝酸化膜除去溶液（BOE、Buffered Oxide Et
ch ）で除去する。キャパシタ静電容量をさらに増加さ
せる方案として下部電極の表面積を大きくするために、
前記第３絶縁膜パターン５、例えば高温酸化膜を緩衝酸
化膜除去溶液として部分蝕刻して前記ポリシリコンパタ
ーン９ａの下に第３絶縁膜パターン５の一部２７を残し
てアンダーカットを形成させる。
サ２３を緩衝酸化膜除去溶液（BOE、Buffered Oxide Et
ch ）で除去する。キャパシタ静電容量をさらに増加さ
せる方案として下部電極の表面積を大きくするために、
前記第３絶縁膜パターン５、例えば高温酸化膜を緩衝酸
化膜除去溶液として部分蝕刻して前記ポリシリコンパタ
ーン９ａの下に第３絶縁膜パターン５の一部２７を残し
てアンダーカットを形成させる。
【００１０】次いで、示さなかったが前記結果物の全面
に、例えば五酸化タンタルを蒸着し、キャパシタの誘電
膜を形成して所定の熱処理をした後導電膜、例えばポリ
シリコン膜でキャパシタの上部電極を形成して完成す
る。しかし、前記従来の方法によるシリンダー形キャパ
シタの製造方法はそのパタニングの完成まで製造工程が
余程複雑である。特に形成過程及びその後の熱処理工程
により五酸化タンタルから酸素が外部に拡散され、この
拡散された酸素は上下部の電極としてポリシリコンを使
う場合ポリシリコンと反応してその界面に酸化膜を形成
させる。これに因して五酸化タンタルはタンタル成分が
酸素に比べて過剰され安定した構造が成せないので代表
的な電気的特性である漏れ電流を増加させる問題点があ
る。
に、例えば五酸化タンタルを蒸着し、キャパシタの誘電
膜を形成して所定の熱処理をした後導電膜、例えばポリ
シリコン膜でキャパシタの上部電極を形成して完成す
る。しかし、前記従来の方法によるシリンダー形キャパ
シタの製造方法はそのパタニングの完成まで製造工程が
余程複雑である。特に形成過程及びその後の熱処理工程
により五酸化タンタルから酸素が外部に拡散され、この
拡散された酸素は上下部の電極としてポリシリコンを使
う場合ポリシリコンと反応してその界面に酸化膜を形成
させる。これに因して五酸化タンタルはタンタル成分が
酸素に比べて過剰され安定した構造が成せないので代表
的な電気的特性である漏れ電流を増加させる問題点があ
る。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は選択的に成長するタングステン窒化薄膜の特性を利用
して前記問題点を解消した新規で有用なキャパシタの形
成方法を提供することにある。
は選択的に成長するタングステン窒化薄膜の特性を利用
して前記問題点を解消した新規で有用なキャパシタの形
成方法を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
の本発明のキャパシタの形成方法は、シリコン基板の全
面に第１絶縁膜、第２絶縁膜を順次的に形成する段階
と、前記第１絶縁膜と前記第２絶縁膜を写真工程及び乾
式蝕刻工程によりパタニングし、コンタクトホールを有
する第１絶縁膜パターンと第２絶縁膜パターンを形成す
る段階と、前記コンタクトホールを埋込みながら前記結
果物の全面に第１導電膜を形成する段階と、前記第１導
電膜を写真工程及び蝕刻工程によりシリンダーの大きさ
ほどにパタニングし、第１導電膜パターンを形成する段
階と、前記結果物の全面に第３絶縁膜を形成する段階
と、前記第３絶縁膜を写真工程及び乾式蝕刻工程により
パタニングし、コンタクトホールを有する第３絶縁膜パ
ターンを形成する段階と、前記コンタクトホールの表面
にのみ第２絶縁膜パターンを選択的に形成する段階と、
第３絶縁膜パターンを湿式または乾式蝕刻工程により除
去する段階と、前記第２絶縁膜パターンを湿式蝕刻工程
により蝕刻して前記第１導電膜パターンの下にアンダー
カットを形成する段階と、前記結果物の全面に高誘電膜
と上部導電極を順次的に形成する段階を含むことを特徴
とする。
の本発明のキャパシタの形成方法は、シリコン基板の全
面に第１絶縁膜、第２絶縁膜を順次的に形成する段階
と、前記第１絶縁膜と前記第２絶縁膜を写真工程及び乾
式蝕刻工程によりパタニングし、コンタクトホールを有
する第１絶縁膜パターンと第２絶縁膜パターンを形成す
る段階と、前記コンタクトホールを埋込みながら前記結
果物の全面に第１導電膜を形成する段階と、前記第１導
電膜を写真工程及び蝕刻工程によりシリンダーの大きさ
ほどにパタニングし、第１導電膜パターンを形成する段
階と、前記結果物の全面に第３絶縁膜を形成する段階
と、前記第３絶縁膜を写真工程及び乾式蝕刻工程により
パタニングし、コンタクトホールを有する第３絶縁膜パ
ターンを形成する段階と、前記コンタクトホールの表面
にのみ第２絶縁膜パターンを選択的に形成する段階と、
第３絶縁膜パターンを湿式または乾式蝕刻工程により除
去する段階と、前記第２絶縁膜パターンを湿式蝕刻工程
により蝕刻して前記第１導電膜パターンの下にアンダー
カットを形成する段階と、前記結果物の全面に高誘電膜
と上部導電極を順次的に形成する段階を含むことを特徴
とする。
【００１３】或は、シリコン基板の全面に第１絶縁膜を
形成する段階と、前記第１絶縁膜を写真工程及び乾式蝕
刻工程によりパタニングし、コンタクトホールを有する
第１絶縁膜パターンを形成する段階と、前記コンタクト
ホールを埋込みながら前記結果物の全面に第１導電膜、
そして第２絶縁膜を順次的に形成する段階と、前記第２
絶縁膜を写真工程及び乾式蝕刻工程によりパタニング
し、コンタクトホールを有する第２絶縁膜パターンを形
成する段階と、前記コンタクトホールの表面にのみ第２
導電膜パターンを選択的に形成する段階と、前記第２絶
縁膜パターンを湿式または乾式蝕刻工程により除去する
段階と、前記第２導電膜パターンをマスクとして前記第
１導電膜を湿式蝕刻して第２導電膜パターンの下にアン
ダーカットと第１導電膜パターンを形成する段階と、前
記結果物の全面に高誘電膜と上部導電極を順次的に形成
する段階を含むことを特徴とする。
形成する段階と、前記第１絶縁膜を写真工程及び乾式蝕
刻工程によりパタニングし、コンタクトホールを有する
第１絶縁膜パターンを形成する段階と、前記コンタクト
ホールを埋込みながら前記結果物の全面に第１導電膜、
そして第２絶縁膜を順次的に形成する段階と、前記第２
絶縁膜を写真工程及び乾式蝕刻工程によりパタニング
し、コンタクトホールを有する第２絶縁膜パターンを形
成する段階と、前記コンタクトホールの表面にのみ第２
導電膜パターンを選択的に形成する段階と、前記第２絶
縁膜パターンを湿式または乾式蝕刻工程により除去する
段階と、前記第２導電膜パターンをマスクとして前記第
１導電膜を湿式蝕刻して第２導電膜パターンの下にアン
ダーカットと第１導電膜パターンを形成する段階と、前
記結果物の全面に高誘電膜と上部導電極を順次的に形成
する段階を含むことを特徴とする。
【００１４】
【発明の実施の形態】以下、添付の図面に基づき本発明
の各実施例をより詳しく説明する。図９乃至図１６は本
発明の第１実施例による半導体装置のキャパシタの形成
方法を示す断面図である。図９はコンタクトホールを有
する絶縁膜パターンを形成する段階を示したものであっ
て、シリコン基板（図示せず）上に第１絶縁膜及び第２
絶縁膜、例えばシリコン酸化膜とシリコン窒化膜を各々
１２００Å、５００Åほどに順次的に形成する。次いで
写真工程及び乾式蝕刻工程により前記第１絶縁膜乃至第
２絶縁膜をパタニングすることにより、第１絶縁膜パタ
ーン３１乃至第２絶縁膜パターン３３、そしてコンタク
トホール３６を形成する。
の各実施例をより詳しく説明する。図９乃至図１６は本
発明の第１実施例による半導体装置のキャパシタの形成
方法を示す断面図である。図９はコンタクトホールを有
する絶縁膜パターンを形成する段階を示したものであっ
て、シリコン基板（図示せず）上に第１絶縁膜及び第２
絶縁膜、例えばシリコン酸化膜とシリコン窒化膜を各々
１２００Å、５００Åほどに順次的に形成する。次いで
写真工程及び乾式蝕刻工程により前記第１絶縁膜乃至第
２絶縁膜をパタニングすることにより、第１絶縁膜パタ
ーン３１乃至第２絶縁膜パターン３３、そしてコンタク
トホール３６を形成する。
【００１５】図１０は下部電極の一部として使用される
導電膜を形成する段階を示したものであって、前記コン
タクトホール３６を埋込みながら前記結果物の全面に、
例えば５００Å乃至５０００Åほどの厚さでポリシリコ
ンを蒸着し第１導電膜を形成する。図１１はシリンダー
形の下部電極の下部となる第１導電膜パターンを形成す
る段階を示したものであって、写真工程及び乾式蝕刻工
程によりシリンダーの大きさほど第１導電膜３５をパタ
ニングし、第１導電膜パターン３５ａを形成する。
導電膜を形成する段階を示したものであって、前記コン
タクトホール３６を埋込みながら前記結果物の全面に、
例えば５００Å乃至５０００Åほどの厚さでポリシリコ
ンを蒸着し第１導電膜を形成する。図１１はシリンダー
形の下部電極の下部となる第１導電膜パターンを形成す
る段階を示したものであって、写真工程及び乾式蝕刻工
程によりシリンダーの大きさほど第１導電膜３５をパタ
ニングし、第１導電膜パターン３５ａを形成する。
【００１６】図１２は第３絶縁膜を形成する段階を示し
たものであって、前記結果物の全面に第３絶縁膜３７、
例えば酸化膜を３０００Å乃至１５０００Åほどに形成
する。図１３はシリンダーが形成されるコンタクトホー
ルを形成する段階を示したものであって、写真工程及び
乾式蝕刻工程により前記第３絶縁膜３７をパタニングす
ることにより、シリンダー形のコンタクトホールと第３
絶縁膜パターン３７ａを形成する。
たものであって、前記結果物の全面に第３絶縁膜３７、
例えば酸化膜を３０００Å乃至１５０００Åほどに形成
する。図１３はシリンダーが形成されるコンタクトホー
ルを形成する段階を示したものであって、写真工程及び
乾式蝕刻工程により前記第３絶縁膜３７をパタニングす
ることにより、シリンダー形のコンタクトホールと第３
絶縁膜パターン３７ａを形成する。
【００１７】図１４は下部電極がシリンダーとなる第２
導電膜パターンを形成する段階を示したものであって、
前記第３絶縁膜パターン３７ａ上には形成されなく前記
コンタクトホールの表面にのみ選択的に形成される第２
導電膜パターン３９、例えば選択的タングステン窒化薄
膜をコンタクトホールに露出された前記第１導電膜パタ
ーン３５ａの上部とコンタクトホールの壁面に形成す
る。この選択的タングステン窒化薄膜を形成する方法は
反応室にタングステン元素を含有する蒸着ガス（WF6 ま
たはWCl6ガス）と化学反応還元剤（H2、SiH4、SiHlC
l3 、SiH2Cl2 、B2H6の中から１つ）、そして無機化合
物（N2またはNH3 ）や有機化合物（Methyl-hydrizine）
を注入させこれらの相互反応による化学気相蒸着方法を
利用する。
導電膜パターンを形成する段階を示したものであって、
前記第３絶縁膜パターン３７ａ上には形成されなく前記
コンタクトホールの表面にのみ選択的に形成される第２
導電膜パターン３９、例えば選択的タングステン窒化薄
膜をコンタクトホールに露出された前記第１導電膜パタ
ーン３５ａの上部とコンタクトホールの壁面に形成す
る。この選択的タングステン窒化薄膜を形成する方法は
反応室にタングステン元素を含有する蒸着ガス（WF6 ま
たはWCl6ガス）と化学反応還元剤（H2、SiH4、SiHlC
l3 、SiH2Cl2 、B2H6の中から１つ）、そして無機化合
物（N2またはNH3 ）や有機化合物（Methyl-hydrizine）
を注入させこれらの相互反応による化学気相蒸着方法を
利用する。
【００１８】この際、反応室の真空度は０．０１Torr乃
至１Torr、そして反応室の温度は２００℃乃至７００℃
ほどが望ましい。図１５は第３絶縁膜パターンを除去す
る段階を示したものであって、湿式または乾式蝕刻工程
として前記第３絶縁膜パターン３７ａを除去する。図１
６は第１導電膜パターンの下にアンダーカットを形成す
る段階を示したものであって、前記第１導電膜パターン
３５ａの下にある前記第２絶縁膜パターン３３を湿式蝕
刻してアンダーカットを形成する。これは下部電極の表
面積をさらに増加させキャパシタの静電容量を増加させ
るためである。以降、示さなかったが前記結果物の全面
にキャパシタの誘電膜として高誘電膜、例えばTa2O5 、
BaSrTiO3、SrTiO3等を蒸着して熱処理した後、この上に
上部電極を形成してキャパシタを完成する。
至１Torr、そして反応室の温度は２００℃乃至７００℃
ほどが望ましい。図１５は第３絶縁膜パターンを除去す
る段階を示したものであって、湿式または乾式蝕刻工程
として前記第３絶縁膜パターン３７ａを除去する。図１
６は第１導電膜パターンの下にアンダーカットを形成す
る段階を示したものであって、前記第１導電膜パターン
３５ａの下にある前記第２絶縁膜パターン３３を湿式蝕
刻してアンダーカットを形成する。これは下部電極の表
面積をさらに増加させキャパシタの静電容量を増加させ
るためである。以降、示さなかったが前記結果物の全面
にキャパシタの誘電膜として高誘電膜、例えばTa2O5 、
BaSrTiO3、SrTiO3等を蒸着して熱処理した後、この上に
上部電極を形成してキャパシタを完成する。
【００１９】引続き、図１７乃至図２３に基づき本発明
の第２実施例を説明する。図１７はコンタクトホールを
有する絶縁膜パターンを形成する段階を示したものであ
って、シリコン基板（図示せず）上に第１絶縁膜、例え
ばシリコン酸化膜を１２００Åほどに形成した後、写真
工程及び乾式蝕刻工程により前記第１絶縁膜をパタニン
グすることにより、第１絶縁膜パターン５１とコンタク
トホール５６を形成する。
の第２実施例を説明する。図１７はコンタクトホールを
有する絶縁膜パターンを形成する段階を示したものであ
って、シリコン基板（図示せず）上に第１絶縁膜、例え
ばシリコン酸化膜を１２００Åほどに形成した後、写真
工程及び乾式蝕刻工程により前記第１絶縁膜をパタニン
グすることにより、第１絶縁膜パターン５１とコンタク
トホール５６を形成する。
【００２０】図１８は下部電極の一部として使用される
導電膜を形成する段階を示したものであって、前記コン
タクトホール５６を埋込みながら前記結果物の全面に第
１導電膜５５、例えばポリシリコン膜を５００Å乃至５
０００Åほどの厚さで形成する。図１９は第２絶縁膜を
形成する段階を示したものであって、前記結果物の全面
に第２絶縁膜５７、例えば酸化膜を３０００Å乃至１５
０００Åほどの厚さで形成する。
導電膜を形成する段階を示したものであって、前記コン
タクトホール５６を埋込みながら前記結果物の全面に第
１導電膜５５、例えばポリシリコン膜を５００Å乃至５
０００Åほどの厚さで形成する。図１９は第２絶縁膜を
形成する段階を示したものであって、前記結果物の全面
に第２絶縁膜５７、例えば酸化膜を３０００Å乃至１５
０００Åほどの厚さで形成する。
【００２１】図２０はシリンダーが形成されるコンタク
トホールを形成する段階を示したものであって、写真工
程及び乾式蝕刻工程により前記第２絶縁膜５７をパタニ
ングすることにより、シリンダーの形が形成されるコン
タクトホールを有する第２絶縁膜パターン５７ａを形成
する。図２１は下部電極がシリンダーとなる第２導電膜
パターンを形成する段階を示したものであって、前記第
２絶縁膜パターン５７ａ上には形成されなく前記コンタ
クトホールの表面にのみ選択的に形成される第２導電膜
パターン５９、例えば選択的タングステン窒化薄膜をコ
ンタクトホールに露出された前記第１導電膜５５の上部
とコンタクトホールの壁面に形成する。この選択的タン
グステン窒化薄膜を形成する方法は第１実施例の図１４
で使用した方法と同一である。
トホールを形成する段階を示したものであって、写真工
程及び乾式蝕刻工程により前記第２絶縁膜５７をパタニ
ングすることにより、シリンダーの形が形成されるコン
タクトホールを有する第２絶縁膜パターン５７ａを形成
する。図２１は下部電極がシリンダーとなる第２導電膜
パターンを形成する段階を示したものであって、前記第
２絶縁膜パターン５７ａ上には形成されなく前記コンタ
クトホールの表面にのみ選択的に形成される第２導電膜
パターン５９、例えば選択的タングステン窒化薄膜をコ
ンタクトホールに露出された前記第１導電膜５５の上部
とコンタクトホールの壁面に形成する。この選択的タン
グステン窒化薄膜を形成する方法は第１実施例の図１４
で使用した方法と同一である。
【００２２】図２２は第２絶縁膜パターンを除去する段
階を示したものであって、湿式または乾式蝕刻工程とし
て前記第２絶縁膜パターン５７ａを除去する。図２３は
第２導電膜パターンの下にアンダーカットを形成する段
階を示したものであって、前記第２導電膜パターン５９
をマスクとして前記第１導電膜５５を湿式蝕刻してアン
ダーカットと第２導電膜パターン５５ａを形成する。以
降、示さなかったが前記結果物の全面にキャパシタの誘
電膜として高誘電膜、例えばTa 2O5 、BaSrTiO3、SrTiO3
等を蒸着して熱処理した後、この上に上部電極を形成し
てキャパシタを完成する。
階を示したものであって、湿式または乾式蝕刻工程とし
て前記第２絶縁膜パターン５７ａを除去する。図２３は
第２導電膜パターンの下にアンダーカットを形成する段
階を示したものであって、前記第２導電膜パターン５９
をマスクとして前記第１導電膜５５を湿式蝕刻してアン
ダーカットと第２導電膜パターン５５ａを形成する。以
降、示さなかったが前記結果物の全面にキャパシタの誘
電膜として高誘電膜、例えばTa 2O5 、BaSrTiO3、SrTiO3
等を蒸着して熱処理した後、この上に上部電極を形成し
てキャパシタを完成する。
【００２３】
【発明の効果】従って、前述した本発明の実施例等によ
るキャパシタの形成方法によれば、絶縁膜パターン上に
は形成されなくコンタクトホールの表面にのみ選択的に
形成される第２導電膜パターン、例えば選択的タングス
テン窒化薄膜の特性を利用して多数の段階の工程が省略
されるので従来のキャパシタの形成方法に比べて製造工
程が単純である。
るキャパシタの形成方法によれば、絶縁膜パターン上に
は形成されなくコンタクトホールの表面にのみ選択的に
形成される第２導電膜パターン、例えば選択的タングス
テン窒化薄膜の特性を利用して多数の段階の工程が省略
されるので従来のキャパシタの形成方法に比べて製造工
程が単純である。
【００２４】特に、キャパシタの形成過程及び後続の高
温熱処理工程により高誘電膜、例えば五酸化タンタルか
ら酸素が外部に拡散されることを前記タングステン窒化
薄膜が拡散障壁膜の役割をすることにより、五酸化タン
タル膜が安定した構造を保てるので従来の方法の問題点
である漏れ電流を根本的に解決しうる。また、本発明は
前記実施例に限定されなく、多くの変形が本発明の技術
的思想内の当技術分野で通常の知識を有する者により可
能である。
温熱処理工程により高誘電膜、例えば五酸化タンタルか
ら酸素が外部に拡散されることを前記タングステン窒化
薄膜が拡散障壁膜の役割をすることにより、五酸化タン
タル膜が安定した構造を保てるので従来の方法の問題点
である漏れ電流を根本的に解決しうる。また、本発明は
前記実施例に限定されなく、多くの変形が本発明の技術
的思想内の当技術分野で通常の知識を有する者により可
能である。
【図１】従来の技術による半導体装置のキャパシタの形
成方法を示す断面図である。
成方法を示す断面図である。
【図２】従来の技術による半導体装置のキャパシタの形
成方法を示す断面図である。
成方法を示す断面図である。
【図３】従来の技術による半導体装置のキャパシタの形
成方法を示す断面図である。
成方法を示す断面図である。
【図４】従来の技術による半導体装置のキャパシタの形
成方法を示す断面図である。
成方法を示す断面図である。
【図５】従来の技術による半導体装置のキャパシタの形
成方法を示す断面図である。
成方法を示す断面図である。
【図６】従来の技術による半導体装置のキャパシタの形
成方法を示す断面図である。
成方法を示す断面図である。
【図７】従来の技術による半導体装置のキャパシタの形
成方法を示す断面図である。
成方法を示す断面図である。
【図８】従来の技術による半導体装置のキャパシタの形
成方法を示す断面図である。
成方法を示す断面図である。
【図９】本発明の第１実施例による半導体装置のキャパ
シタの形成方法を示す断面図である。
シタの形成方法を示す断面図である。
【図１０】本発明の第１実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図１１】本発明の第１実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図１２】本発明の第１実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図１３】本発明の第１実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図１４】本発明の第１実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図１５】本発明の第１実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図１６】本発明の第１実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図１７】本発明の第２実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図１８】本発明の第２実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図１９】本発明の第２実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図２０】本発明の第２実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図２１】本発明の第２実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図２２】本発明の第２実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
【図２３】本発明の第２実施例による半導体装置のキャ
パシタの形成方法を示す断面図である。
パシタの形成方法を示す断面図である。
３１ 第１絶縁膜パターン ３３ 第２絶縁膜パターン ３５ａ 第１導電膜パターン ３６ コンタクトホール ３９ 第２導電膜パターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 相忍 大韓民国京畿道水原市八達区梅灘洞197番 地東南ビラー９棟101号
Claims (12)
- 【請求項１】 半導体装置のキャパシタの形成方法にお
いて、 シリコン基板の全面に第１絶縁膜、第２絶縁膜を順次的
に形成する段階と、 前記第１絶縁膜と前記第２絶縁膜を写真／乾式蝕刻工程
によりパタニングし、コンタクトホールを有する第１絶
縁膜パターンと第２絶縁膜パターンを形成する段階と、 前記コンタクトホールを埋込みながら前記結果物の全面
に第１導電膜を蒸着する段階と、 前記第１導電膜を写真／蝕刻工程によりシリンダーの大
きさほどにパタニングし、第１導電膜パターンを形成す
る段階と、 前記結果物の全面に第３絶縁膜を形成する段階と、 前記第３絶縁膜を写真／乾式蝕刻工程によりパタニング
し、コンタクトホールを有する第３絶縁膜パターンを形
成する段階と、 前記コンタクトホールの表面にのみ第２導電膜パターン
を選択的に形成する段階と、 第３絶縁膜パターンを湿式蝕刻と乾式蝕刻工程のうち何
れか１つにより除去する段階と、 前記結果物の全面に高誘電膜と上部導電極を順次的に形
成する段階を含むことを特徴とする半導体装置のキャパ
シタの形成方法。 - 【請求項２】 前記第３絶縁膜パターンの除去の後、前
記第２絶縁膜パターンを湿式蝕刻工程により蝕刻して前
記第１導電膜パターンの下にアンダーカットを形成する
ことを特徴とする請求項１に記載の半導体装置のキャパ
シタの形成方法。 - 【請求項３】 前記第１絶縁膜と第２絶縁膜がシリコン
酸化膜、そしてシリコン窒化膜で順次的に形成されるこ
とを特徴とする請求項１に記載の半導体装置のキャパシ
タの形成方法。 - 【請求項４】 前記第１導電膜パターンがポリシリコン
で形成され、前記第２導電膜パターンが選択的タングス
テン窒化薄膜より形成されることを特徴とする請求項１
に記載の半導体装置のキャパシタの形成方法。 - 【請求項５】 前記選択的タングステン窒化薄膜が蒸着
ガス、無機化合物と有機化合物のうち選択された何れか
１つ、そして化学反応還元剤の相互反応による化学気相
蒸着法で形成されることを特徴とする請求項４に記載の
半導体装置のキャパシタの形成方法。 - 【請求項６】 前記蒸着ガスがタングステン元素を含有
する蒸着ガスであるWF6 とWCl6のうち選択された何れか
１つであることを特徴とする請求項５に記載の半導体装
置のキャパシタの形成方法。 - 【請求項７】 前記無機化合物がN2とNH3 ガスのうち選
択された何れか１つであることを特徴とする請求項５に
記載の半導体装置のキャパシタの形成方法。 - 【請求項８】 前記有機化合物がmethyl-hydrizineであ
ることを特徴とする請求項５に記載の半導体装置のキャ
パシタの形成方法。 - 【請求項９】 前記化学反応還元剤がH2、SiH4、SiHlCl
3 、SiH2Cl2 、B2H6の中選択された何れか１つであるこ
とを特徴とする請求項５に記載の半導体装置のキャパシ
タの形成方法。 - 【請求項１０】 前記高誘電膜がTa2O5 、BaSrTiO3、Sr
TiO3の中選択された何れか１つよりなることを特徴とす
る請求項５に記載の半導体装置のキャパシタの形成方
法。 - 【請求項１１】 半導体装置のキャパシタの形成方法に
おいて、 シリコン基板の全面に第１絶縁膜を形成する段階と、 前記第１絶縁膜を写真工程及び乾式蝕刻工程によりパタ
ニングし、コンタクトホールを有する第１絶縁膜パター
ンを形成する段階と、 前記コンタクトホールを埋込みながら前記結果物の全面
に第１導電膜、そして第２絶縁膜を順次的に形成する段
階と、 前記第２絶縁膜を写真工程及び乾式蝕刻工程によりパタ
ニングし、コンタクトホールを有する第２絶縁膜パター
ンを形成する段階と、 前記コンタクトホールの表面にのみ選択的に第２導電膜
パターンを形成する段階と、 前記第２絶縁膜パターンを湿式蝕刻と乾式蝕刻工程のう
ち何れか１つにより除去する段階と、 前記第２導電膜パターンをマスクとして前記第１導電膜
を湿式蝕刻して第２導電膜パターンの下にアンダーカッ
トを形成する段階と、 前記結果物の全面に高誘電膜と上部導電極を順次的に形
成する段階を含むことを特徴とする半導体装置のキャパ
シタの形成方法。 - 【請求項１２】 前記第２導電膜パターンが選択的タン
グステン窒化薄膜よりなることを特徴とする請求項１１
に記載の半導体装置のキャパシタの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950039660A KR0155918B1 (ko) | 1995-11-03 | 1995-11-03 | 선택적 텅스텐질화박막을 이용한 반도체장치의 캐패시터 형성방법 |
| KR1995P39660 | 1995-11-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139481A true JPH09139481A (ja) | 1997-05-27 |
| JP3887433B2 JP3887433B2 (ja) | 2007-02-28 |
Family
ID=19432935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17390496A Expired - Fee Related JP3887433B2 (ja) | 1995-11-03 | 1996-07-03 | 半導体装置のキャパシタの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5723384A (ja) |
| JP (1) | JP3887433B2 (ja) |
| KR (1) | KR0155918B1 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI118158B (sv) | 1999-10-15 | 2007-07-31 | Asm Int | Förfarande för modifiering av utgångsämneskemikalierna i en ALD-prosess |
| FI117944B (fi) | 1999-10-15 | 2007-04-30 | Asm Int | Menetelmä siirtymämetallinitridiohutkalvojen kasvattamiseksi |
| FI119941B (fi) * | 1999-10-15 | 2009-05-15 | Asm Int | Menetelmä nanolaminaattien valmistamiseksi |
| EP0841690B1 (en) * | 1996-11-12 | 2006-03-01 | Samsung Electronics Co., Ltd. | Tungsten nitride (WNx) layer manufacturing method and metal wiring manufacturing method |
| KR100477813B1 (ko) * | 1997-12-27 | 2005-06-17 | 주식회사 하이닉스반도체 | 반도체장치의텅스텐금속배선형성방법 |
| US6143617A (en) * | 1998-02-23 | 2000-11-07 | Taiwan Semiconductor Manufacturing Company | Composite capacitor electrode for a DRAM cell |
| US7067861B1 (en) | 1998-11-25 | 2006-06-27 | Micron Technology, Inc. | Device and method for protecting against oxidation of a conductive layer in said device |
| US6303972B1 (en) | 1998-11-25 | 2001-10-16 | Micron Technology, Inc. | Device including a conductive layer protected against oxidation |
| JP3242901B2 (ja) | 1999-06-18 | 2001-12-25 | 日本エー・エス・エム株式会社 | 半導体形成方法及び装置 |
| JP3400756B2 (ja) * | 1999-09-22 | 2003-04-28 | 日本エー・エス・エム株式会社 | 半導体素子の製造方法 |
| US6902763B1 (en) | 1999-10-15 | 2005-06-07 | Asm International N.V. | Method for depositing nanolaminate thin films on sensitive surfaces |
| KR100346450B1 (ko) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100501636B1 (ko) * | 2000-12-28 | 2005-07-18 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| FI109770B (fi) | 2001-03-16 | 2002-10-15 | Asm Microchemistry Oy | Menetelmä metallinitridiohutkalvojen valmistamiseksi |
| AU2002333601A1 (en) * | 2001-09-14 | 2003-04-01 | Asm America, Inc. | Metal nitride deposition by ald using gettering reactant |
| US7405143B2 (en) * | 2004-03-25 | 2008-07-29 | Asm International N.V. | Method for fabricating a seed layer |
| US8993055B2 (en) | 2005-10-27 | 2015-03-31 | Asm International N.V. | Enhanced thin film deposition |
| US8268409B2 (en) * | 2006-10-25 | 2012-09-18 | Asm America, Inc. | Plasma-enhanced deposition of metal carbide films |
| US7611751B2 (en) | 2006-11-01 | 2009-11-03 | Asm America, Inc. | Vapor deposition of metal carbide films |
| US7598170B2 (en) * | 2007-01-26 | 2009-10-06 | Asm America, Inc. | Plasma-enhanced ALD of tantalum nitride films |
| US7595270B2 (en) * | 2007-01-26 | 2009-09-29 | Asm America, Inc. | Passivated stoichiometric metal nitride films |
| US7713874B2 (en) * | 2007-05-02 | 2010-05-11 | Asm America, Inc. | Periodic plasma annealing in an ALD-type process |
| US7638170B2 (en) | 2007-06-21 | 2009-12-29 | Asm International N.V. | Low resistivity metal carbonitride thin film deposition by atomic layer deposition |
| US8017182B2 (en) * | 2007-06-21 | 2011-09-13 | Asm International N.V. | Method for depositing thin films by mixed pulsed CVD and ALD |
| US20090315093A1 (en) | 2008-04-16 | 2009-12-24 | Asm America, Inc. | Atomic layer deposition of metal carbide films using aluminum hydrocarbon compounds |
| US7666474B2 (en) | 2008-05-07 | 2010-02-23 | Asm America, Inc. | Plasma-enhanced pulsed deposition of metal carbide films |
| US10513772B2 (en) | 2009-10-20 | 2019-12-24 | Asm International N.V. | Process for passivating dielectric films |
| US9412602B2 (en) | 2013-03-13 | 2016-08-09 | Asm Ip Holding B.V. | Deposition of smooth metal nitride films |
| US8841182B1 (en) | 2013-03-14 | 2014-09-23 | Asm Ip Holding B.V. | Silane and borane treatments for titanium carbide films |
| US8846550B1 (en) | 2013-03-14 | 2014-09-30 | Asm Ip Holding B.V. | Silane or borane treatment of metal thin films |
| US9394609B2 (en) | 2014-02-13 | 2016-07-19 | Asm Ip Holding B.V. | Atomic layer deposition of aluminum fluoride thin films |
| US10643925B2 (en) | 2014-04-17 | 2020-05-05 | Asm Ip Holding B.V. | Fluorine-containing conductive films |
| KR102216575B1 (ko) | 2014-10-23 | 2021-02-18 | 에이에스엠 아이피 홀딩 비.브이. | 티타늄 알루미늄 및 탄탈륨 알루미늄 박막들 |
| US9941425B2 (en) | 2015-10-16 | 2018-04-10 | Asm Ip Holdings B.V. | Photoactive devices and materials |
| US9786491B2 (en) | 2015-11-12 | 2017-10-10 | Asm Ip Holding B.V. | Formation of SiOCN thin films |
| US9786492B2 (en) | 2015-11-12 | 2017-10-10 | Asm Ip Holding B.V. | Formation of SiOCN thin films |
| KR102378021B1 (ko) | 2016-05-06 | 2022-03-23 | 에이에스엠 아이피 홀딩 비.브이. | SiOC 박막의 형성 |
| US10186420B2 (en) | 2016-11-29 | 2019-01-22 | Asm Ip Holding B.V. | Formation of silicon-containing thin films |
| US10847529B2 (en) | 2017-04-13 | 2020-11-24 | Asm Ip Holding B.V. | Substrate processing method and device manufactured by the same |
| US10504901B2 (en) | 2017-04-26 | 2019-12-10 | Asm Ip Holding B.V. | Substrate processing method and device manufactured using the same |
| JP7249952B2 (ja) | 2017-05-05 | 2023-03-31 | エーエスエム アイピー ホールディング ビー．ブイ． | 酸素含有薄膜の制御された形成のためのプラズマ増強堆積プロセス |
| TWI761636B (zh) | 2017-12-04 | 2022-04-21 | 荷蘭商Ａｓｍ Ｉｐ控股公司 | 電漿增強型原子層沉積製程及沉積碳氧化矽薄膜的方法 |
| US12359315B2 (en) | 2019-02-14 | 2025-07-15 | Asm Ip Holding B.V. | Deposition of oxides and nitrides |
| US12142479B2 (en) | 2020-01-17 | 2024-11-12 | Asm Ip Holding B.V. | Formation of SiOCN thin films |
| US12341005B2 (en) | 2020-01-17 | 2025-06-24 | Asm Ip Holding B.V. | Formation of SiCN thin films |
| CN113832446A (zh) | 2020-06-24 | 2021-12-24 | Asm Ip私人控股有限公司 | 包含钼的膜的气相沉积 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW243541B (ja) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd |
-
1995
- 1995-11-03 KR KR1019950039660A patent/KR0155918B1/ko not_active Expired - Fee Related
-
1996
- 1996-07-03 JP JP17390496A patent/JP3887433B2/ja not_active Expired - Fee Related
- 1996-09-13 US US08/713,944 patent/US5723384A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5723384A (en) | 1998-03-03 |
| KR0155918B1 (ko) | 1998-12-01 |
| JP3887433B2 (ja) | 2007-02-28 |
| KR970030461A (ko) | 1997-06-26 |
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