JPH09139659A - クロックのデューティ比調整回路 - Google Patents

Abstract

(57)【要約】 【課題】 クロックのデューティ比調整回路に関し、入
力クロックのデューティ比にかかわらず出力クロックの
デューティ比を所期の値に調整することができるクロッ
クのデューティ比調整回路を提供する。 【解決手段】 入力クロックを遅延させる遅延回路と、
該遅延回路の出力を微分する微分回路と、該入力クロッ
クをクロック端子に受け、データ端子は“Ｈ”レベルに
固定され、該微分回路の出力をリセット端子に受けるフ
リップ・フロップとを備え、該遅延回路の遅延時間を設
定することにより、出力クロックのデューティ比を所期
の値に調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックのデュー
ティ比調整回路に係り、特に、入力クロックのデューテ
ィ比にかかわらず出力クロックのデューティ比を所期の
値に調整することができるクロックのデューティ比調整
回路に関する。

【０００２】ディジタル装置の動作において要になる信
号は何といってもクロックであり、その周波数、位相及
びデューティ比の正確さが要求される。この内、デュー
ティ比に正確さが求められる理由は、下記の通りであ
る。

【０００３】 デューティ比が小さくなり過ぎる、即
ち、クロック幅が小さくなり過ぎると、そのクロックで
はフリップ・フロップをたたけなくなる。 クロックの立ち上がりと立ち下がりの双方を使って
データをリタイミングする場合には、データ間の位相関
係が不正確になる。

【０００４】 ＲＺ光伝送方式においては、ＮＲＺデ
ータとクロックの論理積をとった信号で電気−光変換素
子を駆動するので、光信号のデューティ比が不正確にな
って、以降のデータ処理の信頼性に影響が及ぶばかりで
はなく、光パワーが不正確になるために電気−光変換素
子や光ファイバーにおける非線型効果に変動が生ずるこ
とさえある。

【０００５】 大規模集積回路のように、基本素子を
自由に選択する余地がない場合には、伝送速度が高くな
る程デューティ比の変動の影響を受けるようになる。生
成されたばかりのクロックは所期のデューティ比、即
ち、通常はデューティ比５０％であるが、主として、ゲ
ートやフリップ・フロップにおける波形の立ち上がりと
立ち下がりでの伝搬遅延時間差とその温度特性や電源電
圧特性によってデューティ比に変動が生じ、この変動が
累積されてゆく。従って、回路の所々でデューティ比を
調整して、正常なデューティ比に戻す必要がある。

【０００６】

【従来の技術】図１２は、従来のデューティ比調整回路
（その１）で、デューティ比が小さくなった時に元に戻
すための回路である。

【０００７】図１２（イ）はその回路構成である。図１
２（イ）おいて、１は遅延回路、６は論理和回路であ
る。図１２（ロ）はそのタイムチャートである。入力ク
ロックは二分岐されて、一方は直接論理和回路の一方の
入力端子に導かれ、もう一方は遅延回路を通された後該
論理和回路のもう一方の入力端子に導かれる。従って、
図１２（ロ）の場合には、出力クロックは入力クロック
の立ち上がりと一緒に立ち上がり、遅延回路の出力の立
ち下がりと一緒に立ち下がるので、デューティ比を大き
くできる。今、入力クロックのデューティ比がαで、遅
延回路の遅延時間のクロック周期に対する比をβとすれ
ば、α＋βが所期のデューティ比になるように遅延回路
の遅延時間を設定すればよい。

【０００８】図１３は、従来のデューティ比調整回路
（その２）で、デューティ比が大きくなった時に元に戻
すための回路である。図１３（イ）はその回路構成であ
る。図１３（イ）おいて、１は遅延回路、７は論理積回
路である。図１３（ロ）はそのタイムチャートである。

【０００９】入力クロックは二分岐されて、一方は直接
論理積回路の一方の入力端子に導かれ、もう一方は遅延
回路を通された後該論理積回路のもう一方の入力端子に
導かれる。従って、出力クロックは遅延回路の出力の立
ち上がりと一緒に立ち上がり、入力クロックの立ち下が
りと一緒に立ち下がるので、デューティ比を小さくでき
る。今、入力クロックのデューティ比がαで、遅延回路
の遅延時間のクロック周期に対する比をβとすれば、α
−βが所期のデューティ比になるように遅延回路の遅延
時間を設定すればよい。

【００１０】

【発明が解決しようとする課題】図１２と図１３のデュ
ーティ比調整回路には、出力クロックのデューティ比に
入力クロックのデューティ比が直接かかわるので、一旦
遅延回路の遅延時間を設定した後に入力クロックのデュ
ーティ比に変動が生ずると、出力クロックのデューティ
比が所期の値からずれてしまうという問題がある。

【００１１】又、図１２のデューティ比調整回路の場
合、遅延回路の遅延時間のクロック周期に対する比βを
入力クロックのデューティ比αより大きくしないとα＋
βが所期のデューティ比にならない場合には、図１２の
デューティ比調整回路１段では所期のデューティ比のク
ロックを得られないという問題も生ずる。今、入力クロ
ックのデューティ比が２０％の場合、βを３０％にすれ
ば入力クロックの立ち上がりから遅延回路の立ち下がり
までの時間はデューティ比換算で５０％になるが、その
間で１０％に相当する時間は出力の論理レベルは“Ｌ”
になっており、このような波形ではクロックには使えな
い。このような場合には、例えばβを１５％に設定して
デューティ比を３５％にした中間出力クロックを得て、
該中間出力クロックをもう一回βが１５％である図１２
の構成のデューティ比調整回路に入力してデューティ比
５０％の出力クロックを得るようにしなければならな
い。これは、出力クロックの波形が入力クロックのデュ
ーティ比に影響されることを意味する。

【００１２】まとめると、従来のデューティ比調整回路
には、出力クロックのデューティ比と波形が入力クロッ
クのデューティ比の影響を受けるという問題がある。本
発明は、かかる問題に鑑み、出力クロックのデューティ
比と波形が入力クロックのデューティ比に影響されない
クロックのデューティ比調整回路を提供することを目的
とする。

【００１３】

【課題を解決するための手段】第一の手段は、データ端
子が“Ｈ”固定になっているフリップ・フロップのクロ
ック端子に入力クロックを供給し、遅延回路を通った該
入力クロックを微分した信号によって該フリップ・フロ
ップをリセットして、該フリップ・フロップの出力端子
から出力クロックを得るものである。

【００１４】第一の手段によれば、入力クロックの立ち
上りによって該フリップ・フロップの出力が“Ｈ”にな
り、遅延回路を通った入力クロックの立ち上がりを微分
した出力によって該フリップ・フロップの出力を“Ｌ”
に下げるので、入力クロックでデータの“Ｈ”が出力さ
れるまでの遅延時間と、微分出力によって該フリップ・
フロップがリセットされるまでの遅延時間が等しいもの
とすれば、遅延回路の遅延時間のみによって出力クロッ
クのデューティ比を決めることができる。

【００１５】第二の手段は、データ端子が“Ｈ”固定に
なっているフリップ・フロップのクロック端子に入力ク
ロックを供給し、該フリップ・フロップの出力を遅延回
路を通した後で微分し、該微分出力によって該フリップ
・フロップをリセットすると共に、該フリップ・フロッ
プの出力を出力クロックとするものである。

【００１６】第二の手段によれば、入力クロックの立ち
上りによって該フリップ・フロップの出力が“Ｈ”にな
り、遅延回路を通った入力クロックの立ち上がりを微分
した出力によって該フリップ・フロップの出力を“Ｌ”
に下げるので、該遅延回路の遅延時間と、微分出力によ
って該フリップ・フロップがリセットされるまでの遅延
時間の和で出力クロックのデューティ比を決めることが
できる。

【００１７】第三の手段は、データ端子が“Ｈ”固定に
なっているフリップ・フロップのクロック端子に入力ク
ロックを供給し、遅延回路で異なる遅延を受けた該入力
クロックを選択し、該選択されたクロックを微分した信
号によって該フリップ・フロップをリセットして、該フ
リップ・フロップの出力端子から出力クロックを得るも
のである。

【００１８】第三の手段によれば、入力クロックの立ち
上りによって該フリップ・フロップの出力が“Ｈ”にな
り、遅延回路で異なる遅延を受けた入力クロックの内選
択されたクロックの立ち上がりを微分した出力によって
該フリップ・フロップの出力を“Ｌ”に下げるので、入
力クロックでデータの“Ｈ”が出力されるまでの遅延時
間と、微分出力によって該フリップ・フロップがリセッ
トされるまでの遅延時間が等しくなくても、出力クロッ
クのデューティ比を所期の値に決めることができる。

【００１９】第四の手段は、前記第三の手段において出
力クロックのデューティ比を検出し、該検出されたデュ
ーティ比と所期のデューティ比との差によって遅延回路
で異なる遅延を受けた複数のクロックから選択するクロ
ックを変更するものである。

【００２０】第四の手段によれば、出力クロックのデュ
ーティ比と所期のデューティ比との差によって遅延回路
で異なる遅延を受けた複数のクロックから選択するクロ
ックを変更するので、自動的に出力クロックのデューテ
ィ比を所期の値に調整することができる。

【００２１】

【発明の実施の形態】図１は、本発明の原理である。図
１において、１は遅延回路、２は微分回路、３はフリッ
プ・フロップである。

【００２２】図１の構成は、データ端子が“Ｈ”固定に
なっているフリップ・フロップのクロック端子に入力ク
ロックを供給し、遅延回路を通った該入力クロックを微
分した信号によって該フリップ・フロップをリセットし
て、該フリップ・フロップの出力端子から出力クロック
を得るものである。

【００２３】図２は、図１の構成のタイムチャートであ
る。以下、図２を参照しながら図１の構成の動作を説明
する。図２（イ）は、入力クロックのデューティ比が小
さい場合の動作を示す。具体的には、入力クロックのデ
ューティ比が５０％より小さい場合（図では３０％の場
合を示している。）に出力クロックのデューティ比を５
０％に調整する動作を示している。入力クロックは、デ
ータ端子を“Ｈ”固定されているフリップ・フロップの
クロック端子に供給されるので、該フリップ・フロップ
の非反転出力は該フリップ・フロップに固有の遅延時間
の後に“Ｈ”にラッチされる。一方、入力クロックは遅
延回路にも供給され、遅延回路で設定された遅延時間を
経過して該遅延回路から出力される。微分回路は、該遅
延回路の出力の立ち上がりを微分して得たパルスを論理
反転したパルスを出力する。該論理反転されたパルスが
該フリップ・フロップをリセットするので、該フリップ
・フロップの出力は該論理反転されたパルスから該フリ
ップ・フロップ固有の遅延時間の後に“Ｌ”に変化す
る。今、入力クロックの立ち上がりでデータ端子に供給
されている“Ｈ”がラッチされるまでの遅延時間と、該
論理反転されたパルスによって該フリップ・フロップが
リセットされるまでの遅延時間が等しいとすれば、出力
クロックのデューティ比は遅延回路の遅延時間だけで決
まる。即ち、該遅延時間のクロック周期に対する比が５
０％であれば、出力クロックのデューティ比は５０％に
なる。もし、双方の遅延時間が異なるのであれば、遅延
回路の遅延時間にその差を勘案してデューティ比を決め
ることができる。ともかく、入力クロックの立ち上がり
と遅延回路の出力の立ち上がりで出力クロックのデュー
ティ比が決まるので、その間の入力クロック及び遅延回
路の出力の波形や入力クロックのデューティ比には無関
係に出力クロックのデューティ比が決まる。

【００２４】図２（ロ）は、入力クロックのデューティ
比が大きい場合の動作を示す。具体的には、入力クロッ
クのデューティ比が５０％より大きい場合（図では７０
％の場合を示している。）に出力クロックのデューティ
比を５０％に調整する動作を示している。図２（イ）に
示した、入力クロックのデューティ比が小さい場合と全
く同じで、入力クロックは、データ端子を“Ｈ”固定さ
れているフリップ・フロップのクロック端子に供給され
るので、該フリップ・フロップの非反転出力は該フリッ
プ・フロップに固有の遅延時間の後に“Ｈ”にラッチさ
れる。一方、入力クロックは遅延回路にも供給され、遅
延回路で設定された遅延時間を経過して該遅延回路から
出力される。微分回路は、該遅延回路の出力の立ち上が
りを微分して得たパルスを論理反転したパルスを出力す
る。該論理反転されたパルスが該フリップ・フロップを
リセットするので、該フリップ・フロップの出力は該論
理反転されたパルスから該フリップ・フロップ固有の遅
延時間の後に“Ｌ”に変化する。今、入力クロックの立
ち上がりでデータ端子に供給されている“Ｈ”がラッチ
されるまでの遅延時間と、該論理反転されたパルスによ
って該フリップ・フロップがリセットされるまでの遅延
時間が等しいとすれば、出力クロックのデューティ比は
遅延回路の遅延時間だけで決まる。即ち、該遅延時間の
クロック周期に対する比が５０％であれば、出力クロッ
クのデューティ比は５０％になる。従って、入力クロッ
クの立ち上がりと遅延回路の出力の立ち上がりで出力ク
ロックのデューティ比が決まるので、その間の入力クロ
ック及び遅延回路の出力の波形や入力クロックのデュー
ティ比には無関係に出力クロックのデューティ比が決ま
る。

【００２５】しかも、従来のデューティ比調整回路で
は、大きなデューティ比を小さくする場合に適用できる
回路と、小さなデューティ比が大きくする場合に適用で
きる回路とは異なるものであったが、図１の構成ではそ
の区別をする必要がない。

【００２６】尚、図１にはフリップ・フロップの非反転
出力端子から出力クロックを取り出している例を図示し
ているが、本発明はこれに限定されるものではなく、当
然反転出力端子から出力クロックを取り出すこともでき
る。

【００２７】図３は、本発明の第二の原理である。図３
において、１は遅延回路、２は微分回路、３はフリップ
・フロップである。

【００２８】図３の構成は、データ端子が“Ｈ”固定に
なっているフリップ・フロップのクロック端子に入力ク
ロックを供給し、該フリップ・フロップの出力を遅延回
路を通した後で微分し、該微分出力によって該フリップ
・フロップをリセットすると共に、該フリップ・フロッ
プの出力を出力クロックとするものである。

【００２９】図４は、図３の構成のタイムチャートであ
る。以下、図４を参照しながら図３の構成の動作を説明
する。図４（イ）は、入力クロックのデューティ比が小
さい場合の動作を示す。具体的には、入力クロックのデ
ューティ比が５０％より小さい場合（図では３０％の場
合を示している。）に出力クロックのデューティ比を５
０％に調整する動作を示している。入力クロックは、デ
ータ端子を“Ｈ”固定されているフリップ・フロップの
クロック端子に供給されるので、該フリップ・フロップ
の非反転出力は該フリップ・フロップに固有の遅延時間
の後に“Ｈ”にラッチされる。該フリップ・フロップの
出力は遅延回路に供給され、該遅延回路で設定された遅
延時間を経過して該遅延回路から出力される。微分回路
は、該遅延回路の出力の立ち上がりを微分して得たパル
スを論理反転したパルスを出力する。該論理反転された
パルスが該フリップ・フロップをリセットするので、該
フリップ・フロップの出力は該論理反転されたパルスか
ら該フリップ・フロップに固有の遅延時間の後に“Ｌ”
に変化する。上記のようにデューティ比が調整された該
フリップ・フロップの出力が出力クロックとなる。即
ち、出力クロックのデューティ比は、該遅延回路の遅延
時間に該フリップ・フロップがリセットされる遅延時間
を加算した遅延時間によって決定される。従って、入力
クロックのデューティ比には無関係に出力クロックのデ
ューティ比が決まる。

【００３０】図４（ロ）は、入力クロックのデューティ
比が大きい場合の動作を示す。具体的には、入力クロッ
クのデューティ比が５０％より大きい場合（図では７０
％の場合を示している。）に出力クロックのデューティ
比を５０％に調整する動作を示している。図４（イ）
の、入力クロックのデューティ比が小さい場合と全く同
じように、入力クロックは、データ端子を“Ｈ”固定さ
れているフリップ・フロップのクロック端子に供給され
るので、該フリップ・フロップの非反転出力は該フリッ
プ・フロップに固有の遅延時間の後に“Ｈ”にラッチさ
れる。該フリップ・フロップの出力は遅延回路に供給さ
れ、該遅延回路で設定された遅延時間を経過して該遅延
回路から出力される。微分回路は、該遅延回路の出力の
立ち上がりを微分して得たパルスを論理反転したパルス
を出力する。該論理反転されたパルスが該フリップ・フ
ロップをリセットするので、該フリップ・フロップの出
力は該論理反転されたパルスから該フリップ・フロップ
に固有の遅延時間の後に“Ｌ”に変化する。上記のよう
にデューティ比が調整された該フリップ・フロップの出
力が出力クロックとなる。即ち、出力クロックのデュー
ティ比は、該遅延回路の遅延時間に該フリップ・フロッ
プがリセットされる遅延時間を加算した遅延時間によっ
て決定される。従って、入力クロックのデューティ比に
は無関係に出力クロックのデューティ比が決まる。

【００３１】しかも、従来のデューティ比調整回路で
は、大きなデューティ比を小さくする場合に適用できる
回路と、小さなデューティ比が大きくする場合に適用で
きる回路とは異なるものであったが、図３の構成ではそ
の区別をする必要がない。

【００３２】尚、図３には、フリップ・フロップの非反
転出力端子に現れる信号を遅延、微分してデューティ比
を決め、フリップ・フロップの非反転出力端子に現れる
信号を出力クロックとする例を図示しているが、本発明
はこれに限定されるものではない。即ち、反転出力端子
に現れる信号を遅延、微分してデューティ比を決め、非
反転出力端子に現れる信号を出力クロックにすること
も、反転出力端子に現れる信号を遅延、微分してデュー
ティ比を決め、反転出力端子に現れる信号を出力クロッ
クにすることも、非反転出力端子に現れる信号を遅延、
微分してデューティ比を決め、反転出力端子に現れる信
号を出力クロックにすることも可能である。

【００３３】図５は、本発明の第三の原理である。図５
において、１は遅延回路、２は微分回路、３はフリップ
・フロップ、４は該遅延回路が出力する、異なる遅延を
受けた複数の出力から一の出力を選択する遅延量選択回
路である。

【００３４】図５の構成は、基本的には図１の構成と同
じ動作をするが、遅延回路の遅延時間を選択できること
が特徴である。即ち、データ端子が“Ｈ”固定になって
いるフリップ・フロップのクロック端子に入力クロック
を供給し、遅延回路で異なる遅延を受けた該入力クロッ
クを選択し、該選択されたクロックを微分した信号によ
って該フリップ・フロップをリセットして、該フリップ
・フロップの出力端子から出力クロックを得るものであ
る。

【００３５】図５の構成によれば、入力クロックの立ち
上りによって該フリップ・フロップの出力が“Ｈ”にな
り、遅延回路で異なる遅延を受けた入力クロックの内選
択されたクロックの立ち上がりを微分した出力によって
該フリップ・フロップの出力を“Ｌ”に下げるので、入
力クロックでデータの“Ｈ”が出力されるまでの遅延時
間と、微分出力によって該フリップ・フロップがリセッ
トされるまでの遅延時間が等しくなくても、出力クロッ
クのデューティ比を所期の値に決めることができる。

【００３６】尚、図５には図１の構成を基本にした構成
を図示しているが、図３の構成を基本にした構成も勿論
実現可能である。図６は、本発明の第四の原理である。

【００３７】図６において、１は遅延回路、２は微分回
路、３はフリップ・フロップ、４は該遅延回路が出力す
る、異なる遅延を受けた複数の出力から一の出力を選択
する遅延量選択回路、５は出力クロックのデューティ比
を検出して、検出したデューティ比に応じた遅延量選択
のための信号を出力するデューティ比検出回路である。

【００３８】図６の構成は、前記図５の構成において出
力クロックのデューティ比を検出し、該検出されたデュ
ーティ比と所期のデューティ比との差によって遅延回路
で異なる遅延を受けた複数のクロックから選択するクロ
ックを変更するものである。

【００３９】即ち、図６の構成によれば、出力クロック
のデューティ比と所期のデューティ比との差によって遅
延回路で異なる遅延を受けた複数のクロックから選択す
るクロックを変更するので、自動的に出力クロックのデ
ューティ比を所期の値に調整することができる。

【００４０】尚、図６には図１の構成を基本にした構成
を図示しているが、図３の構成を基本にした構成も勿論
実現可能である。以上、本発明の基本的な構成について
説明をした。以降は、上記基本的構成に使用される具体
的な回路について説明を加える。

【００４１】図７は、遅延回路の実施の形態である。図
７において、１１乃至１８は非反転ゲートである。図７
に示した遅延回路を図１の構成に適用する場合には、入
力端子に入力クロックを供給し、複数の出力端子の内遅
延時間がデューティ比５０％に相当する遅延時間の出力
端子を選択し、該選択された出力端子を微分回路の入力
端子と接続すればよい。又、図７に示した遅延回路を図
３の構成に適用する場合には、入力端子に入力クロック
を供給し、複数の出力端子の内遅延時間がデューティ比
５０％からフリップ・フロップのリセットに対する遅延
時間のクロック周期比を減算した遅延時間に相当する出
力端子を選択し、該選択された出力端子を微分回路の入
力端子と接続すればよい。更に、図７に示した遅延回路
を図５又は図６の構成に適用する場合には、入力端子に
入力クロックを供給し、複数の出力端子を遅延量選択回
路の入力端子に接続すればよい。

【００４２】尚、図７においては非反転ゲートが８個で
出力端子が８本の場合を例示しているが、非反転ゲート
数と出力端子数は任意であり、又、各々の非反転ゲート
の遅延時間は等しい必要性もない。

【００４３】更に、図７においては比反転ゲートを用い
た能動遅延回路を図示して説明したが、受動遅延回路
や、能動遅延回路と受動遅延回路を組み合わせた回路を
使用することもできる。特に、受動遅延回路を用いる
と、遅延時間を任意に設定、調整できるメリットが生ず
る。

【００４４】図８は、微分回路の実施の形態である。図
８において、２１乃至２４は反転ゲート、２５は論理積
回路である。図８の構成の微分回路において、入力は直
接論理積回路の一方の入力端子に供給されると共に、反
転ゲート２１の入力端子にも供給され、反転ゲート２１
乃至２３を通った後、該論理積回路のもう一方の入力端
子に供給される。ここで大切なのは、微分回路の入力端
子から論理積回路のもう一方の入力端子の間に設けられ
る反転ゲートは奇数でなければならず、且つ、これら反
転ゲートの遅延時間がクロックのデューティ比に相当す
る時間より小さくなくてはならないということである。
これは、論理積回路の一方の入力端子に直接供給される
クロックの立ち上がりと、該論理積回路のもう一方に供
給される反転された上遅延を受けたクロックの立ち下が
りとの間の両者の一致する部分によって微分出力が得ら
れるからである。尚、反転ゲート２４は、反転ゲート２
１乃至２３と論理積回路２５とで得られる、正のパルス
を有する微分出力を、負のパルスを有する微分出力に変
換するためのものである。

【００４５】尚、図８においては反転ゲートと論理積回
路を組み合わせた微分回路を図示して説明したが、フリ
ップ・フロップと論理積回路を組み合わせても同様な微
分出力を生成できる。但し、フリップ・フロップと論理
積回路の組み合わせにおいては、デューティ比の調整対
象のクロックより十分高速なクロックを必要とする点に
留意しなければならない。

【００４６】図９は、遅延量選択回路の実施の形態であ
る。図９において、４１はセレクタ、４２は保持回路で
ある。図７の遅延回路の複数の出力は、図９のセレクタ
に入力される。該セレクタには保持回路から供給される
選択信号が供給されており、該選択信号によって複数の
入力の内の一の入力が選択される。もし入力がｎ（ｎは
正の整数）あれば、選択信号のビット数はｌｏｇ₂ ｎを
切り上げた整数に等しい。図９の場合には、入力は８あ
るので、選択信号は３ビットであれば、該選択信号によ
って８の入力を過不足なく選択できる。

【００４７】尚、保持回路としては、スイッチやフリッ
プ・フロップが使用でき、これらをマニュアルで設定す
ればよい。図１０は、遅延量選択回路の第二の実施の形
態である。

【００４８】図１０において、４１はセレクタ、４３は
カウンタである。この場合には、八の入力から一の出力
を選択するので、カウンタは３ビットでよい。そして、
イネーブルとカウント制御信号をマニュアルで設定し、
クロックもマニュアル入力して、カウント値を所期の値
に設定する。こうしてカウント値を設定、保持する意味
では、図１０の構成も図９の構成の一形態であるといえ
るが、図１０の構成は、次に説明するように、デューテ
ィ比を自動設定できるので、図９の構成とは区別して示
した。

【００４９】図１１の太線で示す部分は、デューティ比
検出回路の実施の形態を示す図であるが、理解を助ける
ために、細線で示した遅延量選択回路の第二の実施の形
態と一緒に図示ししている。

【００５０】図１１において、５１は平均値検出回路、
５２は検出された平均値が出力クロックの“Ｈ”と
“Ｌ”の中間レベルである０．５より大きいか小さいか
を判定するコンパレータ、５３は検出された平均値が出
力クロックの“Ｈ”と“Ｌ”の中間レベルである０．５
の近傍（０．５±δ以内；δは誤差を表す微小な値であ
る）にあるか、０．５とは誤差がある（０．５に対して
±δ以上の誤差がある）かを判定するウィンドウ・コン
パレータで、５１乃至５３によってデューティ比検出回
路が構成される。又、４１はセレクタ、４３はカウンタ
で、４１と４３によって遅延量選択回路の第二の実施の
形態が構成される。

【００５１】もし、出力クロックのデューティ比が５０
％であれば、出力クロックの“Ｈ”と“Ｌ”の時間が等
しいので、“Ｈ”のレベルを１とし、“Ｌ”のレベルを
０とすれば、この時に検出される平均値は０．５に等し
くなる。これに対して、出力クロックのデューティ比が
５０％より大きくなると、検出される平均値は０．５よ
り大きくなり、出力クロックのデューティ比が５０％よ
り小さくなると、検出される平均値は０．５より小さく
なる。従って、出力クロックのデューティ比が５０％よ
り大きくなるとコンパレータは“Ｈ”を出力し、デュー
ティ比が５０％より小さくなるとコンパレータは“Ｌ”
を出力する。このコンパレータの出力はカウンタのカウ
ント制御端子に供給される。カウンタは、カウント制御
信号が“Ｈ”の時にカウント・アップし、カウント制御
信号が“Ｌ”の時にカウント・ダウンするものとした
時、カウント・アップすれば選択されるクロックの遅延
が小さくなり、カウント・ダウンすれば選択されるクロ
ックの遅延が大きくなるようにセレクタにおける入力信
号と選択信号との関係を設定することによって、出力ク
ロックのデューティ比を５０％に近づけることができ
る。ここで、クロックの遅延の大小とデューティ比の大
小の関係は、図１、図３の構成の動作説明によって明ら
かになっている。

【００５２】ウィンドウ・コンパレータの役割は、上記
のように出力クロックのデューティ比が５０％近傍に収
斂してきた時にカウンタのカウント動作を停止すること
にある。即ち、出力クロックのデューティ比が５０％近
傍に収斂し、平均値検出回路の出力が０．５に対して±
δの誤差範囲に入った時に、ウィンドウ・コンパレータ
は“Ｌ”を出力し、出力クロックのデューティ比が５０
％近傍に収斂ておらず、平均値検出回路の出力が０．５
に対して±δの誤差範囲外の時に、ウィンドウ・コンパ
レータは“Ｈ”を出力する。該ウィンドウ・コンパレー
タの出力はカウンタのイネーブル端子に供給されている
ので、平均値検出回路の出力が０．５に対して±δの誤
差範囲外の場合にはカウンタはカウントを行ない、平均
値検出回路の出力が０．５に対して±δの誤差範囲に入
った時にカウンタはカウントを停止する。

【００５３】従って、図１１のデューティ比検出回路と
図１０の遅延量選択回路とを組み合わせることによっ
て、出力クロックのデューティ比を自動的に５０％に調
整することができる。

【００５４】尚、図１１には平均値検出回路と０．５の
上下を判別するコンパレータと、０．５の近傍か否かを
判定するウィンドウ・コンパレータを使用したデューテ
ィ比検出回路を図示して説明したが、デューティ比検出
回路はこれには限定されない。図示はしないが、平均値
検出回路の出力が０から１の間の複数の領域のいずれの
レベルにあるかを判定する複数のウィンドウ・コンパレ
ータを使用し、各々のウィンドウ・コンパレータの出力
に固有の符号を付与する方式のデューティ比検出回路を
適用し、該デューティ比検出回路の出力符号を遅延量選
択回路のセレクタの選択端子に直接供給して遅延回路の
遅延時間を選択するようにしてもよい。

【００５５】

【発明の効果】以上詳述した如く、本発明により、入力
クロックのデューティ比にかかわらず出力クロックのデ
ューティ比を所期の値に調整することができるクロック
のデューティ比調整回路を実現することができる。更
に、クロックのデューティ比をマニュアルで調整するこ
とも、自動的に調整することも可能である。

【図面の簡単な説明】

【図１】 本発明の原理。

【図２】 図１の構成のタイムチャート。

【図３】 本発明の第二の原理。

【図４】 図３の構成のタイムチャート。

【図５】 本発明の第三の原理。

【図６】 本発明の第四の原理。

【図７】 遅延回路の実施の形態。

【図８】 微分回路の実施の形態。

【図９】 遅延量選択回路の実施の形態。

【図１０】 遅延量選択回路の第二の実施の形態。

【図１１】 デューティ比検出回路の実施の形態。

【図１２】 従来のデューティ比調整回路（その１）。

【図１３】 従来のデューティ比調整回路（その２）。

【符号の説明】

１ 遅延回路 ２ 微分回路 ３ フリップ・フロップ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力クロックを遅延させる遅延回路と、 該遅延回路の出力を微分する微分回路と、 該入力クロックをクロック端子に受け、データ端子は
   “Ｈ”レベルに固定され、該微分回路の出力をリセット
   端子に受けるフリップ・フロップとを備え、 該遅延回路の遅延時間を設定することにより、出力クロ
   ックのデューティ比を所期の値に調整することを特徴と
   するクロックのデューティ比調整回路。
2. 【請求項２】 入力クロックをクロック端子に受け、デ
   ータ端子を“Ｈ”レベルに固定され、後述する微分回路
   の出力をリセット端子に受けるフリップ・フロップと、 該フリップ・フロップの出力を遅延させる遅延回路と、 該遅延回路の出力を微分する微分回路とを備え、 該遅延回路の遅延時間を設定することにより、出力クロ
   ックのデューティ比を所期の値に調整することを特徴と
   するクロックのデューティ比調整回路。
3. 【請求項３】 請求項１又は請求項２記載のクロックの
   デューティ比調整回路であって、 前記遅延回路は遅延時間が異なる信号を出力する複数の
   出力端子を備える遅延回路であり、 該遅延回路の複数の出力から一の出力を選択して微分回
   路に供給する遅延量選択回路を備えることを特徴とする
   クロックのデューティ比調整回路。
4. 【請求項４】 請求項３記載のクロックのデューティ比
   調整回路であって、 出力クロックのデューティ比を検出して検出結果に対応
   した符号を出力するデューティ比検出回路を備え、 前記遅延量選択回路は、該デューティ比検出回路の出力
   符号によって前記遅延回路の複数の出力から一の出力を
   選択する遅延量選択回路であることを特徴とするクロッ
   クのデューティ比調整回路。