JPH09139672A - Ａ／ｄ変換器および情報再生装置 - Google Patents

Abstract

(57)【要約】 【課題】 Ａ／Ｄ変換の誤変換による影響を低減する。 【解決手段】 コンパレータ１１〜１７において抵抗分
圧回路で発生した基準電圧と入力信号とがレベル比較さ
れ、入力信号が基準電圧より大きければＨレベル、小さ
ければＬレベルが出力される。３個のラッチ２１、２２
の出力がＬ、２４〜２７の出力がＨの場合に、ラッチ２
３の出力が不安定状態では、ＡＮＤゲート３１〜３６の
出力が全てＬとなる場合がある。このときラッチ５１〜
５３の２を補数とする出力コードが（０００）となる。
パーシャル・レスポンス系において再生データをＡ／Ｄ
変換する場合では、このように、中間値を出力すること
によって変換の影響を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、並列型Ａ／Ｄ変
換器、並びにこのＡ／Ｄ変換器を使用して、磁気ディス
クや磁気テープ、光ディスク等の媒体に対してデータを
ディジタル的に記録／再生する情報再生装置に関する。

【０００２】

【従来の技術】従来の３ビットのビット幅を持つＡ／Ｄ
変換器の一般的な構成例を図１に示す。ここでは、簡単
のため少ないビット幅のものについての例を示している
が、ビット幅が増えても同様の構成である。一般に、ｎ
ビットのビット幅を持つＡ／Ｄ変換器では、２ⁿ −１個
のコンパレータを使用する。図１の例では、入力信号が
７個のコンパレータ１１、１２、・・・、１７の一方の
入力端子に供給される。コンパレータ１１〜１７の他方
の入力端子には、正負の基準電圧源Ｖref+およびＶref-
間に挿入された抵抗直列回路により形成された互いに異
なる基準電圧が供給される。

【０００３】入力信号は、７個のコンパレータ１１〜１
７によってそれぞれの基準電圧と比較され、入力信号が
基準電圧より大きければＨレベルが、一方、小さければ
Ｌレベルが出力される。コンパレータ１１〜１７の出力
は、ラッチ２１〜２７によってそれぞれラッチされる。
ラッチ２１〜２７の出力がＡＮＤゲート３１〜３６に供
給される。ＡＮＤゲート３１の一方の入力端子には、ラ
ッチ２１の出力が反転されて供給され、その他方の入力
端子には、下側のＡＮＤゲート３２の出力が供給され
る。他のＡＮＤゲート３１も同様に、ラッチからの出力
を反転したものとその下側のラッチの出力とが供給され
る。従って、ＡＮＤゲート３１〜３６は、上側の入力が
Ｌかつ下側の入力がＨのときのみＨを出力する。例え
ば、上から３個のコンパレータ１１〜１３がＬ、残りの
４個１４〜１７がＨを出力したとき、これらＡＮＤゲー
ト３１〜３６が上から順にＬＬＨＬＬＬを出力する。

【０００４】これらＡＮＤゲート３１〜３６からの出力
は、ワイアド−ＯＲ回路４０によって３ビットにエンコ
ードされる。ワイアド−ＯＲ回路４０において、○で示
した交点はワイアド−ＯＲ接続されている箇所を示し、
○のない交点は接続していない箇所を示している。ワイ
アド−ＯＲ回路４０からのエンコード信号が出力線６
０、６１、６２を介してラッチ５１、５２、５３により
それぞれラッチされて出力される。出力線６２とラッチ
５１の間には、インバータ４２が挿入される。ここで
は、出力データとして２の補数表現による符号付きのコ
ードを出力するため、エンコード信号のＭＳＢ、すなわ
ち出力線６２に出力されるビットを反転して出力してい
る。この場合は出力データｄ２、ｄ１、ｄ０として、入
力信号の電圧が小さいほうから順に（１００、１０１、
１１０、１１１、０００、００１、０１０、０１１）と
なり、これらが順に（−４ −３ −２ −１ ０ ＋
１ ＋２ ＋３）の値を表す。

【０００５】

【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換器は、誤変換を起こす場合がある。サンプリング周
波数が高く、ラッチ２１〜２７がコンパレータ１１〜１
７の出力をラッチするタイミングに余裕がないような場
合では、あるコンパレータの出力がＬからＨに変わる瞬
間にラッチされることが生じ、その結果、ラッチの出力
がしばらくの期間不安定な状態となり、ＨレベルとＬレ
ベルの間のレベルを出力してしまうことがある。

【０００６】例えば、ラッチ２１〜２２の出力がＬとな
り、ラッチ２４〜２７の出力がＨとなるような場合を想
定する。この場合では、残ったラッチ２３の出力がＬで
あれば、ＡＮＤゲート３２がＬ、ＡＮＤゲート３３がＨ
を出力する。一方、ラッチ２３の出力がＨであれば、Ａ
ＮＤゲート３２がＨ、ＡＮＤゲート３３がＬを出力す
る。ところが、上述のように、ラッチ２３の出力が不安
定状態のときは、ＡＮＤゲート３２およびＡＮＤゲート
３３が共にＬを出力することがある。この場合、全ての
ＡＮＤゲート３１〜３６の出力がＬとなり、ワイアド−
ＯＲ回路４０によってエンコードされた結果（３ビッ
ト）が０００となって最小値が出力され、ラッチ５１、
５２、５３からの符号付きの値の出力は、１００、すな
わち、−４の最小値が出力される。

【０００７】Ａ／Ｄ変換器がこのように誤変換をした場
合、Ａ／Ｄ変換器の出力を演算する信号処理回路の出力
に影響を及ぼす。例えば、パーシャルレスポンスクラス
IVと８／１０ＭＳＮ(Matched Spectral Null) 符号を組
み合わせた系において、再生信号がＡ／Ｄ変換器に供給
され、Ａ／Ｄ変換器の出力が等化器を介してビタビデコ
ーダに供給される。このような信号処理回路において、
上述したようなＡ／Ｄ変換器の誤変換が１００ビットに
１度起こったときのビタビ復号器の出力エラーレート
は、図２の実線に示すようになる。図２の縦軸が出力エ
ラーレートｂｅｒであり、横軸がＳ／Ｎである。le-7は
１０^-7を表し、le+00 は１０⁰ （＝１）を表す。

【０００８】Ａ／Ｄ変換器が誤変換をしない場合は、図
２の破線で示すようにＳ／Ｎがよくなるにつれてビット
エラーレートが良くなっていくが、Ａ／Ｄ変換器が誤変
換をする場合は、同図の実線で示すように、再生信号の
Ｓ／Ｎがよい領域では、ビットエラーレートは約１０^-2
程度であり、Ａ／Ｄ変換器の誤変換が必ずビットエラー
となって出力されている。誤変換の影響を少なくするた
め、従来から種々の工夫がなされているが、これらは、
エラーの大きさを可能な限り押さえようとするもので、
そのために回路規模が大きくなる問題があった。

【０００９】従って、この発明の目的は、殆ど追加回路
なしに、誤変換の影響を低減することができるＡ／Ｄ変
換器、並びに誤変換の影響が低減された情報再生装置を
提供することにある。

【００１０】

【課題を解決するための手段】この発明は、コンパレー
タの出力をエンコードする回路を工夫することにより、
誤変換発生時に、Ａ／Ｄ変換器の出力レンジの中間付近
の値が出力されるような構成とする。また、Ａ／Ｄ変換
器が誤変換をした場合にこれを検出する手段を備える。
例えば３ビットのＡ／Ｄ変換器の場合、出力レンジが１
００ １０１ １１０ １１１ ０００ ００１ ０１０ ０１１の順
に大きくなるものとすると、例えば誤変換発生時に００
０を出力するようにする。これは符号付きの値として±
０である。

【００１１】パーシャルレスポンスクラスIVにＭＳＮ符
号を組合せ、これをビタビ復号する系において、この発
明によるＡ／Ｄ変換器を使用した場合のビットエラーレ
ートは、従来例でのＡ／Ｄ変換器を使う場合のビットエ
ラーレートである１０^-2より数桁以上改善されており、
このような手段によって、Ａ／Ｄ変換器の誤変換が生じ
た場合でも、ビットエラーレートを改善することが可能
となる。

【００１２】

【発明の実施の形態】以下、この発明の一実施例につい
て説明する。この一実施例によれば、図３に示すよう
に、出力エラーレートを改善することができる。図３中
の実線は、図２の場合と同様に、パーシャルレスポンス
クラスIVにＭＳＮ符号を組合せ、これをビタビ復号する
系において、Ａ／Ｄ変換器の誤変換が１００ビットに１
度起こったときのビタビ復号器の出力エラーレートを示
す。この図３から分かるように、再生信号のＳ／Ｎがよ
い領域では、Ａ／Ｄ変換器が誤変換をしない場合に比べ
るとエラーレートは若干悪くなっているものの、この発
明によるＡ／Ｄ変換器を用いる場合のビットエラーレー
トは、従来例でのＡ／Ｄ変換器を使う場合のビットエラ
ーレートである１０^-2と比較して、数桁以上改善され
る。このように、Ａ／Ｄ変換器の誤変換が生じた場合で
も、ビットエラーレートを改善することが可能となる。

【００１３】図４は、この発明によるＡ／Ｄ変換器の第
１の実施例の構成を示すブロック図である。入力信号が
７個のコンパレータ１１、１２、・・・、１７の一方の
入力端子に供給される。コンパレータ１１〜１７の他方
の入力端子には、正負の基準電圧源Ｖref+およびＶref-
間に挿入された抵抗直列回路により形成された互いに異
なる基準電圧が供給される。

【００１４】入力信号は、７個のコンパレータ１１〜１
７によってそれぞれの基準電圧と比較され、入力信号が
基準電圧より大きければＨレベルが、一方、小さければ
Ｌレベルが出力される。コンパレータ１１〜１７の出力
は、ラッチ２１〜２７によってそれぞれラッチされる。
ラッチ２１〜２７の出力がＡＮＤゲート３１〜３６に供
給される。ＡＮＤゲート３１の一方の入力端子には、ラ
ッチ２１の出力が反転されて供給され、その他方の入力
端子には、下側のＡＮＤゲート３２の出力が供給され
る。他のＡＮＤゲート３１も同様に、ラッチからの出力
を反転したものとその下側のラッチの出力とが供給され
る。従って、ＡＮＤゲート３１〜３６は、上側の入力が
Ｌかつ下側の入力がＨのときのみＨを出力する。例え
ば、上から３個のコンパレータ１１〜１３がＬ、残りの
４個１４〜１７がＨを出力したとき、これらＡＮＤゲー
ト３１〜３６が上から順にＬＬＨＬＬＬを出力する。

【００１５】これらＡＮＤゲート３１〜３６からの出力
とインバータ３７により反転されたラッチ２７の出力が
ワイアド−ＯＲ回路４１に供給され、ワイアド−ＯＲ回
路４１によって３ビットにエンコードされる。ワイアド
−ＯＲ回路４１において、○で示した交点はワイアド−
ＯＲ接続されている箇所を示し、○のない交点は接続し
ていない箇所を示している。ワイアド−ＯＲ回路４１か
らのエンコード信号が出力線６０、６１、６２を介して
ラッチ５１、５２、５３によりそれぞれラッチされて出
力される。ここでは、出力データとして符号付きの２の
補数表現による出力を発生している。この場合は出力デ
ータｄ２、ｄ１、ｄ０として、入力信号の電圧が小さい
ほうから順に（１００、１０１、１１０、１１１、００
０、００１、０１０、０１１）となり、これらが順に
（−４ −３ −２ −１ ０ ＋１ ＋２ ＋３）の
値を表す。

【００１６】図１に示す従来のＡ／Ｄ変換器の構成と比
較すると分かるように、この発明の一実施例は、ラッチ
２７の出力をインバータ３７を介してワイアド−ＯＲ回
路４１に供給する点、ワイアド−ＯＲ回路４１の論理が
変更されている点、並びに出力線６２にインバータ４２
が接続されてない点が従来の構成と相違している。

【００１７】ここで、Ａ／Ｄ変換器が誤変換をおこした
場合を考える。すなわち、あるコンパレータの出力がＬ
からＨに変わる瞬間にラッチされたとすると、ラッチの
出力はしばらくの期間不安定な状態となり、Ｈレベルと
Ｌレベルの間のレベルを出力する。例えば、ラッチ２１
〜２２の出力がＬとなり、ラッチ２４〜２７の出力がＨ
となるような場合を想定する。この場合では、正常動作
時には、残ったラッチ２３の出力がＬであれば、ＡＮＤ
ゲート３２がＬ、ＡＮＤゲート３３がＨを出力する。一
方、ラッチ２３の出力がＨであれば、ＡＮＤゲート３２
がＨ、ＡＮＤゲート３３がＬを出力する。ところが、上
述のように、ラッチ２３の出力が不安定状態のときは、
ＡＮＤゲート３２およびＡＮＤゲート３３が共にＬを出
力することがある。この場合、全てのＡＮＤゲート３１
〜３６の出力がＬとなる。

【００１８】このような場合でも、この発明の第１の実
施例は、上述したように、ラッチ２７の出力をインバー
タ３７およびワイアド−ＯＲ回路４１を介してラッチ５
１に供給するので、ワイアド−ＯＲ回路４１の出力が０
００となり、符号付き２の補数として０を出力する。こ
の０の値は、符号付きのコードの中間値である。このよ
うに、図４に示すこの発明の第１の実施例によれば、Ａ
／Ｄ変換器が誤変換をした際、出力値として出力レンジ
の中間付近の値を出力するため、誤変換の影響を小さく
することが可能となる。

【００１９】図５は、この発明の第２の実施例を示す。
上述した第１の実施例は、Ａ／Ｄ変換器が誤変換した際
に、出力信号として自動的に０の値を出力するものであ
った。それに対し、第２の実施例は、Ａ／Ｄ変換器が誤
変換した際にこれを検出し、誤変換が検出されたときに
はあらかじめ決められた固定値を出力するようにしたも
のである。

【００２０】図５に示す第２の実施例は、第１の実施例
と同様に、ラッチ２７の出力に対してインバータ３７を
接続する。全てのＡＮＤゲート３１〜３６の出力とイン
バータ３７の出力をワイアド−ＯＲしてこのＯＲ出力線
６３をインバータ３９を介してラッチ５０に供給する。
ワイアド−ＯＲ回路４１の他の出力線６０、６１、６２
は、図１に示す従来のＡ／Ｄ変換器と同様にラッチ５
１、５２、５３に対して接続されており、ラッチ５１の
入力側にインバータ４２が設けられている。

【００２１】ラッチ５０の出力がエラー検出信号ｅとな
る。ラッチ５１〜５３の出力は、選択回路５４に入力さ
れる。選択回路５４では、エラー検出信号ｅが`0' のと
きラッチ５１〜５３の出力が選択され、エラー検出信号
ｅが`1' のとき固定値ｓ２〜ｓ０が選択される。選択回
路５４の出力がＡ／Ｄ変換器からの出力信号ｄ２〜ｄ０
として出力される。なお、エラー検出信号ｅをＡ／Ｄ変
換器から誤変換を示す信号として出力してもよい。

【００２２】図５の構成において、Ａ／Ｄ変換器が誤変
換をおこした場合を考える。すなわち、あるコンパレー
タの出力がＬからＨに変わる瞬間にラッチされたとする
と、ラッチの出力はしばらくの期間不安定な状態とな
り、ＨレベルとＬレベルの間のレベルを出力する。例え
ば、ラッチ２１〜２２の出力がＬとなり、ラッチ２４〜
２７の出力がＨとなるような場合を想定する。この場合
では、正常動作時には、残ったラッチ２３の出力がＬで
あれば、ＡＮＤゲート３２がＬ、ＡＮＤゲート３３がＨ
を出力する。一方、ラッチ２３の出力がＨであれば、Ａ
ＮＤゲート３２がＨ、ＡＮＤゲート３３がＬを出力す
る。このようにＡ／Ｄ変換器が正常動作をしているとき
は、ＯＲ出力線６３がＨとなり、インバータ４３によっ
て、エラー検出信号ｅが`0' となり、選択回路はラッチ
５１〜５３の結果を選択する。従って、出力信号ｄ２〜
ｄ０としては、正常な値である０００または００１が出
力される。

【００２３】ところが、上述のように、ラッチ２３の出
力が不安定状態のときは、ＡＮＤゲート３２およびＡＮ
Ｄゲート３３が共にＬを出力することがある。この場
合、全てのＡＮＤゲート３１〜３６の出力およびインバ
ータ３７の出力がＬとなる。このようにＡ／Ｄ変換器が
誤変換をしたとき、インバータ４３により反転された信
号がラッチ５０によりラッチされるので、エラー検出信
号ｅが`1' となり、選択回路は固定値ｓ２〜ｓ０を選択
する。その結果、出力信号ｄ２〜ｄ０からは固定値ｓ２
〜ｓ０が出力される。

【００２４】以上説明したように、この発明の第２の実
施例によれば、Ａ／Ｄ変換器が誤変換をした際、出力値
として固定値ｓ２〜ｓ０を出力する。固定値ｓ２〜ｓ０
には、たとえば出力レンジの中間付近の値である０や−
１などの値をセットしておくことにより、出力レンジの
中間付近の値を出力するようにでき、その結果誤変換の
影響を小さくすることが可能となる。

【００２５】図５に示す第２の実施例と同様のエラー検
出信号ｅは、図６に示す構成によって形成するようにし
ても良い。この第３の実施例では、ワイアド−ＯＲ回路
４１に、ＡＮＤゲート３４、３５、３６およびインバー
タ３７の出力信号をワイアド−ＯＲ接続した出力信号線
６３を備えており、信号線６３と信号線６２からの出力
が共に`0' のときのみＡＮＤゲート４４が`1' を出力す
る。このＡＮＤゲート４４の出力がラッチ５０に供給さ
れ、ラッチ５０からエラー検出信号ｅとして出力され
る。

【００２６】図６に示す構成では、ＡＮＤゲート４４を
必要とするものの、ワイアド−ＯＲ回路４１の負荷が、
各出力信号線６０〜６３に対して平均化される（すなわ
ち、どの出力信号線に対しても、ワイアド−ＯＲ接続ポ
イント○の数は４である）ので、遅延時間が同等とな
り、動作が安定化される利点がある。

【００２７】この発明によるＡ／Ｄ変換器の適用例につ
いて説明する。磁気記録装置においては、変調符号とし
てパーシャルレスポンスクラスIVＰＲ（１，０，−１）
またはパーシャルレスポンスクラスＩＰＲ（１，１）拡
張パーシャルレスポンスクラスIVＰＲ（１，１，−１，
−１）、などが用いられる場合がある。図７は、その記
録再生の系のうち、クラスIVに関する構成を示してい
る。同図において、信号はチャンネル符号化器１１１に
よって変調され、記録される。記録された信号は、磁気
記録再生系１１２を通るため微分され、ノイズが加わっ
た信号として再生される。１１３は、１−Ｄで表される
記録／再生チャンネル、１１４は、記録／再生の過程で
発生するノイズの重畳を示す加算器である。

【００２８】再生信号は、Ａ／Ｄ変換器（図示せず）に
よってディジタル信号に変換される。ディジタル信号に
変換された信号は、等化器１１５によってパーシャルレ
スポンスクラスIVに等化され、ビタビデコーダ１１６に
よって復号される。復号された信号は、チャンネル復号
器１１７によって元のデータに変換され、出力される。

【００２９】パーシャルレスポンスクラスIVすなわちＰ
Ｒ（１，０，−１）のシステム多項式はＧ（Ｄ）＝１−
Ｄ² 、ＰＲ（１，−１）のシステム多項式はＧ（Ｄ）＝
１−Ｄであるから、ＰＲ（１，０，−１）は独立なふた
つのＰＲ（１，−１）がタイムスロット上で交互に入れ
子になっているとみなせる。従って、磁気記録系では、
図８に示すように、パーシャルレスポンスの系１０１
は、二つのＰＲ（１，−１）の系１０２および１０３に
分けることができる。そして、入力系列を入力スイッチ
ャ１０４により偶数系列および奇数系列に分け、偶数系
列を系１０２に供給し、奇数系列を系１０３に供給し、
それぞれの系列を独立に処理した後で出力スイッチャ１
０５により合成するようにしても良い。このように、Ｐ
Ｒ（１，−１）の系に各種変調符号を組み合わせたもの
を取り扱うことが多い。

【００３０】復号法としては、最尤復号が知られてい
る。これは、着目した点の前後のサンプル点の値も使っ
て一つの系列としてもっとも確からしい系列を推定して
いくという方法で、ビタビ復号法などがよく用いられ
る。また、パーシャルレスポンスに符号間の最小ユーク
リッド距離を大きくとることができるＭＳＮ符号を組み
合わせ、これをビタビ復号することによって検出能力を
高めるようにした手法も提案されている。

【００３１】図９は、この発明によるＡ／Ｄ変換器を用
いたデータ記録再生装置の一実施例の構成を示すブロッ
ク図である。記録するデータは、ハードディスクコント
ローラから出力され、チャンネル符号化器１２８によっ
てＭＳＮ符号に変調され、記録アンプ１２７を通して記
録媒体１２９（例えば消去可能な光ディスク）に記録さ
れる。チャンネル符号化の方式には、例えば８ビットの
情報語をランレングスを制限するように、１０ビットの
符号語へ変換する８／１０変換である。

【００３２】記録媒体１２９から再生された信号は、再
生アンプ１２１を経てＡ／Ｄ変換器１２２によりディジ
タル信号に変換され、等化器１２３によってパーシャル
レスポンスクラスIVの特性に等化される。等化された信
号からＰＬＬ１２６によってクロックが再生される。ま
た、等化された信号はビタビデコーダ１２４によってデ
コードされ、チャンネル復号器１２５によって復号され
た後、ハードディスクコントローラを経由してホストコ
ンピュータに送られる。チャンネル復号器１２５は、チ
ャンネル符号化器１２８とは、逆に１０ビットの符号語
を８ビットの情報語へ変換する。

【００３３】図１０は、ビタビデコーダ１２４の一例の
詳細な構成を示す。Ａ／Ｄ変換器１２２によってサンプ
リングされた再生信号７１は、１ビットおきにスイッチ
ャ７４によってデインターリーブされて、それぞれ偶数
番目系列を処理する回路７２、奇数番目系列を処理する
回路７３に入力される。偶数番目系列／奇数番目系列を
処理する回路の構成は互いに同じものであり、図１０
は、偶数番目系列を処理する回路７２の詳細を示してい
る。

【００３４】ここで、各系列用のビタビデコーダが追跡
するトレリスは、図１１に示すようなものである。すな
わち、内部に状態を６個もち、連続する２サンプルの値
を一まとめとして処理を行なう。図１１において、各状
態の左側に示されている記号は、ビタビデコーダの検出
結果／デコーダ入力を２ビット単位で示したものであ
る。例えば、０１／−１１とあるのは、ビタビデコーダ
に入力された値が−１，１の２ビットのとき、検出結果
は０１の２ビットとなる、ということを表している。

【００３５】これらの連続する２サンプルの値をｚ₁ 、
ｚ₂ 、振幅基準レベルをＲとすると、ブランチメトリッ
ク演算回路７５では、次の表の式に従ってｂｍ_-10 〜ｂ
ｍ₁₀が計算される。

【００３６】ｂｍ_-10 ＝Ｒ−２ｚ₁ ｂｍ_-11 ＝−２ｚ₁ ＋２ｚ₂ ｂｍ_0-1 ＝Ｒ−２ｚ₂ ｂｍ₀₀ ＝２Ｒ ｂｍ₀₁ ＝Ｒ＋２ｚ₂ ｂｍ_1-1 ＝２ｚ₁ −２ｚ₂ ｂｍ₁₀ ＝Ｒ＋２ｚ₁

【００３７】最尤パスメトリック選択回路７６では、次
の式に示す規則に従って最尤パスが選択され、パスメト
リックがラッチ７７によってラッチされる。

【００３８】pm´₁ =max｛pm₁ ＋bm_{-11 ,} pm₂ ＋bm₀₁｝ pm´₂ =max｛pm₁ ＋bm_{0-1 ,} pm₂ ＋bm_{1-1 ,} pm₃ ＋bm
_{-10 ,} pm₄ ＋bm₀₀｝ pm´₃ =max｛pm₁ ＋bm₀₀ , pm₂ ＋bm_{10 ,} pm₃ ＋bm
_{-11 ,} pm₄ ＋bm₀₁｝ pm´₄ =max｛pm₃ ＋bm_{0-1 ,} pm₄ ＋bm_{1-1 ,} pm₅ ＋bm
_{-10 ,} pm₆ ＋bm₀₀｝ pm´₅ =max｛pm₃ ＋bm_{00 ,} pm₄ ＋bm_{10 ,} pm₅ ＋bm
_{-11 ,} pm₆ ＋bm₀₁｝ pm´₆ =max｛pm₅ ＋bm_{0-1 ,} pm₆ ＋bm_1-1 ｝

【００３９】ただし、ある時刻での状態１でのパスメト
リックの値をｐｍ₁ 、デコーダ入力がｖ₁ ｖ₂ の時のブ
ランチメトリックをｂｍ_v1v2とし、それによって計算さ
れる新たなパスメトリックの値をｐｍ′₁ としている。

【００４０】Ａ／Ｄ変換器のサンプリングビット幅が６
ビットとすると、振幅基準レベルＲは符号なしのため５
ビットでよいが、これらｂｍを計算する加算器は、７ビ
ットのものを使用している。パスメトリックを記憶・更
新するレジスタとしては、オーバーフローしないため
に、例えば１０ビット程度用い、上述のpm´₁ 〜pm´₆
を計算する加算器や比較器には、１０ビットのものを使
用している。これらのビット幅は一例であり、Ａ／Ｄ変
換器のサンプリングビット幅が変われば、内部演算に必
要なこれらｐｍやｂｍのビット幅もそれに従って増減さ
れる。

【００４１】最尤パスを選択した結果はパスメモリ７８
に供給され、パスメモリ７８ではその情報から生き残り
パスを一つにしぼる処理がなされる。パスメモリ７８か
らの検出結果が合成回路７９に供給され、合成回路７９
によって、偶数番目系列と奇数番目系列を合成して最終
的な復号結果８１を出力する。合成回路８１によって偶
数番目の処理回路７２の出力と奇数番目の処理回路７３
の出力とを合成するために、奇数／偶数切替え回路８０
の出力が合成回路７９に対して供給される。

【００４２】上述のビタビデコーダの例では、ＰＲ
（１，０，−１）を二つの独立なＰＲ（１，−１）とみ
なして処理する例について述べたが、もちろんＰＲ
（１，−１）やＰＲ（１，１）などを対象とした回路に
ついても同様に、この発明を適用することができる。

【００４３】

【発明の効果】以上説明したように、この発明によれ
ば、Ａ／Ｄ変換器が誤変換をした際、出力値として出力
レンジの中間付近の値を出力するため、誤変換の影響を
小さくすることが可能となる。すなわち、パーシャルレ
スポンスクラスIVにＭＳＮ符号を組合せ、これをビタビ
復号する系において、Ａ／Ｄ変換器が誤変換をした際、
出力値として出力レンジの中間付近の値を出力するよう
にした装置では、Ａ／Ｄ変換器の誤変換が１００ビット
に１度起こったときのビタビ復号器の出力エラーレート
は、上述した図３に示すようになる。再生信号のＳ／Ｎ
がよい領域では、ビットエラーレートは従来例でのＡ／
Ｄ変換器を使う場合のビットエラーレートである１０^-2
より数桁以上改善されており、このような手段によっ
て、Ａ／Ｄ変換器の誤変換が生じた場合でも、ビットエ
ラーレートを改善することが可能となる。従って、記録
再生装置全体の信頼性を向上させることができるように
なる。

【図面の簡単な説明】

【図１】一般的な並列型Ａ／Ｄ変換器の構成を示すブロ
ック図である。

【図２】パーシャルレスポンス（１，−１）とＭＳＮ符
号を組み合わせた系において、Ａ／Ｄ変換器が誤変換し
たときのビットエラーレートを示す略線図である。

【図３】パーシャルレスポンス（１，−１）とＭＳＮ符
号を組み合わせた系において、この発明によるＡ／Ｄ変
換器を用いたとき、Ａ／Ｄ変換器が誤変換したときのビ
ットエラーレートを示す略線図である。

【図４】この発明の第１の実施例の構成を示すブロック
図である。

【図５】この発明の第２の実施例の構成を示すブロック
図である。

【図６】この発明の第３の実施例の構成を示すブロック
図である。

【図７】パーシャルレスポンスの記録再生系の構成を示
すブロック図である。

【図８】パーシャルレスポンス（１，０，−１）とパー
シャルレスポンス（１，−１）の関係を説明する図であ
る。

【図９】この発明が適用されたデータ記憶装置の構成を
示すブロック図である。

【図１０】記録再生系におけるビタビデコーダの構成を
示すブロック図である。

【図１１】パーシャルレスポンス（１，−１）とＭＳＮ
符号を組み合わせた系でのトレリスダイアグラムの例を
示す略線図である。

【符号の説明】

１１〜１７ コンパレータ ４０、４１ ワイアド−ＯＲ回路 ５０ エラー検出信号を発生するラッチ ５４ 選択回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をディジタル信号に変換
   し、これを２の補数形式の符号付きの値として出力する
   Ａ／Ｄ変換器において、 上記Ａ／Ｄ変換器が誤変換をした場合に、０付近の値を
   出力するようになされた手段を備えることを特徴とする
   Ａ／Ｄ変換器。
2. 【請求項２】 請求項１に記載のＡ／Ｄ変換器におい
   て、 上記アナログ信号をディジタル信号に変換する手段が誤
   変換をしたことを検出する手段と、 誤変換を検出した際に上記アナログ信号をディジタル信
   号に変換する手段があるあらかじめ決められた値を出力
   するようになされた手段とをさらに有することを特徴と
   するＡ／Ｄ変換器。
3. 【請求項３】 請求項２に記載のＡ／Ｄ変換器におい
   て、 あらかじめ決められた値として、出力できる値の中間付
   近の値を出力するようになされたことを特徴とするＡ／
   Ｄ変換器。
4. 【請求項４】 パーシャルレスポンス方式を利用してデ
   ータを再生する情報再生装置において、 再生データをＡ／Ｄ変換器によりディジタルデータへ変
   換し、上記ディジタルデータを最尤復号することによっ
   て、再生データを出力するようになし、 上記Ａ／Ｄ変換器は、誤変換をした場合に、０付近の値
   を出力するようになされたことを特徴とする情報再生装
   置。
5. 【請求項５】 チャネル符号としてとりうる符号同士の
   最小距離がある値以上になるように変調された符号化／
   復号化器と再生信号を最尤復号法によって復号する復号
   化器とを備えることを特徴とする請求項４に記載の情報
   再生装置。
6. 【請求項６】 上記チャネル符号として、８ビットの情
   報語を１０ビットの符号語に変換することによって構成
   されるチャネル符号を生成する符号化／復号化器を備え
   ることを特徴とする請求項５に記載の情報再生装置。