JPH09147560A - 半導体記憶装置におけるデータ伝送路のショート方法及び半導体記憶装置 - Google Patents
半導体記憶装置におけるデータ伝送路のショート方法及び半導体記憶装置Info
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- JPH09147560A JPH09147560A JP7301743A JP30174395A JPH09147560A JP H09147560 A JPH09147560 A JP H09147560A JP 7301743 A JP7301743 A JP 7301743A JP 30174395 A JP30174395 A JP 30174395A JP H09147560 A JPH09147560 A JP H09147560A
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Abstract
(57)【要約】
【課題】同一のデータバスを使用し、かつ、データを相
補信号化して伝送することによりデータのリード及びラ
イトを行うようにされた半導体記憶装置、例えば、ＳＤ
ＲＡＭに関し、リード及びライトの高速化を図る。 【解決手段】ライト時におけるデータバスのショート解
除のタイミングをリード時におけるデータバスのショー
ト解除のタイミングよりも前に設定し、動作サイクルを
短くする場合において、リード時には、データバスを完
全にプリチャージ電圧にプリチャージした後に、センス
アンプが確保するデータをデータバスに伝送するように
した場合においても、ライト時、選択されたセルに対す
るライト動作が終了する前に、データバスがショートさ
れてしまい、プリチャージ動作が開始されてしまうこと
を避ける。
補信号化して伝送することによりデータのリード及びラ
イトを行うようにされた半導体記憶装置、例えば、ＳＤ
ＲＡＭに関し、リード及びライトの高速化を図る。 【解決手段】ライト時におけるデータバスのショート解
除のタイミングをリード時におけるデータバスのショー
ト解除のタイミングよりも前に設定し、動作サイクルを
短くする場合において、リード時には、データバスを完
全にプリチャージ電圧にプリチャージした後に、センス
アンプが確保するデータをデータバスに伝送するように
した場合においても、ライト時、選択されたセルに対す
るライト動作が終了する前に、データバスがショートさ
れてしまい、プリチャージ動作が開始されてしまうこと
を避ける。
Description
【０００１】
【発明の属する技術分野】本発明は、同一のデータ伝送
路を使用し、かつ、データを相補信号化して伝送するこ
とによりデータのリード及びライトを行うように構成さ
れる半導体記憶装置におけるデータ伝送路のショート方
法、及び、このような半導体記憶装置に関する。
路を使用し、かつ、データを相補信号化して伝送するこ
とによりデータのリード及びライトを行うように構成さ
れる半導体記憶装置におけるデータ伝送路のショート方
法、及び、このような半導体記憶装置に関する。
【０００２】同一のデータ伝送路を使用し、かつ、デー
タを相補信号化して伝送することによりデータのリード
及びライトを行う半導体記憶装置として、たとえば、ダ
イナミック・ランダム・アクセス・メモリ（以下、ＤＲ
ＡＭという）が知られているが、特に、シンクロナスＤ
ＲＡＭ（以下、ＳＤＲＡＭという）や、１００ＭＨｚ以
上の動作サイクルが要求される非同期型の高速ＤＲＡＭ
において、更なる高速化を図るためには、データ伝送路
を構成する対をなすデータバスのプリチャージのための
ショートの解除タイミングを考慮する必要がある。
タを相補信号化して伝送することによりデータのリード
及びライトを行う半導体記憶装置として、たとえば、ダ
イナミック・ランダム・アクセス・メモリ（以下、ＤＲ
ＡＭという）が知られているが、特に、シンクロナスＤ
ＲＡＭ（以下、ＳＤＲＡＭという）や、１００ＭＨｚ以
上の動作サイクルが要求される非同期型の高速ＤＲＡＭ
において、更なる高速化を図るためには、データ伝送路
を構成する対をなすデータバスのプリチャージのための
ショートの解除タイミングを考慮する必要がある。
【０００３】
【従来の技術】従来、ＳＤＲＡＭとして、たとえば、図
９に、その構成を概略的に示すようなものが知られてい
る。図９中、１はチップ本体、２〜５はメモリセル（以
下、単にセルという）領域であり、２点鎖線Ｘで囲む部
分は、セル領域２及びその周辺回路の一部を拡大して示
すものである。
９に、その構成を概略的に示すようなものが知られてい
る。図９中、１はチップ本体、２〜５はメモリセル（以
下、単にセルという）領域であり、２点鎖線Ｘで囲む部
分は、セル領域２及びその周辺回路の一部を拡大して示
すものである。
【０００４】セル領域２において、６はセルが配列され
たセル・アレー、７〜１０はセル、ＷＬ０、ＷＬ１はセ
ルの選択を行うワード線、ＢＬ０、／ＢＬ０、ＢＬ１、
／ＢＬ１はデータ伝送路をなすビット線である。
たセル・アレー、７〜１０はセル、ＷＬ０、ＷＬ１はセ
ルの選択を行うワード線、ＢＬ０、／ＢＬ０、ＢＬ１、
／ＢＬ１はデータ伝送路をなすビット線である。
【０００５】図１０はセル７の構成を示す回路図であ
り、１２は記憶媒体をなすキャパシタ、いわゆる、セル
・キャパシタ、１３はワード線ＷＬ０を介して導通（以
下、ＯＮという）、非導通（以下、ＯＦＦという）が制
御される電荷入出力制御用のトランジスタ、いわゆる、
セル・トランジスタ、ＶＣＰはセル・プレート電圧であ
る。セル８〜１０等、他のセルも同様に構成されてい
る。
り、１２は記憶媒体をなすキャパシタ、いわゆる、セル
・キャパシタ、１３はワード線ＷＬ０を介して導通（以
下、ＯＮという）、非導通（以下、ＯＦＦという）が制
御される電荷入出力制御用のトランジスタ、いわゆる、
セル・トランジスタ、ＶＣＰはセル・プレート電圧であ
る。セル８〜１０等、他のセルも同様に構成されてい
る。
【０００６】また、図９において、１５は対をなすビッ
ト線間の電圧差を増幅するセンスアンプ（Ｓ／Ａ）が配
列されたセンスアンプ列であり、１６はビット線ＢＬ
０、／ＢＬ０に対応して設けられているセンスアンプ、
１７はビット線ＢＬ１、／ＢＬ１に対応して設けられて
いるセンスアンプである。
ト線間の電圧差を増幅するセンスアンプ（Ｓ／Ａ）が配
列されたセンスアンプ列であり、１６はビット線ＢＬ
０、／ＢＬ０に対応して設けられているセンスアンプ、
１７はビット線ＢＬ１、／ＢＬ１に対応して設けられて
いるセンスアンプである。
【０００７】図１１はセンスアンプ１６の構成を示す回
路図であり、１９〜２２は増幅動作を行うトランジスタ
であり、１９、２０はプルアップ用のｐＭＯＳトランジ
スタ、２１、２２はプルダウン用のｎＭＯＳトランジス
タである。
路図であり、１９〜２２は増幅動作を行うトランジスタ
であり、１９、２０はプルアップ用のｐＭＯＳトランジ
スタ、２１、２２はプルダウン用のｎＭＯＳトランジス
タである。
【０００８】また、２３はセンスアンプ活性化信号／Ｓ
ＡＥによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジ
スタ、２４はセンスアンプ活性化信号ＳＡＥによりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタ、ＶＣＣ
は電源電圧、ＶＳＳは接地電圧である。
ＡＥによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジ
スタ、２４はセンスアンプ活性化信号ＳＡＥによりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタ、ＶＣＣ
は電源電圧、ＶＳＳは接地電圧である。
【０００９】また、図９において、２６はコラムの選択
を行うコラムゲート（ＣＧ）が配列されたコラムゲート
列であり、２７はビット線ＢＬ０、／ＢＬ０に対応して
設けられているコラムゲート、２８はビット線ＢＬ１、
／ＢＬ１に対応して設けられているコラムゲートであ
る。
を行うコラムゲート（ＣＧ）が配列されたコラムゲート
列であり、２７はビット線ＢＬ０、／ＢＬ０に対応して
設けられているコラムゲート、２８はビット線ＢＬ１、
／ＢＬ１に対応して設けられているコラムゲートであ
る。
【００１０】図１２はコラムゲート２７、２８の構成を
示す回路図であり、３０、３１はコラム選択信号ＣＬ０
によってＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タ、３２、３３はコラム選択信号ＣＬ１によってＯＮ、
ＯＦＦが制御されるｎＭＯＳトランジスタである。
示す回路図であり、３０、３１はコラム選択信号ＣＬ０
によってＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タ、３２、３３はコラム選択信号ＣＬ１によってＯＮ、
ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００１１】また、図９において、ＬＤＢ、／ＬＤＢは
複数のコラムに共用される対をなすデータ伝送路をなす
ローカル・データバス、３５はデータバス・スイッチで
あり、３６、３７はデータバス・スイッチ選択信号ＤＳ
ＬによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タである。
複数のコラムに共用される対をなすデータ伝送路をなす
ローカル・データバス、３５はデータバス・スイッチで
あり、３６、３７はデータバス・スイッチ選択信号ＤＳ
ＬによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジス
タである。
【００１２】また、ＧＤＢ、／ＧＤＢは複数のローカル
・データバス対に共用されるグローバル・データバス、
３９はショート信号ＳＨによってＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタ（以下、ショート・トランジ
スタという）である。
・データバス対に共用されるグローバル・データバス、
３９はショート信号ＳＨによってＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタ（以下、ショート・トランジ
スタという）である。
【００１３】また、４０はリード（読出し）・データＤ
Ｏのリードを行うリード回路をなすセンスバッファ（Ｓ
／Ｂ）、４１はライト（書込み）・データＤＩのライト
を行うライト回路をなすライトアンプ（Ｗ／Ａ）であ
る。
Ｏのリードを行うリード回路をなすセンスバッファ（Ｓ
／Ｂ）、４１はライト（書込み）・データＤＩのライト
を行うライト回路をなすライトアンプ（Ｗ／Ａ）であ
る。
【００１４】なお、ショート・トランジスタ３９は、セ
ンスバッファ４０の入力端の近く、即ち、ライトアンプ
４１の出力端の近くにおいて、グローバル・データバス
ＧＤＢ、／ＧＤＢをショートするように配置されてい
る。
ンスバッファ４０の入力端の近く、即ち、ライトアンプ
４１の出力端の近くにおいて、グローバル・データバス
ＧＤＢ、／ＧＤＢをショートするように配置されてい
る。
【００１５】ここに、センスバッファ４０は、図１３に
示すように構成されている。図１３中、４３はグローバ
ル・データバスＧＤＢ、／ＧＤＢを電源電圧ＶＣＣより
も低いプリチャージ電圧ＶＰにプリチャージするための
プリチャージ回路である。
示すように構成されている。図１３中、４３はグローバ
ル・データバスＧＤＢ、／ＧＤＢを電源電圧ＶＣＣより
も低いプリチャージ電圧ＶＰにプリチャージするための
プリチャージ回路である。
【００１６】このプリチャージ回路４３において、４
４、４５はプリチャージ信号ＰＣによりＯＮ、ＯＦＦが
制御されるｎＭＯＳトランジスタであり、プリチャージ
信号ＰＣはコラム系が動作する場合は、電源電圧ＶＣＣ
に固定される。
４、４５はプリチャージ信号ＰＣによりＯＮ、ＯＦＦが
制御されるｎＭＯＳトランジスタであり、プリチャージ
信号ＰＣはコラム系が動作する場合は、電源電圧ＶＣＣ
に固定される。
【００１７】また、４６、４７はカレント・ミラー増幅
回路であり、カレント・ミラー増幅回路４６において、
４８、４９は入力トランジスタをなすｐＭＯＳトランジ
スタ、５０、５１はカレント・ミラー回路を構成するｎ
ＭＯＳトランジスタ、５２は活性、非活性を制御するｐ
ＭＯＳトランジスタ、５３は活性、非活性を制御するｎ
ＭＯＳトランジスタである。
回路であり、カレント・ミラー増幅回路４６において、
４８、４９は入力トランジスタをなすｐＭＯＳトランジ
スタ、５０、５１はカレント・ミラー回路を構成するｎ
ＭＯＳトランジスタ、５２は活性、非活性を制御するｐ
ＭＯＳトランジスタ、５３は活性、非活性を制御するｎ
ＭＯＳトランジスタである。
【００１８】また、カレント・ミラー増幅回路４７にお
いて、５４、５５は入力トランジスタをなすｐＭＯＳト
ランジスタ、５６、５７はカレント・ミラー回路を構成
するｎＭＯＳトランジスタ、５８は活性、非活性を制御
するｐＭＯＳトランジスタであり、５９は活性、非活性
を制御するｎＭＯＳトランジスタである。
いて、５４、５５は入力トランジスタをなすｐＭＯＳト
ランジスタ、５６、５７はカレント・ミラー回路を構成
するｎＭＯＳトランジスタ、５８は活性、非活性を制御
するｐＭＯＳトランジスタであり、５９は活性、非活性
を制御するｎＭＯＳトランジスタである。
【００１９】また、６０、６１はフリップフロップ回路
を構成するＮＯＲ回路、６２はＮＯＲ回路６０の出力を
反転してリード・データＤＯを出力するインバータ（反
転回路）である。
を構成するＮＯＲ回路、６２はＮＯＲ回路６０の出力を
反転してリード・データＤＯを出力するインバータ（反
転回路）である。
【００２０】また、ＲＥはリード動作を設定するリード
・イネーブル信号、６３はリード・イネーブル信号ＲＥ
を反転するインバータであり、リード・イネーブル信号
ＲＥは、リード動作を設定する場合にはＨレベル、ライ
ト動作を設定する場合にはＬレベルとされる。
・イネーブル信号、６３はリード・イネーブル信号ＲＥ
を反転するインバータであり、リード・イネーブル信号
ＲＥは、リード動作を設定する場合にはＨレベル、ライ
ト動作を設定する場合にはＬレベルとされる。
【００２１】また、６４はＮＯＲ回路６１の出力とイン
バータ６３の出力とをＮＯＲ処理するＮＯＲ回路、６５
はＮＯＲ回路６４の出力を反転するインバータ、６６は
インバータ６５の出力によりＯＮ、ＯＦＦが制御される
ｎＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５
８及びｎＭＯＳトランジスタ５９もインバータ６５の出
力によりＯＮ、ＯＦＦが制御される。
バータ６３の出力とをＮＯＲ処理するＮＯＲ回路、６５
はＮＯＲ回路６４の出力を反転するインバータ、６６は
インバータ６５の出力によりＯＮ、ＯＦＦが制御される
ｎＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５
８及びｎＭＯＳトランジスタ５９もインバータ６５の出
力によりＯＮ、ＯＦＦが制御される。
【００２２】また、６７はＮＯＲ回路６０の出力とイン
バータ６３の出力とをＮＯＲ処理するＮＯＲ回路、６８
はＮＯＲ回路６７の出力を反転するインバータ、６９は
インバータ６８の出力によりＯＮ、ＯＦＦが制御される
ｎＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５
２及びｎＭＯＳトランジスタ５３もインバータ６８の出
力によりＯＮ、ＯＦＦが制御される。
バータ６３の出力とをＮＯＲ処理するＮＯＲ回路、６８
はＮＯＲ回路６７の出力を反転するインバータ、６９は
インバータ６８の出力によりＯＮ、ＯＦＦが制御される
ｎＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５
２及びｎＭＯＳトランジスタ５３もインバータ６８の出
力によりＯＮ、ＯＦＦが制御される。
【００２３】このセンスバッファ４０においては、リー
ド時、グローバル・データバスＧＤＢ、／ＧＤＢ上のデ
ータが反転すると、カレント・ミラー増幅回路４６、４
７の一方が動作してリード・データＤＯを確定し、動作
したカレント・ミラー増幅回路が非活性とされると共
に、非活性とされていた他方のカレント・ミラー増幅回
路が、活性状態とされ、次のグローバル・データバスＧ
ＤＢ、／ＧＤＢ上のデータの反転時に動作するようにス
タンバイされる。
ド時、グローバル・データバスＧＤＢ、／ＧＤＢ上のデ
ータが反転すると、カレント・ミラー増幅回路４６、４
７の一方が動作してリード・データＤＯを確定し、動作
したカレント・ミラー増幅回路が非活性とされると共
に、非活性とされていた他方のカレント・ミラー増幅回
路が、活性状態とされ、次のグローバル・データバスＧ
ＤＢ、／ＧＤＢ上のデータの反転時に動作するようにス
タンバイされる。
【００２４】即ち、このセンスバッファ４０は、リード
・データＤＯが、「１」→「０」→「１」→「０」と反
転を繰り返す場合、カレント・ミラー増幅回路４６、４
７は、交互に動作し、アクセスに遅れがでないようにし
たものである。
・データＤＯが、「１」→「０」→「１」→「０」と反
転を繰り返す場合、カレント・ミラー増幅回路４６、４
７は、交互に動作し、アクセスに遅れがでないようにし
たものである。
【００２５】また、ライトアンプ４１は、図１４に示す
ように構成されている。図１４中、７１、７２はライト
・データＤＩを反転するインバータ、７３はインバータ
７１の出力を反転するインバータである。
ように構成されている。図１４中、７１、７２はライト
・データＤＩを反転するインバータ、７３はインバータ
７１の出力を反転するインバータである。
【００２６】また、ＷＥはライト動作を設定するライト
・イネーブル信号であり、このライト・イネーブル信号
ＷＥは、ライト動作を設定する場合にはＨレベル、リー
ド動作を設定する場合にはＬレベルとされる。
・イネーブル信号であり、このライト・イネーブル信号
ＷＥは、ライト動作を設定する場合にはＨレベル、リー
ド動作を設定する場合にはＬレベルとされる。
【００２７】また、７４はライト・イネーブル信号ＷＥ
を反転するインバータ、７５はｐＭＯＳトランジスタ７
５Ａ及びｎＭＯＳトランジスタ７５Ｂからなる伝送ゲー
ト、７６はｐＭＯＳトランジスタ７６Ａ及びｎＭＯＳト
ランジスタ７６Ｂからなる伝送ゲートである。
を反転するインバータ、７５はｐＭＯＳトランジスタ７
５Ａ及びｎＭＯＳトランジスタ７５Ｂからなる伝送ゲー
ト、７６はｐＭＯＳトランジスタ７６Ａ及びｎＭＯＳト
ランジスタ７６Ｂからなる伝送ゲートである。
【００２８】このライトアンプ４１は、ライト・イネー
ブル信号ＷＥ＝Ｈレベルとされる場合には、伝送ゲート
７５、７６がＯＮとなり、活性状態とされ、ライト・イ
ネーブル信号ＷＥ＝Ｌレベルとされる場合には、伝送ゲ
ート７５、７６がＯＦＦとなり、非活性状態とされる。
ブル信号ＷＥ＝Ｈレベルとされる場合には、伝送ゲート
７５、７６がＯＮとなり、活性状態とされ、ライト・イ
ネーブル信号ＷＥ＝Ｌレベルとされる場合には、伝送ゲ
ート７５、７６がＯＦＦとなり、非活性状態とされる。
【００２９】このＳＤＲＡＭにおいては、リード時、選
択されたセルからビット線に放電される電荷又はビット
線から選択されたセルに充電される電荷によるビット線
対の電圧差がセンスアンプにより増幅される。
択されたセルからビット線に放電される電荷又はビット
線から選択されたセルに充電される電荷によるビット線
対の電圧差がセンスアンプにより増幅される。
【００３０】そして、その後、選択されたコラムのビッ
ト線がローカル・データバスに接続されると共に、選択
されたローカル・データバスがグローバル・データバス
ＧＤＢ、／ＧＤＢに接続され、選択されたセルのデータ
が相補信号としてセンスアンプからローカル・データバ
ス及びグローバル・データバスＧＤＢ、／ＧＤＢを介し
てセンスバッファ４０に伝送される。
ト線がローカル・データバスに接続されると共に、選択
されたローカル・データバスがグローバル・データバス
ＧＤＢ、／ＧＤＢに接続され、選択されたセルのデータ
が相補信号としてセンスアンプからローカル・データバ
ス及びグローバル・データバスＧＤＢ、／ＧＤＢを介し
てセンスバッファ４０に伝送される。
【００３１】図１５はリード動作の一例を示す波形図で
あり、センスアンプ１６からの「０」の出力と、センス
アンプ１７からの「１」の出力とを繰り返して行う場合
を示している。
あり、センスアンプ１６からの「０」の出力と、センス
アンプ１７からの「１」の出力とを繰り返して行う場合
を示している。
【００３２】なお、図１５Ａには、外部から供給される
外部クロックＣＬＫの電圧波形、コラム選択信号ＣＬ
０、ＣＬ１の電圧波形及びショート信号ＳＨの電圧波形
を示し、図１５Ｂには、外部クロックＣＬＫの電圧波
形、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１の電
圧変化、ローカル・データバスＬＤＢ、／ＬＤＢの電圧
変化及びグローバル・データバスＧＤＢ、／ＧＤＢの電
圧変化を示している。
外部クロックＣＬＫの電圧波形、コラム選択信号ＣＬ
０、ＣＬ１の電圧波形及びショート信号ＳＨの電圧波形
を示し、図１５Ｂには、外部クロックＣＬＫの電圧波
形、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１の電
圧変化、ローカル・データバスＬＤＢ、／ＬＤＢの電圧
変化及びグローバル・データバスＧＤＢ、／ＧＤＢの電
圧変化を示している。
【００３３】このように、連続したリード動作を行い、
かつ、小振幅によるデータの伝送を行うことで、高速な
リードを行うことができるが、一度リードした場合に
は、次のサイクルのリード動作を遅延させないように、
ショート・トランジスタ３９をＯＮ状態とし、グローバ
ル・データバスＧＤＢ、／ＧＤＢをショートすることに
より、グローバル・データバスＧＤＢ、／ＧＤＢ及び選
択されたローカル・データバスをプリチャージ電圧ＶＰ
にプリチャージする必要がある。
かつ、小振幅によるデータの伝送を行うことで、高速な
リードを行うことができるが、一度リードした場合に
は、次のサイクルのリード動作を遅延させないように、
ショート・トランジスタ３９をＯＮ状態とし、グローバ
ル・データバスＧＤＢ、／ＧＤＢをショートすることに
より、グローバル・データバスＧＤＢ、／ＧＤＢ及び選
択されたローカル・データバスをプリチャージ電圧ＶＰ
にプリチャージする必要がある。
【００３４】また、ライト時には、ライト・データＤＩ
は、ライトアンプ４１により相補信号化され、グローバ
ル・データバスＧＤＢ、／ＧＤＢ、選択されたローカル
・データバスを介して、選択されたコラムのセンスアン
プに伝送され、ビット線を介して選択されたセルに書き
込まれる。
は、ライトアンプ４１により相補信号化され、グローバ
ル・データバスＧＤＢ、／ＧＤＢ、選択されたローカル
・データバスを介して、選択されたコラムのセンスアン
プに伝送され、ビット線を介して選択されたセルに書き
込まれる。
【００３５】図１６はライト動作の一例を示す波形図で
あり、センスアンプ１６が「０」を検出し、センスアン
プ１７が「１」を検出している場合において、センスア
ンプ１６に「１」を伝送し、次に、センスアンプ１７に
「０」を伝送し、次に、センスアンプ１６に「１」を伝
送し、次に、センスアンプ１７に「０」を伝送した場合
を示している。
あり、センスアンプ１６が「０」を検出し、センスアン
プ１７が「１」を検出している場合において、センスア
ンプ１６に「１」を伝送し、次に、センスアンプ１７に
「０」を伝送し、次に、センスアンプ１６に「１」を伝
送し、次に、センスアンプ１７に「０」を伝送した場合
を示している。
【００３６】なお、図１６Ａには、外部クロックＣＬＫ
の電圧波形、コラム選択信号ＣＬ０、ＣＬ１の電圧波形
及びショート信号ＳＨの電圧波形を示し、図１６Ｂに
は、外部クロックＣＬＫの電圧波形、グローバル・デー
タバスＧＤＢ、／ＧＤＢの電圧変化、ローカル・データ
バスＬＤＢ、／ＬＤＢの電圧変化及びビット線ＢＬ０、
／ＢＬ０、ＢＬ１、／ＢＬ１の電圧変化を示している。
の電圧波形、コラム選択信号ＣＬ０、ＣＬ１の電圧波形
及びショート信号ＳＨの電圧波形を示し、図１６Ｂに
は、外部クロックＣＬＫの電圧波形、グローバル・デー
タバスＧＤＢ、／ＧＤＢの電圧変化、ローカル・データ
バスＬＤＢ、／ＬＤＢの電圧変化及びビット線ＢＬ０、
／ＢＬ０、ＢＬ１、／ＢＬ１の電圧変化を示している。
【００３７】ここに、ライトアンプ４１からグローバル
・データバスＧＤＢ、／ＧＤＢへ出力する相補信号の電
圧差は大きい方が高速なライトを行うことができるが、
一度ライトした場合には、次のサイクルのライト動作を
妨げないように、リード時の場合と同様に、ショート・
トランジスタ３９をＯＮ状態とし、グローバル・データ
バスＧＤＢ、／ＧＤＢをショートすることにより、グロ
ーバル・データバスＧＤＢ、／ＧＤＢ及び選択されたロ
ーカル・データバスをプリチャージ電圧ＶＰにプリチャ
ージする必要がある。
・データバスＧＤＢ、／ＧＤＢへ出力する相補信号の電
圧差は大きい方が高速なライトを行うことができるが、
一度ライトした場合には、次のサイクルのライト動作を
妨げないように、リード時の場合と同様に、ショート・
トランジスタ３９をＯＮ状態とし、グローバル・データ
バスＧＤＢ、／ＧＤＢをショートすることにより、グロ
ーバル・データバスＧＤＢ、／ＧＤＢ及び選択されたロ
ーカル・データバスをプリチャージ電圧ＶＰにプリチャ
ージする必要がある。
【００３８】
【発明が解決しようとする課題】ところで、このＳＤＲ
ＡＭにおいて、動作サイクルを短くして、高速化を図ろ
うとする場合には、センスアンプの駆動能力からして、
リード時には、選択されたローカル・データバス及びグ
ローバル・データバスＧＤＢ、／ＧＤＢを完全にプリチ
ャージ電圧ＶＰにプリチャージした後に、センスアンプ
が確保するデータをローカル・データバスに伝送する必
要がある。
ＡＭにおいて、動作サイクルを短くして、高速化を図ろ
うとする場合には、センスアンプの駆動能力からして、
リード時には、選択されたローカル・データバス及びグ
ローバル・データバスＧＤＢ、／ＧＤＢを完全にプリチ
ャージ電圧ＶＰにプリチャージした後に、センスアンプ
が確保するデータをローカル・データバスに伝送する必
要がある。
【００３９】そして、また、このＳＤＲＡＭにおいて
は、図１５及び図１６に示すように、グローバル・デー
タバスＧＤＢ、／ＧＤＢをショートしてプリチャージす
るタイミング及びショート期間を同一としているので、
グローバル・データバスＧＤＢ、／ＧＤＢをショートす
る期間は、リード時を基準とする必要がある。
は、図１５及び図１６に示すように、グローバル・デー
タバスＧＤＢ、／ＧＤＢをショートしてプリチャージす
るタイミング及びショート期間を同一としているので、
グローバル・データバスＧＤＢ、／ＧＤＢをショートす
る期間は、リード時を基準とする必要がある。
【００４０】しかし、このようにする場合には、ライト
時、ライトアンプ４１からグローバル・データバスＧＤ
Ｂ、／ＧＤＢに出力される相補信号の電圧差が十分な大
きさとなる前に、グローバル・データバスＧＤＢ、／Ｇ
ＤＢがショートされてしまい、これが、リード及びライ
トの高速化を妨げてしまうという問題点があった。
時、ライトアンプ４１からグローバル・データバスＧＤ
Ｂ、／ＧＤＢに出力される相補信号の電圧差が十分な大
きさとなる前に、グローバル・データバスＧＤＢ、／Ｇ
ＤＢがショートされてしまい、これが、リード及びライ
トの高速化を妨げてしまうという問題点があった。
【００４１】ここに、このＳＤＲＡＭにおいては、デー
タは、リード時には、選択されたセンスアンプ→選択さ
れたローカル・データバス→グローバル・データバスＧ
ＤＢ、／ＧＤＢ→センスバッファ４０の順に伝送され、
ライト時には、ライトアンプ４１→グローバル・データ
バスＧＤＢ、／ＧＤＢ→選択されたローカル・データバ
ス→選択されたセンスアンプの順に伝送される。
タは、リード時には、選択されたセンスアンプ→選択さ
れたローカル・データバス→グローバル・データバスＧ
ＤＢ、／ＧＤＢ→センスバッファ４０の順に伝送され、
ライト時には、ライトアンプ４１→グローバル・データ
バスＧＤＢ、／ＧＤＢ→選択されたローカル・データバ
ス→選択されたセンスアンプの順に伝送される。
【００４２】そして、また、ショート・トランジスタ３
９は、センスバッファ４０の入力端の近く、即ち、ライ
トアンプ４１の出力端の近くにおいて、グローバル・デ
ータバスＧＤＢ、／ＧＤＢをショートするように配置さ
れている。
９は、センスバッファ４０の入力端の近く、即ち、ライ
トアンプ４１の出力端の近くにおいて、グローバル・デ
ータバスＧＤＢ、／ＧＤＢをショートするように配置さ
れている。
【００４３】即ち、ショート・トランジスタ３９は、リ
ード時のデータ伝送のドライバであるセンスアンプから
見ると、遠い位置にあり、ライト時のデータ伝送のドラ
イバであるライトアンプ４１から見ると、近い位置にあ
る。
ード時のデータ伝送のドライバであるセンスアンプから
見ると、遠い位置にあり、ライト時のデータ伝送のドラ
イバであるライトアンプ４１から見ると、近い位置にあ
る。
【００４４】この点を考慮した本発明者の実験、研究の
結果、動作サイクルを短くすると、リードの場合には、
グローバル・データバスＧＤＢ、／ＧＤＢのショートを
十分に行ってからデータ伝送の動作に入った方が高速に
なり、ライトの場合には、グローバル・データバスＧＤ
Ｂ、／ＧＤＢのショート動作を、ある程度で解除し、そ
の後は、ライトアンプ４１自身の駆動能力でグローバル
・データバスＧＤＢ、／ＧＤＢ及び選択されたローカル
・データバス上のデータを反転させた方が高速になるこ
とが判明した。
結果、動作サイクルを短くすると、リードの場合には、
グローバル・データバスＧＤＢ、／ＧＤＢのショートを
十分に行ってからデータ伝送の動作に入った方が高速に
なり、ライトの場合には、グローバル・データバスＧＤ
Ｂ、／ＧＤＢのショート動作を、ある程度で解除し、そ
の後は、ライトアンプ４１自身の駆動能力でグローバル
・データバスＧＤＢ、／ＧＤＢ及び選択されたローカル
・データバス上のデータを反転させた方が高速になるこ
とが判明した。
【００４５】本発明は、かかる点に鑑み、同一のデータ
伝送路を使用し、かつ、データを相補信号化して伝送す
ることによりデータのリード及びライトを行うように構
成される半導体記憶装置におけるデータ伝送路のショー
ト方法であって、リード及びライトの高速化を図ること
ができるようにした半導体記憶装置におけるデータ伝送
路のショート方法、及び、同一のデータバスを使用し、
かつ、データを相補信号化して伝送することによりデー
タのリード及びライトを行う半導体記憶装置であって、
リード及びライトの高速化を図ることができるようにし
た半導体記憶装置を提供することを目的とする。
伝送路を使用し、かつ、データを相補信号化して伝送す
ることによりデータのリード及びライトを行うように構
成される半導体記憶装置におけるデータ伝送路のショー
ト方法であって、リード及びライトの高速化を図ること
ができるようにした半導体記憶装置におけるデータ伝送
路のショート方法、及び、同一のデータバスを使用し、
かつ、データを相補信号化して伝送することによりデー
タのリード及びライトを行う半導体記憶装置であって、
リード及びライトの高速化を図ることができるようにし
た半導体記憶装置を提供することを目的とする。
【００４６】
【課題を解決するための手段】本発明の半導体記憶装置
におけるデータ伝送路のショート方法は、メモリセルが
接続され、リード時、その電圧差をセンスアンプにより
増幅される対をなす第１、第２のデータ伝送路と、コラ
ムゲートを介して第１、第２のデータ伝送路が接続さ
れ、かつ、リード回路及びライト回路が同一の端部側に
接続され、データを相補化した信号が伝送される対をな
す第３、第４のデータ伝送路と、センスアンプから第
３、第４のデータ伝送路へのデータ出力前及びライト回
路から第３、第４のデータ伝送路へのデータ出力前に、
第３、第４のデータ伝送路をショートするためのショー
ト回路とを備える半導体記憶装置におけるデータ伝送路
のショート方法を改良するものであり、ライト時におけ
る第３、第４のデータ伝送路のショート期間がリード時
における第３、第４のデータ伝送路のショート期間より
も短くなるようにショート回路を制御して第３、第４の
データ伝送路をショートするというものである。
におけるデータ伝送路のショート方法は、メモリセルが
接続され、リード時、その電圧差をセンスアンプにより
増幅される対をなす第１、第２のデータ伝送路と、コラ
ムゲートを介して第１、第２のデータ伝送路が接続さ
れ、かつ、リード回路及びライト回路が同一の端部側に
接続され、データを相補化した信号が伝送される対をな
す第３、第４のデータ伝送路と、センスアンプから第
３、第４のデータ伝送路へのデータ出力前及びライト回
路から第３、第４のデータ伝送路へのデータ出力前に、
第３、第４のデータ伝送路をショートするためのショー
ト回路とを備える半導体記憶装置におけるデータ伝送路
のショート方法を改良するものであり、ライト時におけ
る第３、第４のデータ伝送路のショート期間がリード時
における第３、第４のデータ伝送路のショート期間より
も短くなるようにショート回路を制御して第３、第４の
データ伝送路をショートするというものである。
【００４７】本発明の半導体記憶装置におけるデータ伝
送路のショート方法によれば、ライト時における第３、
第４のデータ伝送路のショート期間は、リード時におけ
る第３、第４のデータ伝送路のショート期間よりも短く
されることから、動作サイクルを短くする場合におい
て、リード時には、第３、第４のデータ伝送路を完全に
プリチャージ電圧にプリチャージした後に、センスアン
プが確保するデータを第３、第４のデータ伝送路に出力
するようにした場合においても、ライト時、ライト回路
から第３、第４のデータ伝送路に出力される相補信号の
電圧差が十分な大きさとなる前に、第３、第４のデータ
伝送路がショートされてしまうという事態を避け、リー
ド及びライトの高速化を図ることができる。
送路のショート方法によれば、ライト時における第３、
第４のデータ伝送路のショート期間は、リード時におけ
る第３、第４のデータ伝送路のショート期間よりも短く
されることから、動作サイクルを短くする場合におい
て、リード時には、第３、第４のデータ伝送路を完全に
プリチャージ電圧にプリチャージした後に、センスアン
プが確保するデータを第３、第４のデータ伝送路に出力
するようにした場合においても、ライト時、ライト回路
から第３、第４のデータ伝送路に出力される相補信号の
電圧差が十分な大きさとなる前に、第３、第４のデータ
伝送路がショートされてしまうという事態を避け、リー
ド及びライトの高速化を図ることができる。
【００４８】本発明の半導体記憶装置は、メモリセルが
接続され、リード時、その電圧差をセンスアンプにより
増幅される対をなす第１、第２のデータ伝送路と、コラ
ムゲートを介して第１、第２のデータ伝送路が接続さ
れ、かつ、リード回路及びライト回路が同一の端部側に
接続され、データを相補化した信号が伝送される対をな
す第３、第４のデータ伝送路と、センスアンプから第
３、第４のデータ伝送路へのデータ出力前及びライト回
路から前記第３、第４のデータ伝送路へのデータ出力前
に、第３、第４のデータ伝送路をショートするためのシ
ョート回路とを備える半導体記憶装置を改良するもので
あり、ライト時における第３、第４のデータ伝送路のシ
ョート期間がリード時における第３、第４のデータ伝送
路のショート期間よりも短くなるようにショート回路を
制御する制御回路（請求項２記載の第１の制御回路に該
当する制御回路）を備えるというものである。
接続され、リード時、その電圧差をセンスアンプにより
増幅される対をなす第１、第２のデータ伝送路と、コラ
ムゲートを介して第１、第２のデータ伝送路が接続さ
れ、かつ、リード回路及びライト回路が同一の端部側に
接続され、データを相補化した信号が伝送される対をな
す第３、第４のデータ伝送路と、センスアンプから第
３、第４のデータ伝送路へのデータ出力前及びライト回
路から前記第３、第４のデータ伝送路へのデータ出力前
に、第３、第４のデータ伝送路をショートするためのシ
ョート回路とを備える半導体記憶装置を改良するもので
あり、ライト時における第３、第４のデータ伝送路のシ
ョート期間がリード時における第３、第４のデータ伝送
路のショート期間よりも短くなるようにショート回路を
制御する制御回路（請求項２記載の第１の制御回路に該
当する制御回路）を備えるというものである。
【００４９】本発明の半導体記憶装置によれば、ライト
時における第３、第４のデータ伝送路のショート期間
は、リード時における第３、第４のデータ伝送路のショ
ート期間よりも短くされることから、動作サイクルを短
くする場合において、リード時には、第３、第４のデー
タ伝送路を完全にプリチャージ電圧にプリチャージした
後に、センスアンプが確保するデータを第３、第４のデ
ータ伝送路に出力するようにした場合においても、ライ
ト時、ライト回路から第３、第４のデータ伝送路に出力
される相補信号の電圧差が十分な大きさとなる前に、第
３、第４のデータ伝送路がショートされてしまうという
事態を避け、リード及びライトの高速化を図ることがで
きる。
時における第３、第４のデータ伝送路のショート期間
は、リード時における第３、第４のデータ伝送路のショ
ート期間よりも短くされることから、動作サイクルを短
くする場合において、リード時には、第３、第４のデー
タ伝送路を完全にプリチャージ電圧にプリチャージした
後に、センスアンプが確保するデータを第３、第４のデ
ータ伝送路に出力するようにした場合においても、ライ
ト時、ライト回路から第３、第４のデータ伝送路に出力
される相補信号の電圧差が十分な大きさとなる前に、第
３、第４のデータ伝送路がショートされてしまうという
事態を避け、リード及びライトの高速化を図ることがで
きる。
【００５０】
【発明の実施の形態】以下、図１〜図８を参照して、本
発明の半導体記憶装置の実施の第１の形態〜第３の形態
について、本発明の半導体記憶装置をＳＤＲＡＭに適用
した場合を例にし、かつ、本発明の半導体記憶装置にお
けるデータ伝送路のショート方法の実施の形態を含めて
説明する。なお、図１において、図９に対応する部分に
は同一符号を付し、その重複説明は省略する。
発明の半導体記憶装置の実施の第１の形態〜第３の形態
について、本発明の半導体記憶装置をＳＤＲＡＭに適用
した場合を例にし、かつ、本発明の半導体記憶装置にお
けるデータ伝送路のショート方法の実施の形態を含めて
説明する。なお、図１において、図９に対応する部分に
は同一符号を付し、その重複説明は省略する。
【００５１】本発明の実施の第１の形態・・図１〜図４ 図１は、本発明の実施の第１の形態の構成を概略的に示
す図である。図１中、８０はチップ本体、８１〜８４は
セル領域であり、二点鎖線Ｙで囲む部分は、セル領域８
１の部分及びその周辺回路の一部分を拡大して示すもの
である。
す図である。図１中、８０はチップ本体、８１〜８４は
セル領域であり、二点鎖線Ｙで囲む部分は、セル領域８
１の部分及びその周辺回路の一部分を拡大して示すもの
である。
【００５２】ここに、セル領域８１〜８４は、図９に示
すセル領域２〜５と同一の回路構成とされており、本発
明の実施の第１の形態が特徴とする点は、後述する回路
構成を有するコントロール回路８５を備えている点であ
る。
すセル領域２〜５と同一の回路構成とされており、本発
明の実施の第１の形態が特徴とする点は、後述する回路
構成を有するコントロール回路８５を備えている点であ
る。
【００５３】図２はコントロール回路８５の構成を示す
回路図である。図２中、Ｗ／Ｒはライト時であるか、リ
ード時であるかを示すライト・リード識別信号（請求項
１１記載の第２の信号に該当する信号）、ＩＮは外部か
ら供給される外部クロックＣＬＫに同期したタイミング
信号、８７、８８はバッファを構成するインバータであ
る。なお、インバータ８８の出力は、請求項６記載の第
１の信号に該当する。
回路図である。図２中、Ｗ／Ｒはライト時であるか、リ
ード時であるかを示すライト・リード識別信号（請求項
１１記載の第２の信号に該当する信号）、ＩＮは外部か
ら供給される外部クロックＣＬＫに同期したタイミング
信号、８７、８８はバッファを構成するインバータであ
る。なお、インバータ８８の出力は、請求項６記載の第
１の信号に該当する。
【００５４】また、８９はライト・イネーブル信号ＷＥ
を出力してライトアンプ４１の活性化を制御するライト
活性化制御部（請求項１３記載の第５の制御回路の一例
に該当する制御回路）であり、９０はライト・リード識
別信号Ｗ／Ｒを反転するインバータ、９１はインバータ
８８の出力を反転するインバータ、９２はインバータ９
０の出力とインバータ９１の出力をＮＯＲ処理するＮＯ
Ｒ回路である。
を出力してライトアンプ４１の活性化を制御するライト
活性化制御部（請求項１３記載の第５の制御回路の一例
に該当する制御回路）であり、９０はライト・リード識
別信号Ｗ／Ｒを反転するインバータ、９１はインバータ
８８の出力を反転するインバータ、９２はインバータ９
０の出力とインバータ９１の出力をＮＯＲ処理するＮＯ
Ｒ回路である。
【００５５】また、９３はＮＯＲ回路９２の出力を反転
するインバータ、９４はインバータ９３の出力を反転し
て、ライト・イネーブル信号ＷＥを出力するインバータ
である。なお、インバータ９３、９４からなる遅延回路
は、請求項１５記載の第２の遅延回路の一例に該当す
る。
するインバータ、９４はインバータ９３の出力を反転し
て、ライト・イネーブル信号ＷＥを出力するインバータ
である。なお、インバータ９３、９４からなる遅延回路
は、請求項１５記載の第２の遅延回路の一例に該当す
る。
【００５６】また、９５はリード・イネーブル信号ＲＥ
を出力してセンスバッファ４０の活性化を制御するリー
ド活性化制御部（請求項１６記載の第６の制御回路の一
例に該当する制御回路）であり、９６はインバータ８８
の出力を反転するインバータ、９７はライト・リード識
別信号Ｗ／Ｒとインバータ９６の出力とをＮＯＲ処理す
るＮＯＲ回路である。
を出力してセンスバッファ４０の活性化を制御するリー
ド活性化制御部（請求項１６記載の第６の制御回路の一
例に該当する制御回路）であり、９６はインバータ８８
の出力を反転するインバータ、９７はライト・リード識
別信号Ｗ／Ｒとインバータ９６の出力とをＮＯＲ処理す
るＮＯＲ回路である。
【００５７】また、９８はＮＯＲ回路９７の出力を反転
するインバータ、９９はインバータ９８の出力を反転し
て、リード・イネーブル信号ＲＥを出力するインバータ
である。なお、インバータ９８、９９からなる遅延回路
は、請求項１７記載の第３の遅延回路の一例に該当す
る。
するインバータ、９９はインバータ９８の出力を反転し
て、リード・イネーブル信号ＲＥを出力するインバータ
である。なお、インバータ９８、９９からなる遅延回路
は、請求項１７記載の第３の遅延回路の一例に該当す
る。
【００５８】また、１００はライト時におけるグローバ
ル・データバスＧＤＢ、／ＧＤＢのショートのタイミン
グを制御するライト時ショート制御部（請求項１０記載
の第２の制御回路の一例に該当する制御回路）であり、
１０１はライト・リード識別信号Ｗ／Ｒとインバータ８
８の出力とをＮＡＮＤ処理するＮＡＮＤ回路である。
ル・データバスＧＤＢ、／ＧＤＢのショートのタイミン
グを制御するライト時ショート制御部（請求項１０記載
の第２の制御回路の一例に該当する制御回路）であり、
１０１はライト・リード識別信号Ｗ／Ｒとインバータ８
８の出力とをＮＡＮＤ処理するＮＡＮＤ回路である。
【００５９】また、１０２はリード時におけるグローバ
ル・データバスＧＤＢ、／ＧＤＢのショートのタイミン
グを制御するリード時ショート制御部（請求項１０記載
の第３の制御回路の一例に該当する制御回路）であり、
１０３はインバータ８８の出力を反転するインバータ、
１０４はインバータ１０３の出力を反転するインバー
タ、１０５はインバータ８８の出力とインバータ１０４
の出力とをＮＡＮＤ処理するＮＡＮＤ回路である。な
お、インバータ１０３、１０４からなる遅延回路は、請
求項１１記載の第１の遅延回路の一例に該当する。
ル・データバスＧＤＢ、／ＧＤＢのショートのタイミン
グを制御するリード時ショート制御部（請求項１０記載
の第３の制御回路の一例に該当する制御回路）であり、
１０３はインバータ８８の出力を反転するインバータ、
１０４はインバータ１０３の出力を反転するインバー
タ、１０５はインバータ８８の出力とインバータ１０４
の出力とをＮＡＮＤ処理するＮＡＮＤ回路である。な
お、インバータ１０３、１０４からなる遅延回路は、請
求項１１記載の第１の遅延回路の一例に該当する。
【００６０】また、１０６はショート信号ＳＨを出力し
て、ショート・トランジスタ３９のＯＮ、ＯＦＦを制御
するショート制御部（請求項１０記載の第４の制御回路
の一例に該当する制御回路）であり、１０７はライト時
ショート制御部１００の出力Ｓ１００とリード時ショー
ト制御部１０２の出力Ｓ１０２とをＮＡＮＤ処理するＮ
ＡＮＤ回路である。
て、ショート・トランジスタ３９のＯＮ、ＯＦＦを制御
するショート制御部（請求項１０記載の第４の制御回路
の一例に該当する制御回路）であり、１０７はライト時
ショート制御部１００の出力Ｓ１００とリード時ショー
ト制御部１０２の出力Ｓ１０２とをＮＡＮＤ処理するＮ
ＡＮＤ回路である。
【００６１】また、１０８はＮＡＮＤ回路１０７の出力
を反転するインバータ、１０９はインバータ１０８の出
力を反転するインバータ、１１０はインバータ１０９の
出力を反転してショート信号ＳＨを出力するインバータ
である。
を反転するインバータ、１０９はインバータ１０８の出
力を反転するインバータ、１１０はインバータ１０９の
出力を反転してショート信号ＳＨを出力するインバータ
である。
【００６２】なお、これらインバータ１０８、１０９、
１１０で構成される反転遅延回路は、請求項１１記載の
第１の反転遅延回路の一例に該当し、ライト時ショート
制御部１００と、リード時ショート制御部１０２と、シ
ョート制御部１０６とで構成される制御回路は、請求項
２記載の第１の制御回路の一例に該当する。
１１０で構成される反転遅延回路は、請求項１１記載の
第１の反転遅延回路の一例に該当し、ライト時ショート
制御部１００と、リード時ショート制御部１０２と、シ
ョート制御部１０６とで構成される制御回路は、請求項
２記載の第１の制御回路の一例に該当する。
【００６３】また、１１１はコラム制御信号ＣＬを出力
してコラムの選択のタイミングを制御するコラム制御部
（請求項１８記載の第７の制御回路の一例に該当する制
御回路）である。なお、本発明の実施の第１の形態にお
けるコラム制御信号ＣＬは、請求項１８記載の第３の信
号に該当する。
してコラムの選択のタイミングを制御するコラム制御部
（請求項１８記載の第７の制御回路の一例に該当する制
御回路）である。なお、本発明の実施の第１の形態にお
けるコラム制御信号ＣＬは、請求項１８記載の第３の信
号に該当する。
【００６４】コラム制御部１１１において、１１２はイ
ンバータ８８の出力を反転するインバータ、１１３はイ
ンバータ１１２の出力を反転するインバータ、１１４は
インバータ１１３の出力を反転するインバータとして機
能するＮＡＮＤ回路、１１５はＮＡＮＤ回路１１４の出
力を反転するインバータとして機能するＮＡＮＤ回路、
１１６はＮＡＮＤ回路１１５の出力を反転するインバー
タ、１１７はインバータ１１６の出力を反転してコラム
制御信号ＣＬを出力するインバータである。
ンバータ８８の出力を反転するインバータ、１１３はイ
ンバータ１１２の出力を反転するインバータ、１１４は
インバータ１１３の出力を反転するインバータとして機
能するＮＡＮＤ回路、１１５はＮＡＮＤ回路１１４の出
力を反転するインバータとして機能するＮＡＮＤ回路、
１１６はＮＡＮＤ回路１１５の出力を反転するインバー
タ、１１７はインバータ１１６の出力を反転してコラム
制御信号ＣＬを出力するインバータである。
【００６５】ここに、図３は本発明の実施の第１の形態
の動作を説明するための波形図であり、図３Ａはリード
時の場合を示し、図３Ｂはライト時の場合を示してい
る。
の動作を説明するための波形図であり、図３Ａはリード
時の場合を示し、図３Ｂはライト時の場合を示してい
る。
【００６６】リード時においては、ライト・リード識別
信号Ｗ／Ｒ＝Ｌレベルとされ、この場合において、タイ
ミング信号ＩＮ＝Ｌレベルの場合、ライト活性化制御部
８９においては、インバータ９０の出力＝Ｈレベル、イ
ンバータ９１の出力＝Ｈレベル、ＮＯＲ回路９２の出力
＝Ｌレベル、インバータ９３の出力＝Ｈレベル、ライト
・イネーブル信号ＷＥ＝Ｌレベルとなり、ライトアンプ
４１は非活性状態とされる。
信号Ｗ／Ｒ＝Ｌレベルとされ、この場合において、タイ
ミング信号ＩＮ＝Ｌレベルの場合、ライト活性化制御部
８９においては、インバータ９０の出力＝Ｈレベル、イ
ンバータ９１の出力＝Ｈレベル、ＮＯＲ回路９２の出力
＝Ｌレベル、インバータ９３の出力＝Ｈレベル、ライト
・イネーブル信号ＷＥ＝Ｌレベルとなり、ライトアンプ
４１は非活性状態とされる。
【００６７】また、リード活性化制御部９５において
は、インバータ９６の出力＝Ｈレベル、ＮＯＲ回路９７
の出力＝Ｌレベル、インバータ９８の出力＝Ｈレベル、
リード・イネーブル信号ＲＥ＝Ｌレベルとなり、センス
バッファ４０も非活性状態とされる。
は、インバータ９６の出力＝Ｈレベル、ＮＯＲ回路９７
の出力＝Ｌレベル、インバータ９８の出力＝Ｈレベル、
リード・イネーブル信号ＲＥ＝Ｌレベルとなり、センス
バッファ４０も非活性状態とされる。
【００６８】また、ライト時ショート制御部１００の出
力Ｓ１００＝Ｈレベルとなると共に、リード時ショート
制御部１０２においては、インバータ１０３の出力＝Ｈ
レベル、インバータ１０４の出力＝Ｌレベルとなり、リ
ード時ショート制御部１０２の出力Ｓ１０２＝Ｈレベル
となる。
力Ｓ１００＝Ｈレベルとなると共に、リード時ショート
制御部１０２においては、インバータ１０３の出力＝Ｈ
レベル、インバータ１０４の出力＝Ｌレベルとなり、リ
ード時ショート制御部１０２の出力Ｓ１０２＝Ｈレベル
となる。
【００６９】この結果、ショート制御部１０６において
は、ＮＡＮＤ回路１０７の出力＝Ｌレベル、インバータ
１０８の出力＝Ｈレベル、インバータ１０９の出力＝Ｌ
レベル、ショート信号ＳＨ＝Ｈレベルとなり、ショート
・トランジスタ３９はＯＮ状態とされ、グローバル・デ
ータバスＧＤＢ、／ＧＤＢはショート状態とされる。
は、ＮＡＮＤ回路１０７の出力＝Ｌレベル、インバータ
１０８の出力＝Ｈレベル、インバータ１０９の出力＝Ｌ
レベル、ショート信号ＳＨ＝Ｈレベルとなり、ショート
・トランジスタ３９はＯＮ状態とされ、グローバル・デ
ータバスＧＤＢ、／ＧＤＢはショート状態とされる。
【００７０】また、コラム制御部１１１においては、イ
ンバータ１１２の出力＝Ｈレベル、インバータ１１３の
出力＝Ｌレベル、ＮＡＮＤ回路１１４の出力＝Ｈレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｌレベル、インバータ
１１６の出力＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベ
ルとなり、コラムは非選択状態とされる。
ンバータ１１２の出力＝Ｈレベル、インバータ１１３の
出力＝Ｌレベル、ＮＡＮＤ回路１１４の出力＝Ｈレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｌレベル、インバータ
１１６の出力＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベ
ルとなり、コラムは非選択状態とされる。
【００７１】この状態から、タイミング信号ＩＮ＝Ｈレ
ベルになると、ライト活性化制御部８９においては、イ
ンバータ９１の出力＝Ｌレベルになるが、インバータ９
０の出力＝Ｈレベル、ＮＯＲ回路９２の出力＝Ｌレベ
ル、インバータ９３の出力＝Ｈレベル、ライト・イネー
ブル信号ＷＥ＝Ｌレベルの状態が維持され、ライトアン
プ４１の非活性状態が維持される。
ベルになると、ライト活性化制御部８９においては、イ
ンバータ９１の出力＝Ｌレベルになるが、インバータ９
０の出力＝Ｈレベル、ＮＯＲ回路９２の出力＝Ｌレベ
ル、インバータ９３の出力＝Ｈレベル、ライト・イネー
ブル信号ＷＥ＝Ｌレベルの状態が維持され、ライトアン
プ４１の非活性状態が維持される。
【００７２】これに対して、リード活性化制御部９５に
おいては、インバータ９６の出力＝Ｌレベル、ＮＯＲ回
路９７の出力＝Ｈレベル、インバータ９８の出力＝Ｌレ
ベル、リード・イネーブル信号ＲＥ＝Ｈレベルになり、
センスバッファ４０は活性状態とされる。
おいては、インバータ９６の出力＝Ｌレベル、ＮＯＲ回
路９７の出力＝Ｈレベル、インバータ９８の出力＝Ｌレ
ベル、リード・イネーブル信号ＲＥ＝Ｈレベルになり、
センスバッファ４０は活性状態とされる。
【００７３】また、ライト時ショート制御部１００の出
力Ｓ１００＝Ｈレベルが維持されると共に、リード時シ
ョート制御部１０２においては、インバータ１０３の出
力＝Ｌレベル、インバータ１０４の出力＝Ｈレベルとな
り、リード時ショート制御部１０２の出力Ｓ１０２＝Ｌ
レベルとなる。
力Ｓ１００＝Ｈレベルが維持されると共に、リード時シ
ョート制御部１０２においては、インバータ１０３の出
力＝Ｌレベル、インバータ１０４の出力＝Ｈレベルとな
り、リード時ショート制御部１０２の出力Ｓ１０２＝Ｌ
レベルとなる。
【００７４】この結果、ショート制御部１０６において
は、ＮＡＮＤ回路１０７の出力＝Ｈレベル、インバータ
１０８の出力＝Ｌレベル、インバータ１０９の出力＝Ｈ
レベル、ショート信号ＳＨ＝Ｌレベルとなり、ショート
・トランジスタ３９はＯＦＦ状態とされ、グローバル・
データバスＧＤＢ、／ＧＤＢのショート状態が解除され
る。
は、ＮＡＮＤ回路１０７の出力＝Ｈレベル、インバータ
１０８の出力＝Ｌレベル、インバータ１０９の出力＝Ｈ
レベル、ショート信号ＳＨ＝Ｌレベルとなり、ショート
・トランジスタ３９はＯＦＦ状態とされ、グローバル・
データバスＧＤＢ、／ＧＤＢのショート状態が解除され
る。
【００７５】また、コラム制御部１１１においては、イ
ンバータ１１２の出力＝Ｌレベル、インバータ１１３の
出力＝Ｈレベル、ＮＡＮＤ回路１１４の出力＝Ｌレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｈレベル、インバータ
１１６の出力＝Ｌレベル、コラム制御信号ＣＬ＝Ｈレベ
ルとなり、コラムの選択が行われる。
ンバータ１１２の出力＝Ｌレベル、インバータ１１３の
出力＝Ｈレベル、ＮＡＮＤ回路１１４の出力＝Ｌレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｈレベル、インバータ
１１６の出力＝Ｌレベル、コラム制御信号ＣＬ＝Ｈレベ
ルとなり、コラムの選択が行われる。
【００７６】ここに、ショート信号ＳＨの立ち下がりの
タイミングは、リード時ショート制御部１０２とショー
ト制御部１０６との合計遅延時間で決定され、コラム制
御信号ＣＬの立ち上がりのタイミングは、コラム制御部
１１１の遅延時間により決定されるが、リード時ショー
ト制御部１０２とショート制御部１０６との合計遅延時
間はコラム制御部１１１の遅延時間と略同一となるの
で、ショート信号ＳＨの立ち下がりのタイミングと、コ
ラム制御信号ＣＬの立ち上がりのタイミングとは、略同
一となる。
タイミングは、リード時ショート制御部１０２とショー
ト制御部１０６との合計遅延時間で決定され、コラム制
御信号ＣＬの立ち上がりのタイミングは、コラム制御部
１１１の遅延時間により決定されるが、リード時ショー
ト制御部１０２とショート制御部１０６との合計遅延時
間はコラム制御部１１１の遅延時間と略同一となるの
で、ショート信号ＳＨの立ち下がりのタイミングと、コ
ラム制御信号ＣＬの立ち上がりのタイミングとは、略同
一となる。
【００７７】なお、本発明の実施の第１の形態において
は、グローバル・データバスＧＤＢ、／ＧＤＢのショー
ト解除が、グローバル・データバスＧＤＢ、／ＧＤＢ及
び選択されたローカル・データバスがプリチャージ電圧
ＶＰにプリチャージされた後に行われるように、リード
時ショート制御部１０２とショート制御部１０６との合
計遅延時間が設定される。
は、グローバル・データバスＧＤＢ、／ＧＤＢのショー
ト解除が、グローバル・データバスＧＤＢ、／ＧＤＢ及
び選択されたローカル・データバスがプリチャージ電圧
ＶＰにプリチャージされた後に行われるように、リード
時ショート制御部１０２とショート制御部１０６との合
計遅延時間が設定される。
【００７８】その後、タイミング信号ＩＮ＝Ｌレベルに
なると、ライト活性化制御部８９においては、インバー
タ９１の出力＝Ｈレベルに反転するのみであり、インバ
ータ９０の出力＝Ｈレベル、ＮＯＲ回路９２の出力＝Ｌ
レベル、インバータ９３の出力＝Ｈレベル、ライト・イ
ネーブル信号ＷＥ＝Ｌレベルが維持され、ライトアンプ
４１の非活性状態が維持される。
なると、ライト活性化制御部８９においては、インバー
タ９１の出力＝Ｈレベルに反転するのみであり、インバ
ータ９０の出力＝Ｈレベル、ＮＯＲ回路９２の出力＝Ｌ
レベル、インバータ９３の出力＝Ｈレベル、ライト・イ
ネーブル信号ＷＥ＝Ｌレベルが維持され、ライトアンプ
４１の非活性状態が維持される。
【００７９】これに対して、リード活性化制御部９５に
おいては、インバータ９６の出力＝Ｈレベル、ＮＯＲ回
路９７の出力＝Ｌレベル、インバータ９８の出力＝Ｈレ
ベル、リード・イネーブル信号ＲＥ＝Ｌレベルになり、
センスバッファ４０は非活性状態とされる。
おいては、インバータ９６の出力＝Ｈレベル、ＮＯＲ回
路９７の出力＝Ｌレベル、インバータ９８の出力＝Ｈレ
ベル、リード・イネーブル信号ＲＥ＝Ｌレベルになり、
センスバッファ４０は非活性状態とされる。
【００８０】また、ライト時ショート制御部１００の出
力Ｓ１００＝Ｈレベルが維持されると共に、リード時シ
ョート制御部１０２の出力Ｓ１０２＝Ｈレベルとなる。
力Ｓ１００＝Ｈレベルが維持されると共に、リード時シ
ョート制御部１０２の出力Ｓ１０２＝Ｈレベルとなる。
【００８１】この結果、ショート制御部１０６において
は、ＮＡＮＤ回路１０７の出力＝Ｌレベル、インバータ
１０８の出力＝Ｈレベル、インバータ１０９の出力＝Ｌ
レベル、ショート信号ＳＨ＝Ｈレベルとなり、ショート
・トランジスタ３９はＯＮ状態とされ、グローバル・デ
ータバスＧＤＢ、／ＧＤＢはショートされ、グローバル
・データバスＧＤＢ、／ＧＤＢのプリチャージが行われ
る。
は、ＮＡＮＤ回路１０７の出力＝Ｌレベル、インバータ
１０８の出力＝Ｈレベル、インバータ１０９の出力＝Ｌ
レベル、ショート信号ＳＨ＝Ｈレベルとなり、ショート
・トランジスタ３９はＯＮ状態とされ、グローバル・デ
ータバスＧＤＢ、／ＧＤＢはショートされ、グローバル
・データバスＧＤＢ、／ＧＤＢのプリチャージが行われ
る。
【００８２】また、コラム制御部１１１においては、イ
ンバータ１１２の出力＝Ｈレベル、インバータ１１３の
出力＝Ｌレベル、ＮＡＮＤ回路１１４の出力＝Ｈレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｌレベル、インバータ
１１６の出力＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベ
ルとなり、コラムの選択が終了する。
ンバータ１１２の出力＝Ｈレベル、インバータ１１３の
出力＝Ｌレベル、ＮＡＮＤ回路１１４の出力＝Ｈレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｌレベル、インバータ
１１６の出力＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベ
ルとなり、コラムの選択が終了する。
【００８３】なお、ショート信号ＳＨの立ち上がりのタ
イミングと、コラム制御信号ＣＬの立ち下がりのタイミ
ングとは、略同一となる。
イミングと、コラム制御信号ＣＬの立ち下がりのタイミ
ングとは、略同一となる。
【００８４】他方、ライト時においては、ライト・リー
ド識別信号Ｗ／Ｒ＝Ｈレベルとされ、この場合におい
て、タイミング信号ＩＮ＝Ｌレベルの場合、ライト活性
化制御部８９においては、インバータ９０の出力＝Ｌレ
ベル、インバータ９１の出力＝Ｈレベル、ＮＯＲ回路９
２の出力＝Ｌレベル、インバータ９３の出力＝Ｈレベ
ル、ライト・イネーブル信号ＷＥ＝Ｌレベルとなり、ラ
イトアンプ４１は非活性状態とされる。
ド識別信号Ｗ／Ｒ＝Ｈレベルとされ、この場合におい
て、タイミング信号ＩＮ＝Ｌレベルの場合、ライト活性
化制御部８９においては、インバータ９０の出力＝Ｌレ
ベル、インバータ９１の出力＝Ｈレベル、ＮＯＲ回路９
２の出力＝Ｌレベル、インバータ９３の出力＝Ｈレベ
ル、ライト・イネーブル信号ＷＥ＝Ｌレベルとなり、ラ
イトアンプ４１は非活性状態とされる。
【００８５】また、リード活性化制御部９５において
は、インバータ９６の出力＝Ｌレベル、ＮＯＲ回路９７
の出力＝Ｌレベル、インバータ９８の出力＝Ｈレベル、
リード・イネーブル信号ＲＥ＝Ｌレベルとなり、センス
バッファ４０も非活性状態とされる。
は、インバータ９６の出力＝Ｌレベル、ＮＯＲ回路９７
の出力＝Ｌレベル、インバータ９８の出力＝Ｈレベル、
リード・イネーブル信号ＲＥ＝Ｌレベルとなり、センス
バッファ４０も非活性状態とされる。
【００８６】また、ライト時ショート制御部１００の出
力Ｓ１００＝Ｈレベルとなると共に、リード時ショート
制御部１０２においては、インバータ１０３の出力＝Ｈ
レベル、インバータ１０４の出力＝Ｌレベルとなり、リ
ード時ショート制御部１０２の出力Ｓ１０２＝Ｈレベル
となる。
力Ｓ１００＝Ｈレベルとなると共に、リード時ショート
制御部１０２においては、インバータ１０３の出力＝Ｈ
レベル、インバータ１０４の出力＝Ｌレベルとなり、リ
ード時ショート制御部１０２の出力Ｓ１０２＝Ｈレベル
となる。
【００８７】この結果、ショート制御部１０６において
は、ＮＡＮＤ回路１０７の出力＝Ｌレベル、インバータ
１０８の出力＝Ｈレベル、インバータ１０９の出力＝Ｌ
レベル、ショート信号ＳＨ＝Ｈレベルとなり、ショート
・トランジスタ３９はＯＮ状態とされ、グローバル・デ
ータバスＧＤＢ、／ＧＤＢはショート状態とされる。
は、ＮＡＮＤ回路１０７の出力＝Ｌレベル、インバータ
１０８の出力＝Ｈレベル、インバータ１０９の出力＝Ｌ
レベル、ショート信号ＳＨ＝Ｈレベルとなり、ショート
・トランジスタ３９はＯＮ状態とされ、グローバル・デ
ータバスＧＤＢ、／ＧＤＢはショート状態とされる。
【００８８】また、コラム制御部１１１においては、イ
ンバータ１１２の出力＝Ｈレベル、インバータ１１３の
出力＝Ｌレベル、ＮＡＮＤ回路１１４の出力＝Ｈレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｌレベル、インバータ
１１６の出力＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベ
ルとなり、コラムは非選択状態とされる。
ンバータ１１２の出力＝Ｈレベル、インバータ１１３の
出力＝Ｌレベル、ＮＡＮＤ回路１１４の出力＝Ｈレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｌレベル、インバータ
１１６の出力＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベ
ルとなり、コラムは非選択状態とされる。
【００８９】この状態から、タイミング信号ＩＮ＝Ｈレ
ベルとなると、ライト活性化制御部８９においては、イ
ンバータ９１の出力＝Ｌレベル、ＮＯＲ回路９２の出力
＝Ｈレベル、インバータ９３の出力＝Ｌレベル、ライト
・イネーブル信号ＷＥ＝Ｈレベルとなり、ライトアンプ
４１は活性状態とされる。
ベルとなると、ライト活性化制御部８９においては、イ
ンバータ９１の出力＝Ｌレベル、ＮＯＲ回路９２の出力
＝Ｈレベル、インバータ９３の出力＝Ｌレベル、ライト
・イネーブル信号ＷＥ＝Ｈレベルとなり、ライトアンプ
４１は活性状態とされる。
【００９０】これに対して、リード活性化制御部９５に
おいては、インバータ９６の出力＝Ｌレベルとなるが、
ライト・リード識別信号Ｗ／Ｒ＝Ｈレベルとされている
ので、ＮＯＲ回路９７の出力＝Ｌレベル、インバータ９
８の出力＝Ｈレベル、リード・イネーブル信号ＲＥ＝Ｌ
レベルが維持され、センスバッファ４０の非活性状態が
維持される。
おいては、インバータ９６の出力＝Ｌレベルとなるが、
ライト・リード識別信号Ｗ／Ｒ＝Ｈレベルとされている
ので、ＮＯＲ回路９７の出力＝Ｌレベル、インバータ９
８の出力＝Ｈレベル、リード・イネーブル信号ＲＥ＝Ｌ
レベルが維持され、センスバッファ４０の非活性状態が
維持される。
【００９１】また、ライト時ショート制御部１００の出
力Ｓ１００＝Ｌレベルとなり、この結果、ショート制御
部１０６においては、ＮＡＮＤ回路１０７の出力＝Ｈレ
ベル、インバータ１０８の出力＝Ｌレベル、インバータ
１０９の出力＝Ｈレベル、ショート信号ＳＨ＝Ｌレベル
となり、ショート・トランジスタ３９はＯＦＦ状態とさ
れ、グローバル・データバスＧＤＢ、／ＧＤＢのショー
ト状態は解除される。
力Ｓ１００＝Ｌレベルとなり、この結果、ショート制御
部１０６においては、ＮＡＮＤ回路１０７の出力＝Ｈレ
ベル、インバータ１０８の出力＝Ｌレベル、インバータ
１０９の出力＝Ｈレベル、ショート信号ＳＨ＝Ｌレベル
となり、ショート・トランジスタ３９はＯＦＦ状態とさ
れ、グローバル・データバスＧＤＢ、／ＧＤＢのショー
ト状態は解除される。
【００９２】なお、リード時ショート制御部１０２にお
いては、インバータ１０３の出力＝Ｌレベル、インバー
タ１０４の出力＝Ｈレベルとなり、リード時ショート制
御部１０２の出力Ｓ１０２＝Ｌレベルとなる。
いては、インバータ１０３の出力＝Ｌレベル、インバー
タ１０４の出力＝Ｈレベルとなり、リード時ショート制
御部１０２の出力Ｓ１０２＝Ｌレベルとなる。
【００９３】また、コラム制御部１１１においては、イ
ンバータ１１２の出力＝Ｌレベル、インバータ１１３の
出力＝Ｈレベル、ＮＡＮＤ回路１１４の出力＝Ｌレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｈレベル、インバータ
１１６の出力＝Ｌレベル、コラム制御信号ＣＬ＝Ｈレベ
ルとなり、コラムの選択が行われる。
ンバータ１１２の出力＝Ｌレベル、インバータ１１３の
出力＝Ｈレベル、ＮＡＮＤ回路１１４の出力＝Ｌレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｈレベル、インバータ
１１６の出力＝Ｌレベル、コラム制御信号ＣＬ＝Ｈレベ
ルとなり、コラムの選択が行われる。
【００９４】ここに、ショート信号ＳＨの立ち下がりの
タイミングは、ライト時ショート制御部１００とショー
ト制御部１０６との合計遅延時間で決定され、コラム制
御信号ＣＬの立ち上がりのタイミングは、コラム制御部
１１１の遅延時間により決定されるが、ライト時ショー
ト制御部１００とショート制御部１０６との合計遅延時
間はコラム制御部１１１の遅延時間よりも短いので、シ
ョート信号ＳＨの立ち下がりのタイミングの方が、コラ
ム制御信号ＣＬの立ち上がりのタイミングよりも先行す
ることとなる。
タイミングは、ライト時ショート制御部１００とショー
ト制御部１０６との合計遅延時間で決定され、コラム制
御信号ＣＬの立ち上がりのタイミングは、コラム制御部
１１１の遅延時間により決定されるが、ライト時ショー
ト制御部１００とショート制御部１０６との合計遅延時
間はコラム制御部１１１の遅延時間よりも短いので、シ
ョート信号ＳＨの立ち下がりのタイミングの方が、コラ
ム制御信号ＣＬの立ち上がりのタイミングよりも先行す
ることとなる。
【００９５】なお、本発明の実施の第１の形態において
は、ショート信号ＳＨの立ち下がりのタイミングは、グ
ローバル・データバスＧＤＢ、／ＧＤＢ及び選択された
ローカル・データバスが完全にプリチャージ電圧ＶＰに
プリチャージされるよりも前に設定されるようにライト
時ショート制御部１００とショート制御部１０６との合
計遅延時間が設定されると共に、ショート・トランジス
タ３９がＯＦＦ状態となると同時にライト動作が行われ
るようにライト活性化制御部８９の遅延時間が設定され
る。
は、ショート信号ＳＨの立ち下がりのタイミングは、グ
ローバル・データバスＧＤＢ、／ＧＤＢ及び選択された
ローカル・データバスが完全にプリチャージ電圧ＶＰに
プリチャージされるよりも前に設定されるようにライト
時ショート制御部１００とショート制御部１０６との合
計遅延時間が設定されると共に、ショート・トランジス
タ３９がＯＦＦ状態となると同時にライト動作が行われ
るようにライト活性化制御部８９の遅延時間が設定され
る。
【００９６】このようにしても、ライトアンプ４１の駆
動能力は大きくすることが可能であり、グローバル・デ
ータバスＧＤＢ、／ＧＤＢ及び選択されたローカル・デ
ータバス上のデータを反転させる場合であっても、ライ
トアンプ４１によって十分にこれを行うことができる。
動能力は大きくすることが可能であり、グローバル・デ
ータバスＧＤＢ、／ＧＤＢ及び選択されたローカル・デ
ータバス上のデータを反転させる場合であっても、ライ
トアンプ４１によって十分にこれを行うことができる。
【００９７】その後、タイミング信号ＩＮ＝Ｌレベルに
なると、ライト活性化制御部８９においては、インバー
タ９１の出力＝Ｈレベル、ＮＯＲ回路９２の出力＝Ｌレ
ベル、インバータ９３の出力＝Ｈレベル、ライト・イネ
ーブル信号ＷＥ＝Ｌレベルとなり、ライトアンプ４１は
非活性状態となる。
なると、ライト活性化制御部８９においては、インバー
タ９１の出力＝Ｈレベル、ＮＯＲ回路９２の出力＝Ｌレ
ベル、インバータ９３の出力＝Ｈレベル、ライト・イネ
ーブル信号ＷＥ＝Ｌレベルとなり、ライトアンプ４１は
非活性状態となる。
【００９８】また、リード活性化制御部９５において
は、インバータ９６の出力＝Ｈレベルに反転するのみで
あり、ＮＯＲ回路９７の出力＝Ｌレベル、インバータ９
８の出力＝Ｈレベル、リード・イネーブル信号ＲＥ＝Ｌ
レベルの状態が維持され、センスバッファ４０の非活性
状態が維持される。
は、インバータ９６の出力＝Ｈレベルに反転するのみで
あり、ＮＯＲ回路９７の出力＝Ｌレベル、インバータ９
８の出力＝Ｈレベル、リード・イネーブル信号ＲＥ＝Ｌ
レベルの状態が維持され、センスバッファ４０の非活性
状態が維持される。
【００９９】また、ライト時ショート制御部１００の出
力Ｓ１００＝Ｈレベルとなると共に、リード時ショート
制御部１０２の出力Ｓ１０２＝Ｈレベルとなる。
力Ｓ１００＝Ｈレベルとなると共に、リード時ショート
制御部１０２の出力Ｓ１０２＝Ｈレベルとなる。
【０１００】この結果、ショート制御部１０６において
は、ＮＡＮＤ回路１０７の出力＝Ｌレベル、インバータ
１０８の出力＝Ｈレベル、インバータ１０９の出力＝Ｌ
レベル、ショート信号ＳＨ＝Ｈレベルとなり、ショート
・トランジスタ３９はＯＮ状態とされ、グローバル・デ
ータバスＧＤＢ、／ＧＤＢはショート状態とされ、グロ
ーバル・データバスＧＤＢ、／ＧＤＢのプリチャージが
行われる。
は、ＮＡＮＤ回路１０７の出力＝Ｌレベル、インバータ
１０８の出力＝Ｈレベル、インバータ１０９の出力＝Ｌ
レベル、ショート信号ＳＨ＝Ｈレベルとなり、ショート
・トランジスタ３９はＯＮ状態とされ、グローバル・デ
ータバスＧＤＢ、／ＧＤＢはショート状態とされ、グロ
ーバル・データバスＧＤＢ、／ＧＤＢのプリチャージが
行われる。
【０１０１】また、コラム制御部１１１においては、イ
ンバータ１１２の出力＝Ｈレベル、インバータ１１３の
出力＝Ｌレベル、ＮＡＮＤ回路１１４の出力＝Ｈレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｌレベル、インバータ
１１６の出力＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベ
ルとなり、コラムの選択が終了する。
ンバータ１１２の出力＝Ｈレベル、インバータ１１３の
出力＝Ｌレベル、ＮＡＮＤ回路１１４の出力＝Ｈレベ
ル、ＮＡＮＤ回路１１５の出力＝Ｌレベル、インバータ
１１６の出力＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベ
ルとなり、コラムの選択が終了する。
【０１０２】なお、ショート信号ＳＨの立ち上がりのタ
イミングと、コラム制御信号ＣＬの立ち下がりのタイミ
ングとは、略同一となる。
イミングと、コラム制御信号ＣＬの立ち下がりのタイミ
ングとは、略同一となる。
【０１０３】ちなみに、図４は本発明の実施の第１の形
態の動作の一例のシミュレーション結果を示す波形図で
あり、まず、ライト時にして、センスアンプ１６に
「０」を検出させると共に、センスアンプ１７に「０」
を検出させ、その後、センスアンプ１６に「１」をライ
トし、続いて、センスアンプ１７からの「０」のリード
と、センスアンプ１６からの「１」のリードとを繰り返
した場合を示している。
態の動作の一例のシミュレーション結果を示す波形図で
あり、まず、ライト時にして、センスアンプ１６に
「０」を検出させると共に、センスアンプ１７に「０」
を検出させ、その後、センスアンプ１６に「１」をライ
トし、続いて、センスアンプ１７からの「０」のリード
と、センスアンプ１６からの「１」のリードとを繰り返
した場合を示している。
【０１０４】なお、図４Ａは外部クロックＣＬＫの電圧
波形、図４Ｂはライト・リード識別信号Ｗ／Ｒの電圧波
形、図４Ｃは外部クロックＣＬＫの電圧波形、ビット線
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１の電圧変化、ロー
カル・データバスＬＤＢ、／ＬＤＢの電圧変化、グロー
バル・データバスＧＤＢ、／ＧＤＢの電圧変化を示して
いる。
波形、図４Ｂはライト・リード識別信号Ｗ／Ｒの電圧波
形、図４Ｃは外部クロックＣＬＫの電圧波形、ビット線
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１の電圧変化、ロー
カル・データバスＬＤＢ、／ＬＤＢの電圧変化、グロー
バル・データバスＧＤＢ、／ＧＤＢの電圧変化を示して
いる。
【０１０５】また、図４Ｄは外部クロックＣＬＫの電圧
波形、ショート信号ＳＨの電圧波形、コラム選択信号Ｃ
Ｌ０、ＣＬ１の電圧波形、リード・イネーブル信号ＲＥ
の電圧波形を示している。
波形、ショート信号ＳＨの電圧波形、コラム選択信号Ｃ
Ｌ０、ＣＬ１の電圧波形、リード・イネーブル信号ＲＥ
の電圧波形を示している。
【０１０６】また、図４Ｅは外部クロックＣＬＫの電圧
波形、ショート信号ＳＨの電圧波形、コラム選択信号Ｃ
Ｌ０、ＣＬ１の電圧波形、ライト・イネーブル信号ＷＥ
の電圧波形を示している。
波形、ショート信号ＳＨの電圧波形、コラム選択信号Ｃ
Ｌ０、ＣＬ１の電圧波形、ライト・イネーブル信号ＷＥ
の電圧波形を示している。
【０１０７】この図４から、動作サイクル上、ライト時
におけるグローバル・データバスＧＤＢ、／ＧＤＢのシ
ョート解除は、リード時におけるグローバル・データバ
スＧＤＢ、／ＧＤＢのショート解除よりも早い時期に行
われていることが分かる。
におけるグローバル・データバスＧＤＢ、／ＧＤＢのシ
ョート解除は、リード時におけるグローバル・データバ
スＧＤＢ、／ＧＤＢのショート解除よりも早い時期に行
われていることが分かる。
【０１０８】このように、本発明の実施の第１の形態に
よれば、ライト時におけるグローバル・データバスＧＤ
Ｂ、／ＧＤＢのショート解除のタイミングをリード時に
おけるグローバル・データバスＧＤＢ、／ＧＤＢのショ
ート解除のタイミングよりも前に設定するように構成さ
れている。
よれば、ライト時におけるグローバル・データバスＧＤ
Ｂ、／ＧＤＢのショート解除のタイミングをリード時に
おけるグローバル・データバスＧＤＢ、／ＧＤＢのショ
ート解除のタイミングよりも前に設定するように構成さ
れている。
【０１０９】したがって、動作サイクルを短くする場合
において、リード時には、選択されたローカル・データ
バス及びグローバル・データバスＧＤＢ、／ＧＤＢを完
全にプリチャージ電圧ＶＰにプリチャージした後に、セ
ンスアンプが確保するデータをローカル・データバスに
伝送するようにした場合においても、ライト時、ライト
アンプ４１からグローバル・データバスＧＤＢ、／ＧＤ
Ｂに出力される相補信号の電圧差が十分な大きさとなる
前に、グローバル・データバスＧＤＢ、／ＧＤＢがショ
ートされてしまうという事態を避け、リード及びライト
の高速化を図ることができる。
において、リード時には、選択されたローカル・データ
バス及びグローバル・データバスＧＤＢ、／ＧＤＢを完
全にプリチャージ電圧ＶＰにプリチャージした後に、セ
ンスアンプが確保するデータをローカル・データバスに
伝送するようにした場合においても、ライト時、ライト
アンプ４１からグローバル・データバスＧＤＢ、／ＧＤ
Ｂに出力される相補信号の電圧差が十分な大きさとなる
前に、グローバル・データバスＧＤＢ、／ＧＤＢがショ
ートされてしまうという事態を避け、リード及びライト
の高速化を図ることができる。
【０１１０】なお、ライトアンプ４１は、グローバル・
データバスＧＤＢ、／ＧＤＢのレベルを反転させる場
合、本来的なプリチャージ手段であるショート・トラン
ジスタ３９及びプリチャージ回路４３によるよりも速く
グローバル・データバスＧＤＢ、／ＧＤＢをプリチャー
ジ電圧ＶＰにプリチャージする駆動能力を備えさせる場
合には、より高速なライトを行うことができる。
データバスＧＤＢ、／ＧＤＢのレベルを反転させる場
合、本来的なプリチャージ手段であるショート・トラン
ジスタ３９及びプリチャージ回路４３によるよりも速く
グローバル・データバスＧＤＢ、／ＧＤＢをプリチャー
ジ電圧ＶＰにプリチャージする駆動能力を備えさせる場
合には、より高速なライトを行うことができる。
【０１１１】本発明の実施の第２の形態・・図５、図６ 本発明の実施の第２の形態は、図２に示すコントロール
回路８５の代わりに、図５に示すコントロール回路を備
え、その他については、本発明の実施の第１の形態と同
様に構成するというものである。
回路８５の代わりに、図５に示すコントロール回路を備
え、その他については、本発明の実施の第１の形態と同
様に構成するというものである。
【０１１２】図５に示すコントロール回路は、図２に示
すコラム制御部１１１の代わりに、リード時コラム制御
部１２０と、ライト時コラム制御部１２１と、コラム制
御部１２２とを設け、その他については、図２に示すコ
ントロール回路８５と同様に構成したものである。
すコラム制御部１１１の代わりに、リード時コラム制御
部１２０と、ライト時コラム制御部１２１と、コラム制
御部１２２とを設け、その他については、図２に示すコ
ントロール回路８５と同様に構成したものである。
【０１１３】なお、リード時コラム制御部１２０と、ラ
イト時コラム制御部１２１とからなる制御回路は、請求
項１９記載の第８の制御回路の一例に該当し、コラム制
御部１２２は、請求項１９記載の第９の制御回路の一例
に該当する。
イト時コラム制御部１２１とからなる制御回路は、請求
項１９記載の第８の制御回路の一例に該当し、コラム制
御部１２２は、請求項１９記載の第９の制御回路の一例
に該当する。
【０１１４】リード時コラム制御部１２０はリード時の
コラム制御信号ＣＬの立ち上がりタイミングを制御する
ものであり、１２３はインバータ８８の出力を反転する
インバータ、１２４はインバータ１２３の出力を反転す
るインバータ、１２５はインバータ１２４の出力を反転
するインバータとして機能するＮＡＮＤ回路、１２６は
ＮＡＮＤ回路１２５の出力を反転するインバータとして
機能するＮＡＮＤ回路である。
コラム制御信号ＣＬの立ち上がりタイミングを制御する
ものであり、１２３はインバータ８８の出力を反転する
インバータ、１２４はインバータ１２３の出力を反転す
るインバータ、１２５はインバータ１２４の出力を反転
するインバータとして機能するＮＡＮＤ回路、１２６は
ＮＡＮＤ回路１２５の出力を反転するインバータとして
機能するＮＡＮＤ回路である。
【０１１５】なお、インバータ１２４及びＮＡＮＤ回路
１２５、１２６からなる反転遅延回路は、請求項２０記
載の第２の反転遅延回路の一例に該当し、また、本発明
の実施の第２の形態においては、コラム制御信号ＣＬ
は、請求項１９記載の第４の信号に該当する。
１２５、１２６からなる反転遅延回路は、請求項２０記
載の第２の反転遅延回路の一例に該当し、また、本発明
の実施の第２の形態においては、コラム制御信号ＣＬ
は、請求項１９記載の第４の信号に該当する。
【０１１６】また、ライト時コラム制御部１２１はライ
ト時のコラム制御信号ＣＬの立ち上がりタイミングを制
御するものであり、１２７はライト・リード識別信号Ｗ
／Ｒとインバータ１２３の出力とをＮＡＮＤ処理するＮ
ＡＮＤ回路、１２８はＮＡＮＤ回路１２７の出力を反転
するインバータとして機能するＮＡＮＤ回路、１２９は
ＮＡＮＤ回路１２８の出力を反転するインバータとして
機能するＮＡＮＤ回路、１３０はＮＡＮＤ回路１２９の
出力を反転するインバータ、１３１はインバータ１３０
の出力を反転するインバータである。
ト時のコラム制御信号ＣＬの立ち上がりタイミングを制
御するものであり、１２７はライト・リード識別信号Ｗ
／Ｒとインバータ１２３の出力とをＮＡＮＤ処理するＮ
ＡＮＤ回路、１２８はＮＡＮＤ回路１２７の出力を反転
するインバータとして機能するＮＡＮＤ回路、１２９は
ＮＡＮＤ回路１２８の出力を反転するインバータとして
機能するＮＡＮＤ回路、１３０はＮＡＮＤ回路１２９の
出力を反転するインバータ、１３１はインバータ１３０
の出力を反転するインバータである。
【０１１７】なお、ＮＡＮＤ回路１２８、１２９及びイ
ンバータ１３０、１３１からなる遅延回路は、請求項２
０記載の第４の遅延回路の一例に該当する。
ンバータ１３０、１３１からなる遅延回路は、請求項２
０記載の第４の遅延回路の一例に該当する。
【０１１８】また、コラム制御部１２２は、コラム制御
信号ＣＬを出力してコラムの選択を制御するものであ
り、１３２はリード時コラム制御部１２０の出力Ｓ１２
０とライト時コラム制御部１２１の出力Ｓ１２１とをＮ
ＡＮＤ処理するＮＡＮＤ回路、１３３はＮＡＮＤ回路１
３２の出力を反転してコラム制御信号ＣＬを出力するイ
ンバータである。
信号ＣＬを出力してコラムの選択を制御するものであ
り、１３２はリード時コラム制御部１２０の出力Ｓ１２
０とライト時コラム制御部１２１の出力Ｓ１２１とをＮ
ＡＮＤ処理するＮＡＮＤ回路、１３３はＮＡＮＤ回路１
３２の出力を反転してコラム制御信号ＣＬを出力するイ
ンバータである。
【０１１９】図６は本発明の実施の第２の形態の動作を
説明するための波形図であり、図６Ａはリード時の場
合、図６Ｂはライト時の場合を示しているが、ライト活
性化制御部８９、リード活性化制御部９５、ライト時シ
ョート制御部１００、リード時ショート制御部１０２及
びショート制御部１０６は、本発明の実施の第１の形態
の場合と同様に動作する。
説明するための波形図であり、図６Ａはリード時の場
合、図６Ｂはライト時の場合を示しているが、ライト活
性化制御部８９、リード活性化制御部９５、ライト時シ
ョート制御部１００、リード時ショート制御部１０２及
びショート制御部１０６は、本発明の実施の第１の形態
の場合と同様に動作する。
【０１２０】ここに、リード時には、ライト・リード識
別信号Ｗ／Ｒ＝Ｌレベルとされるが、この場合におい
て、タイミング信号ＩＮ＝Ｌレベルの場合、リード時コ
ラム制御部１２０においては、インバータ１２３の出力
＝Ｈレベル、インバータ１２４の出力＝Ｌレベル、ＮＡ
ＮＤ回路１２５の出力＝Ｈレベルとなり、リード時コラ
ム制御部１２０の出力Ｓ１２０＝Ｌレベルとなる。
別信号Ｗ／Ｒ＝Ｌレベルとされるが、この場合におい
て、タイミング信号ＩＮ＝Ｌレベルの場合、リード時コ
ラム制御部１２０においては、インバータ１２３の出力
＝Ｈレベル、インバータ１２４の出力＝Ｌレベル、ＮＡ
ＮＤ回路１２５の出力＝Ｈレベルとなり、リード時コラ
ム制御部１２０の出力Ｓ１２０＝Ｌレベルとなる。
【０１２１】また、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベルとな
り、ライト時コラム制御部１２１の出力Ｓ１２１＝Ｈレ
ベルとなる。
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベルとな
り、ライト時コラム制御部１２１の出力Ｓ１２１＝Ｈレ
ベルとなる。
【０１２２】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
【０１２３】この状態から、タイミング信号ＩＮ＝Ｈレ
ベルとなると、リード時コラム制御部１２０において
は、インバータ１２３の出力＝Ｌレベル、インバータ１
２４の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝Ｌ
レベル、リード時コラム制御部１２０の出力Ｓ１２０＝
Ｈレベルとなる。
ベルとなると、リード時コラム制御部１２０において
は、インバータ１２３の出力＝Ｌレベル、インバータ１
２４の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝Ｌ
レベル、リード時コラム制御部１２０の出力Ｓ１２０＝
Ｈレベルとなる。
【０１２４】また、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルが
維持される。
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルが
維持される。
【０１２５】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｌレベルとなり、コラ
ム制御信号ＣＬ＝Ｈレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｌレベルとなり、コラ
ム制御信号ＣＬ＝Ｈレベルとなる。
【０１２６】ここに、コラム制御信号ＣＬが立ち上がる
タイミングは、リード時コラム制御部１２０及びコラム
制御部１２２の合計遅延時間で決定されることになる
が、リード時コラム制御部１２０及びコラム制御部１２
２の合計遅延時間は、リード時ショート制御部１０２及
びショート制御部１０６の合計遅延時間と略同一である
ので、コラム制御信号ＣＬが立ち上がるタイミングは、
本発明の実施の第１の形態の場合と略同一となる。
タイミングは、リード時コラム制御部１２０及びコラム
制御部１２２の合計遅延時間で決定されることになる
が、リード時コラム制御部１２０及びコラム制御部１２
２の合計遅延時間は、リード時ショート制御部１０２及
びショート制御部１０６の合計遅延時間と略同一である
ので、コラム制御信号ＣＬが立ち上がるタイミングは、
本発明の実施の第１の形態の場合と略同一となる。
【０１２７】その後、タイミング信号ＩＮ＝Ｌレベルと
なると、リード時コラム制御部１２０においては、イン
バータ１２３の出力＝Ｈレベル、インバータ１２４の出
力＝Ｌレベル、ＮＡＮＤ回路１２５の出力＝Ｈレベル、
リード時コラム制御部１２０の出力Ｓ１２０＝Ｌレベル
となる。
なると、リード時コラム制御部１２０においては、イン
バータ１２３の出力＝Ｈレベル、インバータ１２４の出
力＝Ｌレベル、ＮＡＮＤ回路１２５の出力＝Ｈレベル、
リード時コラム制御部１２０の出力Ｓ１２０＝Ｌレベル
となる。
【０１２８】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなるが、コラム制御信号Ｃ
Ｌが立ち下がるタイミングも、本発明の実施の第１の形
態の場合と略同一となる。
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなるが、コラム制御信号Ｃ
Ｌが立ち下がるタイミングも、本発明の実施の第１の形
態の場合と略同一となる。
【０１２９】なお、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルが
維持される。
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルが
維持される。
【０１３０】これに対して、ライト時には、ライト・リ
ード識別信号Ｗ／Ｒ＝Ｈレベルとされるが、この場合に
おいて、タイミング信号ＩＮ＝Ｌレベルの場合、リード
時コラム制御部１２０においては、インバータ１２３の
出力＝Ｈレベル、インバータ１２４の出力＝Ｌレベル、
ＮＡＮＤ回路１２５の出力＝Ｈレベルとなり、リード時
コラム制御部１２０の出力Ｓ１２０＝Ｌレベルとなる。
ード識別信号Ｗ／Ｒ＝Ｈレベルとされるが、この場合に
おいて、タイミング信号ＩＮ＝Ｌレベルの場合、リード
時コラム制御部１２０においては、インバータ１２３の
出力＝Ｈレベル、インバータ１２４の出力＝Ｌレベル、
ＮＡＮＤ回路１２５の出力＝Ｈレベルとなり、リード時
コラム制御部１２０の出力Ｓ１２０＝Ｌレベルとなる。
【０１３１】また、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベルとな
り、ライト時コラム制御部１２１の出力Ｓ１２１＝Ｌレ
ベルとなる。
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベルとな
り、ライト時コラム制御部１２１の出力Ｓ１２１＝Ｌレ
ベルとなる。
【０１３２】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
【０１３３】この状態から、タイミング信号ＩＮ＝Ｈレ
ベルとなると、リード時コラム制御部１２０において
は、インバータ１２３の出力＝Ｌレベル、インバータ１
２４の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝Ｌ
レベル、リード時コラム制御部１２０の出力Ｓ１２０＝
Ｈレベルとなる。
ベルとなると、リード時コラム制御部１２０において
は、インバータ１２３の出力＝Ｌレベル、インバータ１
２４の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝Ｌ
レベル、リード時コラム制御部１２０の出力Ｓ１２０＝
Ｈレベルとなる。
【０１３４】また、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルと
なる。
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルと
なる。
【０１３５】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｌレベルとなり、コラ
ム制御信号ＣＬ＝Ｈレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｌレベルとなり、コラ
ム制御信号ＣＬ＝Ｈレベルとなる。
【０１３６】但し、ライト時コラム制御部１２１の出力
Ｓ１２１は、リード時コラム制御部１２０の出力Ｓ１２
０がＨレベルとなった後、ＮＡＮＤ回路１個分とインバ
ータ１個分の合計遅延時間だけ遅延して、Ｈレベルとな
る。
Ｓ１２１は、リード時コラム制御部１２０の出力Ｓ１２
０がＨレベルとなった後、ＮＡＮＤ回路１個分とインバ
ータ１個分の合計遅延時間だけ遅延して、Ｈレベルとな
る。
【０１３７】したがって、コラム制御信号ＣＬがＨレベ
ルとなるタイミングは、本発明の実施の第１の形態の場
合よりも遅延する。図６Ｂに示す破線Ｚは、本発明の実
施の第１の形態の場合におけるコラム制御信号ＣＬを示
している。
ルとなるタイミングは、本発明の実施の第１の形態の場
合よりも遅延する。図６Ｂに示す破線Ｚは、本発明の実
施の第１の形態の場合におけるコラム制御信号ＣＬを示
している。
【０１３８】その後、タイミング信号ＩＮ＝Ｌレベルと
なると、リード時コラム制御部１２０においては、イン
バータ１２３の出力＝Ｈレベル、インバータ１２４の出
力＝Ｌレベル、ＮＡＮＤ回路１２５の出力＝Ｈレベル、
リード時コラム制御部１２０の出力Ｓ１２０＝Ｌレベル
となる。
なると、リード時コラム制御部１２０においては、イン
バータ１２３の出力＝Ｈレベル、インバータ１２４の出
力＝Ｌレベル、ＮＡＮＤ回路１２５の出力＝Ｈレベル、
リード時コラム制御部１２０の出力Ｓ１２０＝Ｌレベル
となる。
【０１３９】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
【０１４０】なお、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベルとな
り、ライト時コラム制御部１２１の出力Ｓ１２１＝Ｌレ
ベルとなるが、そのタイミングは、リード時コラム制御
部１２０の出力Ｓ１２０がＬレベルになるタイミングよ
りも遅いので、コラム制御信号ＣＬが立ち下がるタイミ
ングは、本発明の実施の第１の形態の場合と略同一とな
る。
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベルとな
り、ライト時コラム制御部１２１の出力Ｓ１２１＝Ｌレ
ベルとなるが、そのタイミングは、リード時コラム制御
部１２０の出力Ｓ１２０がＬレベルになるタイミングよ
りも遅いので、コラム制御信号ＣＬが立ち下がるタイミ
ングは、本発明の実施の第１の形態の場合と略同一とな
る。
【０１４１】ここに、本発明の実施の第１の形態におい
て、チップ・サイズが大きくされ、データ伝送路が長く
されると、ライトアンプ４１からグローバル・データバ
スＧＤＢ、／ＧＤＢに出力された相補信号が選択された
コラムゲートに達する前に、コラムゲートが選択されて
しまうおそれがあるが、この場合において、選択された
コラムのセンスアンプに確保されているデータが選択さ
れたセルに書き込まれるべきデータと反転関係にある場
合には、選択されたローカル・データバス上で、反転関
係にある相補信号同士が衝突してしまい、データ伝送に
遅延が発生してしまうおそれがある。
て、チップ・サイズが大きくされ、データ伝送路が長く
されると、ライトアンプ４１からグローバル・データバ
スＧＤＢ、／ＧＤＢに出力された相補信号が選択された
コラムゲートに達する前に、コラムゲートが選択されて
しまうおそれがあるが、この場合において、選択された
コラムのセンスアンプに確保されているデータが選択さ
れたセルに書き込まれるべきデータと反転関係にある場
合には、選択されたローカル・データバス上で、反転関
係にある相補信号同士が衝突してしまい、データ伝送に
遅延が発生してしまうおそれがある。
【０１４２】この点を考慮して、本発明の実施の第２の
形態においては、コラム制御信号ＣＬの立ち上がりのタ
イミングを本発明の実施の第１の形態の場合よりも遅延
させているので、選択されたローカル・データバスの電
位が確定してから、選択されたコラムのセンスアンプに
データを書き込むことができる。
形態においては、コラム制御信号ＣＬの立ち上がりのタ
イミングを本発明の実施の第１の形態の場合よりも遅延
させているので、選択されたローカル・データバスの電
位が確定してから、選択されたコラムのセンスアンプに
データを書き込むことができる。
【０１４３】したがって、本発明の実施の第２の形態に
よれば、動作サイクルを短くする場合において、リード
時には、選択されたローカル・データバス及びグローバ
ル・データバスＧＤＢ、／ＧＤＢを完全にプリチャージ
電圧ＶＰにプリチャージした後に、センスアンプが確保
するデータをローカル・データバスに伝送するようにし
た場合においても、ライト時、ライトアンプ４１からグ
ローバル・データバスＧＤＢ、／ＧＤＢに出力される相
補信号の電圧差が十分な大きさとなる前に、グローバル
・データバスＧＤＢ、／ＧＤＢがショートされてしまう
という事態を避けると共に、ライトアンプ４１からグロ
ーバル・データバスＧＤＢ、／ＧＤＢに出力された相補
信号とセンスアンプから出力された相補信号とが衝突す
ることによるデータ伝送の遅延を避け、リード及びライ
トの高速化を図ることができる。
よれば、動作サイクルを短くする場合において、リード
時には、選択されたローカル・データバス及びグローバ
ル・データバスＧＤＢ、／ＧＤＢを完全にプリチャージ
電圧ＶＰにプリチャージした後に、センスアンプが確保
するデータをローカル・データバスに伝送するようにし
た場合においても、ライト時、ライトアンプ４１からグ
ローバル・データバスＧＤＢ、／ＧＤＢに出力される相
補信号の電圧差が十分な大きさとなる前に、グローバル
・データバスＧＤＢ、／ＧＤＢがショートされてしまう
という事態を避けると共に、ライトアンプ４１からグロ
ーバル・データバスＧＤＢ、／ＧＤＢに出力された相補
信号とセンスアンプから出力された相補信号とが衝突す
ることによるデータ伝送の遅延を避け、リード及びライ
トの高速化を図ることができる。
【０１４４】本発明の実施の第３の形態・・図７、図８ 本発明の実施の第３の形態は、図２に示すコントロール
回路８５の代わりに、図７に示すコントロール回路を備
え、その他については、図１に示す本発明の実施の第１
の形態と同様に構成するというものである。
回路８５の代わりに、図７に示すコントロール回路を備
え、その他については、図１に示す本発明の実施の第１
の形態と同様に構成するというものである。
【０１４５】図７に示すコントロール回路は、ワーク・
コントロール部１３５（請求項２１記載の第１３の制御
回路の一例に該当する制御回路）を設けると共に、図５
に示すリード時コラム制御部１２０の代わりに、回路構
成の異なるリード時コラム制御部１３６（請求項２１記
載の第１０の制御回路の一例に該当する制御回路）を設
け、その他については、図５に示すコントロール回路と
同様に構成したものである。
コントロール部１３５（請求項２１記載の第１３の制御
回路の一例に該当する制御回路）を設けると共に、図５
に示すリード時コラム制御部１２０の代わりに、回路構
成の異なるリード時コラム制御部１３６（請求項２１記
載の第１０の制御回路の一例に該当する制御回路）を設
け、その他については、図５に示すコントロール回路と
同様に構成したものである。
【０１４６】なお、本発明の実施の第３の形態において
は、ライト時コラム制御部１２１は、請求項２１記載の
第１１の制御回路の一例に該当し、コラム制御部１２２
は、請求項２１記載の第１２の制御回路の一例に該当
し、コラム制御信号ＣＬは、請求項２１記載の第５の信
号に該当する。
は、ライト時コラム制御部１２１は、請求項２１記載の
第１１の制御回路の一例に該当し、コラム制御部１２２
は、請求項２１記載の第１２の制御回路の一例に該当
し、コラム制御信号ＣＬは、請求項２１記載の第５の信
号に該当する。
【０１４７】ここに、ライト時におけるコラム制御信号
ＣＬの立ち下がりタイミングも遅延させて、ライト時間
を十分に確保しようとする場合において、図５に示すコ
ントロール回路を使用する場合には、リード時コラム制
御部１２０の出力Ｓ１２０の立ち下がりタイミングを遅
延させる必要があるが、このようにすると、リードから
ライトにモードを切り替える場合又はライトからリード
にモードを切り替える場合に、コラム制御信号ＣＬが立
ち上がってしまうという不都合が生じるが、本発明の実
施の第３の形態は、この不都合を解消するというもので
ある。
ＣＬの立ち下がりタイミングも遅延させて、ライト時間
を十分に確保しようとする場合において、図５に示すコ
ントロール回路を使用する場合には、リード時コラム制
御部１２０の出力Ｓ１２０の立ち下がりタイミングを遅
延させる必要があるが、このようにすると、リードから
ライトにモードを切り替える場合又はライトからリード
にモードを切り替える場合に、コラム制御信号ＣＬが立
ち上がってしまうという不都合が生じるが、本発明の実
施の第３の形態は、この不都合を解消するというもので
ある。
【０１４８】ワーク・コントロール部１３５において、
１３７はワード・リード識別信号Ｗ／Ｒを反転するイン
バータ、１３８はインバータ１３７の出力を反転するイ
ンバータ、１３９はインバータ１３８の出力とワード・
リード識別信号Ｗ／ＲとをＮＡＮＤ処理するＮＡＮＤ回
路である。なお、インバータ１３７、１３８で構成され
る遅延回路は、請求項２２記載の第７の遅延回路の一例
に該当する。
１３７はワード・リード識別信号Ｗ／Ｒを反転するイン
バータ、１３８はインバータ１３７の出力を反転するイ
ンバータ、１３９はインバータ１３８の出力とワード・
リード識別信号Ｗ／ＲとをＮＡＮＤ処理するＮＡＮＤ回
路である。なお、インバータ１３７、１３８で構成され
る遅延回路は、請求項２２記載の第７の遅延回路の一例
に該当する。
【０１４９】このワーク・コントロール部１３５は、リ
ードからライトにモードを切り替える場合には、ワード
・リード識別信号Ｗ／Ｒをインバータ１３７、１３８及
びＮＡＮＤ回路１３９の合計遅延時間だけ反転遅延して
リード時コラム制御部１３６に供給し、ライトからリー
ドにモードを切り替える場合には、ワード・リード識別
信号Ｗ／ＲをＮＡＮＤ回路１３９の遅延時間だけ反転遅
延してリード時コラム制御部１３６に供給するというも
のである。
ードからライトにモードを切り替える場合には、ワード
・リード識別信号Ｗ／Ｒをインバータ１３７、１３８及
びＮＡＮＤ回路１３９の合計遅延時間だけ反転遅延して
リード時コラム制御部１３６に供給し、ライトからリー
ドにモードを切り替える場合には、ワード・リード識別
信号Ｗ／ＲをＮＡＮＤ回路１３９の遅延時間だけ反転遅
延してリード時コラム制御部１３６に供給するというも
のである。
【０１５０】また、リード時コラム制御部１３６は、図
５に示すリード時コラム制御部１２０が設けるインバー
タ１２４の代わりに、インバータ１２３の出力とワーク
・コントロール部１３５の出力とをＮＡＮＤ処理し、そ
の出力をＮＡＮＤ回路１２５に供給するＮＡＮＤ回路１
４０を設け、その他については、図５に示すリード時コ
ラム制御部１２０と同様に構成したものである。
５に示すリード時コラム制御部１２０が設けるインバー
タ１２４の代わりに、インバータ１２３の出力とワーク
・コントロール部１３５の出力とをＮＡＮＤ処理し、そ
の出力をＮＡＮＤ回路１２５に供給するＮＡＮＤ回路１
４０を設け、その他については、図５に示すリード時コ
ラム制御部１２０と同様に構成したものである。
【０１５１】なお、ＮＡＮＤ回路１２５、１２６で構成
される遅延回路は、請求項２２記載の第５の遅延回路の
一例に該当し、ＮＡＮＤ回路１２８、１２９及びインバ
ータ１３０、１３１で構成される遅延回路は、請求項２
２記載の第６の遅延回路の一例に該当する。
される遅延回路は、請求項２２記載の第５の遅延回路の
一例に該当し、ＮＡＮＤ回路１２８、１２９及びインバ
ータ１３０、１３１で構成される遅延回路は、請求項２
２記載の第６の遅延回路の一例に該当する。
【０１５２】図８は本発明の実施の第３の形態の動作を
説明するための波形図であり、図８Ａはリード時の場
合、図８Ｂはライト時の場合を示しているが、ライト活
性化制御部８９、リード活性化制御部９５、ライト時シ
ョート制御部１００、リード時ショート制御部１０２及
びショート制御部１０６は、本発明の実施の第１の形態
の場合と同様に動作する。
説明するための波形図であり、図８Ａはリード時の場
合、図８Ｂはライト時の場合を示しているが、ライト活
性化制御部８９、リード活性化制御部９５、ライト時シ
ョート制御部１００、リード時ショート制御部１０２及
びショート制御部１０６は、本発明の実施の第１の形態
の場合と同様に動作する。
【０１５３】ここに、リード時、ライト・リード識別信
号Ｗ／Ｒ＝Ｌレベルとされるが、この場合、ワーク・コ
ントロール部１３５においては、インバータ１３７の出
力＝Ｈレベル、インバータ１３８の出力＝Ｌレベル、Ｎ
ＡＮＤ回路１３９の出力＝Ｈレベルとなる。
号Ｗ／Ｒ＝Ｌレベルとされるが、この場合、ワーク・コ
ントロール部１３５においては、インバータ１３７の出
力＝Ｈレベル、インバータ１３８の出力＝Ｌレベル、Ｎ
ＡＮＤ回路１３９の出力＝Ｈレベルとなる。
【０１５４】この場合において、タイミング信号ＩＮ＝
Ｌレベルの場合、リード時コラム制御部１３６において
は、インバータ１２３の出力＝Ｈレベル、ＮＡＮＤ回路
１４０の出力＝Ｌレベル、ＮＡＮＤ回路１２５の出力＝
Ｈレベル、リード時コラム制御部１３６の出力Ｓ１３６
＝Ｌレベルとなる。
Ｌレベルの場合、リード時コラム制御部１３６において
は、インバータ１２３の出力＝Ｈレベル、ＮＡＮＤ回路
１４０の出力＝Ｌレベル、ＮＡＮＤ回路１２５の出力＝
Ｈレベル、リード時コラム制御部１３６の出力Ｓ１３６
＝Ｌレベルとなる。
【０１５５】また、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルと
なる。
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルと
なる。
【０１５６】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
【０１５７】この状態から、タイミング信号ＩＮ＝Ｈレ
ベルとなると、リード時コラム制御部１３６において
は、インバータ１２３の出力＝Ｌレベル、ＮＡＮＤ回路
１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝
Ｌレベル、リード時コラム制御部１３６の出力Ｓ１３６
＝Ｈレベルとなる。
ベルとなると、リード時コラム制御部１３６において
は、インバータ１２３の出力＝Ｌレベル、ＮＡＮＤ回路
１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝
Ｌレベル、リード時コラム制御部１３６の出力Ｓ１３６
＝Ｈレベルとなる。
【０１５８】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｌレベルとなり、コラ
ム制御信号ＣＬ＝Ｈレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｌレベルとなり、コラ
ム制御信号ＣＬ＝Ｈレベルとなる。
【０１５９】なお、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルが
維持される。
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルが
維持される。
【０１６０】ここに、コラム制御信号ＣＬがＨレベルに
なるタイミングは、リード時コラム制御部１３６及びコ
ラム制御部１２２の合計遅延時間で決定されることにな
るが、リード時コラム制御部１３６及びコラム制御部１
２２の合計遅延時間は、リード時ショート制御部１０２
及びショート制御部１０６の合計遅延時間と略同一であ
るので、コラム制御信号ＣＬがＨレベルになるタイミン
グは、本発明の実施の第１の形態の場合と略同一とな
る。
なるタイミングは、リード時コラム制御部１３６及びコ
ラム制御部１２２の合計遅延時間で決定されることにな
るが、リード時コラム制御部１３６及びコラム制御部１
２２の合計遅延時間は、リード時ショート制御部１０２
及びショート制御部１０６の合計遅延時間と略同一であ
るので、コラム制御信号ＣＬがＨレベルになるタイミン
グは、本発明の実施の第１の形態の場合と略同一とな
る。
【０１６１】その後、タイミング信号ＩＮ＝Ｌレベルと
なると、リード時コラム制御部１３６においては、イン
バータ１２３の出力＝Ｈレベル、ＮＡＮＤ回路１４０の
出力＝Ｌレベル、ＮＡＮＤ回路１２５の出力＝Ｈレベ
ル、リード時コラム制御部１３６の出力Ｓ１３６＝Ｌレ
ベルとなる。
なると、リード時コラム制御部１３６においては、イン
バータ１２３の出力＝Ｈレベル、ＮＡＮＤ回路１４０の
出力＝Ｌレベル、ＮＡＮＤ回路１２５の出力＝Ｈレベ
ル、リード時コラム制御部１３６の出力Ｓ１３６＝Ｌレ
ベルとなる。
【０１６２】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｈレベル、コラム制御
信号ＣＬ＝Ｌレベルとなるが、コラム制御信号ＣＬ＝Ｌ
レベルとなるタイミングも、本発明の実施の第１の形態
の場合と略同一となる。
は、ＮＡＮＤ回路１３２の出力＝Ｈレベル、コラム制御
信号ＣＬ＝Ｌレベルとなるが、コラム制御信号ＣＬ＝Ｌ
レベルとなるタイミングも、本発明の実施の第１の形態
の場合と略同一となる。
【０１６３】これに対して、ライト時、ライト・リード
識別信号Ｗ／Ｒ＝Ｈレベルとされるが、この場合、ワー
ク・コントロール部１３５においては、インバータ１３
７の出力＝Ｌレベル、インバータ１３８の出力＝Ｈレベ
ル、ＮＡＮＤ回路１３９の出力＝Ｌレベルとなる。
識別信号Ｗ／Ｒ＝Ｈレベルとされるが、この場合、ワー
ク・コントロール部１３５においては、インバータ１３
７の出力＝Ｌレベル、インバータ１３８の出力＝Ｈレベ
ル、ＮＡＮＤ回路１３９の出力＝Ｌレベルとなる。
【０１６４】この場合において、タイミング信号ＩＮ＝
Ｌレベルの場合、リード時コラム制御部１３６において
は、インバータ１２３の出力＝Ｈレベル、ＮＡＮＤ回路
１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝
Ｌレベル、リード時コラム制御部１３６の出力Ｓ１３６
＝Ｈレベルとなる。
Ｌレベルの場合、リード時コラム制御部１３６において
は、インバータ１２３の出力＝Ｈレベル、ＮＡＮＤ回路
１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝
Ｌレベル、リード時コラム制御部１３６の出力Ｓ１３６
＝Ｈレベルとなる。
【０１６５】また、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｌレベルと
なる。
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｌレベルと
なる。
【０１６６】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｈレベル、コラム制御
信号ＣＬ＝Ｌレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｈレベル、コラム制御
信号ＣＬ＝Ｌレベルとなる。
【０１６７】この状態から、タイミング信号ＩＮ＝Ｈレ
ベルとなると、リード時コラム制御部１３６において
は、インバータ１２３の出力＝Ｌレベルとなるが、ＮＡ
ＮＤ回路１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５
の出力＝Ｌレベル、リード時コラム制御部１３６の出力
Ｓ１３６＝Ｈレベルが維持される。
ベルとなると、リード時コラム制御部１３６において
は、インバータ１２３の出力＝Ｌレベルとなるが、ＮＡ
ＮＤ回路１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５
の出力＝Ｌレベル、リード時コラム制御部１３６の出力
Ｓ１３６＝Ｈレベルが維持される。
【０１６８】また、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルと
なる。
ては、ＮＡＮＤ回路１２７の出力＝Ｈレベル、ＮＡＮＤ
回路１２８の出力＝Ｌレベル、ＮＡＮＤ回路１２９の出
力＝Ｈレベル、インバータ１３０の出力＝Ｌレベル、ラ
イト時コラム制御部１２１の出力Ｓ１２１＝Ｈレベルと
なる。
【０１６９】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｌレベルとなり、コラ
ム制御信号ＣＬ＝Ｈレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｌレベルとなり、コラ
ム制御信号ＣＬ＝Ｈレベルとなる。
【０１７０】コラム制御信号ＣＬが立ち上がるタイミン
グは、ライト時コラム制御部１２１とコラム制御部１２
２との合計遅延時間で決定されることになるが、ライト
時コラム制御部１２１とコラム制御部１２２との合計遅
延時間は、リード時コラム制御部１３６とコラム制御部
１２２との合計遅延時間よりも長いので、本発明の実施
の第１の形態の場合よりも遅延し、本発明の実施の第２
の形態の場合と同一となる。図８Ｂに示す破線Ｚは、本
発明の実施の第１の形態の場合におけるコラム制御信号
ＣＬを示している。
グは、ライト時コラム制御部１２１とコラム制御部１２
２との合計遅延時間で決定されることになるが、ライト
時コラム制御部１２１とコラム制御部１２２との合計遅
延時間は、リード時コラム制御部１３６とコラム制御部
１２２との合計遅延時間よりも長いので、本発明の実施
の第１の形態の場合よりも遅延し、本発明の実施の第２
の形態の場合と同一となる。図８Ｂに示す破線Ｚは、本
発明の実施の第１の形態の場合におけるコラム制御信号
ＣＬを示している。
【０１７１】その後、タイミング信号ＩＮ＝Ｌレベルと
なると、リード時コラム制御部１３６においては、イン
バータ１２３の出力＝Ｈレベルとなるが、ＮＡＮＤ回路
１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝
Ｌレベル、リード時コラム制御部１３６の出力Ｓ１３６
＝Ｈレベルが維持される。
なると、リード時コラム制御部１３６においては、イン
バータ１２３の出力＝Ｈレベルとなるが、ＮＡＮＤ回路
１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力＝
Ｌレベル、リード時コラム制御部１３６の出力Ｓ１３６
＝Ｈレベルが維持される。
【０１７２】また、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベルとな
り、ライト時コラム制御部１２１の出力＝Ｌレベルとな
る。
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベルとな
り、ライト時コラム制御部１２１の出力＝Ｌレベルとな
る。
【０１７３】この結果、コラム制御部１２２において
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
は、ＮＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラ
ム制御信号ＣＬ＝Ｌレベルとなる。
【０１７４】ここに、コラム制御信号ＣＬが立ち下がる
タイミングは、立ち上がる場合と同様に、ライト時コラ
ム制御部１２１とコラム制御部１２２との合計遅延時間
で決定されることになるので、本発明の実施の第１、第
２の形態の場合よりも遅延し、ライト時におけるコラム
制御信号ＣＬは、リード時のコラム制御信号ＣＬを遅延
させた波形となり、十分なライト時間を確保することが
できる。
タイミングは、立ち上がる場合と同様に、ライト時コラ
ム制御部１２１とコラム制御部１２２との合計遅延時間
で決定されることになるので、本発明の実施の第１、第
２の形態の場合よりも遅延し、ライト時におけるコラム
制御信号ＣＬは、リード時のコラム制御信号ＣＬを遅延
させた波形となり、十分なライト時間を確保することが
できる。
【０１７５】そして、このようにしても、リードからラ
イトにモードを切り替える場合又はライトからリードに
モードを切り替える場合に、コラム制御信号ＣＬが立ち
上がり、コラムの選択が行われてしまうという不都合は
発生しない。
イトにモードを切り替える場合又はライトからリードに
モードを切り替える場合に、コラム制御信号ＣＬが立ち
上がり、コラムの選択が行われてしまうという不都合は
発生しない。
【０１７６】即ち、ライト・リード識別信号Ｗ／Ｒ＝Ｌ
レベルとされ、リード時とされている場合において、タ
イミング信号ＩＮ＝Ｌレベルの場合、ライト時コラム制
御部１２１においては、ＮＡＮＤ回路１２７の出力＝Ｈ
レベル、ＮＡＮＤ回路１２８の出力＝Ｌレベル、ＮＡＮ
Ｄ回路１２９の出力＝Ｈレベル、インバータ１３０の出
力＝Ｌレベル、インバータ１３１の出力＝Ｈレベルとな
る。
レベルとされ、リード時とされている場合において、タ
イミング信号ＩＮ＝Ｌレベルの場合、ライト時コラム制
御部１２１においては、ＮＡＮＤ回路１２７の出力＝Ｈ
レベル、ＮＡＮＤ回路１２８の出力＝Ｌレベル、ＮＡＮ
Ｄ回路１２９の出力＝Ｈレベル、インバータ１３０の出
力＝Ｌレベル、インバータ１３１の出力＝Ｈレベルとな
る。
【０１７７】また、ワーク・コントロール部１３５にお
いては、インバータ１３７の出力＝Ｈレベル、インバー
タ１３８の出力＝Ｌレベル、ＮＡＮＤ回路１３９の出力
＝Ｈレベルとなる。
いては、インバータ１３７の出力＝Ｈレベル、インバー
タ１３８の出力＝Ｌレベル、ＮＡＮＤ回路１３９の出力
＝Ｈレベルとなる。
【０１７８】また、リード時コラム制御部１３６におい
ては、インバータ１２３の出力＝Ｈレベル、ＮＡＮＤ回
路１４０の出力＝Ｌレベル、ＮＡＮＤ回路１２５の出力
＝Ｈレベル、ＮＡＮＤ回路１２６の出力＝Ｌレベルとな
る。
ては、インバータ１２３の出力＝Ｈレベル、ＮＡＮＤ回
路１４０の出力＝Ｌレベル、ＮＡＮＤ回路１２５の出力
＝Ｈレベル、ＮＡＮＤ回路１２６の出力＝Ｌレベルとな
る。
【０１７９】また、コラム制御部１２２においては、Ｎ
ＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラム制御
信号ＣＬ＝Ｌレベルとなる。
ＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラム制御
信号ＣＬ＝Ｌレベルとなる。
【０１８０】この状態から、ライト・リード識別信号Ｗ
／Ｒ＝Ｈレベルとなり、ライト時とされる場合には、ワ
ーク・コントロール部１３５においては、インバータ１
３７の出力＝Ｌレベル、インバータ１３８の出力＝Ｈレ
ベル、ＮＡＮＤ回路１３９の出力＝Ｌレベルとなり、こ
の結果、リード時コラム制御部１３６においては、ＮＡ
ＮＤ回路１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５
の出力＝Ｌレベル、ＮＡＮＤ回路１２６の出力＝Ｈレベ
ルとなる。
／Ｒ＝Ｈレベルとなり、ライト時とされる場合には、ワ
ーク・コントロール部１３５においては、インバータ１
３７の出力＝Ｌレベル、インバータ１３８の出力＝Ｈレ
ベル、ＮＡＮＤ回路１３９の出力＝Ｌレベルとなり、こ
の結果、リード時コラム制御部１３６においては、ＮＡ
ＮＤ回路１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５
の出力＝Ｌレベル、ＮＡＮＤ回路１２６の出力＝Ｈレベ
ルとなる。
【０１８１】他方、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベル、イ
ンバータ１３１の出力＝Ｌレベルとなる。
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベル、イ
ンバータ１３１の出力＝Ｌレベルとなる。
【０１８２】ここに、リード時コラム制御部１３６の出
力Ｓ１３６がＨレベルに反転するタイミングは、インバ
ータ１３７、１３８と、ＮＡＮＤ回路１３９、１４０、
１２５、１２６との合計遅延時間で決定され、ライト時
コラム制御部１２１の出力Ｓ１２１がＬレベルに反転す
るタイミングは、ＮＡＮＤ回路１２７〜１２９と、イン
バータ１３０、１３１との合計遅延時間で決定される。
力Ｓ１３６がＨレベルに反転するタイミングは、インバ
ータ１３７、１３８と、ＮＡＮＤ回路１３９、１４０、
１２５、１２６との合計遅延時間で決定され、ライト時
コラム制御部１２１の出力Ｓ１２１がＬレベルに反転す
るタイミングは、ＮＡＮＤ回路１２７〜１２９と、イン
バータ１３０、１３１との合計遅延時間で決定される。
【０１８３】この結果、この場合には、リード時コラム
制御部１３６の出力Ｓ１３６がＨレベルに反転するタイ
ミングよりも、ライト時コラム制御部１２１の出力Ｓ１
２１がＬレベルに反転するタイミングの方が早く、コラ
ム制御部１２２においては、ＮＡＮＤ回路１３２の出力
＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベルが維持され
る。
制御部１３６の出力Ｓ１３６がＨレベルに反転するタイ
ミングよりも、ライト時コラム制御部１２１の出力Ｓ１
２１がＬレベルに反転するタイミングの方が早く、コラ
ム制御部１２２においては、ＮＡＮＤ回路１３２の出力
＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベルが維持され
る。
【０１８４】また、ライト・リード識別信号Ｗ／Ｒ＝Ｈ
レベルとされ、ライト時とされている場合において、タ
イミング信号ＩＮ＝Ｌレベルの場合、ワーク・コントロ
ール部１３５においては、インバータ１３７の出力＝Ｌ
レベル、インバータ１３８の出力＝Ｈレベル、ＮＡＮＤ
回路１３９の出力＝Ｌレベルとなる。
レベルとされ、ライト時とされている場合において、タ
イミング信号ＩＮ＝Ｌレベルの場合、ワーク・コントロ
ール部１３５においては、インバータ１３７の出力＝Ｌ
レベル、インバータ１３８の出力＝Ｈレベル、ＮＡＮＤ
回路１３９の出力＝Ｌレベルとなる。
【０１８５】また、リード時コラム制御部１３６におい
ては、インバータ１２３の出力＝Ｈレベル、ＮＡＮＤ回
路１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力
＝Ｌレベル、ＮＡＮＤ回路１２６の出力＝Ｈレベルとな
る。
ては、インバータ１２３の出力＝Ｈレベル、ＮＡＮＤ回
路１４０の出力＝Ｈレベル、ＮＡＮＤ回路１２５の出力
＝Ｌレベル、ＮＡＮＤ回路１２６の出力＝Ｈレベルとな
る。
【０１８６】また、ライト時コラム制御部１２１におい
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベル、イ
ンバータ１３１の出力＝Ｌレベルとなる。
ては、ＮＡＮＤ回路１２７の出力＝Ｌレベル、ＮＡＮＤ
回路１２８の出力＝Ｈレベル、ＮＡＮＤ回路１２９の出
力＝Ｌレベル、インバータ１３０の出力＝Ｈレベル、イ
ンバータ１３１の出力＝Ｌレベルとなる。
【０１８７】また、コラム制御部１２２においては、Ｎ
ＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラム制御
信号ＣＬ＝Ｌレベルとなる。
ＡＮＤ回路１３２の出力＝Ｈレベルとなり、コラム制御
信号ＣＬ＝Ｌレベルとなる。
【０１８８】この状態から、ライト・リード識別信号Ｗ
／Ｒ＝Ｌレベルとなり、リード時とされる場合には、ラ
イト時コラム制御部１２１においては、ＮＡＮＤ回路１
２７の出力＝Ｈレベル、ＮＡＮＤ回路１２８の出力＝Ｌ
レベル、ＮＡＮＤ回路１２９の出力＝Ｈレベル、インバ
ータ１３０の出力＝Ｌレベル、インバータ１３１の出力
＝Ｈレベルとなる。
／Ｒ＝Ｌレベルとなり、リード時とされる場合には、ラ
イト時コラム制御部１２１においては、ＮＡＮＤ回路１
２７の出力＝Ｈレベル、ＮＡＮＤ回路１２８の出力＝Ｌ
レベル、ＮＡＮＤ回路１２９の出力＝Ｈレベル、インバ
ータ１３０の出力＝Ｌレベル、インバータ１３１の出力
＝Ｈレベルとなる。
【０１８９】他方、ワーク・コントロール部１３５にお
いては、ＮＡＮＤ回路１３９の出力＝Ｈレベルとなり、
この結果、リード時コラム制御部１３６においては、Ｎ
ＡＮＤ回路１４０の出力＝Ｌレベル、ＮＡＮＤ回路１２
５の出力＝Ｈレベル、ＮＡＮＤ回路１２６の出力＝Ｌレ
ベルとなる。
いては、ＮＡＮＤ回路１３９の出力＝Ｈレベルとなり、
この結果、リード時コラム制御部１３６においては、Ｎ
ＡＮＤ回路１４０の出力＝Ｌレベル、ＮＡＮＤ回路１２
５の出力＝Ｈレベル、ＮＡＮＤ回路１２６の出力＝Ｌレ
ベルとなる。
【０１９０】ここに、ライト時コラム制御部１２１の出
力Ｓ１２１がＨレベルに反転するタイミングは、ＮＡＮ
Ｄ回路１２７〜１２９とインバータ１３０、１３１との
合計遅延時間で決定され、リード時コラム制御部１３６
の出力Ｓ１３６がＬレベルに反転するタイミングは、Ｎ
ＡＮＤ回路１３９、１４０、１２５、１２６の合計遅延
時間で決定される。
力Ｓ１２１がＨレベルに反転するタイミングは、ＮＡＮ
Ｄ回路１２７〜１２９とインバータ１３０、１３１との
合計遅延時間で決定され、リード時コラム制御部１３６
の出力Ｓ１３６がＬレベルに反転するタイミングは、Ｎ
ＡＮＤ回路１３９、１４０、１２５、１２６の合計遅延
時間で決定される。
【０１９１】この結果、この場合には、ライト時コラム
制御部１２１の出力Ｓ１２１がＨレベルに反転するタイ
ミングよりも、リード時コラム制御部１３６の出力Ｓ１
３６がＬレベルに反転するタイミングの方が早く、コラ
ム制御部１２２においては、ＮＡＮＤ回路１３２の出力
＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベルが維持され
る。
制御部１２１の出力Ｓ１２１がＨレベルに反転するタイ
ミングよりも、リード時コラム制御部１３６の出力Ｓ１
３６がＬレベルに反転するタイミングの方が早く、コラ
ム制御部１２２においては、ＮＡＮＤ回路１３２の出力
＝Ｈレベル、コラム制御信号ＣＬ＝Ｌレベルが維持され
る。
【０１９２】したがって、本発明の実施の第３の形態に
よれば、動作サイクルを短くする場合において、リード
時には、選択されたローカル・データバス及びグローバ
ル・データバスＧＤＢ、／ＧＤＢを完全にプリチャージ
電圧ＶＰにプリチャージした後に、センスアンプが確保
するデータをローカル・データバスに伝送するようにし
た場合においても、ライト時、ライトアンプ４１からグ
ローバル・データバスＧＤＢ、／ＧＤＢに出力される相
補信号の電圧差が十分な大きさとなる前に、グローバル
・データバスＧＤＢ、／ＧＤＢがショートされてしまう
という事態を避けると共に、ライトアンプ４１からグロ
ーバル・データバスＧＤＢ、／ＧＤＢに出力された相補
信号とセンスアンプから出力された相補信号とが衝突す
ることによる遅延を避け、更に、コラム制御信号ＣＬの
Ｈレベル期間を長くし、リード及びライトの高速化を図
ることができる。
よれば、動作サイクルを短くする場合において、リード
時には、選択されたローカル・データバス及びグローバ
ル・データバスＧＤＢ、／ＧＤＢを完全にプリチャージ
電圧ＶＰにプリチャージした後に、センスアンプが確保
するデータをローカル・データバスに伝送するようにし
た場合においても、ライト時、ライトアンプ４１からグ
ローバル・データバスＧＤＢ、／ＧＤＢに出力される相
補信号の電圧差が十分な大きさとなる前に、グローバル
・データバスＧＤＢ、／ＧＤＢがショートされてしまう
という事態を避けると共に、ライトアンプ４１からグロ
ーバル・データバスＧＤＢ、／ＧＤＢに出力された相補
信号とセンスアンプから出力された相補信号とが衝突す
ることによる遅延を避け、更に、コラム制御信号ＣＬの
Ｈレベル期間を長くし、リード及びライトの高速化を図
ることができる。
【０１９３】なお、本発明の実施の第１〜第３の形態に
おいては、グローバル・データバスＧＤＢ、／ＧＤＢ及
び選択されたローカル・データバスをプリチャージする
手段として、ショート・トランジスタ３９のほかに、コ
ラム系の回路が動作する場合に動作するプリチャージ回
路４３を設けるようにした場合について説明したが、こ
のプリチャージ回路４３は設けなくとも良い。
おいては、グローバル・データバスＧＤＢ、／ＧＤＢ及
び選択されたローカル・データバスをプリチャージする
手段として、ショート・トランジスタ３９のほかに、コ
ラム系の回路が動作する場合に動作するプリチャージ回
路４３を設けるようにした場合について説明したが、こ
のプリチャージ回路４３は設けなくとも良い。
【０１９４】また、このプリチャージ回路４３の代わり
に、ショート信号ＳＨに同期した信号によりプリチャー
ジ動作を行うプリチャージ回路、即ち、コラム系の回路
が動作する期間において、グローバル・データバスＧＤ
Ｂ、／ＧＤＢがショートされる期間は、グローバル・デ
ータバスＧＤＢ、／ＧＤＢにプリチャージ電圧ＶＰを供
給し、グローバル・データバスＧＤＢ、／ＧＤＢがショ
ートされていない期間は、グローバル・データバスＧＤ
Ｂ、／ＧＤＢにプリチャージ電圧ＶＰを供給しないよう
に制御されるプリチャージ回路を設けるようにしても良
い。
に、ショート信号ＳＨに同期した信号によりプリチャー
ジ動作を行うプリチャージ回路、即ち、コラム系の回路
が動作する期間において、グローバル・データバスＧＤ
Ｂ、／ＧＤＢがショートされる期間は、グローバル・デ
ータバスＧＤＢ、／ＧＤＢにプリチャージ電圧ＶＰを供
給し、グローバル・データバスＧＤＢ、／ＧＤＢがショ
ートされていない期間は、グローバル・データバスＧＤ
Ｂ、／ＧＤＢにプリチャージ電圧ＶＰを供給しないよう
に制御されるプリチャージ回路を設けるようにしても良
い。
【０１９５】また、本発明の実施の第１〜第３の形態に
おいては、複数のローカル・データバスと、これら複数
のローカル・データバスに共用されるグローバル・デー
タバスＧＤＢ、／ＧＤＢとを設けるようにした場合につ
いて説明したが、本発明は、データバスをローカル・デ
ータバスとグローバル・データバスＧＤＢ、／ＧＤＢと
に分割せず、センスアンプに接続されるデータバスにシ
ョート・トランジスタ３９、センスバッファ４０及びラ
イトアンプ４１を接続するようにしたものについても適
用することができる。
おいては、複数のローカル・データバスと、これら複数
のローカル・データバスに共用されるグローバル・デー
タバスＧＤＢ、／ＧＤＢとを設けるようにした場合につ
いて説明したが、本発明は、データバスをローカル・デ
ータバスとグローバル・データバスＧＤＢ、／ＧＤＢと
に分割せず、センスアンプに接続されるデータバスにシ
ョート・トランジスタ３９、センスバッファ４０及びラ
イトアンプ４１を接続するようにしたものについても適
用することができる。
【０１９６】また、本発明の実施の第１〜第３の形態に
おいては、本発明をＳＤＲＡＭに適用した場合について
説明したが、本発明は、ライト動作及びリード動作を連
続して行うことができる非同期型のＤＲＡＭにも適用す
ることができる。
おいては、本発明をＳＤＲＡＭに適用した場合について
説明したが、本発明は、ライト動作及びリード動作を連
続して行うことができる非同期型のＤＲＡＭにも適用す
ることができる。
【０１９７】
【発明の効果】以上のように、本発明によれば、ライト
時における第３、第４のデータ伝送路のショート期間が
リード時における第３、第４のデータ伝送路のショート
期間よりも短くなるようにショート回路が制御されるの
で、動作サイクルを短くする場合において、リード時に
は、第３、第４のデータ伝送路を完全にプリチャージ電
圧にプリチャージした後に、センスアンプが確保するデ
ータを第３、第４のデータ伝送路に出力するようにした
場合においても、ライト時、ライト回路から第３、第４
のデータ伝送路に出力される相補信号の電圧差が十分な
大きさとなる前に、第３、第４のデータ伝送路がショー
トされてしまうという事態を避け、リード及びライトの
高速化を図ることができる。
時における第３、第４のデータ伝送路のショート期間が
リード時における第３、第４のデータ伝送路のショート
期間よりも短くなるようにショート回路が制御されるの
で、動作サイクルを短くする場合において、リード時に
は、第３、第４のデータ伝送路を完全にプリチャージ電
圧にプリチャージした後に、センスアンプが確保するデ
ータを第３、第４のデータ伝送路に出力するようにした
場合においても、ライト時、ライト回路から第３、第４
のデータ伝送路に出力される相補信号の電圧差が十分な
大きさとなる前に、第３、第４のデータ伝送路がショー
トされてしまうという事態を避け、リード及びライトの
高速化を図ることができる。
【図１】本発明の実施の第１の形態の構成を概略的に示
す図である。
す図である。
【図２】本発明の実施の第１の形態が備えるコントロー
ル回路の構成を示す回路図である。
ル回路の構成を示す回路図である。
【図３】本発明の実施の第１の形態の動作を説明するた
めの波形図である。
めの波形図である。
【図４】本発明の実施の第１の形態の動作の一例のシミ
ュレーション結果を示す波形図である。
ュレーション結果を示す波形図である。
【図５】本発明の実施の第２の形態が備えるコントロー
ル回路の構成を示す回路図である。
ル回路の構成を示す回路図である。
【図６】本発明の実施の第２の形態の動作を説明するた
めの波形図である。
めの波形図である。
【図７】本発明の実施の第３の形態が備えるコントロー
ル回路の構成を示す回路図である。
ル回路の構成を示す回路図である。
【図８】本発明の実施の第３の形態の動作を説明するた
めの波形図である。
めの波形図である。
【図９】従来のＳＤＲＡＭの一例の構成を概略的に示す
図である。
図である。
【図１０】図９に示す従来のＳＤＲＡＭが備えるセルの
構成を示す回路図である。
構成を示す回路図である。
【図１１】図９に示す従来のＳＤＲＡＭが備えるセンス
アンプの構成を示す回路図である。
アンプの構成を示す回路図である。
【図１２】図９に示す従来のＳＤＲＡＭが備えるコラム
ゲートの構成を示す回路図である。
ゲートの構成を示す回路図である。
【図１３】図９に示す従来のＳＤＲＡＭが備えるセンス
バッファの構成を示す回路図である。
バッファの構成を示す回路図である。
【図１４】図９に示す従来のＳＤＲＡＭが備えるライト
アンプの構成を示す回路図である。
アンプの構成を示す回路図である。
【図１５】図９に示す従来のＳＤＲＡＭにおけるリード
動作の一例を示す波形図である。
動作の一例を示す波形図である。
【図１６】図９に示す従来のＳＤＲＡＭにおけるライト
動作の一例を示す波形図である。
動作の一例を示す波形図である。
８０ チップ本体 ８１〜８４ セル領域 Ｓ／Ａ センスアンプ ＣＧ コラムゲート ＬＤＢ、／ＬＤＢ ローカル・データバス ＧＤＢ、／ＧＤＢ グローバル・データバス Ｓ／Ｂ センスバッファ Ｗ／Ａ ライトアンプ ＳＨ ショート信号 ＷＥ ライト・イネーブル信号 ＲＥ リード・イネーブル信号
Claims (22)
- 【請求項１】メモリセルが接続され、リード時、その電
圧差をセンスアンプにより増幅される対をなす第１、第
２のデータ伝送路と、コラムゲートを介して前記第１、
第２のデータ伝送路が接続され、かつ、リード回路及び
ライト回路が同一の端部側に接続され、データを相補化
した信号が伝送される対をなす第３、第４のデータ伝送
路と、前記センスアンプから前記第３、第４のデータ伝
送路へのデータ出力前及び前記ライト回路から前記第
３、第４のデータ伝送路へのデータ出力前に、前記第
３、第４のデータ伝送路をショートするためのショート
回路とを備える半導体記憶装置におけるデータ伝送路の
ショート方法であって、ライト時における前記第３、第
４のデータ伝送路のショート期間がリード時における前
記第３、第４のデータ伝送路のショート期間よりも短く
なるように前記ショート回路を制御して前記第３、第４
のデータ伝送路をショートすることを特徴とする半導体
記憶装置におけるデータ伝送路のショート方法。 - 【請求項２】メモリセルが接続され、リード時、その電
圧差をセンスアンプにより増幅される対をなす第１、第
２のデータ伝送路と、コラムゲートを介して前記第１、
第２のデータ伝送路が接続され、かつ、リード回路及び
ライト回路が同一の端部側に接続され、データを相補化
した信号が伝送される対をなす第３、第４のデータ伝送
路と、前記センスアンプから前記第３、第４のデータ伝
送路へのデータ出力前及び前記ライト回路から前記第
３、第４のデータ伝送路へのデータ出力前に、前記第
３、第４のデータ伝送路をショートするためのショート
回路とを備える半導体記憶装置であって、ライト時にお
ける前記第３、第４のデータ伝送路のショート期間がリ
ード時における前記第３、第４のデータ伝送路のショー
ト期間よりも短くなるように前記ショート回路を制御す
る第１の制御回路を備えていることを特徴とする半導体
記憶装置。 - 【請求項３】前記第３、第４のデータ伝送路は、前記第
１、第２のデータ伝送路が接続される対をなす第５、第
６のデータ伝送路と、前記リード回路及び前記ライト回
路が同一の端部側に接続され、スイッチ回路を介して前
記第５、第６のデータ伝送路が接続される対をなす第
７、第８のデータ伝送路とから構成されていることを特
徴とする請求項２記載の半導体記憶装置。 - 【請求項４】前記第３、第４のデータ伝送路にプリチャ
ージ電圧を供給するプリチャージ回路を備えていること
を特徴とする請求項２又は３記載の半導体記憶装置。 - 【請求項５】前記プリチャージ回路は、コラム系が動作
する期間において、前記第３、第４のデータ伝送路がシ
ョートされている期間は、前記第３、第４のデータ伝送
路にプリチャージ電圧を供給し、前記第３、第４のデー
タ伝送路がショートされていない期間は、前記第３、第
４のデータ伝送路にプリチャージ電圧を供給しないよう
に制御される構成とされていることを特徴とする請求項
４記載の半導体記憶装置。 - 【請求項６】前記第１の制御回路は、前記第３、第４の
データ伝送路をショートするタイミングが動作タイミン
グを制御する第１の信号に対してリード時及びライト時
で同一ないし略同一となり、前記第３、第４のデータ伝
送路のショートを解除するタイミングが前記第１の信号
に対してリード時の場合よりもライト時の場合の方が早
くなるように前記ショート回路を制御するように構成さ
れていることを特徴とする請求項２、３、４又は５記載
の半導体記憶装置。 - 【請求項７】前記第１の制御回路は、リード時における
前記第３、第４のデータ伝送路のショート解除を前記第
３、第４のデータ伝送路がプリチャージ電圧にプリチャ
ージされた後に行うように前記ショート回路を制御する
構成とされていることを特徴とする請求項２、３、４、
５又は６記載の半導体記憶装置。 - 【請求項８】前記第１の制御回路は、ライト時における
前記第３、第４のデータ伝送路のショート解除を前記第
３、第４のデータ伝送路がプリチャージ電圧にプリチャ
ージされる前に行うように前記ショート回路を制御する
構成とされていることを特徴とする請求項２、３、４、
５、６又は７記載の半導体記憶装置。 - 【請求項９】前記ライト回路は、前記第３、第４のデー
タ伝送路の相補信号のレベルを反転させる場合、前記第
３、第４のデータ伝送路をプリチャージする手段よりも
速く前記第３、第４のデータ伝送路をプリチャージ電圧
にする駆動能力を備えていることを特徴とする請求項８
記載の半導体記憶装置。 - 【請求項１０】前記第１の制御回路は、ライト時におけ
る前記第３、第４のデータ伝送路のショート開始及びシ
ョート解除のタイミングを制御する第２の制御回路と、
リード時における前記第３、第４のデータ伝送路のショ
ート開始及びショート解除のタイミングを制御する第３
の制御回路と、前記第２の制御回路の出力及び前記第３
の制御回路の出力に制御され、前記ショート回路のショ
ート動作を制御する第４の制御回路とを備えて構成され
ていることを特徴とする請求項２、３、４、５、６、
７、８又は９記載の半導体記憶装置。 - 【請求項１１】前記第２の制御回路は、前記第１の信号
と、ライト時であるか、リード時であるかを示す第２の
信号とをＮＡＮＤ処理する第１のＮＡＮＤ回路を備えて
構成され、前記第３の制御回路は、前記第１の信号を遅
延する第１の遅延回路と、この第１の遅延回路の出力と
前記第１の信号とをＮＡＮＤ処理する第２のＮＡＮＤ回
路とを備えて構成され、前記第４の制御回路は、前記第
２の制御回路の出力と前記第３の制御回路の出力とをＮ
ＡＮＤ処理する第３のＮＡＮＤ回路と、この第３のＮＡ
ＮＤ回路の出力を反転遅延する第１の反転遅延回路とを
備えて構成されていることを特徴とする請求項１０記載
の半導体記憶装置。 - 【請求項１２】前記第１の信号は、外部から供給される
外部クロックに同期した信号であることを特徴とする請
求項６、７、８、９、１０又は１１記載の半導体記憶装
置。 - 【請求項１３】ライト時、前記第３、第４のデータ伝送
路のショート解除と同時ないし略同時に、データを前記
第３、第４のデータ伝送路に出力できるように前記ライ
ト回路の活性化を制御する第５の制御回路を備えている
ことを特徴とする請求項２、３、４、５、６、７、８、
９、１０、１１又は１２記載の半導体記憶装置。 - 【請求項１４】前記第５の制御回路は、前記第１の信号
と、前記第２の信号に制御され、前記ライト回路を制御
するように構成されていることを特徴とする請求項１３
記載の半導体記憶装置。 - 【請求項１５】前記第５の制御回路は、前記第１の信号
を反転する第１の反転回路と、前記第２の信号を反転す
る第２の反転回路と、前記第１の反転回路の出力と前記
第２の反転回路の出力とをＮＯＲ処理する第１のＮＯＲ
回路と、この第１のＮＯＲ回路の出力を遅延する第２の
遅延回路とを備えて構成されていることを特徴とする請
求項１４記載の半導体記憶装置。 - 【請求項１６】前記第１の信号と、前記第２の信号とに
制御され、前記リード回路の活性化を制御する第６の制
御回路を備えていることを特徴とする請求項６、７、
８、９、１０、１１、１２、１３、１４又は１５記載の
半導体記憶装置。 - 【請求項１７】前記第６の制御回路は、前記第１の信号
を反転する第３の反転回路と、この第３の反転回路の出
力と前記第２の信号とをＮＯＲ処理する第２のＮＯＲ回
路と、この第２のＮＯＲ回路の出力を遅延する第３の遅
延回路とを備えて構成されていることを特徴とする請求
項１６記載の半導体記憶装置。 - 【請求項１８】前記第１の信号を遅延して前記コラムゲ
ートの選択及び選択解除のタイミングを制御する第３の
信号を出力する第７の制御回路を備え、前記コラムゲー
トを選択及び選択解除するタイミングがリード時及びラ
イト時で同一となるように構成されていることを特徴と
する請求項６、７、８、９、１０、１１、１２、１３、
１４、１５、１６又は１７記載の半導体記憶装置。 - 【請求項１９】リード時におけるコラムの選択及び選択
解除のタイミングを制御すると共に、ライト時における
コラムの選択及び選択解除のタイミングを制御する第８
の制御回路と、前記第８の制御回路の出力に制御され、
前記コラムゲートの選択及び選択解除のタイミングを制
御する第４の信号を出力する第９の制御回路とを備え、
ライト時における前記コラムゲートを選択するタイミン
グがリード時の場合よりも遅くなり、前記コラムゲート
を選択解除するタイミングがリード時とライト時とで同
一ないし略同一となるように構成されていることを特徴
とする請求項２、３、４、５、６、７、８、９、１０、
１１、１２、１３、１４、１５、１６又は１７記載の半
導体記憶装置。 - 【請求項２０】前記第８の制御回路は、前記第１の信号
を反転する第４の反転回路と、この第４の反転回路の出
力を反転遅延する第２の反転遅延回路と、前記第２の信
号と前記第４の反転回路の出力とをＮＡＮＤ処理する第
４のＮＡＮＤ回路と、この第４のＮＡＮＤ回路の出力を
遅延する第４の遅延回路とを備えて構成され、第９の制
御回路は、前記第２の反転遅延回路の出力と前記第４の
遅延回路の出力とをＮＡＮＤ処理する第５のＮＡＮＤ回
路と、この第５のＮＡＮＤ回路の出力を反転する第５の
反転回路とを備えて構成されていることを特徴とする請
求項１９記載の半導体記憶装置。 - 【請求項２１】リード時におけるコラムの選択及び選択
解除のタイミングを制御する第１０の制御回路と、ライ
ト時におけるコラムの選択及び選択解除のタイミングを
制御する第１１の制御回路と、前記第１０の制御回路の
出力及び前記第１１の制御回路の出力に制御され、前記
コラムゲートの選択及び選択解除のタイミングを制御す
る第５の信号を出力する第１２の制御回路と、前記第１
０の制御回路を制御する第１３の制御回路とを備え、ラ
イト時における前記コラムゲートを選択及び選択解除す
るタイミングがリード時の場合よりも遅くなるように構
成されていることを特徴とする請求項２、３、４、５、
６、７、８、９、１０、１１、１２、１３、１４、１
５、１６又は１７記載の半導体記憶装置。 - 【請求項２２】前記第１０の制御回路は、前記第１の信
号を反転する第６の反転回路と、この第６の反転回路の
出力と前記第１３の制御回路の出力とをＮＡＮＤ処理す
る第６のＮＡＮＤ回路と、この第６のＮＡＮＤ回路の出
力を遅延する第５の遅延回路とを備えて構成され、前記
第１１の制御回路は、前記第２の信号と前記第６の反転
回路の出力とをＮＡＮＤ処理する第７のＮＡＮＤ回路
と、この第７のＮＡＮＤ回路の出力を遅延する第６の遅
延回路とを備えて構成され、第１２の制御回路は、前記
第１０の制御回路の出力と前記第１１の制御回路の出力
とをＮＡＮＤ処理する第８のＮＡＮＤ回路と、この第８
のＮＡＮＤ回路の出力を反転する第７の反転回路とを備
えて構成され、前記第１３の制御回路は、前記第２の信
号を遅延する第７の遅延回路と、この第７の遅延回路の
出力と前記第２の信号とをＮＡＮＤ処理する第９のＮＡ
ＮＤ回路とを備えて構成されていることを特徴とする請
求項２１記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30174395A JP3225813B2 (ja) | 1995-11-20 | 1995-11-20 | 半導体記憶装置 |
| US08/657,484 US5625592A (en) | 1995-11-20 | 1996-05-23 | Method and circuit for shortcircuiting data transfer lines and semiconductor memory device having the circuit |
| IT96MI001234A IT1285208B1 (it) | 1995-11-20 | 1996-06-18 | Metodo e circuito per cortocircuitare linee di trasferimento dati e dispositivo di memoria a semiconduttore avente il circuito |
| KR1019960022229A KR100201718B1 (ko) | 1995-11-20 | 1996-06-19 | 반도체 기억 장치에 있어서의 데이타 전송로의 단락 방법 및 반도체 기억 장치 |
| US09/300,601 USRE36851E (en) | 1995-11-20 | 1999-04-28 | Method and circuit for shortcircuiting data transfer lines and semiconductor memory device having the circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30174395A JP3225813B2 (ja) | 1995-11-20 | 1995-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09147560A true JPH09147560A (ja) | 1997-06-06 |
| JP3225813B2 JP3225813B2 (ja) | 2001-11-05 |
Family
ID=17900636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30174395A Expired - Lifetime JP3225813B2 (ja) | 1995-11-20 | 1995-11-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5625592A (ja) |
| JP (1) | JP3225813B2 (ja) |
| KR (1) | KR100201718B1 (ja) |
| IT (1) | IT1285208B1 (ja) |
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