JPH09147579A - 集積回路のためのメモリセル、メモリセルを有するプログラマブル論理装置、メモリセルを有するシステム、メモリセル、およびダイナミックメモリセル - Google Patents
集積回路のためのメモリセル、メモリセルを有するプログラマブル論理装置、メモリセルを有するシステム、メモリセル、およびダイナミックメモリセルInfo
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- JPH09147579A JPH09147579A JP25598396A JP25598396A JPH09147579A JP H09147579 A JPH09147579 A JP H09147579A JP 25598396 A JP25598396 A JP 25598396A JP 25598396 A JP25598396 A JP 25598396A JP H09147579 A JPH09147579 A JP H09147579A
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Abstract
(57)【要約】
【課題】 集積回路上でデータを記憶するための動的、
不揮発性、かつ再プログラム可能なメモリセルを提供す
る。 【解決手段】 メモリセルのレイアウトは小型である。
メモリセル（４００）からの論理ハイ出力はほぼＶＤＤ
であり、論理ロー出力はほぼＶＳＳである。この発明の
メモリセル（４００）は第１のプログラマブルメモリ素
子（５１５）を含む。第１のプログラマブルメモリ素子
（５１５）は電圧源（５１０）と出力ノード（４０５）
との間に結合される。チャージポンピングノード（５４
５）は充電トランジスタ（５２５）を介して出力ノード
（４０５）をほぼＶＤＤに動的に充電する。プログラマ
ブルメモリ素子（５１５）がプログラムされないとき、
メモリセルは論理ローを記憶かつ出力する。プログラマ
ブルメモリ素子（５１５）がプログラムされるとき、メ
モリセルは論理ハイを記憶かつ出力する。
不揮発性、かつ再プログラム可能なメモリセルを提供す
る。 【解決手段】 メモリセルのレイアウトは小型である。
メモリセル（４００）からの論理ハイ出力はほぼＶＤＤ
であり、論理ロー出力はほぼＶＳＳである。この発明の
メモリセル（４００）は第１のプログラマブルメモリ素
子（５１５）を含む。第１のプログラマブルメモリ素子
（５１５）は電圧源（５１０）と出力ノード（４０５）
との間に結合される。チャージポンピングノード（５４
５）は充電トランジスタ（５２５）を介して出力ノード
（４０５）をほぼＶＤＤに動的に充電する。プログラマ
ブルメモリ素子（５１５）がプログラムされないとき、
メモリセルは論理ローを記憶かつ出力する。プログラマ
ブルメモリ素子（５１５）がプログラムされるとき、メ
モリセルは論理ハイを記憶かつ出力する。
Description
【０００１】
【発明の背景】この発明は集積回路メモリ技術の分野に
関する。特に、この発明はデータを記憶するためのダイ
ナミック不揮発性メモリセルを提供する。
関する。特に、この発明はデータを記憶するためのダイ
ナミック不揮発性メモリセルを提供する。
【０００２】メモリセルは多くの型の電子装置および集
積回路を実現するのに用いられる。これらの装置は数あ
る中でマイクロプロセッサ、スタティックランダムアク
セスメモリ（ＳＲＡＭ）、消去可能プログラマブルリー
ドオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログ
ラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、フラッ
シュＥＥＰＲＯＭメモリ、プログラマブル論理装置（Ｐ
ＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ）、および特定用途向け集積回路（ＡＳＩＣ）を含
む。メモリセルはこれらおよび他の集積回路のためのデ
ータおよび他の情報を記憶するために用いられる。
積回路を実現するのに用いられる。これらの装置は数あ
る中でマイクロプロセッサ、スタティックランダムアク
セスメモリ（ＳＲＡＭ）、消去可能プログラマブルリー
ドオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログ
ラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、フラッ
シュＥＥＰＲＯＭメモリ、プログラマブル論理装置（Ｐ
ＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰ
ＧＡ）、および特定用途向け集積回路（ＡＳＩＣ）を含
む。メモリセルはこれらおよび他の集積回路のためのデ
ータおよび他の情報を記憶するために用いられる。
【０００３】集積回路技術および半導体プロセスが進歩
し続けるにつれて、主にメモリセルの大きさによってし
ばしば判断される、集積回路の密度および機能性が高ま
ることが必要とされる。さらに、メモリセルが、より少
ない電力消費と、不揮発性と、より長い装置寿命と、向
上されたデータ保存と、より良い過渡性能と、優れた電
圧および電流属性と、他の類似した属性における改良点
とのような動作性能を向上させていることが望ましい。
し続けるにつれて、主にメモリセルの大きさによってし
ばしば判断される、集積回路の密度および機能性が高ま
ることが必要とされる。さらに、メモリセルが、より少
ない電力消費と、不揮発性と、より長い装置寿命と、向
上されたデータ保存と、より良い過渡性能と、優れた電
圧および電流属性と、他の類似した属性における改良点
とのような動作性能を向上させていることが望ましい。
【０００４】さらに、改良されたメモリセルがＰＬＤ集
積回路のような特定的なアプリケーションに特に必要と
される。ＰＬＤは電子技術の当業者には周知である。こ
のようなプログラマブル論理装置は通常ＰＡＬ（プログ
ラマブルアレイ論理）、ＰＬＡ（プログラマブル論理ア
レイ）、ＥＰＬＡ、ＰＬＤ、ＥＰＬＤ（消去可能プログ
ラマブル論理装置）、ＥＥＰＬＤ（電気的消去可能プロ
グラマブル論理装置）、ＬＣＡ（論理セルアレイ）、Ｆ
ＰＧＡ（フィールドプログラマブルゲートアレイ）など
と称される。このような装置は、標準的な既製の装置を
特定的なアプリケーションにプログラムすることが望ま
しい場合にアプリケーションの広いアレイで用いられ
る。このような装置はたとえば、アルテラ・コーポレイ
ション（Altera Corp.）によって製造されるＥＰＬＤの
周知のClassic （商標）、ＭＡＸ（登録商標）５００
０、およびＦＬＥＸ（登録商標）８０００を含む。
積回路のような特定的なアプリケーションに特に必要と
される。ＰＬＤは電子技術の当業者には周知である。こ
のようなプログラマブル論理装置は通常ＰＡＬ（プログ
ラマブルアレイ論理）、ＰＬＡ（プログラマブル論理ア
レイ）、ＥＰＬＡ、ＰＬＤ、ＥＰＬＤ（消去可能プログ
ラマブル論理装置）、ＥＥＰＬＤ（電気的消去可能プロ
グラマブル論理装置）、ＬＣＡ（論理セルアレイ）、Ｆ
ＰＧＡ（フィールドプログラマブルゲートアレイ）など
と称される。このような装置は、標準的な既製の装置を
特定的なアプリケーションにプログラムすることが望ま
しい場合にアプリケーションの広いアレイで用いられ
る。このような装置はたとえば、アルテラ・コーポレイ
ション（Altera Corp.）によって製造されるＥＰＬＤの
周知のClassic （商標）、ＭＡＸ（登録商標）５００
０、およびＦＬＥＸ（登録商標）８０００を含む。
【０００５】多くの論理アレイブロック（ＬＡＢ）が２
次元アレイで与えられるＰＬＤが一般に既知である。Ｌ
ＡＢは、ＮＡＮＤ、ＮＯＲ、および排他的ＯＲのような
相対的に基本的な論理機能を与える、多数の個々のプロ
グラマブル論理素子（ＬＥ）を含む。さらに、ＰＬＤ
は、プログラム可能に論理信号を選択し、かつそれをＬ
ＡＢおよびＬＡＥへ、ＬＡＢおよびＬＥから、および、
ＬＡＢとＬＥとの間に導くための交差する信号導体のア
レイを有する。ＬＡＢとＬＥとこれらの論理素子間の相
互接続との構成はメモリセルに記憶される。メモリセル
は、論理アレイブロック（ＬＡＢ）および論理素子（Ｌ
Ｅ）の配置、構成、および配列と、これらの論理アレイ
ブロックおよび論理素子の間の相互接続とをプログラム
可能に制御するために用いられ得る。
次元アレイで与えられるＰＬＤが一般に既知である。Ｌ
ＡＢは、ＮＡＮＤ、ＮＯＲ、および排他的ＯＲのような
相対的に基本的な論理機能を与える、多数の個々のプロ
グラマブル論理素子（ＬＥ）を含む。さらに、ＰＬＤ
は、プログラム可能に論理信号を選択し、かつそれをＬ
ＡＢおよびＬＡＥへ、ＬＡＢおよびＬＥから、および、
ＬＡＢとＬＥとの間に導くための交差する信号導体のア
レイを有する。ＬＡＢとＬＥとこれらの論理素子間の相
互接続との構成はメモリセルに記憶される。メモリセル
は、論理アレイブロック（ＬＡＢ）および論理素子（Ｌ
Ｅ）の配置、構成、および配列と、これらの論理アレイ
ブロックおよび論理素子の間の相互接続とをプログラム
可能に制御するために用いられ得る。
【０００６】（「チップ」としても知られる）集積回路
を形成するために用いられる半導体装置ジオメトリの連
続的なスケーリングおよび縮小から生じて、集積回路は
漸進的により小さく、より高密度になってきた。プログ
ラマブル論理では、より多くの数のプログラマブル論理
装置を１つの集積回路へ入れることが可能になる。さら
に、素子の数が増加するにつれ、素子を相互接続し、か
つ信号を論理ブロック間に送るために用いられる技術お
よびアーキテクチャを改良することがますます重要にな
る。また、ＰＬＤの大きさおよび複雑さが増すにつれ、
より多くのメモリセルが論理素子の構成情報を保持する
ために必要とされる。
を形成するために用いられる半導体装置ジオメトリの連
続的なスケーリングおよび縮小から生じて、集積回路は
漸進的により小さく、より高密度になってきた。プログ
ラマブル論理では、より多くの数のプログラマブル論理
装置を１つの集積回路へ入れることが可能になる。さら
に、素子の数が増加するにつれ、素子を相互接続し、か
つ信号を論理ブロック間に送るために用いられる技術お
よびアーキテクチャを改良することがますます重要にな
る。また、ＰＬＤの大きさおよび複雑さが増すにつれ、
より多くのメモリセルが論理素子の構成情報を保持する
ために必要とされる。
【０００７】このような装置はかなり成功したが、同時
にある制限を受ける。それは特に、より複雑な論理モジ
ュールと論理モジュール間の付加的または代替的な型の
相互接続とを与えることが付加的な回路構成要素とプロ
グラムの複雑さとを正当化するに足る利点を有する状況
においてである。また、より大きな容量の論理装置が引
続いて所望される。このために、より効率的に論理機能
を実現する必要性と個々の論理モジュールを相互接続す
るための装置の部分をよりよく用いる必要性とが生じ
る。さらに、ＰＬＤの構成情報をより効率的かつ効果的
に記憶することが必要である。ＰＬＤの構成情報を記憶
するために用いられるメモリ技術は小型で、電力面で効
率的で、再プログラム可能で、かつ不揮発性であるべき
であり、あまり付加的なプログラム回路を上に必要とし
ないべきであり、一般にＰＬＤ論理モジュールおよび相
互接続の性能および特徴に改良を加えるべきである。
にある制限を受ける。それは特に、より複雑な論理モジ
ュールと論理モジュール間の付加的または代替的な型の
相互接続とを与えることが付加的な回路構成要素とプロ
グラムの複雑さとを正当化するに足る利点を有する状況
においてである。また、より大きな容量の論理装置が引
続いて所望される。このために、より効率的に論理機能
を実現する必要性と個々の論理モジュールを相互接続す
るための装置の部分をよりよく用いる必要性とが生じ
る。さらに、ＰＬＤの構成情報をより効率的かつ効果的
に記憶することが必要である。ＰＬＤの構成情報を記憶
するために用いられるメモリ技術は小型で、電力面で効
率的で、再プログラム可能で、かつ不揮発性であるべき
であり、あまり付加的なプログラム回路を上に必要とし
ないべきであり、一般にＰＬＤ論理モジュールおよび相
互接続の性能および特徴に改良を加えるべきである。
【０００８】理解されるように、改良されたメモリセル
が必要であり、特に、プログラマブル論理装置の論理素
子および相互接続に対する構成情報を記憶するための改
良されたメモリセルが必要である。
が必要であり、特に、プログラマブル論理装置の論理素
子および相互接続に対する構成情報を記憶するための改
良されたメモリセルが必要である。
【０００９】
【発明の概要】この発明は集積回路においてデータを記
憶するための動的、不揮発性、かつ再プログラム可能な
メモリセルを提供する。メモリセルは電圧源と出力ノー
ドとの間に結合されたプログラマブルメモリ素子を含
む。通常動作の間、電圧源はほぼＶＳＳである。出力ノ
ードはメモリセルの記憶された状態を出力する。充電ト
ランジスタはチャージポンピングノードと出力ノードと
の間に結合される。チャージポンピングノードは充電ト
ランジスタを介して出力ノードをほぼＶＤＤに動的に充
電する。出力ノードの電荷は周期的にリフレッシュされ
る。
憶するための動的、不揮発性、かつ再プログラム可能な
メモリセルを提供する。メモリセルは電圧源と出力ノー
ドとの間に結合されたプログラマブルメモリ素子を含
む。通常動作の間、電圧源はほぼＶＳＳである。出力ノ
ードはメモリセルの記憶された状態を出力する。充電ト
ランジスタはチャージポンピングノードと出力ノードと
の間に結合される。チャージポンピングノードは充電ト
ランジスタを介して出力ノードをほぼＶＤＤに動的に充
電する。出力ノードの電荷は周期的にリフレッシュされ
る。
【００１０】論理ハイを記憶するためには、プログラマ
ブルメモリ素子がプログラムされ、これが電圧源から出
力ノードを分離する。出力ノードはＶＤＤのままであ
る。論理ローを記憶するためには、プログラマブルメモ
リ素子が消去され、これが出力ノードを電圧源に結合す
る。出力ノードの動的電荷はプログラマブルメモリ素子
を介して電圧源に放電される。出力ノードはＶＳＳであ
る。
ブルメモリ素子がプログラムされ、これが電圧源から出
力ノードを分離する。出力ノードはＶＤＤのままであ
る。論理ローを記憶するためには、プログラマブルメモ
リ素子が消去され、これが出力ノードを電圧源に結合す
る。出力ノードの動的電荷はプログラマブルメモリ素子
を介して電圧源に放電される。出力ノードはＶＳＳであ
る。
【００１１】プログラマブルメモリ素子はＮＭＯＳであ
ってもよく、プログラム可能であり得る。ある実施例で
は、フラッシュＥＥＰＲＯＭトランジスタまたはＥＥＰ
ＲＯＭトランジスタがＲＡＭ型動作を達成するために用
いられ得る。ＲＯＭ型動作が所望されるならば、ＥＰＲ
ＯＭ、ヒューズ、またはアンチヒューズ技術が用いられ
得る。読出動作の間、プログラマブルメモリ素子の制御
ゲートは固定した（切換わらない）電圧に保たれる。
ってもよく、プログラム可能であり得る。ある実施例で
は、フラッシュＥＥＰＲＯＭトランジスタまたはＥＥＰ
ＲＯＭトランジスタがＲＡＭ型動作を達成するために用
いられ得る。ＲＯＭ型動作が所望されるならば、ＥＰＲ
ＯＭ、ヒューズ、またはアンチヒューズ技術が用いられ
得る。読出動作の間、プログラマブルメモリ素子の制御
ゲートは固定した（切換わらない）電圧に保たれる。
【００１２】ある実施例では、漏れ電流以外の静的電力
を消費せずに、メモリセルはフルレールまたはほぼフル
レールの電源電圧をその出力に届ける。この発明のメモ
リセルは動的（周期的なリフレッシュを必要とする）お
よび不揮発性（電力が取除かれるならばそのメモリを保
存する）の両方である。これが用いられ得るのは、１ビ
ットかまたはビットのストリングが１度に読出され得る
標準的なＲＡＭセルとしてか、または、プログラマブル
論理装置において用いられるときなどにマルチプレクサ
または他の回路構成要素をその出力が駆動する構成ビッ
トとしてである。さらに、メモリセルはプログラマブル
論理装置の構成情報を記憶するために用いられ得る。メ
モリセルはまた優れたデータ保存性能を与える。
を消費せずに、メモリセルはフルレールまたはほぼフル
レールの電源電圧をその出力に届ける。この発明のメモ
リセルは動的（周期的なリフレッシュを必要とする）お
よび不揮発性（電力が取除かれるならばそのメモリを保
存する）の両方である。これが用いられ得るのは、１ビ
ットかまたはビットのストリングが１度に読出され得る
標準的なＲＡＭセルとしてか、または、プログラマブル
論理装置において用いられるときなどにマルチプレクサ
または他の回路構成要素をその出力が駆動する構成ビッ
トとしてである。さらに、メモリセルはプログラマブル
論理装置の構成情報を記憶するために用いられ得る。メ
モリセルはまた優れたデータ保存性能を与える。
【００１３】より具体的に、この発明のメモリセルは、
チャージポンピングノードと、チャージポンピングノー
ドおよび出力ノードの間に結合された充電装置とを含
み、ここでプリチャージ信号がチャージポンピングノー
ドに結合されて、充電装置を介して出力ノードを第１の
電圧に充電する。さらに、メモリ装置は第２の電圧レベ
ルの電圧源と出力ノードとの間に結合され、ここで第２
の電圧レベルは第１の電圧レベルより下である。メモリ
はデータを記憶し、電力が集積回路から取除かれるとき
このデータを保存する。
チャージポンピングノードと、チャージポンピングノー
ドおよび出力ノードの間に結合された充電装置とを含
み、ここでプリチャージ信号がチャージポンピングノー
ドに結合されて、充電装置を介して出力ノードを第１の
電圧に充電する。さらに、メモリ装置は第２の電圧レベ
ルの電圧源と出力ノードとの間に結合され、ここで第２
の電圧レベルは第１の電圧レベルより下である。メモリ
はデータを記憶し、電力が集積回路から取除かれるとき
このデータを保存する。
【００１４】この発明の他の目的、特徴、および利点
は、同じ参照番号が図面を通して同じ特徴を表わす以下
の詳細な説明および添付の図面を検討すると明らかにな
るであろう。
は、同じ参照番号が図面を通して同じ特徴を表わす以下
の詳細な説明および添付の図面を検討すると明らかにな
るであろう。
【００１５】
【好ましい実施例の詳細な説明】図１は、この発明がそ
の中で実施され得るデジタルシステムのブロック図を示
す。図１の特定的な実施例では、処理装置１０１がメモ
リ１０５およびＩ／Ｏ１１１に結合され、プログラマブ
ル論理装置（ＰＬＤ）１２１を組入れる。ＰＬＤは特
に、接続１３１を介してメモリ１０５に、接続１３５を
介してＩ／Ｏ１１１に結合され得る。このシステムは、
プログラムされるデジタルコンピュータシステム、デジ
タル信号処理システム、特殊デジタルスイッチングネッ
トワーク、または他の処理システムであってもよい。さ
らに、このシステムは、汎用コンピュータか、ＰＬＤ１
２１をプログラムするような特定用途向けの課題のため
に最適化された（電気通信機器のような）専用コンピュ
ータか、または汎用コンピュータと補助専用ハードウェ
アとの組合せであってもよい。
の中で実施され得るデジタルシステムのブロック図を示
す。図１の特定的な実施例では、処理装置１０１がメモ
リ１０５およびＩ／Ｏ１１１に結合され、プログラマブ
ル論理装置（ＰＬＤ）１２１を組入れる。ＰＬＤは特
に、接続１３１を介してメモリ１０５に、接続１３５を
介してＩ／Ｏ１１１に結合され得る。このシステムは、
プログラムされるデジタルコンピュータシステム、デジ
タル信号処理システム、特殊デジタルスイッチングネッ
トワーク、または他の処理システムであってもよい。さ
らに、このシステムは、汎用コンピュータか、ＰＬＤ１
２１をプログラムするような特定用途向けの課題のため
に最適化された（電気通信機器のような）専用コンピュ
ータか、または汎用コンピュータと補助専用ハードウェ
アとの組合せであってもよい。
【００１６】処理装置１０１は処理または記憶のために
適切なシステム構成要素にデータを送り、メモリ１０５
に記憶されるかまたはＩ／Ｏ１１１を用いて入力された
プログラムか、または他の同様の機能を実行できる。処
理装置１０１は中央処理装置（ＣＰＵ）、マイクロプロ
セッサ、浮動小数点コプロセッサ、グラフィックスコプ
ロセッサ、ハードウェアコントローラ、マイクロコント
ローラ、コントローラとして用いるためにプログラムさ
れたプログラマブル論理装置、または他の処理装置であ
ってもよい。さらに、多くの実施例ではしばしばＣＰＵ
の必要性がない。たとえば、ＣＰＵの代わりに、１つ以
上のＰＬＤ１２１がシステムの論理演算を制御できる。
適切なシステム構成要素にデータを送り、メモリ１０５
に記憶されるかまたはＩ／Ｏ１１１を用いて入力された
プログラムか、または他の同様の機能を実行できる。処
理装置１０１は中央処理装置（ＣＰＵ）、マイクロプロ
セッサ、浮動小数点コプロセッサ、グラフィックスコプ
ロセッサ、ハードウェアコントローラ、マイクロコント
ローラ、コントローラとして用いるためにプログラムさ
れたプログラマブル論理装置、または他の処理装置であ
ってもよい。さらに、多くの実施例ではしばしばＣＰＵ
の必要性がない。たとえば、ＣＰＵの代わりに、１つ以
上のＰＬＤ１２１がシステムの論理演算を制御できる。
【００１７】いくつかの実施例では、処理装置１０１は
コンピュータシステムでさえあってもよい。ある実施例
では、ソースコードがメモリ１０５に記憶され、機械言
語に変換され、処理装置１０１によって実行され得る。
処理装置１０１はＣＰＵを含む必要はなく、ある実施例
では命令が１つ以上のＰＬＤ１２１によって実行され得
る。メモリ１０５にソースコードを記憶する代わりに、
ソースコードを表わす機械言語だけがソースコードなし
で、処理装置１０１によって実行するためにメモリ１０
５に記憶されてもよい。メモリ１０５はランダムアクセ
スメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、
固定またはフレキシブル媒体、ＰＣカードフラッシュデ
ィスクメモリ、テープ、または何か他の記憶検索手段
か、またはこれらの記憶検索手段の組合せであってもよ
い。
コンピュータシステムでさえあってもよい。ある実施例
では、ソースコードがメモリ１０５に記憶され、機械言
語に変換され、処理装置１０１によって実行され得る。
処理装置１０１はＣＰＵを含む必要はなく、ある実施例
では命令が１つ以上のＰＬＤ１２１によって実行され得
る。メモリ１０５にソースコードを記憶する代わりに、
ソースコードを表わす機械言語だけがソースコードなし
で、処理装置１０１によって実行するためにメモリ１０
５に記憶されてもよい。メモリ１０５はランダムアクセ
スメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、
固定またはフレキシブル媒体、ＰＣカードフラッシュデ
ィスクメモリ、テープ、または何か他の記憶検索手段
か、またはこれらの記憶検索手段の組合せであってもよ
い。
【００１８】処理装置１０１はＩ／Ｏ１１１を用いてユ
ーザのインタラクションのための入出力経路を与える。
たとえば、ユーザはプログラムされるべき論理機能をプ
ログラマブル論理装置１２１に入力できる。Ｉ／Ｏ１１
１はキーボード、マウス、トラックボール、タブレット
装置、テキストまたはグラフィックディスプレイ、タッ
チスクリーン、ペンタブレット、プリンタ、または他の
入出力手段、またはこれらの手段のいかなる組合せであ
ってもよい。ある実施例では、Ｉ／Ｏ１１１はどのよう
な処理装置１０１出力のハードコピーをも印刷するため
に用いられるプリンタを含む。特に、Ｉ／Ｏ１１１を用
いて、処理装置１０１を用いて実行されるワードプロセ
シングプログラムを用いて準備された文書のコピーをユ
ーザは印刷できる。他の場合では、ユーザはＰＬＤ１２
１内に含まれた、ソースコードのコピーかまたは論理機
能のリスティングをプリントアウトできる。
ーザのインタラクションのための入出力経路を与える。
たとえば、ユーザはプログラムされるべき論理機能をプ
ログラマブル論理装置１２１に入力できる。Ｉ／Ｏ１１
１はキーボード、マウス、トラックボール、タブレット
装置、テキストまたはグラフィックディスプレイ、タッ
チスクリーン、ペンタブレット、プリンタ、または他の
入出力手段、またはこれらの手段のいかなる組合せであ
ってもよい。ある実施例では、Ｉ／Ｏ１１１はどのよう
な処理装置１０１出力のハードコピーをも印刷するため
に用いられるプリンタを含む。特に、Ｉ／Ｏ１１１を用
いて、処理装置１０１を用いて実行されるワードプロセ
シングプログラムを用いて準備された文書のコピーをユ
ーザは印刷できる。他の場合では、ユーザはＰＬＤ１２
１内に含まれた、ソースコードのコピーかまたは論理機
能のリスティングをプリントアウトできる。
【００１９】ＰＬＤ１２１は図１のシステム内で多くの
異なった目的を果たし得る。ＰＬＤ１２１は処理装置１
０１の論理ビルディングブロックであって、その内部お
よび外部の動作を指示してもよい。ＰＬＤ１２１はシス
テム動作においてその特定の役割を実行するのに必要な
論理機能を実現するようにプログラムされる。
異なった目的を果たし得る。ＰＬＤ１２１は処理装置１
０１の論理ビルディングブロックであって、その内部お
よび外部の動作を指示してもよい。ＰＬＤ１２１はシス
テム動作においてその特定の役割を実行するのに必要な
論理機能を実現するようにプログラムされる。
【００２０】ＰＬＤ１２１に対する多数の用途のいくつ
かの例として、処理装置１０１は、メモリ１０５または
Ｉ／Ｏ１１１にアクセスするために接続１３１を介して
メモリまたはポートアドレスを復号化するようにＰＬＤ
１２１を用いることができる。ＰＬＤ１２１はメモリま
たは特殊メモリのようなデータを記憶するようにプログ
ラムでき、これは処理装置１０１または（接続１３１を
経て）メモリ１０５から届く。ＰＬＤ１２１は固定また
はフレキシブルディスクドライブのようなメモリ１０５
装置のためのマイクロコントローラとして用いられ得
る。ＰＬＤ１２１はまた、接続１３５を介してデータを
渡す、キーボードまたはスキャナのようなＩ／Ｏ１１１
装置のためのマイクロコントローラに構成できる。
かの例として、処理装置１０１は、メモリ１０５または
Ｉ／Ｏ１１１にアクセスするために接続１３１を介して
メモリまたはポートアドレスを復号化するようにＰＬＤ
１２１を用いることができる。ＰＬＤ１２１はメモリま
たは特殊メモリのようなデータを記憶するようにプログ
ラムでき、これは処理装置１０１または（接続１３１を
経て）メモリ１０５から届く。ＰＬＤ１２１は固定また
はフレキシブルディスクドライブのようなメモリ１０５
装置のためのマイクロコントローラとして用いられ得
る。ＰＬＤ１２１はまた、接続１３５を介してデータを
渡す、キーボードまたはスキャナのようなＩ／Ｏ１１１
装置のためのマイクロコントローラに構成できる。
【００２１】他の実施例では、ＰＬＤ１２１は数学的計
算またはグラフィック計算を行なうためのコプロセッサ
のようなコントローラまたは特殊処理装置として用いら
れてもよい。さらにほかの実施例では、ＰＬＤ１２１は
電気通信アプリケーションのために用いられ得る。たと
えば、処理装置１０１がデータをＰＬＤ１２１に送り、
ＰＬＤ１２１がこのデータを処理し、次に、結果を処理
装置１０１に戻す。さらに、処理装置１０１は、メモリ
１０５に記憶されるかまたはＩ／Ｏ１１１を用いて入力
されたプログラムを実行するためにＰＬＤ１２１に渡す
かまたは送ることができる。これらはデジタルシステム
内でのＰＬＤ１２１の多数の用途のうちのいくつかであ
る。また、図１に示されるもののようなシステムが、異
なったシステム機能を各々行なう複数個のＰＬＤ１２１
を実現できる。
算またはグラフィック計算を行なうためのコプロセッサ
のようなコントローラまたは特殊処理装置として用いら
れてもよい。さらにほかの実施例では、ＰＬＤ１２１は
電気通信アプリケーションのために用いられ得る。たと
えば、処理装置１０１がデータをＰＬＤ１２１に送り、
ＰＬＤ１２１がこのデータを処理し、次に、結果を処理
装置１０１に戻す。さらに、処理装置１０１は、メモリ
１０５に記憶されるかまたはＩ／Ｏ１１１を用いて入力
されたプログラムを実行するためにＰＬＤ１２１に渡す
かまたは送ることができる。これらはデジタルシステム
内でのＰＬＤ１２１の多数の用途のうちのいくつかであ
る。また、図１に示されるもののようなシステムが、異
なったシステム機能を各々行なう複数個のＰＬＤ１２１
を実現できる。
【００２２】図１に示されるシステムは特定の論理パタ
ーンでＰＬＤ１２１をプログラムするためにも用いられ
得る。機能をＰＬＤへ設計するためのコンピュータプロ
グラムがメモリ１０５に記憶され得、処理装置１０１を
用いて実行され得る。次に、ＰＬＤ１２１にプログラム
されるべき設計特性がＩ／Ｏ１１１を経て入力され、処
理装置１０１によって処理される。最後に、処理装置１
０１は設計特性をＰＬＤ１２１に転送かつプログラムす
る。
ーンでＰＬＤ１２１をプログラムするためにも用いられ
得る。機能をＰＬＤへ設計するためのコンピュータプロ
グラムがメモリ１０５に記憶され得、処理装置１０１を
用いて実行され得る。次に、ＰＬＤ１２１にプログラム
されるべき設計特性がＩ／Ｏ１１１を経て入力され、処
理装置１０１によって処理される。最後に、処理装置１
０１は設計特性をＰＬＤ１２１に転送かつプログラムす
る。
【００２３】図１では、処理装置１０１がＰＬＤ１２１
を組入れて示される。しかしながら、他の実施例では、
ＰＬＤ１２１は処理装置１０１の外部にあってもよく、
ＰＬＤインタフェースが処理装置１０１とＰＬＤ１２１
との間に結合されてもよい。ＰＬＤインタフェースはＰ
ＬＤ１２１を処理装置１０１にインタフェースするため
の適切なアダプタまたはソケットを設けるであろう。さ
らに、ＰＬＤインタフェースはＰＬＤ１２１を処理装置
１０１に結合するための適切な電圧と電気特性とを与え
るであろう。
を組入れて示される。しかしながら、他の実施例では、
ＰＬＤ１２１は処理装置１０１の外部にあってもよく、
ＰＬＤインタフェースが処理装置１０１とＰＬＤ１２１
との間に結合されてもよい。ＰＬＤインタフェースはＰ
ＬＤ１２１を処理装置１０１にインタフェースするため
の適切なアダプタまたはソケットを設けるであろう。さ
らに、ＰＬＤインタフェースはＰＬＤ１２１を処理装置
１０１に結合するための適切な電圧と電気特性とを与え
るであろう。
【００２４】図２は図１のＰＬＤ１２１の全体の内部ア
ーキテクチャおよび組織を示す簡略化されたブロック図
である。ＰＬＤアーキテクチャ、組織、および回路設計
の多くの詳細がこの発明を理解するために必要ではな
く、このような詳細は図２に示されない。
ーキテクチャおよび組織を示す簡略化されたブロック図
である。ＰＬＤアーキテクチャ、組織、および回路設計
の多くの詳細がこの発明を理解するために必要ではな
く、このような詳細は図２に示されない。
【００２５】図２は３６個の論理アレイブロック（ＬＡ
Ｂ）２００の６×６の２次元アレイを示す。ＬＡＢ２０
０は、論理機能を行なうように構成またはプログラムさ
れた論理資源の物理的に分類された組である。ＬＡＢの
内部アーキテクチャは図３と関連して以下にさらに詳し
く説明される。ＰＬＤは図２に示されるＰＬＤ１２１よ
りも多いか少ない、どのような任意の数のＬＡＢを含ん
でもよい。一般に、将来において、技術が進歩かつ向上
するにつれ、さらに多数の論理アレイブロックを有する
プログラマブル論理装置が疑いもなく作り出されるであ
ろう。さらに、ＬＡＢ２００は正方行列で組織される必
要はなく、たとえば、アレイはＬＡＢの５×７または２
０×７０の行列で組織されてもよい。
Ｂ）２００の６×６の２次元アレイを示す。ＬＡＢ２０
０は、論理機能を行なうように構成またはプログラムさ
れた論理資源の物理的に分類された組である。ＬＡＢの
内部アーキテクチャは図３と関連して以下にさらに詳し
く説明される。ＰＬＤは図２に示されるＰＬＤ１２１よ
りも多いか少ない、どのような任意の数のＬＡＢを含ん
でもよい。一般に、将来において、技術が進歩かつ向上
するにつれ、さらに多数の論理アレイブロックを有する
プログラマブル論理装置が疑いもなく作り出されるであ
ろう。さらに、ＬＡＢ２００は正方行列で組織される必
要はなく、たとえば、アレイはＬＡＢの５×７または２
０×７０の行列で組織されてもよい。
【００２６】ＬＡＢ２００は、広域水平相互接続（Ｇ
Ｈ）２１０および広域垂直相互接続（ＧＶ）２２０のア
レイを含んだ広域相互接続構造にプログラム可能に接続
されてもされなくてもよい入力および出力（図示せず）
を有する。図２には単一のラインとして示されるが、Ｇ
Ｈ２１０ラインおよびＧＶ２２０ラインの各々が複数個
の信号導体を表わす。ＬＡＢ２００の入力および出力は
隣接したＧＨ２１０と隣接したＧＶ２２０とにプログラ
ム可能に接続できる。ＧＨ２１０相互接続およびＧＶ２
２０相互接続を利用して、多数のＬＡＢ２００が、単一
のＬＡＢ２００を用いて実現できるよりも大きく、複雑
な論理機能を実現するように接続され、かつ組合され得
る。
Ｈ）２１０および広域垂直相互接続（ＧＶ）２２０のア
レイを含んだ広域相互接続構造にプログラム可能に接続
されてもされなくてもよい入力および出力（図示せず）
を有する。図２には単一のラインとして示されるが、Ｇ
Ｈ２１０ラインおよびＧＶ２２０ラインの各々が複数個
の信号導体を表わす。ＬＡＢ２００の入力および出力は
隣接したＧＨ２１０と隣接したＧＶ２２０とにプログラ
ム可能に接続できる。ＧＨ２１０相互接続およびＧＶ２
２０相互接続を利用して、多数のＬＡＢ２００が、単一
のＬＡＢ２００を用いて実現できるよりも大きく、複雑
な論理機能を実現するように接続され、かつ組合され得
る。
【００２７】ある実施例では、ＧＨ２１０導体およびＧ
Ｖ２２０導体がこれらの導体の交差２２５でプログラム
可能に接続可能であってもなくてもよい。さらに、ＧＨ
２１０導体およびＧＶ２２０導体は他のＧＨ２１０導体
およびＧＶ２２０導体と多数の接続を作り得る。さまざ
まなＧＨ２１０導体およびＧＶ２２０導体が、ＰＬＤ１
２１上の１つの位置のＬＡＢ２００からＰＬＤ１２１上
の別の位置の別のＬＡＢ２００への信号経路を生じるた
めにプログラム可能に接続され得る。さらに、１つのＬ
ＡＢ２００からの出力信号が１つ以上のＬＡＢ２００の
入力へ送られ得る。また、広域相互接続を用いて、ＬＡ
Ｂ２００からの信号が同じＬＡＢ２００へとフィードバ
ックできる。他の実施例またはこの発明において、選択
されたＧＨ２１０導体だけがＧＢ２２０導体の選択にプ
ログラム可能に接続される。さらに、さらなる実施例で
は、ＧＨ２１０導体およびＧＶ２２０導体が、入力また
は出力であるがその両方ではないような特定の方向に信
号を渡すために特別に用いられ得る。
Ｖ２２０導体がこれらの導体の交差２２５でプログラム
可能に接続可能であってもなくてもよい。さらに、ＧＨ
２１０導体およびＧＶ２２０導体は他のＧＨ２１０導体
およびＧＶ２２０導体と多数の接続を作り得る。さまざ
まなＧＨ２１０導体およびＧＶ２２０導体が、ＰＬＤ１
２１上の１つの位置のＬＡＢ２００からＰＬＤ１２１上
の別の位置の別のＬＡＢ２００への信号経路を生じるた
めにプログラム可能に接続され得る。さらに、１つのＬ
ＡＢ２００からの出力信号が１つ以上のＬＡＢ２００の
入力へ送られ得る。また、広域相互接続を用いて、ＬＡ
Ｂ２００からの信号が同じＬＡＢ２００へとフィードバ
ックできる。他の実施例またはこの発明において、選択
されたＧＨ２１０導体だけがＧＢ２２０導体の選択にプ
ログラム可能に接続される。さらに、さらなる実施例で
は、ＧＨ２１０導体およびＧＶ２２０導体が、入力また
は出力であるがその両方ではないような特定の方向に信
号を渡すために特別に用いられ得る。
【００２８】図２のＰＬＤのアーキテクチャはチップの
周辺で入出力ドライバ２３０をさらに示す。入出力ドラ
イバ２３０はＰＬＤを外部のオフチップ回路構成要素に
インタフェースするためのものである。図２は３２個の
入出力ドライバ２３０を示すが、ＰＬＤは示される数よ
りも多いか少ないどのような数の入出力ドライバを含ん
でもよい。各入出力ドライバ２３０は入力ドライバ、出
力ドライバ、または双方向ドライバとして用いるために
構成される。入力ドライバはチップの外部から信号を受
け、それをオンチップ回路構成要素にインタフェースす
る。出力ドライブは内部信号を受け、それを外界にイン
タフェースする。双方向ドライバは入力ドライバおよび
出力ドライバの両方の機能を行なう。加えて、双方向ド
ライブはドライバに双方向バスとインタフェースさせる
高インピーダンスモードを有する。この発明の他の実施
例では、ＰＬＤは専用の入力ドライバ、専用の出力ドラ
イバ、特別な「急速」入力ドライバなどを有する。
周辺で入出力ドライバ２３０をさらに示す。入出力ドラ
イバ２３０はＰＬＤを外部のオフチップ回路構成要素に
インタフェースするためのものである。図２は３２個の
入出力ドライバ２３０を示すが、ＰＬＤは示される数よ
りも多いか少ないどのような数の入出力ドライバを含ん
でもよい。各入出力ドライバ２３０は入力ドライバ、出
力ドライバ、または双方向ドライバとして用いるために
構成される。入力ドライバはチップの外部から信号を受
け、それをオンチップ回路構成要素にインタフェースす
る。出力ドライブは内部信号を受け、それを外界にイン
タフェースする。双方向ドライバは入力ドライバおよび
出力ドライバの両方の機能を行なう。加えて、双方向ド
ライブはドライバに双方向バスとインタフェースさせる
高インピーダンスモードを有する。この発明の他の実施
例では、ＰＬＤは専用の入力ドライバ、専用の出力ドラ
イバ、特別な「急速」入力ドライバなどを有する。
【００２９】ＬＡＢ２００と同様に、入出力ドライバ２
３０は隣接したＧＨ２１０導体およびＧＶ２２０導体に
プログラム可能に接続可能である。ＧＨ２１０導体およ
びＧＶ２２０導体を用いて、入出力ドライバ２３０はど
のＬＡＢ２００にもプログラム可能に接続可能である。
入出力ドライバ２３０はＬＡＢ２００と外部のオフチッ
プ回路構成要素との間でのデータの転送を容易にする。
たとえば、他のチップからのオフチップ論理信号は１つ
以上のＬＡＢ２００を駆動するために入出力ドライバ２
３０を介して結合できる。これらのオフチップ入力とＬ
ＡＢ２００にプログラムされた論理機能とに基づいて、
ＬＡＢ２００は、オフチップ回路構成要素とインタフェ
ースするために広域相互接続を介して入出力ドライバ２
３０に結合される出力信号を発生する。
３０は隣接したＧＨ２１０導体およびＧＶ２２０導体に
プログラム可能に接続可能である。ＧＨ２１０導体およ
びＧＶ２２０導体を用いて、入出力ドライバ２３０はど
のＬＡＢ２００にもプログラム可能に接続可能である。
入出力ドライバ２３０はＬＡＢ２００と外部のオフチッ
プ回路構成要素との間でのデータの転送を容易にする。
たとえば、他のチップからのオフチップ論理信号は１つ
以上のＬＡＢ２００を駆動するために入出力ドライバ２
３０を介して結合できる。これらのオフチップ入力とＬ
ＡＢ２００にプログラムされた論理機能とに基づいて、
ＬＡＢ２００は、オフチップ回路構成要素とインタフェ
ースするために広域相互接続を介して入出力ドライバ２
３０に結合される出力信号を発生する。
【００３０】図３は図２のＬＡＢ２００の簡略化された
ブロック図を示す。ＬＡＢ２００は、時には「論理セ
ル」と称される可変数個の論理素子（ＬＥ）３００と局
所（または内部）相互接続構造３１０とからなる。ＬＡ
Ｂ２００は８個のＬＥ３００を有するが、ＬＡＢ２００
は８よりも大きいか小さいどのような数のＬＥを有して
もよい。この発明のさらなる実施例では、ＬＡＢ２００
は全体で１６個のＬＥに対して８個のＬＥの２つの「バ
ンク」を有し、ここで各バンクは別個の入力、出力、制
御信号、およびキャリーチェーンを有する。
ブロック図を示す。ＬＡＢ２００は、時には「論理セ
ル」と称される可変数個の論理素子（ＬＥ）３００と局
所（または内部）相互接続構造３１０とからなる。ＬＡ
Ｂ２００は８個のＬＥ３００を有するが、ＬＡＢ２００
は８よりも大きいか小さいどのような数のＬＥを有して
もよい。この発明のさらなる実施例では、ＬＡＢ２００
は全体で１６個のＬＥに対して８個のＬＥの２つの「バ
ンク」を有し、ここで各バンクは別個の入力、出力、制
御信号、およびキャリーチェーンを有する。
【００３１】この発明の基本的な理解を与えるのに十分
な、ＬＥ３００の一般的な概観がここに提示される。Ｌ
Ｅ３００はＰＬＤの最小の論理ビルディングブロックで
ある。ＬＥ３００が図１−３に示されるものとは異なっ
た多くのアーキテクチャで実現され得るが、ＧＨ２１０
およびＧＶ２２０からのような、ＬＡＢの外部の信号は
局所相互接続構造３１０によってＬＥ３００にプログラ
ム可能に接続される。ある実施例では、この発明のＬＥ
３００は、４変数ブール演算のような多くの変数の論理
機能を与えるように構成可能な機能発生器を組入れる。
組合せ機能と同様に、ＬＥ３００はまた、たとえばＤフ
リップフロップを用いて順次機能および登録された機能
のための指示を与える。
な、ＬＥ３００の一般的な概観がここに提示される。Ｌ
Ｅ３００はＰＬＤの最小の論理ビルディングブロックで
ある。ＬＥ３００が図１−３に示されるものとは異なっ
た多くのアーキテクチャで実現され得るが、ＧＨ２１０
およびＧＶ２２０からのような、ＬＡＢの外部の信号は
局所相互接続構造３１０によってＬＥ３００にプログラ
ム可能に接続される。ある実施例では、この発明のＬＥ
３００は、４変数ブール演算のような多くの変数の論理
機能を与えるように構成可能な機能発生器を組入れる。
組合せ機能と同様に、ＬＥ３００はまた、たとえばＤフ
リップフロップを用いて順次機能および登録された機能
のための指示を与える。
【００３２】ＬＥ３００は、ＧＨ２１０およびＧＶ２２
０に接続可能な組合せ出力および登録された出力をＬＡ
Ｂ２００の外部に与える。さらに、ＬＥ３００からの出
力は局所相互接続構造３１０に内部的にフィードバック
され得、局所相互接続構造３１０によって、１つのＬＥ
３００からの出力が、広域相互接続構造のＧＨ２１０お
よびＧＶ２２０を用いずに他のＬＥ３００の入力にプロ
グラム可能に接続できる。局所相互接続構造３１０は、
限られた広域資源、すなわちＧＨ２１０およびＧＶ２２
０を利用せずにＬＥの短距離の相互接続をもたらす。局
所相互接続構造３１０と局所フィードバックとによっ
て、ＬＥ３００は、単一のＬＥ３００を用いて実現でき
るよりも大きく、かつ複雑な論理機能にプログラム可能
に接続可能である。さらに、その大きさが小さくなり、
長さが短くなったために、局所相互接続構造３１０の寄
生は広域相互接続構造に比較して減少している。したが
って、局所相互接続構造３１０は一般に、広域相互接続
構造によるよりも早く信号を伝搬させる。
０に接続可能な組合せ出力および登録された出力をＬＡ
Ｂ２００の外部に与える。さらに、ＬＥ３００からの出
力は局所相互接続構造３１０に内部的にフィードバック
され得、局所相互接続構造３１０によって、１つのＬＥ
３００からの出力が、広域相互接続構造のＧＨ２１０お
よびＧＶ２２０を用いずに他のＬＥ３００の入力にプロ
グラム可能に接続できる。局所相互接続構造３１０は、
限られた広域資源、すなわちＧＨ２１０およびＧＶ２２
０を利用せずにＬＥの短距離の相互接続をもたらす。局
所相互接続構造３１０と局所フィードバックとによっ
て、ＬＥ３００は、単一のＬＥ３００を用いて実現でき
るよりも大きく、かつ複雑な論理機能にプログラム可能
に接続可能である。さらに、その大きさが小さくなり、
長さが短くなったために、局所相互接続構造３１０の寄
生は広域相互接続構造に比較して減少している。したが
って、局所相互接続構造３１０は一般に、広域相互接続
構造によるよりも早く信号を伝搬させる。
【００３３】この発明のメモリセルはＰＬＤのさまざま
な位置で用いられ得る。たとえば、メモリセルはルック
アップテーブルと、機能発生器と、プログラマブル相互
接続と、ＰＬＤの他の構成要素との構成を実現かつ記憶
するために用いられ得る。この発明のメモリセルを用い
て、ＬＥ３００で用いられるルックアップテーブルを実
現するために用いられるＲＡＭが構成できる。この発明
のメモリセルはまた記憶ビットともなり得る。この記憶
ビットは、たとえばＬＥが登録されたモードかまたは順
次モードのいずれであるかを判断するために用いられ得
る。記憶ビットはプログラマブルマルチプレクサの動作
を構成するためにも用いられ得る。
な位置で用いられ得る。たとえば、メモリセルはルック
アップテーブルと、機能発生器と、プログラマブル相互
接続と、ＰＬＤの他の構成要素との構成を実現かつ記憶
するために用いられ得る。この発明のメモリセルを用い
て、ＬＥ３００で用いられるルックアップテーブルを実
現するために用いられるＲＡＭが構成できる。この発明
のメモリセルはまた記憶ビットともなり得る。この記憶
ビットは、たとえばＬＥが登録されたモードかまたは順
次モードのいずれであるかを判断するために用いられ得
る。記憶ビットはプログラマブルマルチプレクサの動作
を構成するためにも用いられ得る。
【００３４】図４は、図２に示されるようなＰＬＤのプ
ログラマブル相互接続資源を実現するにあたってこの発
明がいかに用いられるかの例を示す図である。メモリセ
ル４００はこの発明のプログラマブルメモリセルであ
る。メモリセル４００はハイまたはローの論理状態を記
憶する。典型的に、論理ハイ状態は「１」またはＶＤＤ
によって表わされ、論理ロー状態は「０」または接地に
よって表わされる。
ログラマブル相互接続資源を実現するにあたってこの発
明がいかに用いられるかの例を示す図である。メモリセ
ル４００はこの発明のプログラマブルメモリセルであ
る。メモリセル４００はハイまたはローの論理状態を記
憶する。典型的に、論理ハイ状態は「１」またはＶＤＤ
によって表わされ、論理ロー状態は「０」または接地に
よって表わされる。
【００３５】メモリセル４００は再プログラム可能であ
り、これはセルが新しいデータで何回もプログラムでき
ることを意味する。さらに、この発明ではメモリセル４
００が不揮発性であり、これは電力が取除かれるときで
も記憶された情報が保存されることを意味する。たとえ
ば、メモリセル４００は特定の論理状態でプログラムさ
れた後、この情報をセルが再プログラムされるまで無限
に記憶する。
り、これはセルが新しいデータで何回もプログラムでき
ることを意味する。さらに、この発明ではメモリセル４
００が不揮発性であり、これは電力が取除かれるときで
も記憶された情報が保存されることを意味する。たとえ
ば、メモリセル４００は特定の論理状態でプログラムさ
れた後、この情報をセルが再プログラムされるまで無限
に記憶する。
【００３６】メモリセル４００はその記憶された状態を
出力するための出力ノード４０５を有する。出力ノード
４０５はメモリセル４００に記憶された状態を表わす論
理ロー出力または論理ハイ出力のいずれかを与える。出
力ノード４００の出力電圧レベルは典型的にフルレール
電圧であり、集積回路のほぼＶＤＤ（時にはＶＣＣと称
される）またはＶＳＳのいずれかと等しい。
出力するための出力ノード４０５を有する。出力ノード
４０５はメモリセル４００に記憶された状態を表わす論
理ロー出力または論理ハイ出力のいずれかを与える。出
力ノード４００の出力電圧レベルは典型的にフルレール
電圧であり、集積回路のほぼＶＤＤ（時にはＶＣＣと称
される）またはＶＳＳのいずれかと等しい。
【００３７】メモリセル４００は多くの型の論理素子お
よび構成要素を実現するために用いられ得る。たとえ
ば、メモリセル４００はフリップフロップ、レジスタ、
記憶ビット、アーキテクチャビット、ルックアップテー
ブル、プログラマブル相互接続アレイ、ＲＡＭ、ＳＲＡ
Ｍ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、内容アドレス
記憶装置（ＣＡＭ）、ＰＬＤ、ＥＰＧＡ、ＰＣカードメ
モリカード、ならびに、他の同様のメモリ素子および装
置を実現するために用いられ得る。図４に示されるよう
に、メモリセル４００はＰＬＤのプログラマブル相互接
続資源を実現するために用いられ得る。
よび構成要素を実現するために用いられ得る。たとえ
ば、メモリセル４００はフリップフロップ、レジスタ、
記憶ビット、アーキテクチャビット、ルックアップテー
ブル、プログラマブル相互接続アレイ、ＲＡＭ、ＳＲＡ
Ｍ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、内容アドレス
記憶装置（ＣＡＭ）、ＰＬＤ、ＥＰＧＡ、ＰＣカードメ
モリカード、ならびに、他の同様のメモリ素子および装
置を実現するために用いられ得る。図４に示されるよう
に、メモリセル４００はＰＬＤのプログラマブル相互接
続資源を実現するために用いられ得る。
【００３８】図４では、ＧＨ２１０導体およびＧＶ２２
０導体が交差２２５で交差する。交差２２５は時には交
差点と称される。広域プログラマブル相互接続の場合で
は典型的であるように、ＧＨ２１０ラインおよびＧＶ２
２０ラインはプログラム可能に結合されなければ交差２
２５で接続しない。パストランジスタ４１０およびプロ
グラマブルメモリセル４００は、ＧＨ２１０からＧＶ２
２０へ、およびＧＶ２２０からＧＨ２１０へのプログラ
ム可能な結合を容易にする。特に、メモリセル４００に
記憶されるデータに依存して、ＧＨ２１０導体およびＧ
Ｖ２２０導体が交差２２５でプログラム可能に接続され
るか、またはプログラム可能に分離される。
０導体が交差２２５で交差する。交差２２５は時には交
差点と称される。広域プログラマブル相互接続の場合で
は典型的であるように、ＧＨ２１０ラインおよびＧＶ２
２０ラインはプログラム可能に結合されなければ交差２
２５で接続しない。パストランジスタ４１０およびプロ
グラマブルメモリセル４００は、ＧＨ２１０からＧＶ２
２０へ、およびＧＶ２２０からＧＨ２１０へのプログラ
ム可能な結合を容易にする。特に、メモリセル４００に
記憶されるデータに依存して、ＧＨ２１０導体およびＧ
Ｖ２２０導体が交差２２５でプログラム可能に接続され
るか、またはプログラム可能に分離される。
【００３９】交差２２５で、パストランジスタ４１０は
ＧＨ２１０とＧＶ２２０との間に結合される。パストラ
ンジスタ４１０のゲートはメモリセル４００の出力ノー
ド４０５に結合される。メモリセル４００によって制御
され、パストランジスタ４１０はＧＨ２１０をＧＶ２２
０にプログラム可能に結合する。たとえば、ＧＶ２２０
およびＧＨ２１０はメモリセル４００に論理ハイを記憶
することによって接続できる。メモリセル４００はおそ
らく出力ノード４０５でハイレベルを出力し、これはパ
ストランジスタ４１０のゲートに渡される。パストラン
ジスタ４１０のゲートのハイはパストランジスタ４１０
をターンオンし、したがってＧＶ２２０がＧＨ２１０に
電気的に結合される。代替的に、ＧＶ２２０およびＧＨ
２１０がメモリセル４００に０をプログラムすることに
よって互いから分離されてもよい。このように、この発
明のメモリセル４００はＰＬＤのための広域プログラマ
ブル相互接続構造を実現するために用いられ得る。
ＧＨ２１０とＧＶ２２０との間に結合される。パストラ
ンジスタ４１０のゲートはメモリセル４００の出力ノー
ド４０５に結合される。メモリセル４００によって制御
され、パストランジスタ４１０はＧＨ２１０をＧＶ２２
０にプログラム可能に結合する。たとえば、ＧＶ２２０
およびＧＨ２１０はメモリセル４００に論理ハイを記憶
することによって接続できる。メモリセル４００はおそ
らく出力ノード４０５でハイレベルを出力し、これはパ
ストランジスタ４１０のゲートに渡される。パストラン
ジスタ４１０のゲートのハイはパストランジスタ４１０
をターンオンし、したがってＧＶ２２０がＧＨ２１０に
電気的に結合される。代替的に、ＧＶ２２０およびＧＨ
２１０がメモリセル４００に０をプログラムすることに
よって互いから分離されてもよい。このように、この発
明のメモリセル４００はＰＬＤのための広域プログラマ
ブル相互接続構造を実現するために用いられ得る。
【００４０】さらに、上述のようにこの発明はパストラ
ンジスタ４１０のゲートにフルレール電圧を与える。こ
の場合、パストランジスタ４１０は実質的にオンである
か実質的にオフであるかのいずれかである。このため
に、ＧＨ２１０およびＧＶ２２０が一般に良好な実行特
性で集積回路中に信号を導く。たとえば、パストランジ
スタ４１０が十分にオンである（たとえば、ゲートがＶ
ＤＤである）とき、パストランジスタ４１０の抵抗の量
が最小に維持され、こうして過渡性能を向上させる。ま
た、パストランジスタ４１０のゲートのＶＤＤは、ほぼ
ＶＤＤ−ＶＴの電圧（基板効果を含む、パストランジス
タ４１０のしきい値電圧）を１つのＧＨ２１０導体また
はＧＶ２２０導体から別のものへともたらす。また、パ
ストランジスタ４１０が十分にオフである（たとえば、
ゲートがＶＳＳである）とき、ＧＨ２１０導体またはＧ
Ｖ２２０導体から別のものへと信号が渡らない（または
「漏れ」ない）。さらに、パストランジスタ４１０が十
分にオフであるとき、特定のＧＨ２１０導体と交差する
ＧＶ２２０導体はその特定のＧＨ２１０導体を容量的に
ロードしない。これらの特徴によってプログラマブル論
理装置集積回路の性能が向上する。
ンジスタ４１０のゲートにフルレール電圧を与える。こ
の場合、パストランジスタ４１０は実質的にオンである
か実質的にオフであるかのいずれかである。このため
に、ＧＨ２１０およびＧＶ２２０が一般に良好な実行特
性で集積回路中に信号を導く。たとえば、パストランジ
スタ４１０が十分にオンである（たとえば、ゲートがＶ
ＤＤである）とき、パストランジスタ４１０の抵抗の量
が最小に維持され、こうして過渡性能を向上させる。ま
た、パストランジスタ４１０のゲートのＶＤＤは、ほぼ
ＶＤＤ−ＶＴの電圧（基板効果を含む、パストランジス
タ４１０のしきい値電圧）を１つのＧＨ２１０導体また
はＧＶ２２０導体から別のものへともたらす。また、パ
ストランジスタ４１０が十分にオフである（たとえば、
ゲートがＶＳＳである）とき、ＧＨ２１０導体またはＧ
Ｖ２２０導体から別のものへと信号が渡らない（または
「漏れ」ない）。さらに、パストランジスタ４１０が十
分にオフであるとき、特定のＧＨ２１０導体と交差する
ＧＶ２２０導体はその特定のＧＨ２１０導体を容量的に
ロードしない。これらの特徴によってプログラマブル論
理装置集積回路の性能が向上する。
【００４１】パストランジスタ４１０はＣＭＯＳ、ＮＭ
ＯＳ、ＰＭＯＳ、およびバイポーラを含む多くの異なっ
たプロセス技術を用いて作成できる。好ましい実施例で
は、パストランジスタ４１０はＮＭＯＳトランジスタで
ある。
ＯＳ、ＰＭＯＳ、およびバイポーラを含む多くの異なっ
たプロセス技術を用いて作成できる。好ましい実施例で
は、パストランジスタ４１０はＮＭＯＳトランジスタで
ある。
【００４２】図５はこの発明のメモリセル４００のより
詳細なブロック図を示す。メモリセル４００は論理状態
を記憶する。メモリセルはこの記憶された論理状態、す
なわち論理ハイまたは論理ローを出力ノード４０５に出
力する。集積回路では、論理ハイは第１の電圧レベルに
よって表わされ得、論理ローは第２の電圧レベルによっ
て表わされ得る。第１の電圧レベルは一般に集積回路の
ための電源電圧、すなわちＶＤＤ（またはＶＣＣ）であ
る。第２の電圧レベルはほぼＶＳＳである。ＶＤＤは典
型的に５ボルトであり、ＶＳＳは接地である。さらに、
高度に集積された半導体回路を容易にするために、５ボ
ルトの典型的な電圧源が５ボルト未満、通例約３．３ボ
ルトから約３．６ボルトの電圧レベルに減少されてい
る。将来において、電源電圧はさらに、たとえば２．５
ボルトに減少されさえするかもしれない。
詳細なブロック図を示す。メモリセル４００は論理状態
を記憶する。メモリセルはこの記憶された論理状態、す
なわち論理ハイまたは論理ローを出力ノード４０５に出
力する。集積回路では、論理ハイは第１の電圧レベルに
よって表わされ得、論理ローは第２の電圧レベルによっ
て表わされ得る。第１の電圧レベルは一般に集積回路の
ための電源電圧、すなわちＶＤＤ（またはＶＣＣ）であ
る。第２の電圧レベルはほぼＶＳＳである。ＶＤＤは典
型的に５ボルトであり、ＶＳＳは接地である。さらに、
高度に集積された半導体回路を容易にするために、５ボ
ルトの典型的な電圧源が５ボルト未満、通例約３．３ボ
ルトから約３．６ボルトの電圧レベルに減少されてい
る。将来において、電源電圧はさらに、たとえば２．５
ボルトに減少されさえするかもしれない。
【００４３】さらに実施例において、メモリセル４００
に対する電源電圧は集積回路に対する電源電圧と同じで
ないかもしれない。この場合、第１の電圧レベルがほぼ
ＶＤＤではないかもしれない。第２の電圧レベルがほぼ
ＶＳＳではないかもしれない。たとえば、ＶＤＤが約５
ボルトであり得るが、この電圧は内部回路と結合するた
めに約３．３ボルトに減少され得る。この場合、第１の
電圧レベルは「局所」ＶＤＤ、すなわち、メモリセル４
００とおそらくは他の内部回路構成要素とに結合された
ＶＤＤであり得る。別の例では、集積回路の電源電圧が
ＶＤＤであり得るが、メモリセル４００に対する第１の
電圧レベルがほぼＶＤＤ−ＶＴであり得る。さらに別の
例では、ＶＤＤが約３．３ボルトであり得、メモリセル
５００に対する第１の電圧レベルがより高い電圧、すな
わち約５ボルトであり得る。
に対する電源電圧は集積回路に対する電源電圧と同じで
ないかもしれない。この場合、第１の電圧レベルがほぼ
ＶＤＤではないかもしれない。第２の電圧レベルがほぼ
ＶＳＳではないかもしれない。たとえば、ＶＤＤが約５
ボルトであり得るが、この電圧は内部回路と結合するた
めに約３．３ボルトに減少され得る。この場合、第１の
電圧レベルは「局所」ＶＤＤ、すなわち、メモリセル４
００とおそらくは他の内部回路構成要素とに結合された
ＶＤＤであり得る。別の例では、集積回路の電源電圧が
ＶＤＤであり得るが、メモリセル４００に対する第１の
電圧レベルがほぼＶＤＤ−ＶＴであり得る。さらに別の
例では、ＶＤＤが約３．３ボルトであり得、メモリセル
５００に対する第１の電圧レベルがより高い電圧、すな
わち約５ボルトであり得る。
【００４４】メモリセル４００は、電圧源５１０と出力
ノード４０５との間に結合されたプログラマブルメモリ
素子５１５を含む。プログラムメモリ素子５１５は、多
くの異なったメモリ技術から作成できる不揮発性メモリ
素子であってもよい。不揮発性メモリセルは電力が除か
れるときでさえその記憶された情報を保存する。たとえ
ば、プログラマブルメモリ素子５１５はヒューズまたは
アンチヒューズのような１回だけプログラム可能な装置
を用いて作成できる。さらに、プログラマブルメモリ素
子５１５はＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥ
ＰＲＯＭなどのような不揮発性の再プログラム可能なメ
モリ装置を用いて作成できる。好ましい実施例では、プ
ログラマブルメモリ素子５１５はＥＥＰＲＯＭセルであ
る。この実施例では、プログラマブルメモリ素子５１５
は制御ゲート５２０を有する。電圧源５１０は一般に集
積回路の第２の電圧レベル、またはＶＳＳに結合され
る。
ノード４０５との間に結合されたプログラマブルメモリ
素子５１５を含む。プログラムメモリ素子５１５は、多
くの異なったメモリ技術から作成できる不揮発性メモリ
素子であってもよい。不揮発性メモリセルは電力が除か
れるときでさえその記憶された情報を保存する。たとえ
ば、プログラマブルメモリ素子５１５はヒューズまたは
アンチヒューズのような１回だけプログラム可能な装置
を用いて作成できる。さらに、プログラマブルメモリ素
子５１５はＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥ
ＰＲＯＭなどのような不揮発性の再プログラム可能なメ
モリ装置を用いて作成できる。好ましい実施例では、プ
ログラマブルメモリ素子５１５はＥＥＰＲＯＭセルであ
る。この実施例では、プログラマブルメモリ素子５１５
は制御ゲート５２０を有する。電圧源５１０は一般に集
積回路の第２の電圧レベル、またはＶＳＳに結合され
る。
【００４５】さらに、メモリセル４００では、充電トラ
ンジスタ５２５がチャージポンピングノード５４５と出
力ノード４０５との間に結合される。充電トランジスタ
５２５はバイポーラ装置およびＭＯＳ装置を含む多くの
異なった型のトランジスタを用いて形成できる。好まし
い実施例では、選択トランジスタはＮＭＯＳトランジス
タである。
ンジスタ５２５がチャージポンピングノード５４５と出
力ノード４０５との間に結合される。充電トランジスタ
５２５はバイポーラ装置およびＭＯＳ装置を含む多くの
異なった型のトランジスタを用いて形成できる。好まし
い実施例では、選択トランジスタはＮＭＯＳトランジス
タである。
【００４６】抵抗器５５０は充電トランジスタ５２５の
ゲート５５５と出力ノード４０５との間に結合される。
集積回路上で、抵抗器は多くの異なった技術を用いて、
かつ異なった装置から作成できる。たとえば、抵抗器５
５０は数ある中でポリシリコン、ドープされないポリシ
リコン、ｎ型拡散、ｐ型拡散、ｎウェル拡散、トランジ
スタチャネルを用いて形成され得る。抵抗器５５０はま
た充電トランジスタ５２５と統合され得るか、または相
互接続のレイアウトから形成され得る。たとえば、レイ
アウトでは、抵抗器５５０は充電トランジスタのゲート
５５５と出力ノード４０５との間の曲がりくねったポリ
シリコン相互接続であり得る。ある実施例では、抵抗器
５５０はほぼ１００キロオームである。しかしながら、
ある制約（以下に説明される）が満たされるならば、抵
抗器５５０はたとえばわずか１０オームであり得る。
ゲート５５５と出力ノード４０５との間に結合される。
集積回路上で、抵抗器は多くの異なった技術を用いて、
かつ異なった装置から作成できる。たとえば、抵抗器５
５０は数ある中でポリシリコン、ドープされないポリシ
リコン、ｎ型拡散、ｐ型拡散、ｎウェル拡散、トランジ
スタチャネルを用いて形成され得る。抵抗器５５０はま
た充電トランジスタ５２５と統合され得るか、または相
互接続のレイアウトから形成され得る。たとえば、レイ
アウトでは、抵抗器５５０は充電トランジスタのゲート
５５５と出力ノード４０５との間の曲がりくねったポリ
シリコン相互接続であり得る。ある実施例では、抵抗器
５５０はほぼ１００キロオームである。しかしながら、
ある制約（以下に説明される）が満たされるならば、抵
抗器５５０はたとえばわずか１０オームであり得る。
【００４７】キャパシタ５６０は充電トランジスタ５２
５のゲート５５５とチャージポンピングノード５４５と
の間に結合される。集積回路上で、キャパシタは多くの
異なった技術を用いて、かつ異なった装置から形成でき
る。たとえば、プロセス技術に依存して、数ある中で、
トランジスタのゲートキャパシタンスと、ポリシリコン
から金属導体へのキャパシタンスと、基板へのｎウェル
拡散とを用いてキャパシタンスが形成され得る。好まし
い実施例では、キャパシタ５６０は充電トランジスタ５
２５のゲート重複キャパシタンスを用いて形成される。
キャパシタ５６６は出力ノード４０５と接地との間に結
合される。キャパシタ５６０の場合と同様に、キャパシ
タ５６６は多くの異なった技術を用いて、かつ異なった
装置から作成できる。ある実施例では、キャパシタ５６
６は出力ノード４０５の全キャパシタンスであり、これ
はゲートと接合と出力ノード４０５に結合された寄生キ
ャパシタンスとによって寄与されるキャパシタンスを含
む。例から、図４に示される実施例では、キャパシタ５
６６はパストランジスタ４１０のゲートのキャパシタン
スを含む。動作において、メモリセル４００は論理ロー
または論理ハイを記憶および出力する。データはプログ
ラマブルメモリ素子５１５をプログラムすることによっ
てメモリセル４００に記憶される。プログラマブルメモ
リ素子５１５はプログラムされるかまたは消去される
（プログラムされない）かの２つの状態を有する。用い
られるメモリ技術に依存して、用語「プログラムされ
る」および「消去される」は異なった意味を有し得る。
この明細書では、これらの用語に対するＩＥＥＥの慣例
が用いられる。具体的に、「プログラムされる」はメモ
リ素子を「オフ」または不導通状態におくことを指し、
「消去される」はメモリ素子を「オン」または導通状態
におくことを指す。プログラムされる状態では、プログ
ラマブルメモリ素子５１５は出力ノード４０５から電圧
源５１０を分離する。消去される状態では、プログラマ
ブルメモリ素子５１５は電圧源５１０を出力ノード４０
５に結合する。
５のゲート５５５とチャージポンピングノード５４５と
の間に結合される。集積回路上で、キャパシタは多くの
異なった技術を用いて、かつ異なった装置から形成でき
る。たとえば、プロセス技術に依存して、数ある中で、
トランジスタのゲートキャパシタンスと、ポリシリコン
から金属導体へのキャパシタンスと、基板へのｎウェル
拡散とを用いてキャパシタンスが形成され得る。好まし
い実施例では、キャパシタ５６０は充電トランジスタ５
２５のゲート重複キャパシタンスを用いて形成される。
キャパシタ５６６は出力ノード４０５と接地との間に結
合される。キャパシタ５６０の場合と同様に、キャパシ
タ５６６は多くの異なった技術を用いて、かつ異なった
装置から作成できる。ある実施例では、キャパシタ５６
６は出力ノード４０５の全キャパシタンスであり、これ
はゲートと接合と出力ノード４０５に結合された寄生キ
ャパシタンスとによって寄与されるキャパシタンスを含
む。例から、図４に示される実施例では、キャパシタ５
６６はパストランジスタ４１０のゲートのキャパシタン
スを含む。動作において、メモリセル４００は論理ロー
または論理ハイを記憶および出力する。データはプログ
ラマブルメモリ素子５１５をプログラムすることによっ
てメモリセル４００に記憶される。プログラマブルメモ
リ素子５１５はプログラムされるかまたは消去される
（プログラムされない）かの２つの状態を有する。用い
られるメモリ技術に依存して、用語「プログラムされ
る」および「消去される」は異なった意味を有し得る。
この明細書では、これらの用語に対するＩＥＥＥの慣例
が用いられる。具体的に、「プログラムされる」はメモ
リ素子を「オフ」または不導通状態におくことを指し、
「消去される」はメモリ素子を「オン」または導通状態
におくことを指す。プログラムされる状態では、プログ
ラマブルメモリ素子５１５は出力ノード４０５から電圧
源５１０を分離する。消去される状態では、プログラマ
ブルメモリ素子５１５は電圧源５１０を出力ノード４０
５に結合する。
【００４８】メモリセル４００はプログラマブルメモリ
素子５１５に記憶されたデータを表わす出力を出力ノー
ド４０５で生成する。以下にさらに詳しく説明されるプ
リチャージ信号がチャージポンピングノード５４５で入
力される。このプリチャージ信号はリフレッシュ信号と
も称され得る。プリチャージ信号に応答して、少量のプ
リチャージ電流がチャージポンピングノード５４５から
充電トランジスタ５２５を介して出力ノード４０５に渡
される。これは出力ノード４０５を第１の電圧レベル、
またはほぼＶＤＤに動的に充電する（またはプリチャー
ジする）。プログラマブルメモリ素子５１５がプログラ
ムされるとき、出力ノード４０５は電圧源５１０から分
離される。第１の電圧レベルに動的に保たれる出力ノー
ド４０５は論理ハイである。キャパシタ５６６は出力ノ
ード４０５の電荷を記憶する。一方、プログラマブルメ
モリ素子５１５が消去されるとき、出力ノード４０５は
プログラマブルメモリ素子５１５を介して電圧源５１０
に結合される。出力ノード４０５でのプリチャージ電流
は電圧源５１０またはＶＳＳに放電される。したがっ
て、出力ノード４０５は第２の電圧レベル、すなわち論
理ローであろう。この実施例では、この発明のメモリセ
ル４００は出力ノード４０５にフルレール電圧出力を与
え得る。
素子５１５に記憶されたデータを表わす出力を出力ノー
ド４０５で生成する。以下にさらに詳しく説明されるプ
リチャージ信号がチャージポンピングノード５４５で入
力される。このプリチャージ信号はリフレッシュ信号と
も称され得る。プリチャージ信号に応答して、少量のプ
リチャージ電流がチャージポンピングノード５４５から
充電トランジスタ５２５を介して出力ノード４０５に渡
される。これは出力ノード４０５を第１の電圧レベル、
またはほぼＶＤＤに動的に充電する（またはプリチャー
ジする）。プログラマブルメモリ素子５１５がプログラ
ムされるとき、出力ノード４０５は電圧源５１０から分
離される。第１の電圧レベルに動的に保たれる出力ノー
ド４０５は論理ハイである。キャパシタ５６６は出力ノ
ード４０５の電荷を記憶する。一方、プログラマブルメ
モリ素子５１５が消去されるとき、出力ノード４０５は
プログラマブルメモリ素子５１５を介して電圧源５１０
に結合される。出力ノード４０５でのプリチャージ電流
は電圧源５１０またはＶＳＳに放電される。したがっ
て、出力ノード４０５は第２の電圧レベル、すなわち論
理ローであろう。この実施例では、この発明のメモリセ
ル４００は出力ノード４０５にフルレール電圧出力を与
え得る。
【００４９】この発明のメモリセル４００はまた、プロ
グラマブルメモリ素子５１５のプログラムおよび消去を
もたらす特徴を含み得る。より具体的に、ＥＰＲＯＭセ
ル、ＥＥＰＲＯＭセル、フラッシュＥＥＰＲＯＭセルは
不揮発性および再プログラム可能性を与えるためのフロ
ーティングゲートを有する。これらのセルをプログラム
しかつ消去するために、高電圧が用いられることがで
き、なだれ注入、チャネル注入、量子機械的トンネリン
グ、ホットエレクトロン、および他の現象などのような
さまざまな物理機構によって、二酸化シリコンを介して
フローティングゲートに電荷を転送し、かつそこから電
荷を取除く。
グラマブルメモリ素子５１５のプログラムおよび消去を
もたらす特徴を含み得る。より具体的に、ＥＰＲＯＭセ
ル、ＥＥＰＲＯＭセル、フラッシュＥＥＰＲＯＭセルは
不揮発性および再プログラム可能性を与えるためのフロ
ーティングゲートを有する。これらのセルをプログラム
しかつ消去するために、高電圧が用いられることがで
き、なだれ注入、チャネル注入、量子機械的トンネリン
グ、ホットエレクトロン、および他の現象などのような
さまざまな物理機構によって、二酸化シリコンを介して
フローティングゲートに電荷を転送し、かつそこから電
荷を取除く。
【００５０】メモリセルをプログラムするために用いら
れる高電圧（ＶＰＰ）は、メモリセルを消去するために
用いられる高電圧（ＶＥＥ）とはやや異なり得る。ＶＰ
ＰおよびＶＥＥの大きさは、基板とフローティングゲー
トとの間の誘電体の厚さおよび組成のような事柄を含
む、メモリセルの物理特性に依存する。典型的に、ＶＰ
Ｐ電圧およびＶＥＥ電圧はほぼ１２ボルトからほぼ１４
ボルトの範囲である。しかしながら、プロセス技術が向
上し続けるにつれて、より薄く、よりよい誘電体を作成
することが可能になる。したがって、メモリセルをプロ
グラムかつ消去するために必要とされる高電圧の大きさ
が低下し得る。
れる高電圧（ＶＰＰ）は、メモリセルを消去するために
用いられる高電圧（ＶＥＥ）とはやや異なり得る。ＶＰ
ＰおよびＶＥＥの大きさは、基板とフローティングゲー
トとの間の誘電体の厚さおよび組成のような事柄を含
む、メモリセルの物理特性に依存する。典型的に、ＶＰ
Ｐ電圧およびＶＥＥ電圧はほぼ１２ボルトからほぼ１４
ボルトの範囲である。しかしながら、プロセス技術が向
上し続けるにつれて、より薄く、よりよい誘電体を作成
することが可能になる。したがって、メモリセルをプロ
グラムかつ消去するために必要とされる高電圧の大きさ
が低下し得る。
【００５１】ＥＥＰＲＯＭメモリセルおよびフラッシュ
ＥＥＰＲＯＭメモリセルでは、セルを消去するために、
高電圧および量子機械的トンネリングを用いて電荷がフ
ローティングゲートから電気的に取除かれる。ＥＰＲＯ
Ｍメモリセルでは、電荷がフローティングゲートから取
除かれるのは、紫外光のような放射にセルをさらすこと
によってであり、ＥＰＲＯＭメモリセルを紫外光にさら
すことによってフローティングゲートの電荷が中和され
る。消去の後、ＥＰＲＯＭメモリセル、ＥＥＰＲＯＭメ
モリセル、およびフラッシュＥＥＰＲＯＭメモリセルが
再プログラムできる。ＥＰＲＯＭメモリセルおよびフラ
ッシュＥＥＰＲＯＭメモリセルは一般にホットエレクト
ロンを用いてプログラムされるが、ＥＥＰＲＯＭセルは
量子機械的トンネリングを用いてプログラムされる。あ
る場合、フラッシュＥＥＰＲＯＭメモリセルは量子機械
的トンネリングを用いてプログラムされる。ＥＰＲＯＭ
メモリセル、ＥＥＰＲＯＭメモリセル、およびフラッシ
ュメモリセルは何回もプログラム、消去、かつ再プログ
ラムできる。
ＥＥＰＲＯＭメモリセルでは、セルを消去するために、
高電圧および量子機械的トンネリングを用いて電荷がフ
ローティングゲートから電気的に取除かれる。ＥＰＲＯ
Ｍメモリセルでは、電荷がフローティングゲートから取
除かれるのは、紫外光のような放射にセルをさらすこと
によってであり、ＥＰＲＯＭメモリセルを紫外光にさら
すことによってフローティングゲートの電荷が中和され
る。消去の後、ＥＰＲＯＭメモリセル、ＥＥＰＲＯＭメ
モリセル、およびフラッシュＥＥＰＲＯＭメモリセルが
再プログラムできる。ＥＰＲＯＭメモリセルおよびフラ
ッシュＥＥＰＲＯＭメモリセルは一般にホットエレクト
ロンを用いてプログラムされるが、ＥＥＰＲＯＭセルは
量子機械的トンネリングを用いてプログラムされる。あ
る場合、フラッシュＥＥＰＲＯＭメモリセルは量子機械
的トンネリングを用いてプログラムされる。ＥＰＲＯＭ
メモリセル、ＥＥＰＲＯＭメモリセル、およびフラッシ
ュメモリセルは何回もプログラム、消去、かつ再プログ
ラムできる。
【００５２】ＥＰＲＯＭメモリセル、ＥＥＰＲＯＭメモ
リセル、およびフラッシュＥＥＰＲＯＭメモリセルがプ
ログラムされるとき、フローティングゲートおよびメモ
リセルにかけられる電荷は高電圧しきい値（ＶＴ）状態
（ＶＴＰ）に置かれる。プログラムされるかまたはハイ
ＶＴ状態では、メモリセルのゲートでの適度な電圧がメ
モリセルをターンオンしない。この場合、適度な電圧は
集積回路の電源間の電圧、すなわちＶＤＤおよびＶＳＳ
である。さらに、電圧源５１０より上の電圧がゲートに
与えられる場合、メモリセルはターンオンし得る。たと
えば、ＥＰＲＯＭメモリセル、ＥＥＰＲＯＭメモリセ
ル、およびフラッシュＥＥＰＲＯＭメモリセルでは、ハ
イＶＴ状態のメモリセルに対する典型的なしきい値電圧
はほぼ４ボルトである。しかしながら、ハイＶＴ状態は
４ボルトより上でもあり得る。たとえば、ＥＰＲＯＭセ
ルでは、ハイＶＴ状態は約７ボルトであり得る。「支
援」技術（以下説明される）を用いてプログラムされる
とき、ＥＥＰＲＯＭメモリセルに対するハイＶＴ状態は
４ボルトよりもわずかに高いかもしれない。
リセル、およびフラッシュＥＥＰＲＯＭメモリセルがプ
ログラムされるとき、フローティングゲートおよびメモ
リセルにかけられる電荷は高電圧しきい値（ＶＴ）状態
（ＶＴＰ）に置かれる。プログラムされるかまたはハイ
ＶＴ状態では、メモリセルのゲートでの適度な電圧がメ
モリセルをターンオンしない。この場合、適度な電圧は
集積回路の電源間の電圧、すなわちＶＤＤおよびＶＳＳ
である。さらに、電圧源５１０より上の電圧がゲートに
与えられる場合、メモリセルはターンオンし得る。たと
えば、ＥＰＲＯＭメモリセル、ＥＥＰＲＯＭメモリセ
ル、およびフラッシュＥＥＰＲＯＭメモリセルでは、ハ
イＶＴ状態のメモリセルに対する典型的なしきい値電圧
はほぼ４ボルトである。しかしながら、ハイＶＴ状態は
４ボルトより上でもあり得る。たとえば、ＥＰＲＯＭセ
ルでは、ハイＶＴ状態は約７ボルトであり得る。「支
援」技術（以下説明される）を用いてプログラムされる
とき、ＥＥＰＲＯＭメモリセルに対するハイＶＴ状態は
４ボルトよりもわずかに高いかもしれない。
【００５３】対照的に、消去されるとき、電荷はフロー
ティングゲートから取除かれ、メモリセルがローＶＴ状
態（ＶＴＥ）に置かれる。消去されるかまたはローＶＴ
状態では、メモリセルのゲートでの適度な電圧がメモリ
セルをターンオンする。ＥＥＰＲＯＭメモリセルおよび
フラッシュＥＥＰＲＯＭメモリセルでは、ローＶＴ状態
のメモリセルに対する典型的なしきい値電圧はほぼ−２
ボルトからほぼ−３ボルトに及ぶ。ＥＰＲＯＭメモリセ
ルでは、ローＶＴ状態の典型的なしきい値電圧は０ボル
トであるか、または０ボルトよりもわずかに上である。
ティングゲートから取除かれ、メモリセルがローＶＴ状
態（ＶＴＥ）に置かれる。消去されるかまたはローＶＴ
状態では、メモリセルのゲートでの適度な電圧がメモリ
セルをターンオンする。ＥＥＰＲＯＭメモリセルおよび
フラッシュＥＥＰＲＯＭメモリセルでは、ローＶＴ状態
のメモリセルに対する典型的なしきい値電圧はほぼ−２
ボルトからほぼ−３ボルトに及ぶ。ＥＰＲＯＭメモリセ
ルでは、ローＶＴ状態の典型的なしきい値電圧は０ボル
トであるか、または０ボルトよりもわずかに上である。
【００５４】ＥＥＰＲＯＭセルまたはフラッシュＥＥＰ
ＲＯＭセルが「スマート」アルゴリズムを用いて消去さ
れるとき、具体的なローＶＴ電圧レベル状態が達成でき
る。たとえば、ＶＴＥは約−１ボルトであり得る。別の
例では、ＶＴＥは０ボルトであるか、または０ボルトよ
りもわずかに上であり得る。スマートアルゴリズムは反
復技術を用いてフローティングゲートから電荷を取除
き、所望のＶＴＥが達成されるまで少量の電荷を取除
く。スマートアルゴリズムは負のＶＴＥを防ぐために用
いられることができ、高密度、高容量のフラッシュＥＥ
ＰＲＯＭメモリなどに対して負のＶＴＥが不所望である
いくらかのアプリケーションにおいて特に重要であり得
る。プログラマブル論理装置のような他のアプリケーシ
ョンでは、特にメモリセルがメモリセルと直列に読出ト
ランジスタを用いてアクセスできるために、負のローＶ
Ｔ状態が容認可能であり得る。この発明はスマートアル
ゴリズムを用いることを必要とはしない。なぜなら、プ
ログラマブルメモリ素子５１５が負のＶＴＥを有すると
きにメモリセル４００が適切に動作かつ機能するからで
ある。
ＲＯＭセルが「スマート」アルゴリズムを用いて消去さ
れるとき、具体的なローＶＴ電圧レベル状態が達成でき
る。たとえば、ＶＴＥは約−１ボルトであり得る。別の
例では、ＶＴＥは０ボルトであるか、または０ボルトよ
りもわずかに上であり得る。スマートアルゴリズムは反
復技術を用いてフローティングゲートから電荷を取除
き、所望のＶＴＥが達成されるまで少量の電荷を取除
く。スマートアルゴリズムは負のＶＴＥを防ぐために用
いられることができ、高密度、高容量のフラッシュＥＥ
ＰＲＯＭメモリなどに対して負のＶＴＥが不所望である
いくらかのアプリケーションにおいて特に重要であり得
る。プログラマブル論理装置のような他のアプリケーシ
ョンでは、特にメモリセルがメモリセルと直列に読出ト
ランジスタを用いてアクセスできるために、負のローＶ
Ｔ状態が容認可能であり得る。この発明はスマートアル
ゴリズムを用いることを必要とはしない。なぜなら、プ
ログラマブルメモリ素子５１５が負のＶＴＥを有すると
きにメモリセル４００が適切に動作かつ機能するからで
ある。
【００５５】また、ＥＰＲＯＭメモリセルまたはフラッ
シュＥＥＰＲＯＭのアレイが初期設定されるとき、セル
はローＶＴ状態に消去される。たとえば、ＥＥＰＲＯＭ
アレイは紫外光を受けるときに初期化される。フラッシ
ュＥＥＰＲＯＭメモリセルはバルク消去されるときに初
期設定される。しかしながら、ＥＥＰＲＯＭメモリセル
のアレイが初期化されるとき、セルは典型的にハイＶＴ
状態にプログラムされ得る。メモリアレイの開始状態
は、メモリセル装置自体の製作とメモリセルのための意
図される用途とを含んだ多くの事柄に基づいて選択され
る。
シュＥＥＰＲＯＭのアレイが初期設定されるとき、セル
はローＶＴ状態に消去される。たとえば、ＥＥＰＲＯＭ
アレイは紫外光を受けるときに初期化される。フラッシ
ュＥＥＰＲＯＭメモリセルはバルク消去されるときに初
期設定される。しかしながら、ＥＥＰＲＯＭメモリセル
のアレイが初期化されるとき、セルは典型的にハイＶＴ
状態にプログラムされ得る。メモリアレイの開始状態
は、メモリセル装置自体の製作とメモリセルのための意
図される用途とを含んだ多くの事柄に基づいて選択され
る。
【００５６】制御ゲート５２０はプログラマブルメモリ
素子５１５を活性化する。通常動作の間、制御ゲート５
２０は、プログラマブルメモリ素子５１５の動作を活性
化かつ能動化する電圧レベルに結合される。活性化され
るまで、プログラマブルメモリ素子５１５は出力ノード
４０５から電圧源５１０を分離する。プログラマブルメ
モリ素子５１５を活性化するために、ＶＴＥよりも大き
く、ＶＴＰよりも小さい第３の電圧レベルに制御ゲート
５２０が結合される。たとえば、典型的なＥＥＰＲＯＭ
セルでは、制御ゲート５２０は約−１．５ボルト（ＶＴ
Ｅ）よりも上であり、かつ約４ボルト（ＶＴＰ）よりも
下であるべきである。この発明の好ましい実施例では、
最大量のプログラムおよび消去のマージンを与えるため
に、第３の電圧レベルがＶＴＥとＶＴＰとのほぼ中心の
電圧に選択される。たとえば、典型的なＥＥＰＲＯＭメ
モリセルでは、制御ゲート５２０は約１．７ボルトから
約２ボルトの範囲に設定される。さらなる例として、Ｅ
ＰＲＯＭでは、ＶＴＥが約０ボルトに等しく、ＶＴＰが
約７ボルトに等しい場合、制御ゲート５２０は第１の電
圧レベル、またはＶＤＤ、またはより高い電圧レベルに
結びつけられ得る。ＶＤＤより上の活性化電圧が用いら
れ得るのは、たとえば、これがメモリ素子によって必要
とされ得るか、またはより高い電圧レベルが容易に利用
可能であるためである。制御ゲート５２０はまたプログ
ラマブルメモリセル５１５をプログラムする間に用いら
れる。プログラマブルメモリセル５１５のプログラムの
さらなる検討は以下に与えられる。
素子５１５を活性化する。通常動作の間、制御ゲート５
２０は、プログラマブルメモリ素子５１５の動作を活性
化かつ能動化する電圧レベルに結合される。活性化され
るまで、プログラマブルメモリ素子５１５は出力ノード
４０５から電圧源５１０を分離する。プログラマブルメ
モリ素子５１５を活性化するために、ＶＴＥよりも大き
く、ＶＴＰよりも小さい第３の電圧レベルに制御ゲート
５２０が結合される。たとえば、典型的なＥＥＰＲＯＭ
セルでは、制御ゲート５２０は約−１．５ボルト（ＶＴ
Ｅ）よりも上であり、かつ約４ボルト（ＶＴＰ）よりも
下であるべきである。この発明の好ましい実施例では、
最大量のプログラムおよび消去のマージンを与えるため
に、第３の電圧レベルがＶＴＥとＶＴＰとのほぼ中心の
電圧に選択される。たとえば、典型的なＥＥＰＲＯＭメ
モリセルでは、制御ゲート５２０は約１．７ボルトから
約２ボルトの範囲に設定される。さらなる例として、Ｅ
ＰＲＯＭでは、ＶＴＥが約０ボルトに等しく、ＶＴＰが
約７ボルトに等しい場合、制御ゲート５２０は第１の電
圧レベル、またはＶＤＤ、またはより高い電圧レベルに
結びつけられ得る。ＶＤＤより上の活性化電圧が用いら
れ得るのは、たとえば、これがメモリ素子によって必要
とされ得るか、またはより高い電圧レベルが容易に利用
可能であるためである。制御ゲート５２０はまたプログ
ラマブルメモリセル５１５をプログラムする間に用いら
れる。プログラマブルメモリセル５１５のプログラムの
さらなる検討は以下に与えられる。
【００５７】図６は、チャージポンピングノード５４５
に結合されるプリチャージ信号６２０のタイミング図を
示す。プリチャージ信号６２０は、メモリセル４００の
通常動作の間チャージポンピングノード５４５に与えら
れる周期的な信号である。プリチャージ信号６２０は出
力ノード４０５をほぼ第１の電圧レベルに動的に充電す
る。
に結合されるプリチャージ信号６２０のタイミング図を
示す。プリチャージ信号６２０は、メモリセル４００の
通常動作の間チャージポンピングノード５４５に与えら
れる周期的な信号である。プリチャージ信号６２０は出
力ノード４０５をほぼ第１の電圧レベルに動的に充電す
る。
【００５８】プリチャージ信号６２０はＴｏｆｆ６３０
の期間の間ほぼ第１の電圧レベルである。Ｔｏｎ６４０
の期間では、プリチャージ信号６２０は第１の電圧レベ
ル６４８より上の第４の電圧レベル６４５にパルス６４
２を有する。プリチャージ信号６２０の周期はＴｏｎ＋
Ｔｏｆｆである。ΔＶ６５０は第１の電圧レベル６４８
と第４の電圧レベル６４５との間の差である。ΔＶ６５
０は約３．５ボルトであり得る。以下の検討では、図５
も参照されたい。Ｔｏｎ６４０の期間の間、充電トラン
ジスタ５２５のゲート５５５は第４の電圧レベルに結合
される。充電トランジスタ５２５はわずかにターンオン
し、チャージポンピングノード５４５から出力ノード４
０５にプリチャージ電流ＩT1をわたす。このプリチャー
ジ電流はマイクロアンペアのオーダであり得る。ある実
施例では、プリチャージ電流は約２マイクロアンペアで
ある。
の期間の間ほぼ第１の電圧レベルである。Ｔｏｎ６４０
の期間では、プリチャージ信号６２０は第１の電圧レベ
ル６４８より上の第４の電圧レベル６４５にパルス６４
２を有する。プリチャージ信号６２０の周期はＴｏｎ＋
Ｔｏｆｆである。ΔＶ６５０は第１の電圧レベル６４８
と第４の電圧レベル６４５との間の差である。ΔＶ６５
０は約３．５ボルトであり得る。以下の検討では、図５
も参照されたい。Ｔｏｎ６４０の期間の間、充電トラン
ジスタ５２５のゲート５５５は第４の電圧レベルに結合
される。充電トランジスタ５２５はわずかにターンオン
し、チャージポンピングノード５４５から出力ノード４
０５にプリチャージ電流ＩT1をわたす。このプリチャー
ジ電流はマイクロアンペアのオーダであり得る。ある実
施例では、プリチャージ電流は約２マイクロアンペアで
ある。
【００５９】パルス６４２は以下の制約に適うように選
択される。ＶT1は充電トランジスタ５２５に対するしき
い値電圧である。より具体的に、ＶT1は充電トランジス
タ５２５をわずかにターンオンするための、ゲート５５
５の電圧である。メモリセル４００のキャパシタンスは
以下のようにＶT1に関連している。
択される。ＶT1は充電トランジスタ５２５に対するしき
い値電圧である。より具体的に、ＶT1は充電トランジス
タ５２５をわずかにターンオンするための、ゲート５５
５の電圧である。メモリセル４００のキャパシタンスは
以下のようにＶT1に関連している。
【００６０】
【数１】
【００６１】ΔＶｇはパルス６４２の結果としてゲート
５５５に結合する電圧である。ΔＶｇはゲート５５５で
のキャパシタンスのキャパシタンス分割器によってΔＶ
６５０に関連づけられる。Ｃ１はキャパシタ５６０のキ
ャパシタンスを表わす。Ｃｇは充電トランジスタ５２５
のゲートキャパシタンスを表わす。
５５５に結合する電圧である。ΔＶｇはゲート５５５で
のキャパシタンスのキャパシタンス分割器によってΔＶ
６５０に関連づけられる。Ｃ１はキャパシタ５６０のキ
ャパシタンスを表わす。Ｃｇは充電トランジスタ５２５
のゲートキャパシタンスを表わす。
【００６２】Ｔｏｎ６４０の間、充電トランジスタ５２
５をターンオフするために充電トランジスタ５２５のゲ
ート電圧が出力ノード４０５の電圧と釣り合わないよう
に、抵抗器５５０は出力ノード４０５からの十分な孤立
を与える。より具体的に、ゲート５５５の電圧はキャパ
シタ５６０を介してその初期電圧より上の電圧ΔＶｇに
結合される。したがって、ΔＶｇ電圧の変化およびパル
ス６４２が出力ノード４０５にもれないように、抵抗器
５５０はＲＣ遅延を与える。したがって、Ｔｏｎ６４０
の間、ゲート５５５と出力ノード４０５との間に電圧差
があり得る。このために充電トランジスタ５２５がオン
状態に維持される。充電トランジスタ５２５がオンであ
る間、プリチャージ電流ＩT1は量ΔＶｐだけ出力ノード
４０５を充電する。上の関係は以下によって表わされ
る。
５をターンオフするために充電トランジスタ５２５のゲ
ート電圧が出力ノード４０５の電圧と釣り合わないよう
に、抵抗器５５０は出力ノード４０５からの十分な孤立
を与える。より具体的に、ゲート５５５の電圧はキャパ
シタ５６０を介してその初期電圧より上の電圧ΔＶｇに
結合される。したがって、ΔＶｇ電圧の変化およびパル
ス６４２が出力ノード４０５にもれないように、抵抗器
５５０はＲＣ遅延を与える。したがって、Ｔｏｎ６４０
の間、ゲート５５５と出力ノード４０５との間に電圧差
があり得る。このために充電トランジスタ５２５がオン
状態に維持される。充電トランジスタ５２５がオンであ
る間、プリチャージ電流ＩT1は量ΔＶｐだけ出力ノード
４０５を充電する。上の関係は以下によって表わされ
る。
【００６３】
【数２】
【００６４】Ｃｔはキャパシタ５６６のキャパシタンス
を表わす。Ｒ１は抵抗器５５０の抵抗を表わす。必要な
ＲＣ遅延が得られる限りＲ１がどのような値であっても
よい。たとえば、ある実施例ではＲ１は１０オームであ
る。
を表わす。Ｒ１は抵抗器５５０の抵抗を表わす。必要な
ＲＣ遅延が得られる限りＲ１がどのような値であっても
よい。たとえば、ある実施例ではＲ１は１０オームであ
る。
【００６５】Ｔｏｆｆ６３０の間、抵抗器５５０を通る
電流の流れは充電トランジスタ５２５のゲート電圧を出
力ノード４０５の電圧と釣り合わさせるはずである。特
に、（定常状態での）通常動作の間、出力ノード４０５
はほぼ（チャージポンピングノード５４５での）第１の
電圧レベル６４８にＶＴを加えたものである。充電トラ
ンジスタ５２５のゲート５５５への、抵抗器５５０のフ
ィードバック接続を介して、この発明のメモリセルはこ
の特定の電圧を維持するために自己調整する。たとえ
ば、電圧がこの値より上に上がれば、５２５を通るプリ
チャージ電流は出力ノード４０５で一定の電圧レベルを
維持するためにわずかに下げられる。実際、出力ノード
４０５の電圧が極めて高くなれば、電流が出力ノード４
０５から充電トランジスタ５２５を介してチャージポン
ピングノード５４５に流れ得る。出力ノード４０５の電
圧が特定の値よりも下に下がれば、５２５を通るプリチ
ャージ電流は出力ノード４０５で一定の電圧レベルを維
持するためにわずかに上げられる。この関係は以下によ
って与えられる。
電流の流れは充電トランジスタ５２５のゲート電圧を出
力ノード４０５の電圧と釣り合わさせるはずである。特
に、（定常状態での）通常動作の間、出力ノード４０５
はほぼ（チャージポンピングノード５４５での）第１の
電圧レベル６４８にＶＴを加えたものである。充電トラ
ンジスタ５２５のゲート５５５への、抵抗器５５０のフ
ィードバック接続を介して、この発明のメモリセルはこ
の特定の電圧を維持するために自己調整する。たとえ
ば、電圧がこの値より上に上がれば、５２５を通るプリ
チャージ電流は出力ノード４０５で一定の電圧レベルを
維持するためにわずかに下げられる。実際、出力ノード
４０５の電圧が極めて高くなれば、電流が出力ノード４
０５から充電トランジスタ５２５を介してチャージポン
ピングノード５４５に流れ得る。出力ノード４０５の電
圧が特定の値よりも下に下がれば、５２５を通るプリチ
ャージ電流は出力ノード４０５で一定の電圧レベルを維
持するためにわずかに上げられる。この関係は以下によ
って与えられる。
【００６６】
【数３】
【００６７】集積回路のための電力消費を最小にするた
めに、充電電流ＩT1と充電トランジスタ５２５を通る漏
れ電流（Ｉjleak ）とがチップのための相対的に小さい
電力消費源にとどまるべきである。プログラマブル素子
５１５が消去されるとき、Ｉ T1は充電トランジスタ５２
５およびプログラマブル素子５１５を通る電流を表わ
す。プログラマブル素子５１５がプログラムされると
き、Ｉjleak は出力ノード４０５をＶＤＤ＋ＶＴに維持
するために必要な電流を表わす。集積回路は多数の、す
なわちＮ個のメモリセルを含んでもよく、Ｎは１００万
個以上ものメモリセル４００であってもよい。この場
合、全体の時間平均電流は１ミリアンペア未満であるべ
きである。メモリセルの部分Ｎ１がプログラムされ、部
分Ｎ２が消去される。Ｎ１およびＮ２の和がＮと等し
い。したがって、以下のとおりである。
めに、充電電流ＩT1と充電トランジスタ５２５を通る漏
れ電流（Ｉjleak ）とがチップのための相対的に小さい
電力消費源にとどまるべきである。プログラマブル素子
５１５が消去されるとき、Ｉ T1は充電トランジスタ５２
５およびプログラマブル素子５１５を通る電流を表わ
す。プログラマブル素子５１５がプログラムされると
き、Ｉjleak は出力ノード４０５をＶＤＤ＋ＶＴに維持
するために必要な電流を表わす。集積回路は多数の、す
なわちＮ個のメモリセルを含んでもよく、Ｎは１００万
個以上ものメモリセル４００であってもよい。この場
合、全体の時間平均電流は１ミリアンペア未満であるべ
きである。メモリセルの部分Ｎ１がプログラムされ、部
分Ｎ２が消去される。Ｎ１およびＮ２の和がＮと等し
い。したがって、以下のとおりである。
【００６８】
【数４】
【００６９】上の式を解くことによって、メモリセルパ
ラメータの設計に対する多くの起こり得る解が求められ
得る。たとえば、パラメータの次の組が上の制約を満た
す。
ラメータの設計に対する多くの起こり得る解が求められ
得る。たとえば、パラメータの次の組が上の制約を満た
す。
【００７０】
【表１】
【００７１】これらのパラメータによって示されるよう
に、パルス持続時間ＴｏｎはＴｏｆｆの持続時間よりも
実質的に短いかもしれない。
に、パルス持続時間ＴｏｎはＴｏｆｆの持続時間よりも
実質的に短いかもしれない。
【００７２】始めに出力ノード４０５を充電するとき、
このノードの電圧は出力ノード４０５がほぼ第１の電圧
レベル６４８にＶＴを加えたものになるまでゆっくりと
上昇する。ある実施例では、出力ノード４０５はプリチ
ャージ信号６２０の約２０個のパルス６４８でほぼこの
レベルまで充電され得る。出力ノード４０５を初期設定
するための充電時間は約１ミリ秒であり得る。プリチャ
ージ信号６２０の周波数と設計の具体的なパラメータと
に依存して、この時間は１ミリ秒よりも多いかまたは少
なくてもよい。メモリセル４００のアレイは共通のプリ
チャージ信号６２０を用いて充電され得る。これは、こ
の発明のメモリセル４００を用いて設計の実現を簡単に
する。
このノードの電圧は出力ノード４０５がほぼ第１の電圧
レベル６４８にＶＴを加えたものになるまでゆっくりと
上昇する。ある実施例では、出力ノード４０５はプリチ
ャージ信号６２０の約２０個のパルス６４８でほぼこの
レベルまで充電され得る。出力ノード４０５を初期設定
するための充電時間は約１ミリ秒であり得る。プリチャ
ージ信号６２０の周波数と設計の具体的なパラメータと
に依存して、この時間は１ミリ秒よりも多いかまたは少
なくてもよい。メモリセル４００のアレイは共通のプリ
チャージ信号６２０を用いて充電され得る。これは、こ
の発明のメモリセル４００を用いて設計の実現を簡単に
する。
【００７３】さらに、プリチャージ信号６２０のパルス
６４２はメモリセル４００の異なった行および列に対し
てずらされ得る。プリチャージ信号６２０のパルス６４
２をずらすことによって、より少ない電流がどんな瞬間
においてもアレイをプリチャージするために必要とされ
る。たとえば、メモリセル４００のある行が第１のプリ
チャージ信号６２０でプリチャージされ得、次に、メモ
リセル４００の別の行が、第１のプリチャージ信号６２
０に対してずらされている第２のプリチャージ信号６２
０でプリチャージされ得る。これは、第２のプリチャー
ジ信号６２０のパルス６４２が第１のプリチャージ信号
６２０のパルス６４２と同時に起こらないことを示す。
より具体的に、第２のプリチャージ信号６２０のパルス
６４２は第１のプリチャージ信号６２０のパルス６４２
の少し後に起こり得る。さらなる例として、３００列の
メモリセル４００のアレイでは、プリチャージ信号６２
０は瞬間電流流出を最小にするために異なった列に対し
てずらされる。メモリセル４００の１列当りの電流流出
は１ミリアンペアであり得、これは全体のチップに対す
る瞬間的なプリチャージ電流流出である。したがって、
プリチャージ信号６２０をずらすことによって、メモリ
セル４００のより大きなアレイが作られ得る。
６４２はメモリセル４００の異なった行および列に対し
てずらされ得る。プリチャージ信号６２０のパルス６４
２をずらすことによって、より少ない電流がどんな瞬間
においてもアレイをプリチャージするために必要とされ
る。たとえば、メモリセル４００のある行が第１のプリ
チャージ信号６２０でプリチャージされ得、次に、メモ
リセル４００の別の行が、第１のプリチャージ信号６２
０に対してずらされている第２のプリチャージ信号６２
０でプリチャージされ得る。これは、第２のプリチャー
ジ信号６２０のパルス６４２が第１のプリチャージ信号
６２０のパルス６４２と同時に起こらないことを示す。
より具体的に、第２のプリチャージ信号６２０のパルス
６４２は第１のプリチャージ信号６２０のパルス６４２
の少し後に起こり得る。さらなる例として、３００列の
メモリセル４００のアレイでは、プリチャージ信号６２
０は瞬間電流流出を最小にするために異なった列に対し
てずらされる。メモリセル４００の１列当りの電流流出
は１ミリアンペアであり得、これは全体のチップに対す
る瞬間的なプリチャージ電流流出である。したがって、
プリチャージ信号６２０をずらすことによって、メモリ
セル４００のより大きなアレイが作られ得る。
【００７４】出力ノード４０５が充電された後、プログ
ラマブルメモリ素子５１５がオフ状態にあるときに電圧
源５１０が出力ノード４０５から分離される。プリチャ
ージ信号６２０は出力ノード４０５に電圧ブースト（パ
ルス６４２）を与えて、この電圧レベルをほぼＶＤＤ＋
ＶＴに維持する。この電圧ブーストはまた、出力ノード
４０５でＶＤＤ＋ＶＴを維持するのに足る、出力ノード
４０５でのいかなる漏れ電流をも補う。さらに、図４に
示される構成では、ＶＤＤ＋ＶＴがパストランジスタ４
１０のゲートに与えられるので、これがＧＨ２１０とＧ
Ｖ２００との間にフルレール信号をわたし、これもまた
過渡性能を向上させる。
ラマブルメモリ素子５１５がオフ状態にあるときに電圧
源５１０が出力ノード４０５から分離される。プリチャ
ージ信号６２０は出力ノード４０５に電圧ブースト（パ
ルス６４２）を与えて、この電圧レベルをほぼＶＤＤ＋
ＶＴに維持する。この電圧ブーストはまた、出力ノード
４０５でＶＤＤ＋ＶＴを維持するのに足る、出力ノード
４０５でのいかなる漏れ電流をも補う。さらに、図４に
示される構成では、ＶＤＤ＋ＶＴがパストランジスタ４
１０のゲートに与えられるので、これがＧＨ２１０とＧ
Ｖ２００との間にフルレール信号をわたし、これもまた
過渡性能を向上させる。
【００７５】プログラマブルメモリ素子５１５がオフ状
態にあるとき、プログラマブルメモリ素子５１５のフロ
ーティングゲートとチャネルとの間の電界が減少され
る。具体的に、（ＥＥＰＲＯＭまたはフラッシュＥＥＰ
ＲＯＭのような）フローティングゲートメモリセルが用
いられるとき、フローティングゲートは（フローティン
グゲート妨害現象と称される）チャネル・基板バイアス
を受けない。この発明において、プログラマブルメモリ
素子５１５のチャネルは０ボルトまたはカットオフであ
る。チャネル・基板バイアスはエレクトロン−ホールの
対を発生する。このエレクトロンはフローティングゲー
トに引きつけられ、これがメモリセルを妨害し、装置の
寿命を低下させる。したがって、ＶＤＤが５ボルトであ
るときでも、この発明のメモリセル４００は優れたデー
タ保存および信頼性の特性を有する。
態にあるとき、プログラマブルメモリ素子５１５のフロ
ーティングゲートとチャネルとの間の電界が減少され
る。具体的に、（ＥＥＰＲＯＭまたはフラッシュＥＥＰ
ＲＯＭのような）フローティングゲートメモリセルが用
いられるとき、フローティングゲートは（フローティン
グゲート妨害現象と称される）チャネル・基板バイアス
を受けない。この発明において、プログラマブルメモリ
素子５１５のチャネルは０ボルトまたはカットオフであ
る。チャネル・基板バイアスはエレクトロン−ホールの
対を発生する。このエレクトロンはフローティングゲー
トに引きつけられ、これがメモリセルを妨害し、装置の
寿命を低下させる。したがって、ＶＤＤが５ボルトであ
るときでも、この発明のメモリセル４００は優れたデー
タ保存および信頼性の特性を有する。
【００７６】プログラマブルメモリ素子５１５がオフ状
態にあるとき、電圧源５１０は出力ノード４０５から分
離される。したがって、出力ノード４０５の電圧はＶＳ
Ｓである。結果として、充電トランジスタ５２５はオフ
である。チャージポンピングノード５４５から充電トラ
ンジスタ５２５およびプログラマブルメモリ素子５１５
を介してＶＳＳへのＤＣ経路がない。パルス６４２の
間、充電トランジスタ５２５を通るプリチャージ電流Ｉ
T1はプログラマブルメモリ素子５１５を介して電圧源５
１０に放電され得る。出力ノード４０５はほぼ電圧源５
１０のレベル、典型的にＶＳＳにとどまる。プログラマ
ブルメモリ素子５１５を介して放電される電流の量を現
象させ、集積回路の電力消費をも減少させるために、Ｉ
T1およびＴｏｎ６４０が最小にされるべきである。
態にあるとき、電圧源５１０は出力ノード４０５から分
離される。したがって、出力ノード４０５の電圧はＶＳ
Ｓである。結果として、充電トランジスタ５２５はオフ
である。チャージポンピングノード５４５から充電トラ
ンジスタ５２５およびプログラマブルメモリ素子５１５
を介してＶＳＳへのＤＣ経路がない。パルス６４２の
間、充電トランジスタ５２５を通るプリチャージ電流Ｉ
T1はプログラマブルメモリ素子５１５を介して電圧源５
１０に放電され得る。出力ノード４０５はほぼ電圧源５
１０のレベル、典型的にＶＳＳにとどまる。プログラマ
ブルメモリ素子５１５を介して放電される電流の量を現
象させ、集積回路の電力消費をも減少させるために、Ｉ
T1およびＴｏｎ６４０が最小にされるべきである。
【００７７】図７はメモリセル４００のアレイのレイア
ウトを示す。この実施例では、メモリセル４００はＥＥ
ＰＲＯＭメモリセルを用いて実現される。図７は４つの
メモリセル４００を示す。メモリセル４００のより大き
なアレイは同様のレイアウト方法論を用いて構成でき
る。
ウトを示す。この実施例では、メモリセル４００はＥＥ
ＰＲＯＭメモリセルを用いて実現される。図７は４つの
メモリセル４００を示す。メモリセル４００のより大き
なアレイは同様のレイアウト方法論を用いて構成でき
る。
【００７８】図７のメモリセル４００は図５のメモリセ
ル４００の実施例である。図７では、プログラマブルメ
モリ素子５１５は単一または二重のポリシリコンＥＥＰ
ＲＯＭセル７１０を用いて実現される。さらに、図７の
メモリセル４００は付加的なトランジスタおよび信号ラ
インを含んでＥＥＰＲＯＭセル７１０のプログラムに備
える。図を簡略化するために、キャパシタ５６０および
５６６が示されない。しかしながら、これらのキャパシ
タンスは図５に示されるような位置で図７のメモリセル
４００に存在する。これらのキャパシタンスも上述され
たものと同じ目的を担う。
ル４００の実施例である。図７では、プログラマブルメ
モリ素子５１５は単一または二重のポリシリコンＥＥＰ
ＲＯＭセル７１０を用いて実現される。さらに、図７の
メモリセル４００は付加的なトランジスタおよび信号ラ
インを含んでＥＥＰＲＯＭセル７１０のプログラムに備
える。図を簡略化するために、キャパシタ５６０および
５６６が示されない。しかしながら、これらのキャパシ
タンスは図５に示されるような位置で図７のメモリセル
４００に存在する。これらのキャパシタンスも上述され
たものと同じ目的を担う。
【００７９】メモリセル４００はＥＥＰＲＯＭセル７１
０、抵抗器５５０、充電トランジスタ５２５、および選
択トランジスタ７２０の装置を含む。さらに、メモリセ
ル４００はＥＥＰＲＯＭセル７１０のトンネルダイオー
ド７４０からフローティングゲート７３５にエレクトロ
ンを移すためのトンネル誘電体７３０を有する。ＥＥＰ
ＲＯＭセル７１０は電圧源５１０と出力ノード４０５と
の間に結合される。ＥＥＰＲＯＭセル７１０は制御ゲー
ト５２０を有する。充電トランジスタ５２５はチャージ
ポンピングノード５４５と出力ノード４０５との間に結
合される。充電トランジスタ５２５のゲート５５５は抵
抗器５５０を介して出力ノード４０５に結合される。選
択トランジスタ７２０はトンネルダイオード７４０と消
去ノード７５０との間に結合される。選択トランジスタ
は選択ゲート７６０を有する。
０、抵抗器５５０、充電トランジスタ５２５、および選
択トランジスタ７２０の装置を含む。さらに、メモリセ
ル４００はＥＥＰＲＯＭセル７１０のトンネルダイオー
ド７４０からフローティングゲート７３５にエレクトロ
ンを移すためのトンネル誘電体７３０を有する。ＥＥＰ
ＲＯＭセル７１０は電圧源５１０と出力ノード４０５と
の間に結合される。ＥＥＰＲＯＭセル７１０は制御ゲー
ト５２０を有する。充電トランジスタ５２５はチャージ
ポンピングノード５４５と出力ノード４０５との間に結
合される。充電トランジスタ５２５のゲート５５５は抵
抗器５５０を介して出力ノード４０５に結合される。選
択トランジスタ７２０はトンネルダイオード７４０と消
去ノード７５０との間に結合される。選択トランジスタ
は選択ゲート７６０を有する。
【００８０】図５のメモリセル４００は図７のメモリセ
ル４００と実質的に同様に動作する。ＥＥＰＲＯＭセル
７１０はメモリセル４００のデータを記憶するように構
成される。メモリセル４００に記憶されたデータは出力
ノード４０５で出力される。初期設定されるとき、ＥＥ
ＰＲＯＭセルのアレイはハイＶＴ状態にバルクプログラ
ムされる。ＥＥＰＲＯＭセルに対する典型的なＶＴＰは
約４ボルトから約５ボルトである。ハイＶＴ状態では、
ＥＥＰＲＯＭセルはそのソース端子からそのドレイン端
子を分離する。ローＶＴ状態に消去されるとき、ＥＥＰ
ＲＯＭセルはそのドレイン端子をそのソース端子に結合
する。ＥＥＰＲＯＭセルに対する典型的なＶＴＥは約−
１．５ボルトである。上述のスマートアルゴリズムはま
た、約０ボルトのＶＴＥを得るためにＥＥＰＲＯＭを消
去するのに用いられ得る。
ル４００と実質的に同様に動作する。ＥＥＰＲＯＭセル
７１０はメモリセル４００のデータを記憶するように構
成される。メモリセル４００に記憶されたデータは出力
ノード４０５で出力される。初期設定されるとき、ＥＥ
ＰＲＯＭセルのアレイはハイＶＴ状態にバルクプログラ
ムされる。ＥＥＰＲＯＭセルに対する典型的なＶＴＰは
約４ボルトから約５ボルトである。ハイＶＴ状態では、
ＥＥＰＲＯＭセルはそのソース端子からそのドレイン端
子を分離する。ローＶＴ状態に消去されるとき、ＥＥＰ
ＲＯＭセルはそのドレイン端子をそのソース端子に結合
する。ＥＥＰＲＯＭセルに対する典型的なＶＴＥは約−
１．５ボルトである。上述のスマートアルゴリズムはま
た、約０ボルトのＶＴＥを得るためにＥＥＰＲＯＭを消
去するのに用いられ得る。
【００８１】ＥＥＰＲＯＭセル７１０を適切に構成する
ことによって、メモリセル４００は論理ハイまたは論理
ローを記憶する。この発明では上述のように、出力ノー
ド４０５が、チャージポンピングノード５４５から充電
トランジスタ５２５を通るプリチャージ電流によって第
１の電圧レベルまたはＶＤＤに動的に充電される。論理
ハイを記憶するためには、ＥＥＰＲＯＭセル７１０がプ
ログラムされたままにとどまる。次に、出力ノード４０
５が動的に充電され、キャパシタ５６６によってほぼ第
１の電圧レベルに保たれる。出力ノード４０５の電圧は
プリチャージ信号６２０によって周期的にリフレッシュ
される。論理ローを記憶するためには、ＥＥＰＲＯＭ７
１０が消去される。出力ノード４０５の電荷はＥＥＰＲ
ＯＭセル７１０を介して電圧源５１０に放電される。出
力ノード４０５は、第２の電圧レベルまたはＶＳＳであ
る電圧源５１０にほぼ等しい。したがって、メモリセル
４００は出力ローを出力する。
ことによって、メモリセル４００は論理ハイまたは論理
ローを記憶する。この発明では上述のように、出力ノー
ド４０５が、チャージポンピングノード５４５から充電
トランジスタ５２５を通るプリチャージ電流によって第
１の電圧レベルまたはＶＤＤに動的に充電される。論理
ハイを記憶するためには、ＥＥＰＲＯＭセル７１０がプ
ログラムされたままにとどまる。次に、出力ノード４０
５が動的に充電され、キャパシタ５６６によってほぼ第
１の電圧レベルに保たれる。出力ノード４０５の電圧は
プリチャージ信号６２０によって周期的にリフレッシュ
される。論理ローを記憶するためには、ＥＥＰＲＯＭ７
１０が消去される。出力ノード４０５の電荷はＥＥＰＲ
ＯＭセル７１０を介して電圧源５１０に放電される。出
力ノード４０５は、第２の電圧レベルまたはＶＳＳであ
る電圧源５１０にほぼ等しい。したがって、メモリセル
４００は出力ローを出力する。
【００８２】制御ゲート５２０はＥＥＰＲＯＭセル７１
０を活性化する。上述のように、通常動作の間、制御ゲ
ート５２０はＥＥＰＲＯＭセル７１０のＶＴＥとＶＴＰ
との間の電圧に設定されて、プログラムおよび消去のマ
ージンの量を最大にする。ある実施例では、この電圧は
ほぼ１．７ボルトから２ボルトの範囲である。
０を活性化する。上述のように、通常動作の間、制御ゲ
ート５２０はＥＥＰＲＯＭセル７１０のＶＴＥとＶＴＰ
との間の電圧に設定されて、プログラムおよび消去のマ
ージンの量を最大にする。ある実施例では、この電圧は
ほぼ１．７ボルトから２ボルトの範囲である。
【００８３】制御ゲート５２０はまた、ＥＥＰＲＯＭセ
ル７１０のプログラムの間に用いられる。ＥＥＰＲＯＭ
セル７１０を初期設定する（プログラムする）ために、
制御ゲート５２０はＶＰＰに設定される。消去ノード７
５０は接地される。選択ゲート７６０は選択トランジス
タ７２０をターンオンするための電圧に設定される。選
択ゲート７２０は典型的には約２ボルトの電圧に設定さ
れるが、２ボルトからＶＤＤの範囲のどんな電圧も選択
トランジスタ７２０をターンオンする。電圧源５１０お
よびチャージポンピングノード５４５は接地される。こ
れらの状況下で、エレクトロンはＥＥＰＲＯＭセル７１
０のトンネルダイオード７４０からトンネル誘電体７３
０を介してフローティングゲート７３５に通り抜ける。
フローティングゲート７３５は、ＥＥＰＲＯＭセル７１
０がハイＶＴ状態にプログラムされるように負に充電さ
れる。これはＥＥＰＲＯＭセル７１０のアレイにおいて
すべてのビットをプログラムするために広域的に行なわ
れる。
ル７１０のプログラムの間に用いられる。ＥＥＰＲＯＭ
セル７１０を初期設定する（プログラムする）ために、
制御ゲート５２０はＶＰＰに設定される。消去ノード７
５０は接地される。選択ゲート７６０は選択トランジス
タ７２０をターンオンするための電圧に設定される。選
択ゲート７２０は典型的には約２ボルトの電圧に設定さ
れるが、２ボルトからＶＤＤの範囲のどんな電圧も選択
トランジスタ７２０をターンオンする。電圧源５１０お
よびチャージポンピングノード５４５は接地される。こ
れらの状況下で、エレクトロンはＥＥＰＲＯＭセル７１
０のトンネルダイオード７４０からトンネル誘電体７３
０を介してフローティングゲート７３５に通り抜ける。
フローティングゲート７３５は、ＥＥＰＲＯＭセル７１
０がハイＶＴ状態にプログラムされるように負に充電さ
れる。これはＥＥＰＲＯＭセル７１０のアレイにおいて
すべてのビットをプログラムするために広域的に行なわ
れる。
【００８４】支援プログラム技術を用いることによっ
て、ＶＴＰがより高い値にブーストされ得る。支援プロ
グラムでは、電圧源５１０はほぼＶＤＤの支援電圧に設
定される。チャージポンピングノード５４５は浮動させ
られる。制御ゲート５２０がＶＰＰであるので、出力ノ
ード４０５もＶＤＤである。チャージポンピングノード
は充電トランジスタ５２５（オンである）を介してＶＤ
Ｄ−ＶＤに浮動する。これらの状況下で、フローティン
グゲートの初期電圧をブーストする、ＥＥＰＲＯＭセル
７１０のチャネルを介してフローティングゲート７３５
に結合する付加的な電圧がある。フローティングゲート
の初期電圧がより高いと、結果として生じるＶＴＰ電圧
は高くなる。したがって、支援なしのプログラム状況下
よりも、より多くのエレクトロンがフローティングゲー
ト７３５にとらわれる。したがって、フローティングゲ
ート７３５はより高いＶＴＰレベルにプログラムされ
る。さらに、支援電圧がフローティングゲート７３５に
結合する電圧を高めるためにＶＤＤよりも上であり得
る。たとえば、支援電圧はほぼＶＰＰであってもよい。
て、ＶＴＰがより高い値にブーストされ得る。支援プロ
グラムでは、電圧源５１０はほぼＶＤＤの支援電圧に設
定される。チャージポンピングノード５４５は浮動させ
られる。制御ゲート５２０がＶＰＰであるので、出力ノ
ード４０５もＶＤＤである。チャージポンピングノード
は充電トランジスタ５２５（オンである）を介してＶＤ
Ｄ−ＶＤに浮動する。これらの状況下で、フローティン
グゲートの初期電圧をブーストする、ＥＥＰＲＯＭセル
７１０のチャネルを介してフローティングゲート７３５
に結合する付加的な電圧がある。フローティングゲート
の初期電圧がより高いと、結果として生じるＶＴＰ電圧
は高くなる。したがって、支援なしのプログラム状況下
よりも、より多くのエレクトロンがフローティングゲー
ト７３５にとらわれる。したがって、フローティングゲ
ート７３５はより高いＶＴＰレベルにプログラムされ
る。さらに、支援電圧がフローティングゲート７３５に
結合する電圧を高めるためにＶＤＤよりも上であり得
る。たとえば、支援電圧はほぼＶＰＰであってもよい。
【００８５】ＥＥＰＲＯＭセルは量子機械的トンネリン
グを用いてプログラムされる。量子機械的トンネリング
を用いることによって、たとえば、典型的にホットエレ
クトロンを用いてプログラムされるフラッシュＥＥＰＲ
ＯＭセルよりも実質的に少ない電流がＥＥＰＲＯＭセル
をプログラムするために必要とされる。ＥＥＰＲＯＭセ
ルがプログラムされるのは、主に、非常に薄い（典型的
に酸化膜の７０Åから８０Å）誘電体にかかる高電圧の
大きさによる。したがって、高い電流が必要ではないの
で、ＥＥＰＲＯＭセルを用いると一般に、多くの電流が
しばしば利用不可能である、ときにはイン・システムプ
ログラム（ＩＳＰ）と称される、システム基板上に存在
して構成できる集積回路がもたらされる。
グを用いてプログラムされる。量子機械的トンネリング
を用いることによって、たとえば、典型的にホットエレ
クトロンを用いてプログラムされるフラッシュＥＥＰＲ
ＯＭセルよりも実質的に少ない電流がＥＥＰＲＯＭセル
をプログラムするために必要とされる。ＥＥＰＲＯＭセ
ルがプログラムされるのは、主に、非常に薄い（典型的
に酸化膜の７０Åから８０Å）誘電体にかかる高電圧の
大きさによる。したがって、高い電流が必要ではないの
で、ＥＥＰＲＯＭセルを用いると一般に、多くの電流が
しばしば利用不可能である、ときにはイン・システムプ
ログラム（ＩＳＰ）と称される、システム基板上に存在
して構成できる集積回路がもたらされる。
【００８６】量子機械的トンネリングはまたＥＥＰＲＯ
Ｍセル７１０を消去するために用いられる。ＥＥＰＲＯ
Ｍセルは選択的に消去される。たとえば、ＥＥＰＲＯＭ
セル７１０を消去するために、選択ゲート７６０がＶＥ
Ｅ＋ＶＴ（選択トランジスタ７２０のしきい値電圧）に
設定される。消去ノード７５０はＶＥＥに結合される。
制御ゲート５２０および電圧源５１０は接地される。Ｖ
ＥＥは選択トランジスタ７２０を通ってトンネルダイオ
ード７４０にわたされる。ＥＥＰＲＯＭセル７１０のフ
ローティングゲート７３５からのエレクトロンはトンネ
ル誘電体７３０を通ってトンネルダイオード７４０に引
きつけられる。これがＥＥＰＲＯＭセル７１０のフロー
ティングゲート７３５からエレクトロンを取り除く。こ
のように、ＥＥＰＲＯＭ７１０がローＶＴ状態に消去さ
れる。ＥＥＰＲＯＭセル７１０のアレイでは、所望のパ
ターンがアレイに与えられるまでこの動作が行ごとまた
は列ごとに繰返される。
Ｍセル７１０を消去するために用いられる。ＥＥＰＲＯ
Ｍセルは選択的に消去される。たとえば、ＥＥＰＲＯＭ
セル７１０を消去するために、選択ゲート７６０がＶＥ
Ｅ＋ＶＴ（選択トランジスタ７２０のしきい値電圧）に
設定される。消去ノード７５０はＶＥＥに結合される。
制御ゲート５２０および電圧源５１０は接地される。Ｖ
ＥＥは選択トランジスタ７２０を通ってトンネルダイオ
ード７４０にわたされる。ＥＥＰＲＯＭセル７１０のフ
ローティングゲート７３５からのエレクトロンはトンネ
ル誘電体７３０を通ってトンネルダイオード７４０に引
きつけられる。これがＥＥＰＲＯＭセル７１０のフロー
ティングゲート７３５からエレクトロンを取り除く。こ
のように、ＥＥＰＲＯＭ７１０がローＶＴ状態に消去さ
れる。ＥＥＰＲＯＭセル７１０のアレイでは、所望のパ
ターンがアレイに与えられるまでこの動作が行ごとまた
は列ごとに繰返される。
【００８７】ＥＥＰＲＯＭセル７１０を消去するとき、
負の支援プログラム技術が負の支援電圧を制御ゲート５
２０に与えることによって用いられ得る。たとえば、−
３ボルトの電圧が制御ゲート５２０に与えられ得る。こ
のためにＶＴＥが低下され、ＥＥＰＲＯＭセル７１０の
消去のマージンを高める。
負の支援プログラム技術が負の支援電圧を制御ゲート５
２０に与えることによって用いられ得る。たとえば、−
３ボルトの電圧が制御ゲート５２０に与えられ得る。こ
のためにＶＴＥが低下され、ＥＥＰＲＯＭセル７１０の
消去のマージンを高める。
【００８８】ＥＥＰＲＯＭセルのアレイは、プログラム
を確かめ、ビットの状態を消去するためにモニタされ得
る。プログラムのマージンを確かめるために、消去ノー
ド７５０が接地される。電圧源５１０は一度に１つ２ボ
ルトに設定される。ＥＥＰＲＯＭセル７１０が導通し始
め、かつチャージポンピングノード５４５が導通し始め
るまで、確かめられるセルの行に対応する制御ゲート５
２０の電圧ははき出される。この手順のために、ＥＥＰ
ＲＯＭセル７１０の１つの行が一度に確かめられる。そ
の行のビットのすべてがチャージポンピングノード５４
５を介して確かめられる。
を確かめ、ビットの状態を消去するためにモニタされ得
る。プログラムのマージンを確かめるために、消去ノー
ド７５０が接地される。電圧源５１０は一度に１つ２ボ
ルトに設定される。ＥＥＰＲＯＭセル７１０が導通し始
め、かつチャージポンピングノード５４５が導通し始め
るまで、確かめられるセルの行に対応する制御ゲート５
２０の電圧ははき出される。この手順のために、ＥＥＰ
ＲＯＭセル７１０の１つの行が一度に確かめられる。そ
の行のビットのすべてがチャージポンピングノード５４
５を介して確かめられる。
【００８９】図７はまた、集積回路区域を節約するよう
にメモリセル４００のアレイのレイアウトがいかに組織
かつ小型化できるかを示す。複数個の信号が第１の方向
にあり、複数個の信号が第２の方向にある。第１の方向
の信号は第２の方向の信号を実質的に横断する。第１の
方向において、信号は電圧源５１０、制御ゲート５２
０、および選択ゲート７６０を含む。第２の方向におい
て、信号はチャージポンピングノード５４５、出力ノー
ド４０５、および消去ノード７５０を含む。
にメモリセル４００のアレイのレイアウトがいかに組織
かつ小型化できるかを示す。複数個の信号が第１の方向
にあり、複数個の信号が第２の方向にある。第１の方向
の信号は第２の方向の信号を実質的に横断する。第１の
方向において、信号は電圧源５１０、制御ゲート５２
０、および選択ゲート７６０を含む。第２の方向におい
て、信号はチャージポンピングノード５４５、出力ノー
ド４０５、および消去ノード７５０を含む。
【００９０】この構成はメモリセル４００の信号ライン
の効率的なレイアウトおよび配線を与える。さらに、信
号の配置は集積回路において信号の効率的な配線を容易
にする。たとえば、制御ゲート５２０の信号ラインがＥ
ＥＰＲＯＭセルの行によって共有されていることに注目
されたい。また、消去ノード７５０がＥＥＰＲＯＭセル
の列によって共有される。これらの特徴がより小型のレ
イアウトをもたらす。さらに、ＥＥＰＲＯＭセルが単一
の動作で容易にハイＶＴ状態に初期設定できるように信
号ラインが配列される。
の効率的なレイアウトおよび配線を与える。さらに、信
号の配置は集積回路において信号の効率的な配線を容易
にする。たとえば、制御ゲート５２０の信号ラインがＥ
ＥＰＲＯＭセルの行によって共有されていることに注目
されたい。また、消去ノード７５０がＥＥＰＲＯＭセル
の列によって共有される。これらの特徴がより小型のレ
イアウトをもたらす。さらに、ＥＥＰＲＯＭセルが単一
の動作で容易にハイＶＴ状態に初期設定できるように信
号ラインが配列される。
【００９１】この発明の制御ラインは格子システムを用
いて組織される。これがメモリセル４００のより簡単な
プログラム、消去、および読出をもたらす。たとえば、
メモリセル４００のアレイが構成されるまでメモリセル
４００は一度に多くのビットを構成できる。具体的に、
選択ゲート７６０にＶＥＥ＋ＶＴを与え、制御ゲート５
２０を接地した後で、メモリ４００は適切な消去ノード
７５０にＶＥＥおよび接地を与えることによって選択的
に構成できる。この技術を用いて、複数個のメモリセル
４００が同時に構成される。
いて組織される。これがメモリセル４００のより簡単な
プログラム、消去、および読出をもたらす。たとえば、
メモリセル４００のアレイが構成されるまでメモリセル
４００は一度に多くのビットを構成できる。具体的に、
選択ゲート７６０にＶＥＥ＋ＶＴを与え、制御ゲート５
２０を接地した後で、メモリ４００は適切な消去ノード
７５０にＶＥＥおよび接地を与えることによって選択的
に構成できる。この技術を用いて、複数個のメモリセル
４００が同時に構成される。
【００９２】図８は図４のプログラマブル相互接続回路
を実現するレイアウトを示す。図８において、メモリセ
ル４００は図７に示されるようなＥＥＰＲＯＭメモリセ
ルを用いて実現される。６つのＥＥＰＲＯＭメモリセル
４００と６つのパストランジスタ４１０がある。より大
きなアレイが、水平方向および垂直方向に構造およびジ
オメトリを繰返し、かつ映すことによって構成できる。
を実現するレイアウトを示す。図８において、メモリセ
ル４００は図７に示されるようなＥＥＰＲＯＭメモリセ
ルを用いて実現される。６つのＥＥＰＲＯＭメモリセル
４００と６つのパストランジスタ４１０がある。より大
きなアレイが、水平方向および垂直方向に構造およびジ
オメトリを繰返し、かつ映すことによって構成できる。
【００９３】メモリセル４００では、パストランジスタ
４１０がＧＨ２１０とＧＶ２２０との間に結合される。
パストランジスタ４１０のポリシリコンゲートはメモリ
セル４００の出力ノード４０５に結合される。ＧＨ２１
０はレイアウトの第１の方向に延び、ＧＶ２２０はレイ
アウトの第２の方向で、第１の方向に横断して延びる。
メモリセル４００はＥＥＰＲＯＭセル７１０、抵抗器５
５０、充電トランジスタ５２５、および選択トランジス
タ７２０からなる。この実施例では、抵抗器５５０がポ
リシリコンを用いて形成される。レイアウトの第１の方
向では、このメモリセルに対する信号が電圧源５１０、
消去ノード７５０、およびＧＨ２１０にある。レイアウ
トの第２の方向では、制御信号が選択ゲート７６０、チ
ャージポンピングノード５４５、制御ゲート５２０、お
よびＧＶ２２０にある。選択トランジスタ７２０はトン
ネルウィンドウ７３０およびトンネルダイオード７４０
を経てそのそれぞれのＥＥＰＲＯＭセル７１０のフロー
ティングゲート７３５に結合される。
４１０がＧＨ２１０とＧＶ２２０との間に結合される。
パストランジスタ４１０のポリシリコンゲートはメモリ
セル４００の出力ノード４０５に結合される。ＧＨ２１
０はレイアウトの第１の方向に延び、ＧＶ２２０はレイ
アウトの第２の方向で、第１の方向に横断して延びる。
メモリセル４００はＥＥＰＲＯＭセル７１０、抵抗器５
５０、充電トランジスタ５２５、および選択トランジス
タ７２０からなる。この実施例では、抵抗器５５０がポ
リシリコンを用いて形成される。レイアウトの第１の方
向では、このメモリセルに対する信号が電圧源５１０、
消去ノード７５０、およびＧＨ２１０にある。レイアウ
トの第２の方向では、制御信号が選択ゲート７６０、チ
ャージポンピングノード５４５、制御ゲート５２０、お
よびＧＶ２２０にある。選択トランジスタ７２０はトン
ネルウィンドウ７３０およびトンネルダイオード７４０
を経てそのそれぞれのＥＥＰＲＯＭセル７１０のフロー
ティングゲート７３５に結合される。
【００９４】この発明の好ましい実施例の上述の説明は
例示および説明の目的のために提示された。これはこの
発明を網羅するものでも上述のその形に限定するもので
もないことが意図され、多くの変更および変化が上の教
示を考慮して可能である。実施例は、この発明の原則と
その実用的なアプリケーションとを最良に説明し、これ
によって、予期される特定の用途に適したさまざまな実
施例およびさまざまな変更でもって、当業者がこの発明
を最良に利用することを可能にするよう選択かつ説明さ
れた。この発明の範疇は前掲の特許請求の範囲によって
規定されることが意図される。
例示および説明の目的のために提示された。これはこの
発明を網羅するものでも上述のその形に限定するもので
もないことが意図され、多くの変更および変化が上の教
示を考慮して可能である。実施例は、この発明の原則と
その実用的なアプリケーションとを最良に説明し、これ
によって、予期される特定の用途に適したさまざまな実
施例およびさまざまな変更でもって、当業者がこの発明
を最良に利用することを可能にするよう選択かつ説明さ
れた。この発明の範疇は前掲の特許請求の範囲によって
規定されることが意図される。
【図１】プログラマブル論理装置集積回路を組入れたデ
ジタルシステムのブロック図である。
ジタルシステムのブロック図である。
【図２】プログラマブル論理装置の全体のアーキテクチ
ャを示すブロック図である。
ャを示すブロック図である。
【図３】プログラマブル論理装置の論理アレイブロック
（ＬＡＢ）の簡略化されたブロック図である。
（ＬＡＢ）の簡略化されたブロック図である。
【図４】プログラマブル論理装置のプログラマブル相互
接続において用いられる、この発明のメモリセルの図で
ある。
接続において用いられる、この発明のメモリセルの図で
ある。
【図５】この発明のメモリセルのブロック図である。
【図６】この発明のメモリセルに対するプリチャージ信
号波形のタイミング図である。
号波形のタイミング図である。
【図７】ＥＥＰＲＯＭセルを用いて実現された、この発
明のメモリセルの小さいアレイを示す図である。
明のメモリセルの小さいアレイを示す図である。
【図８】プログラマブル相互接続を実現するために用い
られた、この発明のメモリセルのアレイのレイアウト図
である。
られた、この発明のメモリセルのアレイのレイアウト図
である。
４００ メモリセル ４０５ 出力ノード ５１０ 電圧源 ５１５ プログラマブルメモリ素子 ５２５ 充電トランジスタ ５４５ チャージポンピングノード
Claims (29)
- 【請求項１】 集積回路のためのメモリセルであって、 チャージポンピングノードと、 前記チャージポンピングノードと出力ノードとの間に結
合された充電装置とを含み、プリチャージ信号は前記チ
ャージポンピングノードに結合されて、前記充電装置を
介して前記出力ノードを第１の電圧レベルに充電し、さ
らに、 第２の電圧レベルの電圧源と前記出力ノードとの間に結
合されたメモリ素子を含み、前記第２の電圧レベルは前
記第１の電圧レベルより下であり、前記メモリ素子はデ
ータを記憶し、電力が前記集積回路から取除かれるとき
に前記データを保持する、メモリセル。 - 【請求項２】 前記出力ノードは前記プリチャージ信号
によって周期的にリフレッシュされる、請求項１に記載
のメモリセル。 - 【請求項３】 前記プリチャージ信号のサイクルはほぼ
前記第１の電圧レベルで第１のレベルを有し、前記第１
の電圧レベルより上の第３の電圧レベルで第２のレベル
を有する、請求項１に記載のメモリセル。 - 【請求項４】 前記プリチャージ信号のサイクルはパル
スを含み、前記パルスは前記第１の電圧レベルより上の
第３の電圧レベルであり、前記パルスの持続時間は、前
記プリチャージ信号がほぼ前記第１電圧レベルであると
きの持続時間よりも実質的に短い、請求項１に記載のメ
モリセル。 - 【請求項５】 前記出力ノードは第１の状態でほぼ前記
第１の電圧レベルより上に動的に保たれ、第２の状態で
ほぼ前記第２の電圧レベルに放電される、請求項１に記
載のメモリセル。 - 【請求項６】 前記充電装置のゲートと前記出力ノード
との間に結合された抵抗器をさらに含む、請求項１に記
載のメモリセル。 - 【請求項７】 前記出力ノードと接地との間に結合され
たキャパシタをさらに含む、請求項１に記載のメモリセ
ル。 - 【請求項８】 前記充電装置のゲートと前記チャージポ
ンピングノードとの間に結合されたキャパシタをさらに
含む、請求項１に記載のメモリセル。 - 【請求項９】 集積回路のためのメモリセルであって、 電圧源と出力ノードとの間に結合された不揮発性メモリ
素子と、 チャージポンピングノードと、 前記チャージポンピングノードと前記出力ノードとの間
に結合された充電トランジスタとを含み、前記チャージ
ポンピングノードに結合されたプリチャージ信号は前記
出力ノードをほぼ第１の電圧レベルに周期的にリフレッ
シュし、前記電圧源は前記第１の電圧レベルより下のほ
ぼ第２の電圧レベルである、メモリセル。 - 【請求項１０】 オン状態で、前記不揮発性メモリ素子
はプログラム可能に前記電圧源を前記出力ノードに結合
し、前記出力ノードはほぼ前記第２の電圧レベルであ
る、請求項９に記載のメモリセル。 - 【請求項１１】 前記プリチャージ信号はほぼ前記第１
の電圧レベルであり、前記プリチャージ信号は前記第１
の電圧レベルから前記第１の電圧レベルより上の第３の
電圧レベルにパルスを与える、請求項９に記載のメモリ
セル。 - 【請求項１２】 前記プリチャージ信号のパルスは前記
充電トランジスタをターンオンし、プリチャージ電流を
前記チャージポンピングノードから前記出力ノードに渡
す、請求項９に記載のメモリセル。 - 【請求項１３】 前記不揮発性メモリ素子がオン状態で
あるとき、前記チャージポンピングノードからのプリチ
ャージ電流は前記不揮発性メモリ素子を介して放電され
る、請求項９に記載のメモリセル。 - 【請求項１４】 オフ状態で、前記不揮発性メモリ素子
は前記出力ノードから前記電圧源を分離し、前記出力ノ
ードはほぼ前記第１の電圧レベルに動的に充電される、
請求項９に記載のメモリセル。 - 【請求項１５】 前記充電トランジスタのゲートと前記
出力ノードとの間に結合された抵抗器をさらに含む、請
求項９に記載のメモリセル。 - 【請求項１６】 前記出力ノードと接地との間に結合さ
れたキャパシタをさらに含む、請求項９に記載のメモリ
セル。 - 【請求項１７】 前記充電トランジスタのゲートと前記
チャージポンピングノードとの間に結合されたキャパシ
タをさらに含む、請求項９に記載のメモリセル。 - 【請求項１８】 前記不揮発性メモリ素子はフローティ
ングゲート装置である、請求項９に記載のメモリセル。 - 【請求項１９】 前記不揮発性メモリ素子はＥＥＰＲＯ
Ｍ装置である、請求項９に記載のメモリセル。 - 【請求項２０】 前記不揮発性メモリ素子はフラッシュ
装置である、請求項９に記載のメモリセル。 - 【請求項２１】 請求項９に記載のメモリセルを有する
プログラマブル論理装置。 - 【請求項２２】 請求項９に記載のメモリセルを有する
システム。 - 【請求項２３】 メモリセルであって、 プルアップ手段を含み、前記プルアップ手段は、前記メ
モリセルが論理ハイ状態であるときに電流を与えて出力
ノードを論理ハイ電圧に維持し、さらに、 前記出力ノードと前記論理ハイ電圧より下の電源電圧と
の間に結合されたフローティングゲートメモリ装置を含
み、前記電流は前記メモリセルが論理ロー状態にあると
きに前記不揮発性メモリ装置を介して放電され、前記フ
ローティングゲートメモリ装置はチャネルと基板との間
で低減された電界を受ける、メモリセル。 - 【請求項２４】 前記プルアップ手段は、ずれたプリチ
ャージパルスによって前記出力ノードを論理ハイ電圧に
維持する、請求項２３に記載のメモリセル。 - 【請求項２５】 前記電流は約１マイクロアンペア以下
である、請求項２３に記載のメモリセル。 - 【請求項２６】 前記プルアップ手段は約１メガオーム
より上の抵抗を含む、請求項２３に記載のメモリセル。 - 【請求項２７】 トンネル誘電体と、 電圧源と出力ノードとの間に結合されたフローティング
ゲート装置とを含み、前記フローティングゲート装置の
フローティングゲートは前記トンネル誘電体に結合さ
れ、さらに、 前記トンネル誘電体に結合されたトンネルダイオードを
含み、前記トンネル誘電体は前記フローティングゲート
と前記トンネルダイオードとの間で電荷を転送し、さら
に、 消去ノードと前記トンネルダイオードとの間に結合され
た選択トランジスタと、 チャージポンピングノードと前記出力ノードとの間に結
合された充電トランジスタとを含み、前記チャージポン
ピングノードに結合されたプリチャージ信号は論理ハイ
を表わす電圧レベルに前記出力ノードを周期的にリフレ
ッシュする、ダイナミックメモリセル。 - 【請求項２８】 前記フローティングゲート装置はＥＥ
ＰＲＯＭセルである、請求項２７に記載のメモリセル。 - 【請求項２９】 前記フローティングゲート装置はフラ
ッシュセルである、請求項２７に記載のメモリセル。
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1997
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