JPH09147599A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 バーンインテストにおいても単純なデータの
入力のみで内部回路に所定のストレスを加えることがで
きる半導体記憶装置を提供するとともに、バーンインモ
ードに入ったか否かの検証が外部から可能な半導体記憶
装置を提供する。 【解決手段】 センスアンプ２には入出力回路７が接続
され、センスアンプ２との間で入出力データの授受を行
う。そして入出力回路７にはアドレススクランブル回路
８が接続されている。なお、入出力回路７はデータ入出
力端子ＤＩＯに接続され、外部とのデータの授受を行
う。アドレススクランブル回路８は、データ入出力端子
ＤＩＯから与えられる入力データＩＮＴＤＱを受けて、
メモリアレイ１のセル配置に合致した書き込みデータＷ
Ｄに変換する回路であり、アドレスキー回路９から出力
されるバーンインモード信号ＢＩＴおよびロウアドレス
バッファ６から出力されるロウアドレスファースト信号
ＲＡＦを受けて動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にバーンインテスト時に不都合を生じない半導体
記憶装置および、バーンインテストが実行されているか
否かを外部において検証することが可能な半導体記憶装
置に関する。

【０００２】

【従来の技術】半導体記憶装置を含む半導体装置は製造
後に種々のテストを受ける。このようなテストの１つに
はバーンインテストがある。

【０００３】バーンインテストは、動作電源電圧を通常
時よりも高くしたり、セルプレート電位を通常時よりも
高く、あるいは低くしたり、外部から高温を与えたりし
て、内部回路のストレスを増大させることによって信頼
性を確認するテストである。

【０００４】一般的にＤＲＡＭ（ダイナミックＲＡＭ）
においては、アドレス端子によって指定される論理アド
レスと、チップ上の物理的なセル配置とは必ずしも対応
していない。これは、主としてチップサイズの制約から
くるレイアウト上の理由に起因している。これはアドレ
ススクランブルと呼称されている。

【０００５】ＤＲＡＭのメモリセルの配置状態の一例と
して、図１３にメモリセル配置の概念図を示す。図１３
においてセンスアンプＳＡに並列して接続されるビット
線（ＢＬ）およびビット線バー（ＢＬバー）には、ワー
ド線ＷＬ０〜ＷＬ７が直交するように配置されている。
ワード線ＷＬ０〜ＷＬ７は番号順に配列されているので
はなく、センスアンプＳＡに近い側から、ＷＬ０、ＷＬ
１、ＷＬ３、ＷＬ２、ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ６
の順になっている。

【０００６】そして、ビット線とワード線ＷＬ０の交差
部にメモリセルＣ１が形成され、ビット線バーとワード
線ＷＬ１、ＷＬ３のそれぞれの交差部にメモリセルＣ
２、Ｃ３が形成され、ビット線とワード線ＷＬ２、ＷＬ
４のそれぞれの交差部にメモリセルＣ４、Ｃ５が形成さ
れ、ビット線バーとワード線ＷＬ５、ＷＬ７のそれぞれ
の交差部にメモリセルＣ６、Ｃ７が形成され、ビット線
とワード線ＷＬ６の交差部にメモリセルＣ８が形成され
ている。

【０００７】ビット線バーに接続されるメモリセルには
入力データの反転データが書き込まれるので、メモリセ
ルＣ１〜Ｃ８には入力データと、入力データの反転デー
タが２つ置きに交互に書き込まれることになる。

【０００８】バーンインテストは内部回路のストレスを
増大させることが目的であるので、全てのメモリセルの
キャパシタを高電位または低電位にすること、すなわち
全てのメモリセルに「Ｈ」または「Ｌ」を書き込むこと
が望ましい。

【０００９】また、バーンインテスト以外のテストにお
いても全てのメモリセルに「Ｈ」または「Ｌ」を書き込
むことがあるが、バーンインテスト以外のテストにおい
てはアドレススクランブル変換装置を備えたテスタによ
ってテストがなされるので、例えば、入力データを全て
「Ｈ」に設定すれば、アドレススクランブル変換装置
が、ビット線バーに接続されるメモリセルにも「Ｈ」を
書き込むように自動的にデータを変換する。従って、メ
モリセルごとに異なるデータを入力するという煩雑な手
間は不要である。

【００１０】しかしながら、バーンインテストにおいて
は高温状態になるなどの点から、アドレススクランブル
変換装置を備えない簡易なテスタを使用するので、メモ
リセルごとにデータが異なる複雑なパターンのデータを
入力する必要があった。

【００１１】一方で、バーンインテストは複数個の半導
体記憶装置に対して並列的に同時に行うので負荷が大き
く、複雑なパターンのデータを入力すると信号波形が鈍
ってしまい正確なデータが入力できなかった。

【００１２】また、バーンインテストは他のテストと異
なり、実際にバーンインモードに入っていなくても見か
け上は正常にテストが進行する。バーンインモードに入
らずにテストを行った場合、内部回路に所定のストレス
がかからない状態でテストが進行することになり、不良
品を見逃す恐れがあった。従って、バーンインモードに
入ったか否かを検証することは重要である。

【００１３】しかしながら、従来の半導体記憶装置にお
いてはバーンインモードに入ったか否かを検証すること
はできなかった。

【００１４】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されていたので、バーンインテスト
においてはメモリセルごとにデータが異なる複雑なパタ
ーンのデータを入力する必要があり、データの入力が煩
雑になるとともに、複雑なパターンのデータの入力は信
号波形の鈍りを招来するので正確なデータが入力できな
いという問題があった。

【００１５】また、従来の半導体記憶装置においてはバ
ーンインモードに入ったか否かを検証することはできな
かった。

【００１６】本発明は上記のような問題点を解消するた
めになされたもので、バーンインテストにおいても単純
なデータの入力のみで内部回路に所定のストレスを加え
ることができる半導体記憶装置を提供するとともに、バ
ーンインモードに入ったか否かの検証が外部から可能な
半導体記憶装置を提供する。

【００１７】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体記憶装置は、入力データと同じ第１電位の第
１の信号を第１のビット線に与えるとともに、前記入力
データとは反転した第２電位の第２の信号を第２のビッ
ト線に与える入力手段と、偶数番および奇数番の一方で
ある第１種のワード線と前記第１のビット線との交差部
に設けられた第１メモリセルと、前記第１種とは反対の
第２種のワード線と前記第２のビット線との交差部に設
けられた第２メモリセルとを備え、前記第１種のワード
線および前記第１のビット線が選択された場合には、前
記第１メモリセルに前記第１の信号が書き込まれ、前記
第２種のワード線および第２のビット線が選択された場
合には、前記第２の信号が書き込まれる半導体記憶装置
において、バーンインテスト時に活性状態となるバーン
インモード信号を出力するバーンインモード信号出力手
段と、前記入力手段の前段に設けられ、前記バーンイン
モード信号を受け、前記バーンインモード信号の活性期
間に、前記第２種のワード線が選択される場合には、前
記入力データを自動的に反転させる入力データ反転手段
とを備えている。

【００１８】本発明に係る請求項２記載の半導体記憶装
置は、前記入力データ反転手段が、前記バーンインモー
ド信号と、所定のロウアドレス端子から入力され前記第
２種のワード線が選択される場合に活性状態となるロウ
アドレス信号とを受け、前記バーンインモード信号およ
び前記ロウアドレス信号が活性状態となった場合に活性
状態となる反転指示信号を出力する反転指示手段と、前
記反転指示信号と前記入力データとを受け、前記反転指
示信号の活性期間に入力される前記入力データを反転し
て出力する信号反転手段とを有している。

【００１９】本発明に係る請求項３記載の半導体記憶装
置は、前記反転指示手段が、前記バーンインモード信号
とロウアドレス信号とを受ける第１のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力を受け、該出力を反転し
て出力する第１のインバータ回路とを含み、前記信号反
転手段が、前記入力データを受ける第２のインバータ回
路と、前記第２のインバータ回路に直列に接続された第
３のインバータ回路と、前記反転指示信号を受ける第４
のインバータ回路と、前記第３および第４のインバータ
回路の出力を受ける第１のＡＮＤ回路と、前記第２のイ
ンバータ回路の出力および前記入力データを受ける第２
のＡＮＤ回路と、前記第１および第２のＡＮＤ回路の出
力を受けるＮＯＲ回路と、前記ＮＯＲ回路の出力を反転
して出力する第５のインバータ回路とを含んでいる。

【００２０】本発明に係る請求項４記載の半導体記憶装
置は、前記バーンインモード信号を受け、前記バーンイ
ンモード信号の活性期間に、前記第１および第２メモリ
セルのセルプレート電位を前記第２電位に切替えるセル
プレート電位切替え手段をさらに備えている。

【００２１】本発明に係る請求項５記載の半導体記憶装
置は、バーンインテスト時に、所定のタイミングで与え
られるコラムアドレスストローブ信号、ロウアドレスス
トローブ信号、ライトイネーブル信号と、複数のアドレ
ス端子から入力される複数のアドレス信号と、前記複数
のアドレス端子とは別の他のアドレス端子から入力され
る通常の高電位信号のレベルよりも高い電源電圧とに応
答して活性状態となるバーンインモード信号を出力する
バーンインモード信号出力手段と、前記他のアドレス端
子と接地電位との間に設けられ、活性状態にある前記バ
ーンインモード信号に応答して、前記他のアドレス端子
と接地電位との間にリーク電流を流すことでバーンイン
モードに入ったか否かを検証するバーンインモード検証
手段とを備えている。

【００２２】本発明に係る請求項６記載の半導体記憶装
置は、バーンインモード検証手段が、一方の電極が前記
他のアドレス端子に接続されるとともに、自らの制御電
極にも接続されてダイオード接続となった第１のトラン
ジスタと、ダイオード接続され、前記第１のトランジス
タに直列に接続された複数の第２のトランジスタと、前
記複数の第２のトランジスタの最終段のトランジスタと
接地電位との間に介挿され、前記バーンインモード信号
出力手段に制御電極を接続された第３のトランジスタと
を有ている。

【００２３】本発明に係る請求項７記載の半導体記憶装
置は、前記複数の第２のトランジスタが、それぞれの一
方の電極と他方の電極との間に並列して設けられ、所定
の条件下で前記一方の電極と他方の電極とを短絡接続す
る短絡手段をさらに備えている。

【００２４】本発明に係る請求項８記載の半導体記憶装
置は、前記バーンインモード信号出力手段が、前記通常
の高電位信号のレベルよりも高い電源電圧が与えられて
いるか否かを検出し、前記通常の高電位信号のレベルよ
りも高い電源電圧が与えられている場合に活性状態とな
る電圧検出信号を出力する電源電圧検出手段と、前記ラ
イトイネーブル信号および前記コラムアドレスストロー
ブ信号が立ち下がった後に前記ロウアドレスストローブ
信号が立ち下がった場合に活性状態となるＷＣＢＲ検出
信号を出力するＷＣＢＲ検出手段と、前記複数のアドレ
ス信号と、前記電圧検出信号と、ＷＣＢＲ検出信号との
組み合わせによって、バーンインモード信号を活性状態
あるいは非活性状態に設定するモード選択手段とを有し
ている。

【００２５】

【発明の実施の形態】

＜Ａ．実施の形態１＞ ＜Ａ−１．半導体記憶装置の構成＞図１は本発明に係る
半導体記憶装置の実施の形態１として、半導体記憶装置
１００の構成を示すブロック図である。図１においてメ
モリアレイ１のビット線にはセンスアンプ２が接続さ
れ、コラムアドレスはコラムアドレスバッファ４からコ
ラムデコーダ３を介してセンスアンプ２に与えられる。
また、メモリアレイ１のワード線にはロウデコーダ５が
接続され、ロウアドレスはロウアドレスバッファ６を介
してロウデコーダ５に与えられる。なお、コラムドレス
バッファ４にはコラムアドレスストローブ信号（ここで
はＣＡＳバー）が与えられ、ロウアドレスバッファ６に
はロウアドレスストローブ信号（ここではＲＡＳバー）
が与えられている。

【００２６】センスアンプ２には入出力回路７が接続さ
れ、センスアンプ２との間で入出力データの授受を行
う。また、入出力回路７にはアドレススクランブル回路
８が接続されている。なお、入出力回路７はデータ入出
力端子ＤＩＯに接続され、外部とのデータの授受を行
う。

【００２７】アドレススクランブル回路８は、データ入
出力端子ＤＩＯから与えられる入力データＩＮＴＤＱを
受けて、メモリアレイ１のセル配置に合致した書き込み
データＷＤに変換する回路であり、アドレスキー回路９
から出力されるバーンインモード信号ＢＩＴおよびロウ
アドレスバッファ６から出力されるロウアドレスファー
スト信号ＲＡＦを受けて動作する。ここで、バーンイン
モード信号ＢＩＴはバーンインテストを実行するために
内部回路の環境をバーンインテスト用に変更する指示を
与える信号であり、ロウアドレスファースト信号ＲＡＦ
は、ロウアドレスバッファ６に一旦ラッチされてロウデ
コーダに入力される前のアドレス信号である。なお、ア
ドレスキー回路９の構成については後に説明する。

【００２８】バーンインモード信号ＢＩＴはバーンイン
回路１０にも与えられる。バーンイン回路１０はバーン
インモード信号ＢＩＴを受けて、動作電源電圧やセルプ
レート電位を通常状態からバーンインテスト状態に変化
させる回路である。

【００２９】＜Ａ−２．アドレススクランブル回路の構
成＞アドレススクランブル回路８の構成を、前段および
後段に分けて図２および図３に示す。図２は前段の回路
であり、ＮＡＮＤ回路Ｇ１およびＧ２の出力は負入力Ｎ
ＡＮＤ回路Ｇ３の入力に接続されている。ＮＡＮＤ回路
Ｇ１の入力には、０番のロウアドレスファースト信号Ｒ
ＡＦ<０>とバーンインモード信号ＢＩＴが与えられ、Ｎ
ＡＮＤ回路Ｇ２の一方の入力には１番のロウアドレスフ
ァースト信号ＲＡＦ<１>が与えられ、他方の入力は接地
電位に接続され、常に「Ｌ」となっている。そして、負
入力ＮＡＮＤ回路Ｇ３はデータ反転指示信号ＤＩＮＶを
出力する。従って、前段の回路はデータの反転を指示す
る反転指示回路と言える。

【００３０】なお、図２においてはＮＡＮＤ回路Ｇ２の
入力は接地電位に接続されているので、ロウアドレスフ
ァースト信号ＲＡＦ<１>に無関係に出力は常に「Ｈ」と
なる。

【００３１】従って、ＮＡＮＤ回路Ｇ２の出力を反転さ
せるためだけならば、ＮＡＮＤ回路Ｇ２および、負入力
ＮＡＮＤ回路Ｇ３を設けず、ＮＡＮＤ回路Ｇ１の出力に
インバータ回路を接続しただけの構成でも良い。

【００３２】図３は後段の回路であり、入力データＩＮ
ＴＤＱはインバータ回路Ｇ４に入力され、インバータ回
路Ｇ４の出力はインバータ回路Ｇ５の入力に接続される
とともにＡＮＤ回路Ｇ８の入力にも接続されている。イ
ンバータ回路Ｇ５の出力はＡＮＤ回路Ｇ７の入力に接続
されている。

【００３３】前段回路の出力であるデータ反転指示信号
ＤＩＮＶはインバータ回路Ｇ６に与えられるとともに、
ＡＮＤ回路Ｇ８にも与えられ、インバータ回路Ｇ６の出
力はＡＮＤ回路Ｇ７の入力に接続されている。

【００３４】ＡＮＤ回路Ｇ７およびＧ８の出力はＮＯＲ
回路Ｇ９の入力に接続され、ＮＯＲ回路Ｇ９の出力はイ
ンバータ回路Ｇ１０に与えられ、インバータ回路Ｇ１０
は書き込みデータＷＤを出力する。

【００３５】＜Ａ−３．アドレススクランブル回路の動
作＞アドレススクランブル回路８の動作について説明す
る。バーンインテストを行わない通常動作時にはバーン
インモード信号ＢＩＴは非活性状態の「Ｌ」であるの
で、図２に示す前段回路のＮＡＮＤ回路Ｇ１の出力は常
に「Ｈ」である。また、ＮＡＮＤ回路Ｇ２の一方の入力
は接地電位に接続されているので「Ｌ」が与えられ、Ｎ
ＡＮＤ回路Ｇ２の出力は「Ｈ」である。従って、負入力
ＮＡＮＤ回路Ｇ３の出力であるデータ反転指示信号ＤＩ
ＮＶは常に「Ｌ」となる。すなわち、通常動作時にはデ
ータ反転指示信号ＤＩＮＶは常に非活性状態の「Ｌ」で
ある。

【００３６】図３に示す後段回路においては、データ反
転指示信号ＤＩＮＶが「Ｌ」であるので、ＡＮＤ回路Ｇ
７の入力には「Ｈ」が与えられ、ＡＮＤ回路Ｇ８の入力
には「Ｌ」が与えられ、その出力は「Ｌ」となる。ここ
で、入力データＩＮＴＤＱが「Ｌ」の場合、ＡＮＤ回路
Ｇ７の出力は「Ｌ」となり、ＮＯＲ回路Ｇ９の出力は
「Ｈ」となり、インバータ回路Ｇ１０の出力である書き
込みデータＷＤは「Ｌ」となる。一方、入力データＩＮ
ＴＤＱが「Ｈ」の場合、ＡＮＤ回路Ｇ７の出力は「Ｈ」
となり、ＮＯＲ回路Ｇ９の出力は「Ｌ」となり、インバ
ータ回路Ｇ１０の出力である書き込みデータＷＤは
「Ｈ」となる。

【００３７】すなわち、アドレススクランブル回路８に
おいては、通常動作時にはロウアドレスファースト信号
ＲＡＦ<０>にかかわらず、入力データＩＮＴＤＱがその
まま書き込みデータＷＤとして出力されることになる。

【００３８】一方、バーンインテスト時にはバーンイン
モード信号ＢＩＴは活性状態の「Ｈ」が与えられるの
で、図２に示す前段回路のＮＡＮＤ回路Ｇ１の出力は、
ロウアドレスファースト信号ＲＡＦ<０>の反転信号とな
る。ここで、ＮＡＮＤ回路Ｇ２の出力は「Ｈ」であるの
で、ＮＡＮＤ回路Ｇ１の出力がＨである場合は、負入力
ＮＡＮＤ回路Ｇ３の出力は「Ｌ」となり、ＮＡＮＤ回路
Ｇ１の出力がＬである場合は、負入力ＮＡＮＤ回路Ｇ３
の出力は「Ｈ」となる。すなわち、ロウアドレスファー
スト信号ＲＡＦ<０>と同じ信号がデータ反転指示信号Ｄ
ＩＮＶとして出力される。

【００３９】図３に示す後段回路においては、データ反
転指示信号ＤＩＮＶが非活性状態の「Ｌ」である場合は
通常動作時と同じであるが、データ反転指示信号ＤＩＮ
Ｖが活性状態の「Ｈ」である場合は、ＡＮＤ回路Ｇ７の
入力には「Ｌ」が与えられ、その出力は「Ｌ」となる。
また、ＡＮＤ回路Ｇ８の入力には「Ｈ」が与えられる。

【００４０】ここで、入力データＩＮＴＤＱが「Ｌ」の
場合、ＡＮＤ回路Ｇ８の出力は「Ｈ」となり、ＮＯＲ回
路Ｇ９の出力は「Ｌ」となり、インバータ回路Ｇ１０の
出力である書き込みデータＷＤは「Ｈ」となる。一方、
入力データＩＮＴＤＱが「Ｈ」の場合、ＡＮＤ回路Ｇ８
の出力は「Ｌ」となり、ＮＯＲ回路Ｇ９の出力は「Ｈ」
となり、インバータ回路Ｇ１０の出力である書き込みデ
ータＷＤは「Ｌ」となる。 すなわち、アドレススクラ
ンブル回路８においては、バーンインテスト時に、ロウ
アドレスファースト信号ＲＡＦ<０>が「Ｈ」である場合
は、入力データＩＮＴＤＱの反転信号が書き込みデータ
ＷＤとして出力され、ロウアドレスファースト信号ＲＡ
Ｆ<０>が「Ｌ」である場合は、入力データＩＮＴＤＱが
そのまま書き込みデータＷＤとして出力されることにな
る。

【００４１】＜Ａ−４．半導体記憶装置装置の動作＞次
に、図４を用いて半導体記憶装置１００の動作について
説明する。図４はメモリアレイ１の構成とアドレススク
ランブル回路８との接続関係を示す図である。図４にお
いて、センスアンプ２に並列して接続されるビット線
（ＢＬ）およびビット線バー（ＢＬバー）には、ワード
線ＷＬ０〜ＷＬ７が直交するように配置されている。そ
の順序は、センスアンプ２に近い側から、ＷＬ０、ＷＬ
１、ＷＬ３、ＷＬ２、ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ６
の順になっている。

【００４２】そして、ビット線にドレイン電極を、ワー
ド線ＷＬ０にゲート電極を、キャパシタにソース電極を
接続されたＮＭＯＳトランジスタと、キャパシタとによ
ってメモリセルＣ１が構成され、ビット線バーにドレイ
ン電極を、ワード線ＷＬ１にゲート電極を、キャパシタ
にソース電極を接続されたＮＭＯＳトランジスタと、キ
ャパシタとによってメモリセルＣ２が構成され、ビット
線バーにドレイン電極を、ワード線ＷＬ３にゲート電極
を、キャパシタにソース電極を接続されたＮＭＯＳトラ
ンジスタと、キャパシタとによってメモリセルＣ３が構
成され、ビット線にドレイン電極を、ワード線ＷＬ２に
ゲート電極を、キャパシタにソース電極を接続されたＮ
ＭＯＳトランジスタと、キャパシタとによってメモリセ
ルＣ４が構成され、ビット線にドレイン電極を、ワード
線ＷＬ４にゲート電極を、キャパシタにソース電極を接
続されたＮＭＯＳトランジスタと、キャパシタとによっ
てメモリセルＣ５が構成され、ビット線バーにドレイン
電極を、ワード線ＷＬ５にゲート電極を、キャパシタに
ソース電極を接続されたＮＭＯＳトランジスタと、キャ
パシタとによってメモリセルＣ６が構成され、ビット線
バーにドレイン電極を、ワード線ＷＬ７にゲート電極
を、キャパシタにソース電極を接続されたＮＭＯＳトラ
ンジスタと、キャパシタとによってメモリセルＣ７が構
成され、ビット線にドレイン電極を、ワード線ＷＬ６に
ゲート電極を、キャパシタにソース電極を接続されたＮ
ＭＯＳトランジスタと、キャパシタとによってメモリセ
ルＣ８が構成されている。

【００４３】ビット線バーにドレイン電極を接続された
メモリセルはメモリセルＣ２、Ｃ３、Ｃ６、Ｃ７であ
り、それぞれのＮＭＯＳトランジスタのゲート電極はワ
ード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７に接続されてい
る。

【００４４】ここで、ビット線バーおよびビット線は、
センスアンプ２と、ＮＭＯＳトランジスタＮ１およびＮ
２を介して入出力線（Ｉ／Ｏ線）および反転入出力線
（Ｉ／Ｏ線バー）に接続され、入出力線は入出力回路７
に含まれるドライバ回路ＤＲの出力に、反転入出力線は
ドライバ回路ＤＲの反転出力に接続されている。従っ
て、奇数番のワード線にＮＭＯＳトランジスタのゲート
電極を接続されたメモリセルには、偶数番のワード線に
ＮＭＯＳトランジスタのゲート電極を接続されたメモリ
セルとは反転したデータが書き込まれることになる。

【００４５】バーンインテストにおいては、全てのメモ
リセルに「Ｈ」または「Ｌ」を書き込むことが望まし
い。そのためには、奇数番のワード線が選択された場合
には入力データＩＮＴＤＱの反転データをドライバ回路
ＤＲに与え、偶数番のワード線が選択された場合には入
力データＩＮＴＤＱをそのままドライバ回路ＤＲに与え
れば良い。そのための手段がアドレススクランブル回路
８である。

【００４６】アドレススクランブル回路８は先に説明し
たように、バーンインテスト時に、ロウアドレスファー
スト信号ＲＡＦ<０>が「Ｈ」である場合は、入力データ
ＩＮＴＤＱの反転信号を書き込みデータＷＤとして出力
し、ロウアドレスファースト信号ＲＡＦ<０>が「Ｌ」で
ある場合は、入力データＩＮＴＤＱをそのまま書き込み
データＷＤとして出力する回路であり、アドレススクラ
ンブル回路８はバーンインモード信号ＢＩＴに応答して
入力データを反転する入力データ反転回路と言うことが
できる。従って、奇数番のワード線が選択された場合に
はロウアドレスファースト信号ＲＡＦ<０>が「Ｈ」とな
るようにすれば良い。

【００４７】図５に、ワード線ＷＬ０〜ＷＬ７を選択す
るためのロウアドレス信号の組み合わせの一例を説明す
る図を示す。例えば、２５６本のワード線を選択するた
めには、ロウアドレス信号ＲＡ０〜ＲＡ７の組み合わせ
を用いるが、ここでは、ワード線ＷＬ０〜ＷＬ７を選択
するためにロウアドレス信号ＲＡ０、ＲＡ１、ＲＡ２の
組み合わせを使用する場合を示す。

【００４８】図５において、ＲＡ０、ＲＡ１、ＲＡ２が
全て０（すなわち「Ｌ」）である場合にはワード線ＷＬ
０が選択され、ＲＡ０が１（すなわち「Ｈ」）、ＲＡ
１、ＲＡ２が０である場合にはワード線ＷＬ１が選択さ
れ、ＲＡ０、ＲＡ１が１、ＲＡ２が０である場合にはワ
ード線ＷＬ３が選択され、ＲＡ０、ＲＡ２が０、ＲＡ１
が１である場合にはワード線ＷＬ２が選択され、ＲＡ
０、ＲＡ１が０、ＲＡ２が１である場合にはワード線Ｗ
Ｌ４が選択され、ＲＡ０、ＲＡ２が１、ＲＡ１が０であ
る場合にはワード線ＷＬ５が選択され、ＲＡ０、ＲＡ
１、ＲＡ２が全て１である場合にはワード線ＷＬ７が選
択され、ＲＡ０が０、ＲＡ１、ＲＡ２が１である場合に
はワード線ＷＬ６が選択されるようになっている。従っ
て、奇数番のワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７
が選択される場合には、ロウアドレス信号ＲＡ０は１で
ある。ここで、ロウアドレスファースト信号ＲＡＦ<０>
はロウアドレス信号ＲＡ０と同一の信号であり、先の動
作条件を満たすことになる。

【００４９】なお、以上の説明では奇数番のワード線が
ビット線バーに接続された構成について説明したが、奇
数番のワード線がビット線に、偶数番のワード線がビッ
ト線バーに接続された構成であっても良いのは言うまで
もない。

【００５０】＜Ａ−５．特徴的作用効果＞以上説明した
ように、本発明に係る半導体記憶装置の実施の形態１に
よれば、入出力回路７に含まれるドライバ回路ＤＲの前
段にアドレススクランブル回路８を設け、バーンインテ
スト時に、奇数番のワード線が選択された場合には入力
データＩＮＴＤＱの反転データをドライバ回路ＤＲに与
え、偶数番のワード線が選択された場合には入力データ
ＩＮＴＤＱをそのままドライバ回路ＤＲに与えるように
することで、入力データＩＮＴＤＱを全て同一とした場
合に、メモリアレイ１内の全てのメモリセルに入力デー
タＩＮＴＤＱと同じデータを書き込むことができる。従
って、従来の半導体記憶装置のように、バーンインテス
ト時に、メモリセルごとにデータが異なる複雑なパター
ンのデータを入力する必要がなくなり、データの入力が
簡略化できるとともに、複雑なパターンのデータを入力
しないので、複数の半導体記憶装置について同時並列で
テストを行う場合にも正確なデータを入力することがで
き、正確なバーンインテストを行うことができる。

【００５１】＜Ａ−６．実施の形態１の変形例＞図４を
用いて説明したように、メモリセルはＮＭＯＳトランジ
スタとキャパシタとを備え、ＮＭＯＳトランジスタのソ
ース電極はキャパシタに接続されている。より正確に言
えば、ＮＭＯＳトランジスタのソース電極はキャパシタ
のストレージ電極に接続され、ストレージ電極に対向す
る電極であるセルプレートは所定の電位に接続されてい
る。

【００５２】通常、セルプレート電位Ｖcpは電源電圧Ｖ
ccの１／２となっている。従って、キャパシタを「Ｈ」
にする場合にはセルプレート電位Ｖcpを接地電位、すな
わち「Ｌ」とし、キャパシタを「Ｌ」にする場合にはセ
ルプレート電位Ｖcpを電源電圧Ｖcc、すなわち「Ｈ」と
することで、キャパシタのストレスをさらに増大させる
ことができる。

【００５３】以下に、このような機能を有するバーンイ
ン回路の構成について図６および図７を用いて説明す
る。

【００５４】図６に、バーンイン回路１０に含まれるセ
ルプレート電位Ｖcpを接地電位に切り替えるセルプレー
ト電位切替え回路１０１の構成を示す。図６において電
源電圧Ｖccを基に通常のセルプレート電圧を生成するセ
ルプレート電圧発生回路ＣＳの出力がＰＭＯＳトランジ
スタＰ１のソース電極に接続され、ＰＭＯＳトランジス
タＰ１のドレイン電極はセルプレートＣＰに接続されて
いる。また、ＮＭＯＳトランジスタＮ１のソース電極は
接地電位に接続され、ドレイン電極はセルプレートＣＰ
に接続されている。そして、バーンインモード信号ＢＩ
Ｔがドライバ回路ＤＲ１を介して、ＰＭＯＳトランジス
タＰ１およびＮＭＯＳトランジスタＮ１のゲート電極に
与えられる構成となっている。

【００５５】このような構成において、通常状態ではバ
ーンインモード信号ＢＩＴが非活性状態の「Ｌ」である
ので、ドライバ回路ＤＲ１はＰＭＯＳトランジスタＰ１
をオン状態にすることで、セルプレートＣＰにセルプレ
ート電圧発生回路ＣＳの出力１／２Ｖccを与えるが、バ
ーンインモード信号ＢＩＴが活性状態の「Ｈ」となって
バーンインテストに入ると、ドライバ回路ＤＲ１はＮＭ
ＯＳトランジスタＮ１をオン状態にすることで、セルプ
レート電圧を接地電位とすることができる。

【００５６】図７に、バーンイン回路１０に含まれるセ
ルプレート電位Ｖcpを電源電圧Ｖccに切り替えるセルプ
レート電位切替え回路１０２の構成を示す。図７におい
て電源電圧Ｖccを基に通常のセルプレート電圧を生成す
るセルプレート電圧発生回路ＣＳの出力がＰＭＯＳトラ
ンジスタＰ２のソース電極に接続され、ＰＭＯＳトラン
ジスタＰ２のドレイン電極はセルプレートＣＰに接続さ
れている。また、ＮＭＯＳトランジスタＮ２のソース電
極は電源に接続され、ドレイン電極はセルプレートＣＰ
に接続されている。そして、バーンインモード信号ＢＩ
Ｔがドライバ回路ＤＲ２を介して、ＰＭＯＳトランジス
タＰ２およびＮＭＯＳトランジスタＮ２のゲート電極に
与えられる構成となっている。

【００５７】このような構成において、通常状態ではバ
ーンインモード信号ＢＩＴが非活性状態の「Ｌ」である
ので、ドライバ回路ＤＲ２はＰＭＯＳトランジスタＰ２
をオン状態にすることで、セルプレートＣＰにセルプレ
ート電圧発生回路ＣＳの出力１／２Ｖccを与えるが、バ
ーンインモード信号ＢＩＴが活性状態の「Ｈ」となって
バーンインテストに入ると、ドライバ回路ＤＲ２はＮＭ
ＯＳトランジスタＮ２をオン状態にすることで、セルプ
レート電圧を電源電圧Ｖccとすることができる。

【００５８】＜Ｂ．実施の形態２＞ ＜Ｂ−１．半導体記憶装置の構成＞図８は本発明に係る
半導体記憶装置の実施の形態２として、半導体記憶装置
２００の構成を示すブロック図である。図８において、
アドレスキー回路９から出力されるバーンインモード信
号ＢＩＴおよびアドレス入力端子Ａ１から与えられる外
部入力信号ＥＸＴＡ<０>を受けて、バーンインモードに
入ったか否かを検証するバーンインモード検証回路１１
が設けられている。そして、バーンインモード検証回路
１１は接地端子ＧＴに接続され、半導体記憶装置２００
の外部においては接地端子ＧＴと接地電位との間に電流
計ＡＭが介挿されている。その他、図１を用いて説明し
た半導体記憶装置１００と同一の構成については同一の
符号を付し、重複する説明は省略する。

【００５９】半導体記憶装置を含む半導体装置のテスト
はバーンインテストだけではなく、加速テストや動作マ
ージンテストなどがある。いずれのテストにおいても共
通するのは、通常動作状態とは異なった環境下でテスト
が行われることである。そして、それぞれのテストには
それぞれに適した環境（モードと呼称）がある。従っ
て、既存の端子から通常動作状態では決して利用される
ことのないタイミングで制御信号を入力したり、通常の
「Ｈ」レベルの信号よりも高い電源電圧を用いて各種テ
ストのモードの選択を行うようにすることで、テストモ
ード選択のための端子を新たに設けることなく、各種の
テストが可能となる。この、各種テストのモードの選択
を行うための手段がアドレスキー回路９である。

【００６０】＜Ｂ−２．アドレスキー回路の構成＞図９
にアドレスキー回路９の構成を示す。図９において、ア
ドレス入力端子Ａ１には電源電圧検出回路９１が接続さ
れている。電源電圧検出回路９１は、通常の「Ｈ」レベ
ルの信号よりも高い電源電圧（以後スーパーＶihと呼
称）が入力されたか否かを検出し、スーパーＶihが入力
された場合には電圧検出信号ＳＶＨを出力する回路であ
る。

【００６１】また、図９において、コラムアドレススト
ローブ入力端子から入力されるコラムアドレスストロー
ブ信号（ここではＣＡＳバー信号）、ロウアドレススト
ローブ入力端子から入力されるロウアドレスストローブ
信号（ここではＲＡＳバー信号）、ライトイネーブル入
力端子ＷＥバーから入力されるライトイネーブル信号
（ここではＷＥバー）信号を受けて、ＷＣＢＲ（WRITE
CAS before RAS）状態にあるか否かを検出し、ＷＣＢＲ
状態にあるときはＷＣＢＲ信号を出力するＷＣＢＲ検出
回路９２が設けられている。

【００６２】図９において並列に配置されたＮＡＮＤ回
路Ｇ１１、Ｇ１２、Ｇ１３のそれぞれの一方の入力には
アドレス入力端子Ａ３、Ａ４、Ａ５が接続され、それぞ
れの他方の入力には電源電圧検出回路９１から電圧検出
信号ＳＶＨが与えられる構成となっている。ＮＡＮＤ回
路Ｇ１１、Ｇ１２、Ｇ１３の出力は、それぞれインバー
タ回路Ｇ１４、Ｇ１５、Ｇ１６の入力に接続される。

【００６３】インバータ回路Ｇ１４の出力はインバータ
回路Ｇ１７の入力およびＮＡＮＤ回路Ｇ２２の一方の入
力に接続され、インバータ回路Ｇ１５の出力はインバー
タ回路Ｇ１８の入力およびＮＡＮＤ回路Ｇ２３の一方の
入力に接続され、インバータ回路Ｇ１６の出力はインバ
ータ回路Ｇ１９の入力およびＮＡＮＤ回路Ｇ２５の一方
の入力に接続されている。そして、インバータ回路Ｇ１
７、Ｇ１８、Ｇ１９の出力はそれぞれ、ＮＡＮＤ回路Ｇ
２０、Ｇ２２、Ｇ２４の一方の入力に接続され、ＮＡＮ
Ｄ回路Ｇ２０〜Ｇ２５の他方の入力には、ＷＣＢＲ検出
回路９２からＷＣＢＲ信号が与えられる構成となってい
る。

【００６４】ＮＡＮＤ回路Ｇ２０〜Ｇ２５の出力はイン
バータ回路Ｇ２６〜Ｇ３１の入力に接続されている。そ
して、インバータＧ２６、Ｇ２８の出力はＮＡＮＤ回路
Ｇ３２の入力に、インバータ回路Ｇ２７の出力はＮＡＮ
Ｄ回路Ｇ３３およびＧ３４の入力に接続されている。ま
た、インバータ回路Ｇ２９の出力はＮＡＮＤ回路Ｇ３３
およびＧ３４の入力に接続され、インバータ回路Ｇ３０
の出力はＮＡＮＤ回路Ｇ３４の入力に、インバータ回路
Ｇ３１の出力はＮＡＮＤ回路Ｇ３３の入力に接続されて
いる。

【００６５】そして、ＮＡＮＤ回路Ｇ３２〜Ｇ３４の出
力は、それぞれインバータ回路Ｇ３５〜Ｇ３７の入力に
接続され、インバータ回路Ｇ３５はモードＡを選択する
モードＡ信号を出力し、インバータ回路Ｇ３６はバーン
インモードを選択するバーンインモード信号ＢＩＴを出
力し、インバータ回路Ｇ３７はモードＢを選択するモー
ドＢ信号を出力する構成となっている。

【００６６】＜Ｂ−３．アドレスキー回路の動作＞次に
アドレスキー回路９の動作について説明する。図９にお
いて、アドレス入力端子Ａ１から与えられる外部入力信
号ＥＸＴＡ<０>がスーパーＶihとなると、電源電圧検出
回路９１から出力される電圧検出信号ＳＶＨが「Ｈ」と
なり、ＮＡＮＤ回路Ｇ１１〜Ｇ１３の一方の入力は
「Ｈ」となる。このとき、ＷＣＢＲ状態になっているの
で、ＷＣＢＲ検出回路９２から出力されるＷＣＢＲ信号
も活性状態である「Ｈ」となり、ＮＡＮＤ回路Ｇ２０〜
Ｇ２５の一方の入力は「Ｈ」となっている。

【００６７】この状態で、アドレス入力端子Ａ３、Ａ
４、Ａ５から与えられる外部入力信号ＥＸＴＡ<１>、Ｅ
ＸＴＡ<２>、ＥＸＴＡ<３>が「Ｈ」となると、インバー
タ回路Ｇ２７、Ｇ２９、Ｇ３１の出力が「Ｈ」となっ
て、インバータ回路Ｇ３６の出力であるバーンインモー
ド信号ＢＩＴが活性状態の「Ｈ」となる。

【００６８】このとき、インバータ回路Ｇ３５の出力で
あるモードＡ信号およびインバータ回路Ｇ３７の出力で
あるモードＢ信号は「Ｌ」であり、モードＡおよびモー
ドＢは選択されていない。モードＡあるいはモードＢを
選択するには、外部入力信号ＥＸＴＡ<１>、ＥＸＴＡ<
２>、ＥＸＴＡ<３>、電圧検出信号ＳＶＨを変更する必
要がある。

【００６９】図１０にバーンインモード信号ＢＩＴが立
ち上がるまでのタイミングチャートを示す。図１０にお
いて、ＷＥバー信号、ＣＡＳバー信号が順に立ち下がっ
た後にＲＡＳバー信号が立ち下がることでＷＣＢＲ状態
となる。通常のメモリ動作においては、ＷＣＢＲ状態に
なることは決してなく、ＷＣＢＲ状態になるということ
はテストモードを選択する状態、すなわちテスト状態に
入ることを意味している。

【００７０】そして、アドレス信号入力端子Ａ１にスー
パーＶihが与えられ、アドレス信号入力端子Ａ３〜Ａ５
から入力されるＥＸＴＡ<１>〜ＥＸＴＡ<３>が立ち上が
ると、回路素子によって生じる所定の遅延時間が経過後
にバーンインモード信号ＢＩＴが立ち上がる。

【００７１】このように、ＷＣＢＲ状態にすることによ
ってテスト状態に入り、複数のアドレス信号入力端子に
アドレス信号を入力して所望のテストモードを選択する
ことで、半導体記憶装置の各種テストを確実に行うこと
が可能となる。

【００７２】＜Ｂ−４．バーンインモード検証回路の構
成＞次に、図１１を用いてバーンインモード検証回路１
１の構成について説明する。図１１はバーンインモード
検証回路１１の一例を示す図であり、ダイオード接続さ
れたＮＭＯＳトランジスタＮ１０〜Ｎ１３が順に直列に
接続されている。ＮＭＯＳトランジスタＮ１０のドレイ
ン電極には外部入力信号ＥＸＴＡ<０>が与えられ、ＮＭ
ＯＳトランジスタＮ１３には、ゲート電極にバーンイン
モード信号ＢＩＴが入力されるＮＭＯＳトランジスタＮ
１４が直列に接続され、ＮＭＯＳトランジスタＮ１４の
ソース電極は接地端子ＧＴに接続されている。

【００７３】そして、ＮＭＯＳトランジスタＮ１１に
は、ドレイン電極とソース電極の間を短絡可能な短絡ス
イッチＳＷ１が併設され、ＮＭＯＳトランジスタＮ１２
には、ドレイン電極とソース電極の間を短絡可能な短絡
スイッチＳＷ２が併設され、ＮＭＯＳトランジスタＮ１
３には、ドレイン電極とソース電極の間を短絡可能な短
絡スイッチＳＷ３が併設され、短絡回路ＳＣを構成して
いる。

【００７４】＜Ｂ−５．バーンインモード検証回路の動
作＞バーンインモードに入り、外部入力信号ＥＸＴＡ<
０>としてスーパーＶihが与えられるとともに、バーン
インモード信号ＢＩＴが活性状態の「Ｈ」になると、Ｎ
ＭＯＳトランジスタＮ１がオン状態になる。ＮＭＯＳト
ランジスタＮ１０〜Ｎ１３はダイオード接続されている
ので、それぞれの閾値電圧分の電圧降下を生じさせる。
従って、スーパーＶihがＮＭＯＳトランジスタＮ１０〜
Ｎ１３が生じさせる降下電圧以上になると、ＮＭＯＳト
ランジスタＮ１０〜Ｎ１３が全てオン状態となり、ＮＭ
ＯＳトランジスタＮ１４を介して電流が流れることにな
る。この電流をリーク電流と呼称する。そして、図８に
示したように、接地端子ＧＴと接地電位との間には電流
計ＡＭが介挿されているので、リーク電流を外部で測定
することにより、バーンインモードに入ったことを外部
において検証することが可能となる。

【００７５】なお、電流計ＡＭは、外部入力信号ＥＸＴ
Ａ<０>が与えられるアドレス信号入力端子Ａ１と、スー
パーＶihを供給する電源との間に介挿しても良い。

【００７６】ここで、バーンインモード検証回路１１に
流れる電流は、ノイズ電流や暗電流などより大きく、計
算により求めることができるので、電流計ＡＭに流れる
電流が計算で求めた所定値に達するか否かによって、バ
ーンインモード信号ＢＩＴが出力されているか否か、す
なわちバーンインモードに入ったか否かを検証すること
ができる。

【００７７】次に短絡回路ＳＣの作用効果について説明
する。短絡回路ＳＣが存在しなかった場合、製造プロセ
スの誤りによりＮＭＯＳトランジスタＮ１０〜Ｎ１３の
閾値が設計値より大きくなった場合、各トランジスタ間
での電圧降下が大きくなるのでＮＭＯＳトランジスタＮ
１３がオンしない可能性がある。この場合、バーンイン
モード信号ＢＩＴが活性状態の「Ｈ」になってもリーク
電流が流れないという事態になる。

【００７８】このような場合、ＮＭＯＳトランジスタＮ
１１〜Ｎ１３のうち設計通りの閾値を有さないものにつ
いて、予め設けた短絡回路ＳＣの短絡スイッチＳＷ１〜
ＳＷ３によりドレイン・ソース電極間を短絡させること
で、バーンインモード信号ＢＩＴが活性状態の「Ｈ」に
なってもリーク電流が流れないという事態を解消するこ
とができる。

【００７９】なお、短絡スイッチＳＷ１〜ＳＷ３として
は、スイッチイング素子などを使う必要はない。トラン
ジスタの特性試験時にＮＭＯＳトランジスタＮ１１〜Ｎ
１３の閾値に異常を発見した場合、当該トランジスタの
ドレイン・ソース電極間を、アルミ配線等で端絡させれ
ば良い。そのための手段としては、収束イオンビーム
（ＦＩＢ:FOCUSED ION BEAM）装置を用い、先端径をサ
ブミクロン程度としたアルミニウムイオンのビームによ
り短絡配線を形成すれば良い。

【００８０】以上説明したバーンインモードの検証動作
を、図１２にフローチャートとして示す。まず、ステッ
プＳＴ１においてＷＥバー信号を立ち下げる。次に、ス
テップＳＴ２においてＣＡＳバー信号を立ち下げる。次
に、ステップＳＴ３においてＲＡＳバー信号を立ち下げ
る。

【００８１】ステップＳＴ４において、アドレス信号入
力端子Ａ１にスーパーＶihを与えるとともに、アドレス
信号入力端子Ａ３、Ａ４、Ａ５に与える信号を「Ｈ」と
する。

【００８２】ステップＳＴ５において、外部に設けた電
流計に所定の電流が流れるか否かを確認する。

【００８３】ステップＳＴ５において所定の電流が検知
されれば、正常なバーンインテストが実行されていると
いうことで検証を終了する。一方、所定の電流が検知さ
れなかった場合は、再度ステップＳＴ１以下の動作を行
う。

【００８４】＜Ｂ−６．特徴的作用効果＞以上説明した
ように、本発明に係る半導体記憶装置の実施の形態２に
よれば、ＷＣＢＲ状態にすることによってテスト状態に
入り、複数のアドレス信号入力端子に複数のアドレス信
号を入力してバーンインモードを選択するので、バーン
インテストを確実に行うことが可能となる。また、所定
のアドレス信号入力端子にアドレス信号を入力した時点
からリーク電流が流れるようになるので、バーンインモ
ード検証のために消費する電力を低減することができ
る。

【００８５】また、バーンインテストに必要なスーパー
Ｖihと、バーンインモード信号ＢＩＴが与えられること
によって、スーパーＶihを供給する電源と接地電位との
間にリーク電流が流れるバーンインモード検証回路を設
けることで、バーンインモードに入ったことを外部にお
いて検証することが可能となり、バーンインモードに入
らずにテストが進行して、不良品を見逃す恐れを解消す
ることができる。

【００８６】

【発明の効果】本発明に係る請求項１記載の半導体記憶
装置によれば、バーンインモード信号の活性期間に第２
種のワード線が選択された場合には、入力データ反転手
段を用いて入力データを自動的に反転させることによ
り、入力データを全て第１の電位とした場合でも、第２
メモリセルに第１の信号を与えることができるので、第
２メモリセルに対応させた入力データを準備する必要が
なくなり、データ入力を簡略化させてバーンインテスト
に費やす手間を軽減することができる。また、入力デー
タが単純化されるので、複数の半導体記憶装置を並列に
接続し負荷が大きくなるような場合でも入力波形の鈍り
が抑制され正確なデータを入力することが可能となる。

【００８７】本発明に係る請求項２記載の半導体記憶装
置によれば、バーンインモード信号およびロウアドレス
信号が活性状態となった場合に活性状態となる反転指示
信号を反転指示手段から出力し、反転指示信号の活性期
間に入力される入力データを信号反転手段において反転
させることで、第２種のワード線が選択された場合に入
力データを自動的に反転させることが可能となる。

【００８８】本発明に係る請求項３記載の半導体記憶装
置によれば、バーンインモード信号とロウアドレス信号
とが活性状態の「Ｈ」になると、第１のＮＡＮＤ回路の
出力は「Ｌ」となり、第１のインバータ回路の出力、す
なわち反転指示信号は「Ｈ」となる。反転指示信号が
「Ｈ」であり入力データが「Ｈ」である場合、ＮＯＲ回
路の出力は「Ｈ」となり、第５のインバータ回路で反転
されて「Ｌ」となり、一方、反転指示信号が「Ｈ」であ
り入力データが「Ｌ」である場合、ＮＯＲ回路の出力は
「Ｌ」となり、第５のインバータ回路で反転されて
「Ｈ」となるので、第２種のワード線が選択された場合
に入力データを自動的に反転するのに適した構成が得ら
れる。

【００８９】本発明に係る請求項４記載の半導体記憶装
置によれば、バーンインモード信号の活性期間に、セル
プレート電位切替え手段を用いて第１および第２メモリ
セルのセルプレート電位を第２電位に変更することによ
り、メモリセルに加わるストレスを増大させることがで
き、バーンインテストの信頼性をより高めることが可能
となる。

【００９０】本発明に係る請求項５記載の半導体記憶装
置によれば、バーンインモード信号出力手段において、
所定のタイミングで与えられるコラムアドレスストロー
ブ信号、ロウアドレスストローブ信号、ライトイネーブ
ル信号と、複数のアドレス信号と、通常の高電位信号の
レベルよりも高い電源電圧とに応答して活性状態となる
バーンインモード信号を生成するので、複数のアドレス
端子にアドレス信号を入力した時点からリーク電流が流
れることになり、バーンインモード検証のために消費す
る電力を低減することができる。また、当該バーンイン
モード信号をバーンインモード検証手段に与えてリーク
電流を流すことでバーンインモードに入ったか否かを検
証するので、バーンインモードに入ったことを外部にお
いて検証することが可能となり、バーンインモードに入
らずにテストが進行して、不良品を見逃す恐れを解消す
ることができる。

【００９１】本発明に係る請求項６記載の半導体記憶装
置によれば、第１のトランジスタおよび複数の第２のト
ランジスタによって降下する電圧の合計を越えた電圧が
他のアドレス端子に与えられ、かつ、制御電極に活性状
態のバーンインモード信号が与えられた場合に、他のア
ドレス端子と接地電位との間にリーク電流が流れること
になるので、バーンインモードに入ったことを外部にお
いて検証可能な構成が得られる。

【００９２】本発明に係る請求項７記載の半導体記憶装
置によれば、複数の第２のトランジスタがそれぞれ短絡
手段をさらに有しているので、複数の第２のトランジス
タのうち設計通りの閾値を有さないものについて、一方
の電極と他方の電極とを短絡接続させることで、バーン
インモード信号が活性状態になってもリーク電流が流れ
ないという事態を解消することができる。

【００９３】本発明に係る請求項８記載の半導体記憶装
置によればバーンインモード信号出力手段が、電源電圧
検出手段と、いわゆるＷＣＢＲ状態にあるか否かを検出
するＷＣＢＲ検出手段と、モード選択手段とを有してい
るので、ＷＣＢＲ状態にすることによってテスト状態に
入り、複数のアドレス入力端子にアドレス信号を入力し
てバーンインモードを選択するので、バーンインテスト
を確実に行うことが可能となる。

【図面の簡単な説明】

【図１】 本発明に係る半導体記憶装置の実施の形態１
の構成を説明するブロック図である。

【図２】 本発明に係る半導体記憶装置の実施の形態１
のアドレススクランブル回路の構成を説明する図であ
る。

【図３】 本発明に係る半導体記憶装置の実施の形態１
のアドレススクランブル回路の構成を説明する図であ
る。

【図４】 本発明に係る半導体記憶装置の実施の形態１
の動作を説明する図である。

【図５】 ワード線の選択方法を説明する図である。

【図６】 セルプレート電位切替え回路の構成を示す図
である。

【図７】 セルプレート電位切替え回路の構成を示す図
である。

【図８】 本発明に係る半導体記憶装置の実施の形態２
の構成を説明するブロック図である。

【図９】 アドレスキー回路の構成を示す図である。

【図１０】 本発明に係る半導体記憶装置の実施の形態
２の動作を説明するタイミングチャートである。

【図１１】 本発明に係る半導体記憶装置の実施の形態
２のバーンインモード検証回路の構成を示す図である。

【図１２】 本発明に係る半導体記憶装置の実施の形態
２の動作を説明するフローチャートである。

【図１３】 メモリアレイの構成を示す図である。

【符号の説明】

ＢＩＴ バーンインモード信号、ＲＡＦ<０> ０番のロ
ウアドレスファースト信号、ＩＮＴＤＱ 入力データ、
ＤＩＮＶ データ反転指示信号、１０１ セルプレート
電位切替え回路、ＣＳ セルプレート電圧発生回路、Ｓ
Ｃ 短絡回路。

フロントページの続き (72)発明者 浜出 啓 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力データと同じ第１電位の第１の信号
   を第１のビット線に与えるとともに、前記入力データと
   は反転した第２電位の第２の信号を第２のビット線に与
   える入力手段と、偶数番および奇数番の一方である第１
   種のワード線と前記第１のビット線との交差部に設けら
   れた第１メモリセルと、前記第１種とは反対の第２種の
   ワード線と前記第２のビット線との交差部に設けられた
   第２メモリセルとを備え、前記第１種のワード線および
   前記第１のビット線が選択された場合には、前記第１メ
   モリセルに前記第１の信号が書き込まれ、前記第２種の
   ワード線および第２のビット線が選択された場合には、
   前記第２の信号が書き込まれる半導体記憶装置におい
   て、 バーンインテスト時に活性状態となるバーンインモード
   信号を出力するバーンインモード信号出力手段と、 前記入力手段の前段に設けられ、前記バーンインモード
   信号を受け、前記バーンインモード信号の活性期間に、
   前記第２種のワード線が選択される場合には、前記入力
   データを自動的に反転させる入力データ反転手段とを備
   える半導体記憶装置。
2. 【請求項２】 前記入力データ反転手段は、 前記バーンインモード信号と、所定のロウアドレス端子
   から入力され前記第２種のワード線が選択される場合に
   活性状態となるロウアドレス信号とを受け、前記バーン
   インモード信号および前記ロウアドレス信号が活性状態
   となった場合に活性状態となる反転指示信号を出力する
   反転指示手段と、 前記反転指示信号と前記入力データとを受け、前記反転
   指示信号の活性期間に入力される前記入力データを反転
   して出力する信号反転手段とを有する請求項１記載の半
   導体記憶装置。
3. 【請求項３】 前記反転指示手段は、 前記バーンインモード信号とロウアドレス信号とを受け
   る第１のＮＡＮＤ回路と、 前記第１のＮＡＮＤ回路の出力を受け、該出力を反転し
   て出力する第１のインバータ回路とを含み、 前記信号反転手段は、 前記入力データを受ける第２のインバータ回路と、 前記第２のインバータ回路に直列に接続された第３のイ
   ンバータ回路と、 前記反転指示信号を受ける第４のインバータ回路と、 前記第３および第４のインバータ回路の出力を受ける第
   １のＡＮＤ回路と、 前記第２のインバータ回路の出力および前記入力データ
   を受ける第２のＡＮＤ回路と、 前記第１および第２のＡＮＤ回路の出力を受けるＮＯＲ
   回路と、 前記ＮＯＲ回路の出力を反転して出力する第５のインバ
   ータ回路とを含む請求項２記載の半導体記憶装置。
4. 【請求項４】 前記バーンインモード信号を受け、前記
   バーンインモード信号の活性期間に、前記第１および第
   ２メモリセルのセルプレート電位を前記第２電位に切替
   えるセルプレート電位切替え手段をさらに備える請求項
   １記載の半導体記憶装置。
5. 【請求項５】 バーンインテスト時に、所定のタイミン
   グで与えられるコラムアドレスストローブ信号、ロウア
   ドレスストローブ信号、ライトイネーブル信号と、複数
   のアドレス端子から入力される複数のアドレス信号と、
   前記複数のアドレス端子とは別の他のアドレス端子から
   入力される通常の高電位信号のレベルよりも高い電源電
   圧とに応答して活性状態となるバーンインモード信号を
   出力するバーンインモード信号出力手段と、 前記他のアドレス端子と接地電位との間に設けられ、活
   性状態にある前記バーンインモード信号に応答して、前
   記他のアドレス端子と接地電位との間にリーク電流を流
   すことでバーンインモードに入ったか否かを検証するバ
   ーンインモード検証手段とを備える半導体記憶装置。
6. 【請求項６】 バーンインモード検証手段は、 一方の電極が前記他のアドレス端子に接続されるととも
   に、自らの制御電極にも接続されてダイオード接続とな
   った第１のトランジスタと、 ダイオード接続され、前記第１のトランジスタに直列に
   接続された複数の第２のトランジスタと、 前記複数の第２のトランジスタの最終段のトランジスタ
   と接地電位との間に介挿され、前記バーンインモード信
   号出力手段に制御電極を接続された第３のトランジスタ
   とを有する請求項５記載の半導体記憶装置。
7. 【請求項７】 前記複数の第２のトランジスタは、それ
   ぞれの一方の電極と他方の電極との間に並列して設けら
   れ、所定の条件下で前記一方の電極と他方の電極とを短
   絡接続する短絡手段をさらに備える請求項６記載の半導
   体記憶装置。
8. 【請求項８】 前記バーンインモード信号出力手段は、 前記通常の高電位信号のレベルよりも高い電源電圧が与
   えられているか否かを検出し、前記通常の高電位信号の
   レベルよりも高い電源電圧が与えられている場合に活性
   状態となる電圧検出信号を出力する電源電圧検出手段
   と、 前記ライトイネーブル信号および前記コラムアドレスス
   トローブ信号が立ち下がった後に前記ロウアドレススト
   ローブ信号が立ち下がった場合に活性状態となるＷＣＢ
   Ｒ検出信号を出力するＷＣＢＲ検出手段と、 前記複数のアドレス信号と、前記電圧検出信号と、ＷＣ
   ＢＲ検出信号との組み合わせによって、バーンインモー
   ド信号を活性状態あるいは非活性状態に設定するモード
   選択手段とを有する請求項５記載の半導体記憶装置。