JPH09148452A - 静電放電防護能力を強化したｃｍｏｓ出力バッファ - Google Patents
静電放電防護能力を強化したｃｍｏｓ出力バッファInfo
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- JPH09148452A JPH09148452A JP7291547A JP29154795A JPH09148452A JP H09148452 A JPH09148452 A JP H09148452A JP 7291547 A JP7291547 A JP 7291547A JP 29154795 A JP29154795 A JP 29154795A JP H09148452 A JPH09148452 A JP H09148452A
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Abstract
(57)【要約】
【課題】 非常に小さい占有面積で非常に高い静電放電
防護能力を提供するＣＭＯＳ出力バッファの静電放電防
護回路を提供する。 【解決手段】 本静電放電防護回路は、ラテラル半導体
制御整流器（ＳＣＲ) の構造中に挿入されたチャネル長
の短い薄酸化膜ＰＭＯＳ装置で構成されたＰＴＬＳＣＲ
（ＰＭＯＳ−トリガードラテラルＳＣＲ) 装置と、ラテ
ラルＳＣＲの構造中に挿入されたチャネル長の短い薄酸
化膜ＮＭＯＳ装置で構成されたＮＴＬＳＣＲ（ＮＭＯＳ
−トリガードラテラルＳＣＲ) 装置で構成されている。
これらのＣＭＯＳ装置はラテラルＳＣＲの導通電圧を元
来の開閉電圧からこれらＣＭＯＳ装置のスナップバック
破壊電圧にまで低下させる。また本静電放電防護回路に
は２個の寄生トランジスタが含まれており、それらは出
力バッファとVDD 間のＤｐ、出力バッファとVSS 間のＤ
ｎである。従って静電放電の4 モード：ＰＳ, ＮＳ,Ｐ
Ｄ, ＮＤがそれぞれ一対一で対応する形でＮＴＬＳＣ
Ｒ, Ｄｎ, Ｄｐ, ＰＴＬＳＣＲにより効果的に保護され
る。
防護能力を提供するＣＭＯＳ出力バッファの静電放電防
護回路を提供する。 【解決手段】 本静電放電防護回路は、ラテラル半導体
制御整流器（ＳＣＲ) の構造中に挿入されたチャネル長
の短い薄酸化膜ＰＭＯＳ装置で構成されたＰＴＬＳＣＲ
（ＰＭＯＳ−トリガードラテラルＳＣＲ) 装置と、ラテ
ラルＳＣＲの構造中に挿入されたチャネル長の短い薄酸
化膜ＮＭＯＳ装置で構成されたＮＴＬＳＣＲ（ＮＭＯＳ
−トリガードラテラルＳＣＲ) 装置で構成されている。
これらのＣＭＯＳ装置はラテラルＳＣＲの導通電圧を元
来の開閉電圧からこれらＣＭＯＳ装置のスナップバック
破壊電圧にまで低下させる。また本静電放電防護回路に
は２個の寄生トランジスタが含まれており、それらは出
力バッファとVDD 間のＤｐ、出力バッファとVSS 間のＤ
ｎである。従って静電放電の4 モード：ＰＳ, ＮＳ,Ｐ
Ｄ, ＮＤがそれぞれ一対一で対応する形でＮＴＬＳＣ
Ｒ, Ｄｎ, Ｄｐ, ＰＴＬＳＣＲにより効果的に保護され
る。
Description
【０００１】
【発明の属する技術分野】本発明は相補式酸化金属半導
体（ＣＭＯＳ）出力バッファの静電放電防護回路に関す
る。
体（ＣＭＯＳ）出力バッファの静電放電防護回路に関す
る。
【０００２】
【従来の技術】サブミクロンＣＭＯＳ半導体集積回路は
静電放電( ＥＳＤ) 防護能力が不足しているため、しば
しば損害を被むる。ＣＭＯＳ半導体技術が進歩し、サブ
ミクロン段階に達すると、装置の各種構造の製造プロセ
ス、例えば更に薄いゲート酸化膜、更に短いチャネル
長、更に浅いソート／ドレイン接合面、不純物濃度の低
いドレイン構造及び金属シリコン化物の拡散層がＣＭＯ
Ｓ半導体回路の静電放電防護能力を大幅に低下させてし
まう。これに関しては次の参考文献に記載されている：
C.Duvvury and A.Amerasekera, "ESD:a pervasive reli
ability concern forIC technologie", Proc.of IEEE V
ol.81, no.5, pp.690-702, May 1993, 及びA.Ameraseke
ra and C.Duvvury,"The impact of technology scaling
on ESD robustness and protection circuit design",
1994 EOS/ESD Symp.proc.EOS-16, pp237-245。
静電放電( ＥＳＤ) 防護能力が不足しているため、しば
しば損害を被むる。ＣＭＯＳ半導体技術が進歩し、サブ
ミクロン段階に達すると、装置の各種構造の製造プロセ
ス、例えば更に薄いゲート酸化膜、更に短いチャネル
長、更に浅いソート／ドレイン接合面、不純物濃度の低
いドレイン構造及び金属シリコン化物の拡散層がＣＭＯ
Ｓ半導体回路の静電放電防護能力を大幅に低下させてし
まう。これに関しては次の参考文献に記載されている：
C.Duvvury and A.Amerasekera, "ESD:a pervasive reli
ability concern forIC technologie", Proc.of IEEE V
ol.81, no.5, pp.690-702, May 1993, 及びA.Ameraseke
ra and C.Duvvury,"The impact of technology scaling
on ESD robustness and protection circuit design",
1994 EOS/ESD Symp.proc.EOS-16, pp237-245。
【０００３】特に、ＣＭＯＳ出力バッファ内のＮ型酸化
金属半導体( ＮＭＯＳ) とＰ型酸化金属半導体( ＰＭＯ
Ｓ) のドレインは、通常出力パッドに直接接続され、外
部の負荷を稼働させている。出力バッファが直接外部と
接触しているため、それをサブミクロン技術で製造する
際には、静電放電防護能力は大幅に低下してしまう。Ｃ
ＭＯＳ出力バッファの静電放電防護能力を向上させ、併
せて出力及び外部負荷を稼働させる能力を増加させるた
め、出力バッファ内のＮＭＯＳとＰＭＯＳ装置は非常に
大きな装置サイズを持つよう設計されている。しかした
とえこの様に大きなサイズの装置でも、サブミクロンＣ
ＭＯＳ製造技術で製造すれば、出力バッファの静電放電
防護能は依然としてサブミクロン製造技術により低下さ
せられる。これに関しては次の参考文献に記載されてい
る：T.L.Polgreen and A.Chatterjee, "Improving the
ESD failure threshold of silicided NMOS output tra
nsistors by ensuring uniform current flow", IEEE T
rans.Electron Devices, Vol.39, no2, pp.379-388, 19
92;C.Duvvury, C.Diaz,and T.Haddock, "Achievingunif
orm NM0S device power distribution for submicron E
SD reliability",1992 IEDM Technical Digest, pp.131
-134; 及びC.Duvvury and C.Diaz, "Dynamic gate coup
ling of NMOS for efficient output ESD Protection",
Proc.of IRPS, PP.141-150, 1992.サブミクロンＣＭＯ
Ｓ出力バッファの静電放電防護能力を改善するため、サ
ブミクロンＣＭＯＳ製造工程に1 層の" ＥＳＤインプラ
ント" （静電放電防護キャラクタ濃度値）光マスクを追
加し、比較的強い装置構造を特別にＣＭＯＳ半導体出力
バッファ内に取付け、静電放電防護能力の向上を図っ
た。しかしこれらの製造工程や光マスクの増加は集積回
路の製造コストを引上げる結果となった。
金属半導体( ＮＭＯＳ) とＰ型酸化金属半導体( ＰＭＯ
Ｓ) のドレインは、通常出力パッドに直接接続され、外
部の負荷を稼働させている。出力バッファが直接外部と
接触しているため、それをサブミクロン技術で製造する
際には、静電放電防護能力は大幅に低下してしまう。Ｃ
ＭＯＳ出力バッファの静電放電防護能力を向上させ、併
せて出力及び外部負荷を稼働させる能力を増加させるた
め、出力バッファ内のＮＭＯＳとＰＭＯＳ装置は非常に
大きな装置サイズを持つよう設計されている。しかした
とえこの様に大きなサイズの装置でも、サブミクロンＣ
ＭＯＳ製造技術で製造すれば、出力バッファの静電放電
防護能は依然としてサブミクロン製造技術により低下さ
せられる。これに関しては次の参考文献に記載されてい
る：T.L.Polgreen and A.Chatterjee, "Improving the
ESD failure threshold of silicided NMOS output tra
nsistors by ensuring uniform current flow", IEEE T
rans.Electron Devices, Vol.39, no2, pp.379-388, 19
92;C.Duvvury, C.Diaz,and T.Haddock, "Achievingunif
orm NM0S device power distribution for submicron E
SD reliability",1992 IEDM Technical Digest, pp.131
-134; 及びC.Duvvury and C.Diaz, "Dynamic gate coup
ling of NMOS for efficient output ESD Protection",
Proc.of IRPS, PP.141-150, 1992.サブミクロンＣＭＯ
Ｓ出力バッファの静電放電防護能力を改善するため、サ
ブミクロンＣＭＯＳ製造工程に1 層の" ＥＳＤインプラ
ント" （静電放電防護キャラクタ濃度値）光マスクを追
加し、比較的強い装置構造を特別にＣＭＯＳ半導体出力
バッファ内に取付け、静電放電防護能力の向上を図っ
た。しかしこれらの製造工程や光マスクの増加は集積回
路の製造コストを引上げる結果となった。
【０００４】もう一つの方法はＣＭＯＳ出力バッファと
出力パッド間に静電放電防護装置を追加し、サブミクロ
ンＣＭＯＳ出力バッファの静電放電防護能力を向上させ
ようとするものである。Y.-J.B.Liu及び S.Cagnina,
の"Electrostatic dischage protection devicefor CMO
S Integrared circuit outputs", アメリカ特許第4,73
4,752 号には、フィールド酸化膜（Ｎ型) 装置を使用
し、ＣＭＯＳ出力バッファ内のＮ型トランジスタ( ＮＭ
ＯＳ) と並列に配置し、ＣＭＯＳ出力バッファの静電放
電防護能力を向上させる試みが記載されている。T.C.Ch
en及び D.S.Culver,の "ESD Protection circuit" アメ
リカ特許第5,329,143 号には、ラテラルＮ−Ｐ−Ｎ バ
イポーラトランジスタをＣＭＯＳ出力バッファ内のＮ型
トランジスタ( ＮＭＯＳ) と並列に配置し、ＣＭＯＳ出
力バッファの静電放電防護能力を向上させる試みが記載
されている。しかしフィールド酸化膜装置及びラテラル
Ｎ−Ｐ−Ｎバイポーラトランジスタの導通電圧は、一般
的に言うと、短チャネル薄酸化膜ＮＭＯＳ装置に比べ共
に高くなっている。従って上記２種の並列装置を使用
し、出力バッファの静電放電防護能力を向上させようと
しても、その効果は非常に小さなものに過ぎないのであ
る。
出力パッド間に静電放電防護装置を追加し、サブミクロ
ンＣＭＯＳ出力バッファの静電放電防護能力を向上させ
ようとするものである。Y.-J.B.Liu及び S.Cagnina,
の"Electrostatic dischage protection devicefor CMO
S Integrared circuit outputs", アメリカ特許第4,73
4,752 号には、フィールド酸化膜（Ｎ型) 装置を使用
し、ＣＭＯＳ出力バッファ内のＮ型トランジスタ( ＮＭ
ＯＳ) と並列に配置し、ＣＭＯＳ出力バッファの静電放
電防護能力を向上させる試みが記載されている。T.C.Ch
en及び D.S.Culver,の "ESD Protection circuit" アメ
リカ特許第5,329,143 号には、ラテラルＮ−Ｐ−Ｎ バ
イポーラトランジスタをＣＭＯＳ出力バッファ内のＮ型
トランジスタ( ＮＭＯＳ) と並列に配置し、ＣＭＯＳ出
力バッファの静電放電防護能力を向上させる試みが記載
されている。しかしフィールド酸化膜装置及びラテラル
Ｎ−Ｐ−Ｎバイポーラトランジスタの導通電圧は、一般
的に言うと、短チャネル薄酸化膜ＮＭＯＳ装置に比べ共
に高くなっている。従って上記２種の並列装置を使用
し、出力バッファの静電放電防護能力を向上させようと
しても、その効果は非常に小さなものに過ぎないのであ
る。
【０００５】またD.B.Scott, P.W.Bosshart,及び I.D.G
allia,の "Circuit to improve electrostatic dischar
ge protection"アメリカ特許第5,019,888 号には、出力
バッファ中のサイズの大きい薄酸化膜ＮＭＯＳ装置を複
数個のサイズの小さなＮＭＯＳ装置に分解し、相互に並
列配置し、併せて小サイズの各ＮＭＯＳ装置を直列の抵
抗に追加する形で静電放電防護能力の向上を図る試みが
記載されている。K.F.Lee, A.Lee, M.L.Marmet, 及びK.
W.Ouyang, の"Electrostatic Discharge protection ci
rcuit with bimodal resistance characteristics, "ア
メリカ特許第5,270,565 号には、フィールド酸化膜装置
を出力パッドに接続し、それを出力バッファ内の薄酸化
膜ＮＭＯＳ装置と並列に配置し、併せて薄酸化膜ＮＭＯ
Ｓ装置のドレインを一連のＮ型ウェル（Ｎ−Ｗｅｌｌ）
が作る抵抗に追加し、出力パッドに直列で接続する形で
静電放電防護能力の向上を図る試みが記載されている。
G.N.Roberts,の「出力ＥＳＤ保護回路」アメリカ特許第
5,218,222 号には、横方向Ｎ−Ｐ−Ｎバイポーラトラン
ジスタを出力パッドに接続し、出力バッファ内のＮＭＯ
Ｓ装置と並列に配置し、併せて出力バッファと出力パッ
ド間に直列抵抗を追加し、静電放電防護能力を向上させ
ようとする試みが記載されている。上記の三文献では、
いずれも出力バッファと出力パッド間に直列抵抗を追加
しているが、これら定格外の直列抵抗の増加は、サブミ
クロンＣＭＯＳ出力バッファの静電放電防護能力を向上
させることはできるが、出力バッファの駆動能力の出力
を制限し、その上出力信号も直列抵抗が原因し、時間の
遅延を招くことになる。従って直列抵抗追加方式は出力
バッファの高速度または重負荷状態での応用に制限を加
える結果となってしまう。
allia,の "Circuit to improve electrostatic dischar
ge protection"アメリカ特許第5,019,888 号には、出力
バッファ中のサイズの大きい薄酸化膜ＮＭＯＳ装置を複
数個のサイズの小さなＮＭＯＳ装置に分解し、相互に並
列配置し、併せて小サイズの各ＮＭＯＳ装置を直列の抵
抗に追加する形で静電放電防護能力の向上を図る試みが
記載されている。K.F.Lee, A.Lee, M.L.Marmet, 及びK.
W.Ouyang, の"Electrostatic Discharge protection ci
rcuit with bimodal resistance characteristics, "ア
メリカ特許第5,270,565 号には、フィールド酸化膜装置
を出力パッドに接続し、それを出力バッファ内の薄酸化
膜ＮＭＯＳ装置と並列に配置し、併せて薄酸化膜ＮＭＯ
Ｓ装置のドレインを一連のＮ型ウェル（Ｎ−Ｗｅｌｌ）
が作る抵抗に追加し、出力パッドに直列で接続する形で
静電放電防護能力の向上を図る試みが記載されている。
G.N.Roberts,の「出力ＥＳＤ保護回路」アメリカ特許第
5,218,222 号には、横方向Ｎ−Ｐ−Ｎバイポーラトラン
ジスタを出力パッドに接続し、出力バッファ内のＮＭＯ
Ｓ装置と並列に配置し、併せて出力バッファと出力パッ
ド間に直列抵抗を追加し、静電放電防護能力を向上させ
ようとする試みが記載されている。上記の三文献では、
いずれも出力バッファと出力パッド間に直列抵抗を追加
しているが、これら定格外の直列抵抗の増加は、サブミ
クロンＣＭＯＳ出力バッファの静電放電防護能力を向上
させることはできるが、出力バッファの駆動能力の出力
を制限し、その上出力信号も直列抵抗が原因し、時間の
遅延を招くことになる。従って直列抵抗追加方式は出力
バッファの高速度または重負荷状態での応用に制限を加
える結果となってしまう。
【０００６】この他、ラテラル半導体制御整流器( ＳＣ
Ｒ) 装置も静電放電防護装置として、サブミクロン相補
式集積回路中に使用され、静電放電防護能力の向上が図
られている。ラテラルＳＣＲは最小の占有面積で最高の
静電放電防護能力を発揮することがすでに発見されてい
る。A.Chatterjee及び T.Polgreen,の論文 "A low-volt
age triggering SCR for on-chip ESD protection at
output and input pads", IEEE Electron Device Lette
rs, Vol.12, No.1, pp.21-222, Jan.1991;及びA.Chatte
rjee及び T.Polgreen,の論文 "A low-voltage triggeri
ng SCR for on-chip ESD protection at output and i
nput pads", Proc.of 1990 Symposium on VLSI Technol
ogy, pp.75-76 では、改良型のラテラルＳＣＲ 構造を
ＬＶＴＳＣＲ（低電圧トリガーＳＣＲ）と名付け、出力
バッファ内のＮＭＯＳ装置と並列に配置し、静電放電防
護能力の向上を図っている。この種のＬＶＴＳＣＲ装置
はサブミクロンＣＭＯＳ回路の出力バッファの静電放電
防護能力を効果的に向上させるばかりではなく、直列抵
抗を出力バッファと出力パッド間に追加する必要もない
ものである。
Ｒ) 装置も静電放電防護装置として、サブミクロン相補
式集積回路中に使用され、静電放電防護能力の向上が図
られている。ラテラルＳＣＲは最小の占有面積で最高の
静電放電防護能力を発揮することがすでに発見されてい
る。A.Chatterjee及び T.Polgreen,の論文 "A low-volt
age triggering SCR for on-chip ESD protection at
output and input pads", IEEE Electron Device Lette
rs, Vol.12, No.1, pp.21-222, Jan.1991;及びA.Chatte
rjee及び T.Polgreen,の論文 "A low-voltage triggeri
ng SCR for on-chip ESD protection at output and i
nput pads", Proc.of 1990 Symposium on VLSI Technol
ogy, pp.75-76 では、改良型のラテラルＳＣＲ 構造を
ＬＶＴＳＣＲ（低電圧トリガーＳＣＲ）と名付け、出力
バッファ内のＮＭＯＳ装置と並列に配置し、静電放電防
護能力の向上を図っている。この種のＬＶＴＳＣＲ装置
はサブミクロンＣＭＯＳ回路の出力バッファの静電放電
防護能力を効果的に向上させるばかりではなく、直列抵
抗を出力バッファと出力パッド間に追加する必要もない
ものである。
【０００７】静電放電（ＥＳＤ) は、ＩＣのいずれかの
入力ないし出力ピンがおそらくプラスまたはマイナスの
電圧極性をVDD(ＩＣの高電圧源) またはVSS(ＩＣの低電
圧源) ピンに対して印加し、放電している。従ってＣＭ
ＯＳ出力バッファの出力ピンについて言うと、四種類の
異なった放電方式があることになる： (1) ＰＳモード：VDD バスが浮いている時に静電放電は
ある出力ピンがVSS バスに対応し、プラスの電圧極性を
持つ。 (2) ＮＳモード：VDD バスが浮いている時に静電放電は
ある出力ピンがVSS バスに対応し、マイナスの電圧極性
を持つ。 (3) ＰＤモード：VSS バスが浮いている時に静電放電は
ある出力ピンがVDD バスに対応し、プラスの電圧極性を
持つ。 (4) ＮＤモード：VSS バスが浮いている時に静電放電は
ある出力ピンがVDD バスに対応し、マイナスの電圧極性
を持つ。
入力ないし出力ピンがおそらくプラスまたはマイナスの
電圧極性をVDD(ＩＣの高電圧源) またはVSS(ＩＣの低電
圧源) ピンに対して印加し、放電している。従ってＣＭ
ＯＳ出力バッファの出力ピンについて言うと、四種類の
異なった放電方式があることになる： (1) ＰＳモード：VDD バスが浮いている時に静電放電は
ある出力ピンがVSS バスに対応し、プラスの電圧極性を
持つ。 (2) ＮＳモード：VDD バスが浮いている時に静電放電は
ある出力ピンがVSS バスに対応し、マイナスの電圧極性
を持つ。 (3) ＰＤモード：VSS バスが浮いている時に静電放電は
ある出力ピンがVDD バスに対応し、プラスの電圧極性を
持つ。 (4) ＮＤモード：VSS バスが浮いている時に静電放電は
ある出力ピンがVDD バスに対応し、マイナスの電圧極性
を持つ。
【０００８】以上の四種類の放電モードでは出力ピンが
ＣＭＯＳ集積回路（ＩＣ) 中の出力バッファ内のＮ型ト
ランジスタ（ＮＭＯＳ) 及びＰ型トランジスタ（ＰＭＯ
Ｓ)装置を損傷させてしまう。そして集積回路のあるピ
ンの静電放電故障しきい値は、当該ピンが四種類の静電
放電モード中で耐えられる最低静電放電電圧と定義され
る。例えばある出力ピンはＰＳ, ＮＳ, ＰＤモードでは
6000ボルトの静電放電電圧に耐えられるが、ＮＤモード
では1000ボルトの静電放電電圧にしか耐えられない。こ
の場合には、そのピンの静電放電故障しきい値は1000ボ
ルトに過ぎないのである。上記の各種参考文献では、静
電放電防護措置はすべて出力ピンのVSS 端子側に施さ
れ、追加された並列装置もすべて出力パッドとVSS 端子
間に配置されているだけであり、静電放電防護装置は出
力パッドとVDD 端子間には配置されていない。このよう
な出力バッファをＮＤモードまたはＰＤモードでその静
電放電を測定する場合、出力バッファ内のＰＭＯＳ装置
（出力パッドとVDD 端子間に接続）は容易に静電放電に
よって破壊されてしまい、出力ピンのＥＳＤ故障しきい
値が効果的に増加することはない。従って出力バッファ
の静電放電防護回路は上記の四種類の静電放電モードの
防護能力を共に提供できるものでなければならず、これ
によりはじめて効果的にサブミクロンＣＭＯＳ集積回路
の静電放電防護能力を向上させることができるのであ
る。
ＣＭＯＳ集積回路（ＩＣ) 中の出力バッファ内のＮ型ト
ランジスタ（ＮＭＯＳ) 及びＰ型トランジスタ（ＰＭＯ
Ｓ)装置を損傷させてしまう。そして集積回路のあるピ
ンの静電放電故障しきい値は、当該ピンが四種類の静電
放電モード中で耐えられる最低静電放電電圧と定義され
る。例えばある出力ピンはＰＳ, ＮＳ, ＰＤモードでは
6000ボルトの静電放電電圧に耐えられるが、ＮＤモード
では1000ボルトの静電放電電圧にしか耐えられない。こ
の場合には、そのピンの静電放電故障しきい値は1000ボ
ルトに過ぎないのである。上記の各種参考文献では、静
電放電防護措置はすべて出力ピンのVSS 端子側に施さ
れ、追加された並列装置もすべて出力パッドとVSS 端子
間に配置されているだけであり、静電放電防護装置は出
力パッドとVDD 端子間には配置されていない。このよう
な出力バッファをＮＤモードまたはＰＤモードでその静
電放電を測定する場合、出力バッファ内のＰＭＯＳ装置
（出力パッドとVDD 端子間に接続）は容易に静電放電に
よって破壊されてしまい、出力ピンのＥＳＤ故障しきい
値が効果的に増加することはない。従って出力バッファ
の静電放電防護回路は上記の四種類の静電放電モードの
防護能力を共に提供できるものでなければならず、これ
によりはじめて効果的にサブミクロンＣＭＯＳ集積回路
の静電放電防護能力を向上させることができるのであ
る。
【０００９】
【発明が解決しようとする課題】従って本発明の目的
は、上記参考文献中の欠点を克服し、全面的にサブミク
ロン相補式出力バッファの静電放電防護能力を向上させ
ることにある。
は、上記参考文献中の欠点を克服し、全面的にサブミク
ロン相補式出力バッファの静電放電防護能力を向上させ
ることにある。
【００１０】
【課題を解決するための手段】本発明では、２個の低電
圧トリガーＳＣＲと２個のダイオードを相補式接続方式
で配置し、四種類（ＰＳ, ＮＳ, ＰＤ及びＮＤ）のモー
ドの静電放電に対して防護している。またこれらの全面
的静電放電防護回路とＣＭＯＳ出力バッファ内のＮＭＯ
ＳとＰＭＯＳ装置を適宜相互に混在する形で配置し、占
有面積を減少させている。本発明では比較的小さい占有
面積（出力バッファと静電放電防護回路を含む）で比較
的高いＥＳＤ故障しきい値を提供することができ、また
本発明では出力バッファと出力パッド間に直列抵抗を使
用していないため、出力バッファが出力する駆動能力と
出力信号の遅延時間が影響を受けることはない。
圧トリガーＳＣＲと２個のダイオードを相補式接続方式
で配置し、四種類（ＰＳ, ＮＳ, ＰＤ及びＮＤ）のモー
ドの静電放電に対して防護している。またこれらの全面
的静電放電防護回路とＣＭＯＳ出力バッファ内のＮＭＯ
ＳとＰＭＯＳ装置を適宜相互に混在する形で配置し、占
有面積を減少させている。本発明では比較的小さい占有
面積（出力バッファと静電放電防護回路を含む）で比較
的高いＥＳＤ故障しきい値を提供することができ、また
本発明では出力バッファと出力パッド間に直列抵抗を使
用していないため、出力バッファが出力する駆動能力と
出力信号の遅延時間が影響を受けることはない。
【００１１】本発明は静電放電防護能力を強化したＣＭ
ＯＳ出力バッファに関するものである。ＣＭＯＳ出力バ
ッファは、インバータと接続された回路構造を持ち、そ
の内に薄酸化膜のＰＭＯＳ装置と薄酸化膜のＮＭＯＳ装
置を有している。このＰＭＯＳ装置のソースはVSS に接
続されており、ドレインも出力端子に接続されている。
この共通出力端子はＩＣ接続ピンのパッキング用として
出力パッドに接続されている。このＰＭＯＳ及びＮＭＯ
Ｓ装置の入力ゲート電極はＩＣ内部の回路に接続されて
おり、ＩＣの内部回路の制御を受けている。
ＯＳ出力バッファに関するものである。ＣＭＯＳ出力バ
ッファは、インバータと接続された回路構造を持ち、そ
の内に薄酸化膜のＰＭＯＳ装置と薄酸化膜のＮＭＯＳ装
置を有している。このＰＭＯＳ装置のソースはVSS に接
続されており、ドレインも出力端子に接続されている。
この共通出力端子はＩＣ接続ピンのパッキング用として
出力パッドに接続されている。このＰＭＯＳ及びＮＭＯ
Ｓ装置の入力ゲート電極はＩＣ内部の回路に接続されて
おり、ＩＣの内部回路の制御を受けている。
【００１２】静電放電に対して防護するため、本発明で
は２個の寄生ダイオードと、2 個の寄生した低電圧トリ
ガーＳＣＲを静電放電防護装置として使用し、四種類
（ＰＳ, ＮＳ, ＰＤ, ＮＤ) のモードの静電放電に対し
て防護している。第一の寄生ダイオードＤｐと出力バッ
ファのＰＭＯＳ装置は並列に配置され、Ｄｐの陽極は出
力パッドに接続され、陰極はVDD （第一の供給電圧）に
接続されている。そしてこのＤｐがＰＤモードの静電放
電に対して防護している。第二の寄生ダイオードＤｎと
出力バッファのＮＭＯＳ装置も並列に配置され、Ｄｎの
陽極はVSS （第二の供給電圧）に接続され、Ｄｎの陰極
が出力パッドに接続されている。そしてこのＤｎがＮＳ
モードの静電放電に対して防護している。第一の低電圧
トリガーＳＣＲは１個のＰＭＯＰＳがラテラルＳＣＲを
トリガーするもので、ＰＴＬＳＣＲ( ＰＭＯＳ−トリガ
ーラテラルＳＣＲ) と呼ばれている。このＰＴＬＳＣＲ
装置と出力バッファ内のＰＭＯＳ装置が出力パッドとVD
D 間に並列に配置されており、このＰＴＬＳＣＲ装置が
ＮＤモードの静電放電に対して防護している。第二の低
電圧トリガーＳＣＲは1 個のＮＭＯＰＳがラテラルＳＣ
Ｒをトリガーするもので、ＮＴＬＳＣＲ（ＮＭＯＳ−ト
リガーラテラルＳＣＲ) と呼ばれている。このＮＴＬＳ
ＣＲ装置と出力バッファ内のＮＭＯＳ装置が出力パッド
とVSS 間に並列に配置されており、このＮＴＬＳＣＲ装
置がＰＳモードの静電放電に対して防護している。従っ
て出力ピンの四種類の静電放電モードはすべて一対一で
対応する装置によって防護されているため、そのＥＳＤ
故障しきい値は明らかに増加している。
は２個の寄生ダイオードと、2 個の寄生した低電圧トリ
ガーＳＣＲを静電放電防護装置として使用し、四種類
（ＰＳ, ＮＳ, ＰＤ, ＮＤ) のモードの静電放電に対し
て防護している。第一の寄生ダイオードＤｐと出力バッ
ファのＰＭＯＳ装置は並列に配置され、Ｄｐの陽極は出
力パッドに接続され、陰極はVDD （第一の供給電圧）に
接続されている。そしてこのＤｐがＰＤモードの静電放
電に対して防護している。第二の寄生ダイオードＤｎと
出力バッファのＮＭＯＳ装置も並列に配置され、Ｄｎの
陽極はVSS （第二の供給電圧）に接続され、Ｄｎの陰極
が出力パッドに接続されている。そしてこのＤｎがＮＳ
モードの静電放電に対して防護している。第一の低電圧
トリガーＳＣＲは１個のＰＭＯＰＳがラテラルＳＣＲを
トリガーするもので、ＰＴＬＳＣＲ( ＰＭＯＳ−トリガ
ーラテラルＳＣＲ) と呼ばれている。このＰＴＬＳＣＲ
装置と出力バッファ内のＰＭＯＳ装置が出力パッドとVD
D 間に並列に配置されており、このＰＴＬＳＣＲ装置が
ＮＤモードの静電放電に対して防護している。第二の低
電圧トリガーＳＣＲは1 個のＮＭＯＰＳがラテラルＳＣ
Ｒをトリガーするもので、ＮＴＬＳＣＲ（ＮＭＯＳ−ト
リガーラテラルＳＣＲ) と呼ばれている。このＮＴＬＳ
ＣＲ装置と出力バッファ内のＮＭＯＳ装置が出力パッド
とVSS 間に並列に配置されており、このＮＴＬＳＣＲ装
置がＰＳモードの静電放電に対して防護している。従っ
て出力ピンの四種類の静電放電モードはすべて一対一で
対応する装置によって防護されているため、そのＥＳＤ
故障しきい値は明らかに増加している。
【００１３】このＰＴＬＳＣＲ装置は短チャネル薄酸化
膜ＰＭＯＳ装置をラテラルＳＣＲの構造中に組み入れた
ものであり、ＮＴＬＳＣＲ装置は短チャネル薄酸化膜Ｎ
ＭＯＳ装置をラテラルＳＣＲの構造中に組み入れたもの
である。この薄酸化膜ＰＭＯＳ装置とＮＴＬＳＣＲ装置
はラテラルＳＣＲをトリガーするように設計されてい
る。このＰＴＬＳＣＲ装置がＮＤモードの静電放電を受
けると、その中に組込まれたＰＭＯＳ装置のドレインが
スナップバック破壊し、このＰＴＬＳＣＲ装置をトリガ
ーして導通させ、静電放電電流をバイパスに流すのであ
る。ＮＴＬＳＣＲ装置がＰＳモードの静電放電を受けた
場合には、その中に組込まれたＮＭＯＳ装置のドレイン
がスナップバック破壊し、このＮＴＬＳＣＲ装置をトリ
ガーして導通させ、静電放電電流をバイパスに流すので
ある。従ってこのＰＴＬＳＣＲとＮＴＬＳＣＲのトリガ
ー電圧はＰＭＯＳとＮＭＯＳ装置のスナップバック破壊
電圧（約13〜15V の間）まで低下し、再び元のＳＣＲの
トリガー電圧（約30〜50V ）とはならないため、このＰ
ＴＬＳＣＲとＮＴＬＳＣＲは、ＣＭＯＳ出力バッファ内
のＰＭＯＳとＮＭＯＳ装置と比べ、より早く導通し、静
電放電による出力バッファの破壊に対して防護するよう
設計することができるのである。
膜ＰＭＯＳ装置をラテラルＳＣＲの構造中に組み入れた
ものであり、ＮＴＬＳＣＲ装置は短チャネル薄酸化膜Ｎ
ＭＯＳ装置をラテラルＳＣＲの構造中に組み入れたもの
である。この薄酸化膜ＰＭＯＳ装置とＮＴＬＳＣＲ装置
はラテラルＳＣＲをトリガーするように設計されてい
る。このＰＴＬＳＣＲ装置がＮＤモードの静電放電を受
けると、その中に組込まれたＰＭＯＳ装置のドレインが
スナップバック破壊し、このＰＴＬＳＣＲ装置をトリガ
ーして導通させ、静電放電電流をバイパスに流すのであ
る。ＮＴＬＳＣＲ装置がＰＳモードの静電放電を受けた
場合には、その中に組込まれたＮＭＯＳ装置のドレイン
がスナップバック破壊し、このＮＴＬＳＣＲ装置をトリ
ガーして導通させ、静電放電電流をバイパスに流すので
ある。従ってこのＰＴＬＳＣＲとＮＴＬＳＣＲのトリガ
ー電圧はＰＭＯＳとＮＭＯＳ装置のスナップバック破壊
電圧（約13〜15V の間）まで低下し、再び元のＳＣＲの
トリガー電圧（約30〜50V ）とはならないため、このＰ
ＴＬＳＣＲとＮＴＬＳＣＲは、ＣＭＯＳ出力バッファ内
のＰＭＯＳとＮＭＯＳ装置と比べ、より早く導通し、静
電放電による出力バッファの破壊に対して防護するよう
設計することができるのである。
【００１４】本発明はどの様なＣＭＯＳまたはバイポー
ラＣＭＯＳ（ＢｉＣＭＯＳ) 製造工程であっても実現可
能であり、それはＮ型ウェル／Ｐ型基板、Ｐ型ウェル／
Ｎ型基板であるか、またはバイポーラ製造技術であるか
に拘らずである。本発明ではＰＴＬＳＣＲとＮＴＬＳＷ
ＣＲ装置をＣＭＯＳ出力バッファに追加しているが、そ
のうちの共用できる部分は出力バッファ内の装置と共用
し、占有面積を減少させているので、旧来の設計（また
は過去に提案されたもの）と比べると、本発明は相対的
により少ない占有面積で、ＣＭＯＳ出力バッファのより
高い静電放電防護能力を提供している。
ラＣＭＯＳ（ＢｉＣＭＯＳ) 製造工程であっても実現可
能であり、それはＮ型ウェル／Ｐ型基板、Ｐ型ウェル／
Ｎ型基板であるか、またはバイポーラ製造技術であるか
に拘らずである。本発明ではＰＴＬＳＣＲとＮＴＬＳＷ
ＣＲ装置をＣＭＯＳ出力バッファに追加しているが、そ
のうちの共用できる部分は出力バッファ内の装置と共用
し、占有面積を減少させているので、旧来の設計（また
は過去に提案されたもの）と比べると、本発明は相対的
により少ない占有面積で、ＣＭＯＳ出力バッファのより
高い静電放電防護能力を提供している。
【００１５】
A.回路の構造 図１はこの発明を応用した回路の見取図である。この図
１は静電放電防護能力を強化したＣＭＯＳ出力バッファ
10を示している。この出力バッファ10には出力電圧のし
きい値を高くする薄酸化膜ＰＭＯＳ装置12及び出力電圧
のしきい値を低くする薄酸化膜ＮＭＯＳ装置14が含まれ
ている。ＰＭＯＳ装置12のソースはVDD に接続してお
り、ＮＭＯＳ装置14のソースはVSSに接続している。こ
のＰＭＯＳ装置12とＮＭＯＳ装置14のドレインは一つに
なって出力端子17を形成している。この出力端子17は接
続ライン18を経由して出力パッド20に接続されている。
前段装置16はＩＣ内部回路で、この出力バッファ10のゲ
ート電極に信号を出力し、出力パッド上の電圧しきい値
を制御している。
１は静電放電防護能力を強化したＣＭＯＳ出力バッファ
10を示している。この出力バッファ10には出力電圧のし
きい値を高くする薄酸化膜ＰＭＯＳ装置12及び出力電圧
のしきい値を低くする薄酸化膜ＮＭＯＳ装置14が含まれ
ている。ＰＭＯＳ装置12のソースはVDD に接続してお
り、ＮＭＯＳ装置14のソースはVSSに接続している。こ
のＰＭＯＳ装置12とＮＭＯＳ装置14のドレインは一つに
なって出力端子17を形成している。この出力端子17は接
続ライン18を経由して出力パッド20に接続されている。
前段装置16はＩＣ内部回路で、この出力バッファ10のゲ
ート電極に信号を出力し、出力パッド上の電圧しきい値
を制御している。
【００１６】静電放電防護能力を向上させるため、ＰＴ
ＬＳＣＲ装置30とＰＭＯＳ装置12は並列でVDD と接続ラ
イン18の間に接続されており、ＮＴＬＳＣＲ装置50とＮ
ＭＯＳ装置14は並列で接続ライン18とVSS の間に接続さ
れている。このＣＭＯＳ出力バッファ10内には2 個の寄
生ダイオードＤｐ60とＤｎ70も含まれている。Ｄｐ60ダ
イオードはＰＭＯＳ装置12と並列に配置され、その陽極
が接続ライン18に接続されており、Ｄｎ70ダイオードは
ＮＭＯＳ装置14と並列に配置され、その陽極がVSS に接
続されている。
ＬＳＣＲ装置30とＰＭＯＳ装置12は並列でVDD と接続ラ
イン18の間に接続されており、ＮＴＬＳＣＲ装置50とＮ
ＭＯＳ装置14は並列で接続ライン18とVSS の間に接続さ
れている。このＣＭＯＳ出力バッファ10内には2 個の寄
生ダイオードＤｐ60とＤｎ70も含まれている。Ｄｐ60ダ
イオードはＰＭＯＳ装置12と並列に配置され、その陽極
が接続ライン18に接続されており、Ｄｎ70ダイオードは
ＮＭＯＳ装置14と並列に配置され、その陽極がVSS に接
続されている。
【００１７】ＰＴＬＳＣＲ装置30はＮＤモードの静電放
電防護用であり、Ｄｐダイオード60がＰＤモードの静電
放電防護用、ＮＴＬＳＣＲ装置50がＰＳモードの静電放
電防護用、Ｄｎダイオード70がＮＳモードの静電放電防
護用である。従って出力パッド20上で発生する四種類の
静電放電モードはすべて一対一で対応する形で防護され
ており、その上これらのＰＴＬＳＣＲ、ＮＴＬＳＣＲ、
Ｄｎ、Ｄｐ装置は早急に直接的な静電放電チャネルを提
供し、静電放電電流をバイパスに流すことができるので
ある。
電防護用であり、Ｄｐダイオード60がＰＤモードの静電
放電防護用、ＮＴＬＳＣＲ装置50がＰＳモードの静電放
電防護用、Ｄｎダイオード70がＮＳモードの静電放電防
護用である。従って出力パッド20上で発生する四種類の
静電放電モードはすべて一対一で対応する形で防護され
ており、その上これらのＰＴＬＳＣＲ、ＮＴＬＳＣＲ、
Ｄｎ、Ｄｐ装置は早急に直接的な静電放電チャネルを提
供し、静電放電電流をバイパスに流すことができるので
ある。
【００１８】ＰＴＬＳＣＲ（ＮＴＬＳＣＲ) 装置の導通
電圧は、ＰＴＬＳＣＲ（ＮＴＬＳＣＲ) 装置に組込まれ
た短チャネル薄酸化膜ＰＭＯＳ( ＮＭＯＳ) 装置のスナ
ップバック破壊電圧に等しく、元のラテラルＳＣＲのト
リガー電圧ではない。この短チャネル薄酸化膜ＰＭＯＳ
及びＮＭＯＳ装置のスナップバック破壊電圧は製造プロ
セスにより異なっているが、一般的に言って、スナップ
バック破壊電圧は薄酸化膜の破壊電圧に比べ低くなって
いる。またこのスナップバック破壊電圧はチャネル長と
も関連しており、一般的に言うと、チャネル長のより短
いＰＭＯＳ及びＮＭＯＳ装置のスナップバック破壊電圧
はより低くなっている。
電圧は、ＰＴＬＳＣＲ（ＮＴＬＳＣＲ) 装置に組込まれ
た短チャネル薄酸化膜ＰＭＯＳ( ＮＭＯＳ) 装置のスナ
ップバック破壊電圧に等しく、元のラテラルＳＣＲのト
リガー電圧ではない。この短チャネル薄酸化膜ＰＭＯＳ
及びＮＭＯＳ装置のスナップバック破壊電圧は製造プロ
セスにより異なっているが、一般的に言って、スナップ
バック破壊電圧は薄酸化膜の破壊電圧に比べ低くなって
いる。またこのスナップバック破壊電圧はチャネル長と
も関連しており、一般的に言うと、チャネル長のより短
いＰＭＯＳ及びＮＭＯＳ装置のスナップバック破壊電圧
はより低くなっている。
【００１９】従ってＰＴＬＳＣＲ装置30（ＮＴＬＳＣＲ
装置50) によりＰＭＯＳ装置12( ＮＭＯＳ装置14) を防
護すると、静電放電による破壊から免れるが、ＰＴＬＳ
ＣＲ装置（ＮＴＬＳＣＲ装置) 内に組込まれたＰＭＯＳ
（ＮＭＯＳ) のチャネル長は出力バッファ中のＰＭＯＳ
装置12( ＮＭＯＳ装置14) のチャネル長に比べ若干短く
なっている。このようにＰＴＬＳＣＲ装置30（ＮＴＬＳ
ＣＲ装置50) の導通電圧はＰＭＯＳ装置12（ＮＭＯＳ装
置14) のスナップバック破壊電圧に比べ低くなっている
ため、まず最初にそれを導通させ、静電放電電流をバイ
パスに流し、出力バッファを保護することができるので
ある。
装置50) によりＰＭＯＳ装置12( ＮＭＯＳ装置14) を防
護すると、静電放電による破壊から免れるが、ＰＴＬＳ
ＣＲ装置（ＮＴＬＳＣＲ装置) 内に組込まれたＰＭＯＳ
（ＮＭＯＳ) のチャネル長は出力バッファ中のＰＭＯＳ
装置12( ＮＭＯＳ装置14) のチャネル長に比べ若干短く
なっている。このようにＰＴＬＳＣＲ装置30（ＮＴＬＳ
ＣＲ装置50) の導通電圧はＰＭＯＳ装置12（ＮＭＯＳ装
置14) のスナップバック破壊電圧に比べ低くなっている
ため、まず最初にそれを導通させ、静電放電電流をバイ
パスに流し、出力バッファを保護することができるので
ある。
【００２０】半導体制御整流器は元来非常に良好な電気
エネルギー伝導性を有しており、静電放電に対する耐圧
能力は非常に高いため（他の静電放電防護装置と比較し
て）、本発明では出力バッファと出力パットの間に直列
抵抗を追加せずに、効果的に出力バッファの静電放電に
対する防護能力を向上させることが可能であり、出力信
号の遅延時間を増加させることもなく、出力バッファの
出力能力に影響を与えることもないのである。 B.装置の構造 図２は図１のＰＭＯＳ装置12とＰＴＬＳＣＲ装置30の装
置断面図である。図２ではＰＴＬＳＣＲ装置30とＰＭＯ
Ｓ装置12が共存しており、Ｎ型ウェル／Ｐ型基板として
製造され、占有面積の節減が図られている。
エネルギー伝導性を有しており、静電放電に対する耐圧
能力は非常に高いため（他の静電放電防護装置と比較し
て）、本発明では出力バッファと出力パットの間に直列
抵抗を追加せずに、効果的に出力バッファの静電放電に
対する防護能力を向上させることが可能であり、出力信
号の遅延時間を増加させることもなく、出力バッファの
出力能力に影響を与えることもないのである。 B.装置の構造 図２は図１のＰＭＯＳ装置12とＰＴＬＳＣＲ装置30の装
置断面図である。図２ではＰＴＬＳＣＲ装置30とＰＭＯ
Ｓ装置12が共存しており、Ｎ型ウェル／Ｐ型基板として
製造され、占有面積の節減が図られている。
【００２１】図２の半導体構造100 が示すように、Ｐ型
基板32／Ｎ型ウェル34中のＰＭＯＳ装置12はＰ型のキャ
リア濃度の高い領域31と33で構成されている。キャリア
濃度の高い領域31はＰＭＯＳ装置12のソースであり、こ
のソースはVDD に接続されている。キャリア濃度の高い
領域33はＰＭＯＳ装置のドレインであり、このドレイン
は出力パッド20に接続され、ＰＭＯＳ装置12のゲート電
極35は前段装置16に接続されている。この他Ｎ型のキャ
リア濃度の高い領域45と47が同一のＮ型ウェル34内にあ
り、これらのキャリア濃度の高い領域45と47はVDD に接
続し、Ｎ型ウェル34のバイアス電圧を提供し、ＰＭＯＳ
装置12のバルク(bulk)を形成している。
基板32／Ｎ型ウェル34中のＰＭＯＳ装置12はＰ型のキャ
リア濃度の高い領域31と33で構成されている。キャリア
濃度の高い領域31はＰＭＯＳ装置12のソースであり、こ
のソースはVDD に接続されている。キャリア濃度の高い
領域33はＰＭＯＳ装置のドレインであり、このドレイン
は出力パッド20に接続され、ＰＭＯＳ装置12のゲート電
極35は前段装置16に接続されている。この他Ｎ型のキャ
リア濃度の高い領域45と47が同一のＮ型ウェル34内にあ
り、これらのキャリア濃度の高い領域45と47はVDD に接
続し、Ｎ型ウェル34のバイアス電圧を提供し、ＰＭＯＳ
装置12のバルク(bulk)を形成している。
【００２２】図２では寄生ダイオードＤｐ60がＮ型ウェ
ル34とＰ型のキャリア濃度の高い領域33の接合面を形成
している。この他Ｐ型のキャリア濃度の高い領域98がＰ
型基板32上でラッチアップ(latchup) を防止する保護ル
ープとなっている。この保護ループはレイアウト上でＰ
ＭＯＳ装置12とＰＴＬＳＣＲ装置30をその中に囲い込む
ことが可能である。このＰ型のキャリア濃度の高い領域
98はVSS に接続されている。
ル34とＰ型のキャリア濃度の高い領域33の接合面を形成
している。この他Ｐ型のキャリア濃度の高い領域98がＰ
型基板32上でラッチアップ(latchup) を防止する保護ル
ープとなっている。この保護ループはレイアウト上でＰ
ＭＯＳ装置12とＰＴＬＳＣＲ装置30をその中に囲い込む
ことが可能である。このＰ型のキャリア濃度の高い領域
98はVSS に接続されている。
【００２３】ＰＴＬＳＣＲ装置30には、ラテラルＳＣＲ
（Ｐ型のキャリア濃度の高い領域70、Ｎ型ウェル34、Ｐ
型基板32及びこれとは別のＮ型のキャリア濃度の高い領
域72を含むＮ型ウェル34とで構成されている）と短チャ
ネル薄酸化膜ＰＭＯＳ装置90が含まれている。ＰＴＬＳ
ＣＲ装置30に組入れられたＰＭＯＳ装置90にはＰ型のキ
ャリア濃度の高い領域70が含まれており、そのソースは
VDD に接続されている。またＰ型のキャリア濃度の高い
領域80はＮ型ウェル34とＰ型基板32の接合面に跨がり、
ＰＭＯＳ装置90のドレインとなっている。このドレイン
はどこにも接続せず、2 個の接合面の間を跨いでいるだ
けである。この他ＰＭＯＳ装置90のゲート電極82はVDD
に接続している。
（Ｐ型のキャリア濃度の高い領域70、Ｎ型ウェル34、Ｐ
型基板32及びこれとは別のＮ型のキャリア濃度の高い領
域72を含むＮ型ウェル34とで構成されている）と短チャ
ネル薄酸化膜ＰＭＯＳ装置90が含まれている。ＰＴＬＳ
ＣＲ装置30に組入れられたＰＭＯＳ装置90にはＰ型のキ
ャリア濃度の高い領域70が含まれており、そのソースは
VDD に接続されている。またＰ型のキャリア濃度の高い
領域80はＮ型ウェル34とＰ型基板32の接合面に跨がり、
ＰＭＯＳ装置90のドレインとなっている。このドレイン
はどこにも接続せず、2 個の接合面の間を跨いでいるだ
けである。この他ＰＭＯＳ装置90のゲート電極82はVDD
に接続している。
【００２４】ＰＭＯＳ装置90をラテラルＳＣＲに組入れ
ＰＴＬＳＣＲ装置30を形成している目的は、ＰＴＬＳＣ
Ｒ装置30がＮＤモードの静電放電を受ける際に、ＰＭＯ
Ｓ装置90のドレイン80をスナップバック破壊状態で利用
し、ラテラルＳＣＲをトリガーし導通させることであ
る。このＰＴＬＳＣＲ装置30の導通電圧はＰＭＯＳ装置
90のスナップバック破壊電圧に等しく、元のトリガー電
圧（約30〜50V の間）と同じではない。このＰＴＬＳＣ
Ｒ装置が導通すると、その保持電圧は元のラテラルＳＣ
Ｒの保持電圧と等しくなる（約1V前後）が、導通抵抗は
非常に低くなっている（約2 〜5 オーム）。ＰＭＯＳ装
置90のゲート電極82はVDD に接続され、集積回路が正常
に作動している場合、ＰＭＯＳ装置90がオフ状態を保持
するようになっている。
ＰＴＬＳＣＲ装置30を形成している目的は、ＰＴＬＳＣ
Ｒ装置30がＮＤモードの静電放電を受ける際に、ＰＭＯ
Ｓ装置90のドレイン80をスナップバック破壊状態で利用
し、ラテラルＳＣＲをトリガーし導通させることであ
る。このＰＴＬＳＣＲ装置30の導通電圧はＰＭＯＳ装置
90のスナップバック破壊電圧に等しく、元のトリガー電
圧（約30〜50V の間）と同じではない。このＰＴＬＳＣ
Ｒ装置が導通すると、その保持電圧は元のラテラルＳＣ
Ｒの保持電圧と等しくなる（約1V前後）が、導通抵抗は
非常に低くなっている（約2 〜5 オーム）。ＰＭＯＳ装
置90のゲート電極82はVDD に接続され、集積回路が正常
に作動している場合、ＰＭＯＳ装置90がオフ状態を保持
するようになっている。
【００２５】図３に示すのは半導体の構造200 、つまり
ＮＭＯＳ装置14とＮＴＬＳＣＲ装置50の断面図である。
図３ではＮＴＬＳＣＲ装置50とＮＭＯＳ装置14が共存
し、占有面積の節減が図られている。図３に示している
のはＮＴＬＳＣＲ装置50とＮＭＯＳ装置14がＮ型ウェル
／Ｐ型基板の構造物として製造されたものである。ＮＭ
ＯＳ装置14ではＮ型のキャリア濃度の高い領域51と53が
それぞれそのソースとドレインを構成しており、Ｐ型基
板32はＰ型のキャリア濃度の高い領域71と73を経由して
VSS に接続され、ＮＭＯＳ装置14のバルク・バイアス電
圧を提供している。またそのゲート電極52は前段装置16
に接続されている。寄生ダイオードＤｎ70はＮ型のキャ
リア濃度の高い領域53（つまりＮＭＯＳ装置14のドレイ
ン）とＰ型基板32で構成されている。図３ではＮ型のキ
ャリア濃度の高い領域75がＮ型ウェル54と58中でラッチ
アップを防止する保護ループを構成しており、このルー
プはレイアウト上でＮＭＯＳ装置14とＮＴＬＳＣＲ装置
50をその中に囲い込んでいる。このＮ型のキャリア濃度
の高い領域75はVDD に接続されている。
ＮＭＯＳ装置14とＮＴＬＳＣＲ装置50の断面図である。
図３ではＮＴＬＳＣＲ装置50とＮＭＯＳ装置14が共存
し、占有面積の節減が図られている。図３に示している
のはＮＴＬＳＣＲ装置50とＮＭＯＳ装置14がＮ型ウェル
／Ｐ型基板の構造物として製造されたものである。ＮＭ
ＯＳ装置14ではＮ型のキャリア濃度の高い領域51と53が
それぞれそのソースとドレインを構成しており、Ｐ型基
板32はＰ型のキャリア濃度の高い領域71と73を経由して
VSS に接続され、ＮＭＯＳ装置14のバルク・バイアス電
圧を提供している。またそのゲート電極52は前段装置16
に接続されている。寄生ダイオードＤｎ70はＮ型のキャ
リア濃度の高い領域53（つまりＮＭＯＳ装置14のドレイ
ン）とＰ型基板32で構成されている。図３ではＮ型のキ
ャリア濃度の高い領域75がＮ型ウェル54と58中でラッチ
アップを防止する保護ループを構成しており、このルー
プはレイアウト上でＮＭＯＳ装置14とＮＴＬＳＣＲ装置
50をその中に囲い込んでいる。このＮ型のキャリア濃度
の高い領域75はVDD に接続されている。
【００２６】ＮＴＬＳＣＲ装置50はラテラルＳＣＲと短
チャネル薄酸化膜ＮＭＯＳ装置98で構成されている。こ
のラテラルＳＣＲはＰ型のキャリア濃度の高い領域91で
出力パッドに接続され、Ｎ型ウェル58、Ｐ型基板32及び
これとは別のＮ型ウェル56（Ｎ型のキャリア濃度の高い
領域92がVSS に接続）で構成されている。ＮＭＯＳ装置
98はＮ型のキャリア濃度の高い領域92がそのソースとな
り、VSS に接続されており、別のＮ型のキャリア濃度の
高い領域93がドレインとなっている。Ｎ型のキャリア濃
度の高い領域92はＮ型ウェル56を横に跨いでＰ型基板32
に進入している。別のＮ型のキャリア濃度の高い領域93
はＰ型基板32とＮ型ウェル56の接合面を跨ぎ越している
が、このＮ型のキャリア濃度の高い領域93は他のどこに
も接続されていない。またＮＭＯＳ装置98のゲート電極
94はVSS と接続されている。
チャネル薄酸化膜ＮＭＯＳ装置98で構成されている。こ
のラテラルＳＣＲはＰ型のキャリア濃度の高い領域91で
出力パッドに接続され、Ｎ型ウェル58、Ｐ型基板32及び
これとは別のＮ型ウェル56（Ｎ型のキャリア濃度の高い
領域92がVSS に接続）で構成されている。ＮＭＯＳ装置
98はＮ型のキャリア濃度の高い領域92がそのソースとな
り、VSS に接続されており、別のＮ型のキャリア濃度の
高い領域93がドレインとなっている。Ｎ型のキャリア濃
度の高い領域92はＮ型ウェル56を横に跨いでＰ型基板32
に進入している。別のＮ型のキャリア濃度の高い領域93
はＰ型基板32とＮ型ウェル56の接合面を跨ぎ越している
が、このＮ型のキャリア濃度の高い領域93は他のどこに
も接続されていない。またＮＭＯＳ装置98のゲート電極
94はVSS と接続されている。
【００２７】短チャネル薄酸化膜ＮＭＯＳ装置98をラテ
ラルＳＣＲの構造中に組入れＮＴＬＳＣＲ装置50を形成
している目的は、ＮＴＬＳＣＲ装置がＰＳモードの静電
放電を受ける際に、ＮＭＯＳ装置98のドレイン93をスナ
ップバック破壊状態で利用し、このラテラルＳＣＲをト
リガーし導通させることである。従ってこのＮＴＬＳＣ
Ｒ装置50の導通電圧はＮＭＯＳ装置98のスナップバック
破壊電圧に等しく、ラテラルＳＣＲの元のトリガー電圧
（約30〜50V ）と同じではない。このＮＴＬＳＣＲ装置
が導通すると、その保持電圧は元のラテラルＳＣＲの保
持電圧と等しくなる（約1V前後）が、導通抵抗は非常に
低くなっている（約2 〜5 オーム）。
ラルＳＣＲの構造中に組入れＮＴＬＳＣＲ装置50を形成
している目的は、ＮＴＬＳＣＲ装置がＰＳモードの静電
放電を受ける際に、ＮＭＯＳ装置98のドレイン93をスナ
ップバック破壊状態で利用し、このラテラルＳＣＲをト
リガーし導通させることである。従ってこのＮＴＬＳＣ
Ｒ装置50の導通電圧はＮＭＯＳ装置98のスナップバック
破壊電圧に等しく、ラテラルＳＣＲの元のトリガー電圧
（約30〜50V ）と同じではない。このＮＴＬＳＣＲ装置
が導通すると、その保持電圧は元のラテラルＳＣＲの保
持電圧と等しくなる（約1V前後）が、導通抵抗は非常に
低くなっている（約2 〜5 オーム）。
【００２８】図２、図３に示したのはＰＴＬＳＣＲ装置
とＮＴＬＳＣＲ装置のＮ型ウェル／Ｐ型基板に於ける装
置構造であるが、図４、図５に示しているのはＰＴＬＳ
ＣＲ装置とＮＴＬＳＣＲ装置をＰ型ウェル／Ｎ型基板に
作成した場合の装置の構造である。図４と図５中のＰＴ
ＬＳＣＲ装置とＮＴＬＳＣＲ装置の作動原理及び設計概
念は共に図２、図３の装置と同様であり、異なった製造
工程でその実現を図ったものである。図４に示している
のは半導体装置構造300 をＰ型ウェルとＮ型基板の製造
プロセス中に実現させたものであり、これにはＰＭＯＳ
装置12とＰＴＬＳＣＲ装置30が含まれている。ＰＭＯＳ
装置12はＰ型のキャリア濃度の高い領域310 と312 で構
成されており、そのソースとドレインはそれぞれVDD と
出力パッド20に接続されている。またＰＭＯＳ装置12の
ゲート電極は前段装置16に接続されている。ＰＭＯＳ装
置12はラテラルＳＣＲ（Ｐ型ウェル306 がＰ型のキャリ
ア濃度の高い領域352 を経由してVDD に接続され、これ
とＮ型基板302 、Ｐ型ウェル308 、及び出力パッド20に
接続されるＮ型のキャリア濃度の高い領域351 で構成さ
れている）とＰＭＯＳ装置350 が共存する形で構成され
ている。ＰＭＯＳ装置350 のソース及びドレインはＰ型
のキャリア濃度の高い領域352 と354 であり、それぞれ
Ｐ型ウェル306 及び別のＰ型ウェル308 とＮ型基板302
の接合面を跨いでその役割を果たしている。また別のＰ
型ウェル304 と308 はＰ型のキャリア濃度の高い領域32
0 を経由してVSS と接続し、ＰＭＯＳ装置12とＰＴＬＳ
ＣＲ装置30全体を取り囲み、ラッチアップを防止する防
護ループを形成している。
とＮＴＬＳＣＲ装置のＮ型ウェル／Ｐ型基板に於ける装
置構造であるが、図４、図５に示しているのはＰＴＬＳ
ＣＲ装置とＮＴＬＳＣＲ装置をＰ型ウェル／Ｎ型基板に
作成した場合の装置の構造である。図４と図５中のＰＴ
ＬＳＣＲ装置とＮＴＬＳＣＲ装置の作動原理及び設計概
念は共に図２、図３の装置と同様であり、異なった製造
工程でその実現を図ったものである。図４に示している
のは半導体装置構造300 をＰ型ウェルとＮ型基板の製造
プロセス中に実現させたものであり、これにはＰＭＯＳ
装置12とＰＴＬＳＣＲ装置30が含まれている。ＰＭＯＳ
装置12はＰ型のキャリア濃度の高い領域310 と312 で構
成されており、そのソースとドレインはそれぞれVDD と
出力パッド20に接続されている。またＰＭＯＳ装置12の
ゲート電極は前段装置16に接続されている。ＰＭＯＳ装
置12はラテラルＳＣＲ（Ｐ型ウェル306 がＰ型のキャリ
ア濃度の高い領域352 を経由してVDD に接続され、これ
とＮ型基板302 、Ｐ型ウェル308 、及び出力パッド20に
接続されるＮ型のキャリア濃度の高い領域351 で構成さ
れている）とＰＭＯＳ装置350 が共存する形で構成され
ている。ＰＭＯＳ装置350 のソース及びドレインはＰ型
のキャリア濃度の高い領域352 と354 であり、それぞれ
Ｐ型ウェル306 及び別のＰ型ウェル308 とＮ型基板302
の接合面を跨いでその役割を果たしている。また別のＰ
型ウェル304 と308 はＰ型のキャリア濃度の高い領域32
0 を経由してVSS と接続し、ＰＭＯＳ装置12とＰＴＬＳ
ＣＲ装置30全体を取り囲み、ラッチアップを防止する防
護ループを形成している。
【００２９】図５で示しているのは半導体構造400 をＰ
型ウェル／Ｎ型基板の製造プロセス中に実現させたもの
であり、これにはＮＭＯＳ装置14とＮＴＬＳＣＲ装置50
が含まれている。ＮＭＯＳ装置14はＮ型のキャリア濃度
の高い領域420 と422 で構成されており、Ｐ型ウェル40
6 内でそのソースとドレインとなっている。またＮＭＯ
Ｓ装置のゲート電極424 は前段装置16に接続されてい
る。Ｐ型ウェル406 はＰ型のキャリア濃度の高い領域43
0 を経由してVSS に接続し、ＮＭＯＳ装置14のバルク・
バイアス電圧を提供している。ＮＴＬＳＣＲ装置50はラ
テラルＳＣＲとＮＭＯＳ装置450 で構成されており、ラ
テラルＳＣＲはＰ型ウェル408 （Ｐ型のキャリア濃度の
高い領域430 を経由して出力パッド20に接続）、Ｎ型基
板302 、Ｐ型ウェル406 、及びＮ型のキャリア濃度の高
い領域432(VSS に接続) で構成されている。ＮＭＯＳ装
置450 ではＮ型のキャリア濃度の高い領域432 と434 が
そのソース及びドレインを構成しており、そのゲート電
極435 はVSS に接続されている。Ｎ型のキャリア濃度の
高い領域434 はＮ型基板302 とＰ型ウェル406 の接合面
を横に跨いでいるが、どこにも接続されてはいない。ま
た別のＮ型ウェルのキャリア濃度の高い領域410(VDD に
接続) がＮ型基板302 上にあり、ＮＭＯＳ装置14とＮＴ
ＬＳＣＲ装置50を取り囲み、ラッチアップを防止する防
護ループを構成している。 C.レイアウトの実施例 図６に示したのは図２の半導体構造100 のレイアウト平
面図600 であり、密なレイアウトとなっている。図６中
の線Ａ−Ａ’は図２の断面図の横断線に対応している。
図６中でＰＭＯＳ装置12には3 本の互いに平行な指状突
起33があるが、この突起もＰＭＯＳ装置12のドレインで
ある。ＰＴＬＳＣＲ装置30は図６の右側である。この他
ラッチアップ防止のためのループ98が最も外縁部分でＰ
ＭＯＳ装置12とＰＴＬＳＣＲ装置30全体を囲っている。
型ウェル／Ｎ型基板の製造プロセス中に実現させたもの
であり、これにはＮＭＯＳ装置14とＮＴＬＳＣＲ装置50
が含まれている。ＮＭＯＳ装置14はＮ型のキャリア濃度
の高い領域420 と422 で構成されており、Ｐ型ウェル40
6 内でそのソースとドレインとなっている。またＮＭＯ
Ｓ装置のゲート電極424 は前段装置16に接続されてい
る。Ｐ型ウェル406 はＰ型のキャリア濃度の高い領域43
0 を経由してVSS に接続し、ＮＭＯＳ装置14のバルク・
バイアス電圧を提供している。ＮＴＬＳＣＲ装置50はラ
テラルＳＣＲとＮＭＯＳ装置450 で構成されており、ラ
テラルＳＣＲはＰ型ウェル408 （Ｐ型のキャリア濃度の
高い領域430 を経由して出力パッド20に接続）、Ｎ型基
板302 、Ｐ型ウェル406 、及びＮ型のキャリア濃度の高
い領域432(VSS に接続) で構成されている。ＮＭＯＳ装
置450 ではＮ型のキャリア濃度の高い領域432 と434 が
そのソース及びドレインを構成しており、そのゲート電
極435 はVSS に接続されている。Ｎ型のキャリア濃度の
高い領域434 はＮ型基板302 とＰ型ウェル406 の接合面
を横に跨いでいるが、どこにも接続されてはいない。ま
た別のＮ型ウェルのキャリア濃度の高い領域410(VDD に
接続) がＮ型基板302 上にあり、ＮＭＯＳ装置14とＮＴ
ＬＳＣＲ装置50を取り囲み、ラッチアップを防止する防
護ループを構成している。 C.レイアウトの実施例 図６に示したのは図２の半導体構造100 のレイアウト平
面図600 であり、密なレイアウトとなっている。図６中
の線Ａ−Ａ’は図２の断面図の横断線に対応している。
図６中でＰＭＯＳ装置12には3 本の互いに平行な指状突
起33があるが、この突起もＰＭＯＳ装置12のドレインで
ある。ＰＴＬＳＣＲ装置30は図６の右側である。この他
ラッチアップ防止のためのループ98が最も外縁部分でＰ
ＭＯＳ装置12とＰＴＬＳＣＲ装置30全体を囲っている。
【００３０】図７に示したのは図３の半導体構造200 の
レイアウト平面図700 であり、密なレイアウトとなって
いる。図７中の線Ｂ−Ｂ’は図３の断面図の横断線に対
応している。図７中でＮＭＯＳ装置14には3 本の互いに
平行な指状突起53があるが、この突起53もＮＭＯＳ装置
14のドレインである。ＮＴＬＳＣＲ装置50は図７の右側
である。この他ラッチアップ防止のためのループ75が最
も外縁部分でＮＭＯＳ装置14とＮＴＬＳＣＲ装置50全体
を囲っている。
レイアウト平面図700 であり、密なレイアウトとなって
いる。図７中の線Ｂ−Ｂ’は図３の断面図の横断線に対
応している。図７中でＮＭＯＳ装置14には3 本の互いに
平行な指状突起53があるが、この突起53もＮＭＯＳ装置
14のドレインである。ＮＴＬＳＣＲ装置50は図７の右側
である。この他ラッチアップ防止のためのループ75が最
も外縁部分でＮＭＯＳ装置14とＮＴＬＳＣＲ装置50全体
を囲っている。
【００３１】図６と図７はこの発明をＮ型ウェル／Ｐ型
基板の製造工程に適用したレイアウトの実施例である。
照合すると、図４と図５の半導体構造300 と400 のレイ
アウト実施例は図６と図７のレイアウト図600 と700 に
示したものと類似している。これは製造工程をＰ型ウェ
ル／Ｎ型基板製造工程に改めただけだからである。しか
し本発明のレイアウト形式は図６と図７に示した例に止
まらず、その他のレイアウト形式によっても本発明は実
現可能である。 D.回路の動作原理 (1) ＣＭＯＳ半導体集積回路が正常に作動している状
態：集積回路が正常に作動している状態では、VDD は5V
の電源に接続されており、VSS は接地されている。この
場合ＰＭＯＳ装置90とＮＭＯＳ装置98のゲート電極はそ
れぞれのソースに接続されており、ＰＭＯＳ装置90とＮ
ＭＯＳ装置98はオフ状態にあるため、ＰＴＬＳＣＲ装置
30とＮＴＬＳＣＲ装置50もオフ状態にあり、ＮＭＯＳ装
置12とＰＭＯＳ装置14（図１を参照）で構成される出力
バッファは前段装置16の信号の指示に基づき、出力パッ
ド20に信号を出力している。
基板の製造工程に適用したレイアウトの実施例である。
照合すると、図４と図５の半導体構造300 と400 のレイ
アウト実施例は図６と図７のレイアウト図600 と700 に
示したものと類似している。これは製造工程をＰ型ウェ
ル／Ｎ型基板製造工程に改めただけだからである。しか
し本発明のレイアウト形式は図６と図７に示した例に止
まらず、その他のレイアウト形式によっても本発明は実
現可能である。 D.回路の動作原理 (1) ＣＭＯＳ半導体集積回路が正常に作動している状
態：集積回路が正常に作動している状態では、VDD は5V
の電源に接続されており、VSS は接地されている。この
場合ＰＭＯＳ装置90とＮＭＯＳ装置98のゲート電極はそ
れぞれのソースに接続されており、ＰＭＯＳ装置90とＮ
ＭＯＳ装置98はオフ状態にあるため、ＰＴＬＳＣＲ装置
30とＮＴＬＳＣＲ装置50もオフ状態にあり、ＮＭＯＳ装
置12とＰＭＯＳ装置14（図１を参照）で構成される出力
バッファは前段装置16の信号の指示に基づき、出力パッ
ド20に信号を出力している。
【００３２】この他、寄生ダイオードＤｐ60とＤｎ70は
信号を出力し、電圧固定（クランピング）作用を発揮す
る。電圧信号が出力パッド20に於いてオーバーレベルま
たはローレベル現象を生じた場合、ダイオードＤｐ60は
高電圧のしきい値を約VDD+0.6Vの最高しきい値に固定
し、ダイオードＤｎ70は低電圧のしきい値を約VSS-0.6V
の最低しきい値に固定する。従って正常に作動している
状態(VDD=5V, VSS=0V)では、出力パッド20の電圧しきい
値約5.6V〜-0.6V の間に固定されている。 (2) 静電放電している状態：集積回路が浮いている場
合、いとも簡単に静電放電によって破壊されてしまう。
集積回路の各ピンに対する静電放電について言うと、四
種類の放電モードが考えられる。ＰＳ, ＮＳ, ＰＤ及び
ＮＤモードである（詳細は従来の技術の項で説明済
み）。この場合本発明で追加されたＰＴＬＳＣＲ装置3
0、ＮＴＬＳＣＲ装置50及び寄生ダイオードＤｐ60とＤ
ｎ70が保護作用を発揮することになる。
信号を出力し、電圧固定（クランピング）作用を発揮す
る。電圧信号が出力パッド20に於いてオーバーレベルま
たはローレベル現象を生じた場合、ダイオードＤｐ60は
高電圧のしきい値を約VDD+0.6Vの最高しきい値に固定
し、ダイオードＤｎ70は低電圧のしきい値を約VSS-0.6V
の最低しきい値に固定する。従って正常に作動している
状態(VDD=5V, VSS=0V)では、出力パッド20の電圧しきい
値約5.6V〜-0.6V の間に固定されている。 (2) 静電放電している状態：集積回路が浮いている場
合、いとも簡単に静電放電によって破壊されてしまう。
集積回路の各ピンに対する静電放電について言うと、四
種類の放電モードが考えられる。ＰＳ, ＮＳ, ＰＤ及び
ＮＤモードである（詳細は従来の技術の項で説明済
み）。この場合本発明で追加されたＰＴＬＳＣＲ装置3
0、ＮＴＬＳＣＲ装置50及び寄生ダイオードＤｐ60とＤ
ｎ70が保護作用を発揮することになる。
【００３３】ＰＳモードの静電放電が出力パッド20で発
生した場合、この静電電圧はまずＮＴＬＳＣＲ装置50の
陽極（図３中のＰ型のキャリア濃度の高い領域91）に導
通し、次いでＮ型ウェル58を経由してＮ型のキャリア濃
度の高い領域93に導通する。このＮ型のキャリア濃度の
高い領域93もＮＭＯＳ装置98のドレインである。この静
電放電電圧はＮＭＯＳ装置98のドレインに導かれ、スナ
ップバック破壊状態に陥り、まず出力パッド上の電圧を
固定する。ＮＭＯＳ装置のドレインでスナップバック破
壊が発生すると、この破壊電流はＮ型ウェル58からＰ型
基板32に流れ、ラテラルＳＣＲをトリガーして導通さ
せ、またＮＴＬＳＣＲ装置50もトリガーされ、導通す
る。導通したＮＴＬＳＣＲ装置50の保持電圧は約1 〜2V
の間であり、その導通抵抗は相当に低くなっているた
め、出力パッド20からバイパス経路（ＮＴＬＳＣＲ装置
経由）が開かれ、静電放電電流はVSS へ流れてゆく。
生した場合、この静電電圧はまずＮＴＬＳＣＲ装置50の
陽極（図３中のＰ型のキャリア濃度の高い領域91）に導
通し、次いでＮ型ウェル58を経由してＮ型のキャリア濃
度の高い領域93に導通する。このＮ型のキャリア濃度の
高い領域93もＮＭＯＳ装置98のドレインである。この静
電放電電圧はＮＭＯＳ装置98のドレインに導かれ、スナ
ップバック破壊状態に陥り、まず出力パッド上の電圧を
固定する。ＮＭＯＳ装置のドレインでスナップバック破
壊が発生すると、この破壊電流はＮ型ウェル58からＰ型
基板32に流れ、ラテラルＳＣＲをトリガーして導通さ
せ、またＮＴＬＳＣＲ装置50もトリガーされ、導通す
る。導通したＮＴＬＳＣＲ装置50の保持電圧は約1 〜2V
の間であり、その導通抵抗は相当に低くなっているた
め、出力パッド20からバイパス経路（ＮＴＬＳＣＲ装置
経由）が開かれ、静電放電電流はVSS へ流れてゆく。
【００３４】このＮＴＬＳＣＲ装置50は非常に高い電気
エネルギーの伝導性を備えているため、比較的小さな占
有面積で、相対的に高い静電放電電流を受けることが可
能である。従って出力バッファがＰＳモードで静電放電
する場合、ＮＴＬＳＣＲ装置によって効果的に保護する
ことが可能である。ＮＳモードの静電放電が出力パッド
20で発生した場合、このマイナスの静電電圧はＮＭＯＳ
装置14のドレイン、つまり（図３中）のＮ型のキャリア
濃度の高い領域53に導通する。そして寄生ダイオードＤ
ｎ70がプラス方向に導通し、静電放電の電流経路を提供
する。従って出力パッド上の静電電圧はダイオードＤｎ
によって固定され、この出力バッファは保護される。つ
まりダイオードがプラス方向に導通する場合にも、高い
静電放電防護能力を有しているのである。
エネルギーの伝導性を備えているため、比較的小さな占
有面積で、相対的に高い静電放電電流を受けることが可
能である。従って出力バッファがＰＳモードで静電放電
する場合、ＮＴＬＳＣＲ装置によって効果的に保護する
ことが可能である。ＮＳモードの静電放電が出力パッド
20で発生した場合、このマイナスの静電電圧はＮＭＯＳ
装置14のドレイン、つまり（図３中）のＮ型のキャリア
濃度の高い領域53に導通する。そして寄生ダイオードＤ
ｎ70がプラス方向に導通し、静電放電の電流経路を提供
する。従って出力パッド上の静電電圧はダイオードＤｎ
によって固定され、この出力バッファは保護される。つ
まりダイオードがプラス方向に導通する場合にも、高い
静電放電防護能力を有しているのである。
【００３５】ＰＤモードの静電放電が出力パッド20で発
生した場合、このプラスの静電電圧はＰＭＯＳ装置12の
ドレイン、つまり（図２中）のＰ型のキャリア濃度の高
い領域33に導通する。そして寄生ダイオードＤｐ60がプ
ラス方向に導通し、静電放電の電流経路を提供する。従
って出力パッド上の静電電圧はダイオードＤｐによって
固定され、この出力バッファは保護される。つまりＤｐ
がプラス方向に導通する場合にも、高い静電放電防護能
力を有しているのである。
生した場合、このプラスの静電電圧はＰＭＯＳ装置12の
ドレイン、つまり（図２中）のＰ型のキャリア濃度の高
い領域33に導通する。そして寄生ダイオードＤｐ60がプ
ラス方向に導通し、静電放電の電流経路を提供する。従
って出力パッド上の静電電圧はダイオードＤｐによって
固定され、この出力バッファは保護される。つまりＤｐ
がプラス方向に導通する場合にも、高い静電放電防護能
力を有しているのである。
【００３６】ＮＤモードの静電放電が出力パッド20で発
生した場合、このマイナスの静電電圧はＰＴＬＳＣＲ装
置30の陰極（図３中のＮ型のキャリア濃度の高い領域7
2）に導通し、次いでＰ型基板32を経由してＰ型のキャ
リア濃度の高い領域80に導通する。このＰ型のキャリア
濃度の高い領域もＰＭＯＳ装置90のドレインである。こ
のマイナスの静電放電電圧はＰＭＯＳ装置90のドレイン
に導かれ、スナップバック破壊状態に陥り、まず出力パ
ッド上のマイナス電圧を固定する。ＰＭＯＳ装置90のド
レインでスナップバック破壊が発生すると、この破壊電
流はＮ型ウェル34からＰ型基板32に流れ、ラテラルＳＣ
Ｒをトリガーして導通させ、またＰＴＬＳＣＲ装置30も
トリガーされ、導通する。導通したＰＴＬＳＣＲ装置30
の保持電圧は約1 〜2Vの間であり、その導通抵抗は相当
に低くなっているため、出力パッド20からバイパス経路
（ＰＴＬＳＣＲ装置経由）が開かれ、静電放電電流はVD
D へ流れてゆく。このＰＴＬＳＣＲ装置30は非常に高い
電気エネルギーの伝導性を備えているため、比較的小さ
な占有面積で、相対的に高い静電放電電流を受けること
が可能である。従って出力バッファがＮＤモードで静電
放電する場合、ＰＴＬＳＣＲ装置30によって効果的に保
護することが可能である。 E.結論 本発明では効果的な静電放電防護回路を提案し、ＣＭＯ
Ｓ半導体出力バッファを保護している。この静電放電防
護回路はレイアウト上でＣＭＯＳ半導体出力バッファと
密接に結合させることができるため、比較的小さな占有
面積で相対的に大きな静電放電防護能力を提供すること
が可能である。
生した場合、このマイナスの静電電圧はＰＴＬＳＣＲ装
置30の陰極（図３中のＮ型のキャリア濃度の高い領域7
2）に導通し、次いでＰ型基板32を経由してＰ型のキャ
リア濃度の高い領域80に導通する。このＰ型のキャリア
濃度の高い領域もＰＭＯＳ装置90のドレインである。こ
のマイナスの静電放電電圧はＰＭＯＳ装置90のドレイン
に導かれ、スナップバック破壊状態に陥り、まず出力パ
ッド上のマイナス電圧を固定する。ＰＭＯＳ装置90のド
レインでスナップバック破壊が発生すると、この破壊電
流はＮ型ウェル34からＰ型基板32に流れ、ラテラルＳＣ
Ｒをトリガーして導通させ、またＰＴＬＳＣＲ装置30も
トリガーされ、導通する。導通したＰＴＬＳＣＲ装置30
の保持電圧は約1 〜2Vの間であり、その導通抵抗は相当
に低くなっているため、出力パッド20からバイパス経路
（ＰＴＬＳＣＲ装置経由）が開かれ、静電放電電流はVD
D へ流れてゆく。このＰＴＬＳＣＲ装置30は非常に高い
電気エネルギーの伝導性を備えているため、比較的小さ
な占有面積で、相対的に高い静電放電電流を受けること
が可能である。従って出力バッファがＮＤモードで静電
放電する場合、ＰＴＬＳＣＲ装置30によって効果的に保
護することが可能である。 E.結論 本発明では効果的な静電放電防護回路を提案し、ＣＭＯ
Ｓ半導体出力バッファを保護している。この静電放電防
護回路はレイアウト上でＣＭＯＳ半導体出力バッファと
密接に結合させることができるため、比較的小さな占有
面積で相対的に大きな静電放電防護能力を提供すること
が可能である。
【００３７】ＣＭＯＳ半導体出力バッファ内には出力電
圧のしきい値を高くするＰＭＯＳ装置及び出力電圧のし
きい値を低くするＮＭＯＳ装置が含まれている。本発明
の静電放電防護回路にはＰＭＯＳ装置によりトリガーす
る半導体制御整流器ＰＴＬＳＣＲ装置とＮＭＯＳ装置に
よりトリガーする半導体制御整流器ＮＴＬＳＣＲ装置が
含まれている。ＰＴＬＳＣＲ装置は出力バッファ内のＰ
ＭＯＳ装置と一つにすることができ、ＮＴＬＳＣＲ装置
も出力バッファ内のＮＭＯＳ装置と一つにすることが可
能である。このＰＴＬＳＣＲ装置（ＮＴＬＳＣＲ装置)
の導通電圧はＰＭＯＳ装置（ＮＭＯＳ装置) のスナップ
バック破壊電圧と等しく、元の半導体制御整流器のトリ
ガー電圧と同じではないため、ＰＴＬＳＣＲ装置とＮＴ
ＬＳＣＲ装置はＣＭＯＳ酸化金属半導体出力バッファ内
のＰＭＯＳ装置とＮＭＯＳ装置と比べ、より低い静電放
電電圧として設計することが可能である。従ってＰＭＯ
Ｓ装置とＮＭＯＳ装置は効果的にＣＭＯＳ半導体出力バ
ッファを保護することが可能である。この発明では別途
2 個の寄生ダイオードＤｐとＤｎも利用し、静電放電に
対して防護している。
圧のしきい値を高くするＰＭＯＳ装置及び出力電圧のし
きい値を低くするＮＭＯＳ装置が含まれている。本発明
の静電放電防護回路にはＰＭＯＳ装置によりトリガーす
る半導体制御整流器ＰＴＬＳＣＲ装置とＮＭＯＳ装置に
よりトリガーする半導体制御整流器ＮＴＬＳＣＲ装置が
含まれている。ＰＴＬＳＣＲ装置は出力バッファ内のＰ
ＭＯＳ装置と一つにすることができ、ＮＴＬＳＣＲ装置
も出力バッファ内のＮＭＯＳ装置と一つにすることが可
能である。このＰＴＬＳＣＲ装置（ＮＴＬＳＣＲ装置)
の導通電圧はＰＭＯＳ装置（ＮＭＯＳ装置) のスナップ
バック破壊電圧と等しく、元の半導体制御整流器のトリ
ガー電圧と同じではないため、ＰＴＬＳＣＲ装置とＮＴ
ＬＳＣＲ装置はＣＭＯＳ酸化金属半導体出力バッファ内
のＰＭＯＳ装置とＮＭＯＳ装置と比べ、より低い静電放
電電圧として設計することが可能である。従ってＰＭＯ
Ｓ装置とＮＭＯＳ装置は効果的にＣＭＯＳ半導体出力バ
ッファを保護することが可能である。この発明では別途
2 個の寄生ダイオードＤｐとＤｎも利用し、静電放電に
対して防護している。
【００３８】四種類の静電放電、ＰＳ, ＮＳ, ＰＤ及び
ＮＤモードはすべてＮＴＬＳＣＲ装置、Ｄｎ、Ｄｐ及び
ＰＴＬＳＣＲ装置によって一対一で防護されている。本
発明ではＰＴＬＳＣＲ装置とＮＴＬＳＣＲ装置を追加し
ているが、それはこの2 つの装置は元来非常に高い静電
放電受容能力を有しており、あまり大きな装置は必要な
いからである。これに加えレイアウト上で出力バッファ
内の装置と一つにすることができるからである。従って
本発明では比較的小さな占有面積で相対的に高い静電放
電防護能力を提供できるのである。
ＮＤモードはすべてＮＴＬＳＣＲ装置、Ｄｎ、Ｄｐ及び
ＰＴＬＳＣＲ装置によって一対一で防護されている。本
発明ではＰＴＬＳＣＲ装置とＮＴＬＳＣＲ装置を追加し
ているが、それはこの2 つの装置は元来非常に高い静電
放電受容能力を有しており、あまり大きな装置は必要な
いからである。これに加えレイアウト上で出力バッファ
内の装置と一つにすることができるからである。従って
本発明では比較的小さな占有面積で相対的に高い静電放
電防護能力を提供できるのである。
【００３９】本発明の電気回路及び装置構造はいずれの
ＣＭＯＳ及びＢｉＣＭＯＳ製造工程にも適合性があり、
Ｎ型ウェル／Ｐ型基板、Ｐ型ウェル／Ｎ型基板、または
双ウェルの製造技術に適用し、本発明の応用幅を広げる
ことも可能である。以上に本発明の設計理念及びその実
施例を記載したが、そこで使用したものは本発明に限定
されるわけではないから、当業者が本発明の精神と範囲
から逸脱することなく、より応用性に富んだものを制作
することが可能である。従って本発明の保護範囲は特許
申請範囲にのみ限定され、それを基準とするものであ
る。
ＣＭＯＳ及びＢｉＣＭＯＳ製造工程にも適合性があり、
Ｎ型ウェル／Ｐ型基板、Ｐ型ウェル／Ｎ型基板、または
双ウェルの製造技術に適用し、本発明の応用幅を広げる
ことも可能である。以上に本発明の設計理念及びその実
施例を記載したが、そこで使用したものは本発明に限定
されるわけではないから、当業者が本発明の精神と範囲
から逸脱することなく、より応用性に富んだものを制作
することが可能である。従って本発明の保護範囲は特許
申請範囲にのみ限定され、それを基準とするものであ
る。
【図１】本発明の回路接続を示す図である。
【図２】本発明に基づき、ＣＭＯＳ出力バッファ内のＰ
ＭＯＳ装置とＰＴＬＳＣＲ装置をＰ型基板に共存させた
実施例の断面図である。
ＭＯＳ装置とＰＴＬＳＣＲ装置をＰ型基板に共存させた
実施例の断面図である。
【図３】本発明に基づき、ＣＭＯＳ出力バッファ内のＮ
ＭＯＳ装置とＮＴＬＳＣＲ装置をＰ型基板に共存させた
実施例の断面図である。
ＭＯＳ装置とＮＴＬＳＣＲ装置をＰ型基板に共存させた
実施例の断面図である。
【図４】本発明に基づき、ＣＭＯＳ出力バッファ内のＰ
ＭＯＳ装置とＰＴＬＳＣＲ装置をＮ型基板に共存させた
実施例の断面図である。
ＭＯＳ装置とＰＴＬＳＣＲ装置をＮ型基板に共存させた
実施例の断面図である。
【図５】本発明に基づき、ＣＭＯＳ出力バッファ内のＮ
ＭＯＳ装置とＮＴＬＳＣＲ装置をＮ型基板に共存させた
実施例の断面図である。
ＭＯＳ装置とＮＴＬＳＣＲ装置をＮ型基板に共存させた
実施例の断面図である。
【図６】図２の平面図である。
【図７】図３の平面図である。
10 出力バッファ 12 ＰＭＯＳ装置 14 ＮＭＯＳ装置 16 前段装置 17 出力端子 18 接続ライン 20 出力パッド 30 ＰＴＬＳＣＲ装置 32 Ｐ型基板 34、54、58 Ｎ型ウェル 31、33、45、51、53、47、70、71、73、75、80、98、31
0 、312 、320 、350、354 、351 、352 キャリア濃
度の高い領域 35、82 ゲート電極 50 ＮＴＬＳＣＲ装置 Ｄｐ60、Ｄｎ70 寄生ダイオード 100 、200 、400 半導体構造 90、350 ＰＭＯＳ装置 300 半導体装置構造 302 Ｎ型基板 308 Ｐ型ウェル 600 、700 レイアウト平面図 33、53 指状突起 75、95、98 ループ
0 、312 、320 、350、354 、351 、352 キャリア濃
度の高い領域 35、82 ゲート電極 50 ＮＴＬＳＣＲ装置 Ｄｐ60、Ｄｎ70 寄生ダイオード 100 、200 、400 半導体構造 90、350 ＰＭＯＳ装置 300 半導体装置構造 302 Ｎ型基板 308 Ｐ型ウェル 600 、700 レイアウト平面図 33、53 指状突起 75、95、98 ループ
Claims (20)
- 【請求項１】 ソースがVDD 電源に接続された薄酸化膜
ＰＭＯＳ装置と、ソースがVSS 電源に接続された薄酸化
膜ＮＭＯＳ装置と、第一の低電圧トリガーシリコン制御
整流器（ＳＣＲ) と、第二の低電圧トリガーＳＣＲと、
第一の寄生ダイオードと、第二の寄生ダイオードとを含
み、静電放電保護回路を含む相補式酸化金属半導体（Ｃ
ＭＯＳ）出力バッファであって、 該ＰＭＯＳ装置及びＮＭＯＳ装置のドレインは互いにか
つ出力パッドに接続され、 第一の低電圧トリガーＳＣＲはVDD と出力パッドの間に
接続され、ＮＤモードの静電放電に対し保護し、 第二の低電圧トリガーＳＣＲは出力パッドとVSS の間に
接続させ、ＰＳモードの静電放電に対し保護し、 第一の寄生ダイオードはVDD と出力パッドの間に接続さ
れ、ＰＤモードの静電放電に対して保護し、 第二の寄生ダイオードは出力パッドとVSS の間に接続さ
れ、ＮＳモードの静電放電に対して保護するＣＭＯＳ出
力バッファ。 - 【請求項２】 Ｐ型ウェル／Ｎ型基板構造を有する請求
項１記載のＣＭＯＳ出力バッファ。 - 【請求項３】 Ｎ型ウェル／Ｐ型基板構造を有する請求
項１記載のＣＭＯＳ出力バッファ。 - 【請求項４】 第一の低電圧トリガーＳＣＲは、ラテラ
ルＳＣＲとＰＭＯＳ装置とよりなり、ラテラルＳＣＲの
陽極はVDD に接続され、その陰極は出力パッドに接続さ
れており、ＰＭＯＳ装置はそのスナップバック破壊電圧
でラテラルＳＣＲをトリガーする請求項１記載のＣＭＯ
Ｓ出力バッファ。 - 【請求項５】 第二の低電圧トリガーＳＣＲはラテラル
ＳＣＲとＮＭＯＳ装置とよりなり、ラテラルＳＣＲの陽
極は出力パッドに接続され、その陰極はVSSに接続され
ており、ＮＭＯＳ装置はそのスナップバック破壊電圧で
ラテラルＳＣＲをトリガーする請求項１記載のＣＭＯＳ
出力バッファ。 - 【請求項６】 ドレインが出力パッドに接続され、ソー
スが夫々第１及び第２の電源に接続された第１のＰＭＯ
Ｓ及び第１のＮＭＯＳと、 陽極が第１の電源に接続され、陰極が出力パッドに接続
され、そのスナップバック破壊電圧で第１のラテラルＳ
ＣＲをトリガーする第２のＰＭＯＳ装置を含む第１のラ
テラルＳＣＲと、 陽極が出力パッドに接続され、陰極が第２の電源とその
スナップバック破壊電圧で第２のラテラルＳＣＲをトリ
ガーする第２のＮＭＯＳ装置とに接続された第２のラテ
ラルＳＣＲとよりなる、 ＥＳＤ保護回路を有するＣＭＯＳ出力バッファ。 - 【請求項７】 出力パッドと第一の電源との間に接続さ
れた第一の寄生ダイオードを含む請求項６記載のＣＭＯ
Ｓ出力バッファ。 - 【請求項８】 出力パッドと第二の電源との間に接続さ
れた第二の寄生ダイオードを含む請求項６記載のＣＭＯ
Ｓ出力バッファ。 - 【請求項９】 陽極が第１の電源に接続され陰極が集積
回路の出力パッドに接続された半導体基板に形成され、
そのスナップバック破壊電圧でラテラルＳＣＲをトリガ
ーするＰＭＯＳ装置を組込んだ第１の低電圧トリガーラ
テラルＳＣＲよりなる集積回路中の出力バッファにＥＳ
Ｄ保護を与える半導体装置。 - 【請求項１０】 第一のラテラルＳＣＲの陰極は、Ｐ型
基板にあるＮ型ウェルに形成されたＮ+ 型ウェルよりな
る請求項９記載の半導体装置。 - 【請求項１１】 第一のラテラルＳＣＲの陰極は、Ｎ型
基板にあるＰ型ウェルに形成されたＰ+ 型ウェルよりな
る請求項９記載の半導体装置。 - 【請求項１２】 ＰＭＯＳ装置のドレインは該基板と該
基板の第一の領域との接合に亘って形成されており、そ
のソースは半導体基板と第二の領域との接合に亘って形
成されており、該基板は一つのドーパント型であり、第
一の領域と第二の領域はポンプのドーパント型である請
求項９記載の半導体装置。 - 【請求項１３】 上記ドレインはＰ+ 型ウェルである請
求項９記載の半導体装置。 - 【請求項１４】 薄酸化膜ＰＭＯＳ装置を含み、このＰ
ＭＯＳ装置と第一の低電圧トリガーラテラルＳＣＲは一
体に形成され、この薄酸化膜ＰＭＯＳ装置のドレインは
Ｐ型のキャリア濃度の高い領域が半導体基板の上に平行
に配置される形で形成され、この薄酸化膜ＰＭＯＳ装置
はレイアウト上で第一の低電圧トリガーラテラルＳＣＲ
と平行に配置され、並列に接続されている請求項９記載
の半導体装置。 - 【請求項１５】 第二の低電圧トリガーラテラルＳＣＲ
を含み、第一のラテラルＳＣＲと共に同一の半導体基板
上に配置され、その陽極は出力パッドに接続され、陰極
は第二の参考電圧に接続され、この第二の低電圧トリガ
ーラテラルＳＣＲ内にはＮＭＯＳ装置が含まれ、このＮ
ＭＯＳ装置はそのドレインがスナップバック破壊した際
に第二の低電圧トリガーラテラルＳＣＲを導通させる請
求項９記載の半導体装置。 - 【請求項１６】 第二の低電圧トリガーラテラルＳＣＲ
の陽極は、Ｐ型のキャリア濃度の高い領域がＮ型ウェル
内に存在し、これらが共にＰ型基板上に存在する形で構
成されている請求項１５記載の半導体装置。 - 【請求項１７】 第二の低電圧トリガーラテラルＳＣＲ
の陽極は、Ｐ型のキャリア濃度の高い領域がＰ型ウェル
内に存在し、これらが共にＮ型基板上に存在する形で構
成されている請求項１５記載の半導体装置。 - 【請求項１８】 ＮＭＯＳ装置のドレインは当該半導体
基板と第一の領域の接合面を横に跨ぎ、そのソースは半
導体基板と第二の領域の接合面を横に跨ぎ、当該半導体
基板は第一型のキャリア濃度であり、第一の領域と第二
の領域は第二型のキャリア濃度である請求項１５記載の
半導体装置。 - 【請求項１９】 ＮＭＯＳ装置のドレインはＮ型のキャ
リア濃度の高い領域である請求項１５記載の半導体装
置。 - 【請求項２０】 薄酸化膜ＮＭＯＳ装置が含まれ、第二
の低電圧トリガーラテラルＳＣＲと一つにされ占有面積
の節減が図られ、この薄酸化膜ＮＭＯＳ装置のドレイン
はＮ型のキャリア濃度の高い領域が半導体基板の上に平
行に配置される形で形成され、この薄酸化膜ＮＭＯＳ装
置はレイアウト上で第二の低電圧トリガーラテラルＳＣ
Ｒと平行に配置され、並列に接続される請求項１５記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7291547A JPH09148452A (ja) | 1995-11-09 | 1995-11-09 | 静電放電防護能力を強化したｃｍｏｓ出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7291547A JPH09148452A (ja) | 1995-11-09 | 1995-11-09 | 静電放電防護能力を強化したｃｍｏｓ出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148452A true JPH09148452A (ja) | 1997-06-06 |
Family
ID=17770332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7291547A Pending JPH09148452A (ja) | 1995-11-09 | 1995-11-09 | 静電放電防護能力を強化したｃｍｏｓ出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148452A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469354B1 (en) | 1998-03-24 | 2002-10-22 | Nec Corporation | Semiconductor device having a protective circuit |
| JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| KR100756150B1 (ko) * | 2000-02-21 | 2007-09-05 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 |
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| CN117790500A (zh) * | 2024-02-19 | 2024-03-29 | 成都芯翼科技有限公司 | 一种用于m-lvds端口的静电放电保护结构 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1995
- 1995-11-09 JP JP7291547A patent/JPH09148452A/ja active Pending
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