JPH09148566A - Ｍｏｓ型半導体素子 - Google Patents
Ｍｏｓ型半導体素子Info
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- JPH09148566A JPH09148566A JP7302433A JP30243395A JPH09148566A JP H09148566 A JPH09148566 A JP H09148566A JP 7302433 A JP7302433 A JP 7302433A JP 30243395 A JP30243395 A JP 30243395A JP H09148566 A JPH09148566 A JP H09148566A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】寄生トランジスタの動作を阻止し、素子のブレ
ークダウン電圧の低下およびオン電圧の増大を防止し、
且つ、製造コストの低減を図る。 【解決手段】ｎ+ ドレイン層２が隣接するｎ- 層１の表
面層にｐベース領域３を形成し、ｐベース領域３の表面
層には、ｎ+ ソース領域６が形成され、ｎ+ソース領域
６の一部とｎ+ ソース領域６に挟まれたｐベース領域３
にｎ+ ソース領域６より深くｐベース領域３より浅いｐ
+ 領域５が形成され、ｎ- 層１とｎ+ソース領域６に挟
まれるｐベース領域３の表面層のチャネル形成部分７の
上にゲート電極８がゲート絶縁膜９を介して設けられて
いる。ゲート電極８上に形成された層間絶縁膜１０で、
ゲート電極８と絶縁されてｎ+ ソース電極６がｐ+ 領域
５とｎ+ ソース領域６とに接触するように形成され、ｎ
+ ドレイン層２の表面にドレイン電極１２が形成され
る。接合面２０は有限の曲率半径を有し、ｐ+ 領域２１
表面の中央部分のｐベース領域３の深さを最大となるよ
うにする。
ークダウン電圧の低下およびオン電圧の増大を防止し、
且つ、製造コストの低減を図る。 【解決手段】ｎ+ ドレイン層２が隣接するｎ- 層１の表
面層にｐベース領域３を形成し、ｐベース領域３の表面
層には、ｎ+ ソース領域６が形成され、ｎ+ソース領域
６の一部とｎ+ ソース領域６に挟まれたｐベース領域３
にｎ+ ソース領域６より深くｐベース領域３より浅いｐ
+ 領域５が形成され、ｎ- 層１とｎ+ソース領域６に挟
まれるｐベース領域３の表面層のチャネル形成部分７の
上にゲート電極８がゲート絶縁膜９を介して設けられて
いる。ゲート電極８上に形成された層間絶縁膜１０で、
ゲート電極８と絶縁されてｎ+ ソース電極６がｐ+ 領域
５とｎ+ ソース領域６とに接触するように形成され、ｎ
+ ドレイン層２の表面にドレイン電極１２が形成され
る。接合面２０は有限の曲率半径を有し、ｐ+ 領域２１
表面の中央部分のｐベース領域３の深さを最大となるよ
うにする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳＦＥＴや
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）など
のＭＯＳ型半導体素子およびその製造方法に関する。
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）など
のＭＯＳ型半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】半導体基板上にＭＯＳ構造を備えたＭＯ
Ｓ型半導体素子である電力用ＭＯＳＦＥＴやＩＧＢＴは
電圧で制御できる素子として知られている。図５は従来
のＭＯＳＦＥＴの断面構造図を示す。基板となるｎ+ ド
レイン層２が隣接するｎ- 層１の表面層にｐベース領域
１７と、それと重なってｐベース領域１７より深い、ｐ
+ 領域２１を形成し、ｐベース領域１７の表面層には、
ｎ+ソース領域６が形成され、ｎ- 層１とｎ+ ソース領
域６に挟まれるｐベース領域１７の表面層のチャネル形
成部分７の上にゲート電極８がゲート絶縁膜９を介して
設けられている。ゲート電極８上に形成された層間絶縁
膜１０で、ゲート電極８と絶縁されてソース電極１１が
ｐ+ 領域２１とｎ+ ソース領域６とに接触するように形
成され、ｎ+ ドレイン層２の表面にドレイン電極１２が
形成される。尚、コンタクトを良好にすることと後述の
寄生バイポーラトランジスタの影響を小さくするために
第２のｐ+ 領域２２を点線のように形成する場合もあ
る。このＭＯＳＦＥＴの製造工程をつぎに説明する。ｎ
+ ドレイン層２上にエピタキシャル成長で高抵抗層であ
るｎ- 層１を形成した半導体基板を用いて、この半導体
基板のｎ- 層１にボロン（Ｂ）等の三族原子をイオン注
入あるいは拡散してｐ+ 領域２１を形成する。つぎに、
ｎ- 層１上にゲート絶縁膜９と、ゲート電極８となる多
結晶シリコンを順次形成する。つぎに、ゲート電極８に
フォトリソグラフィにより窓開けし、この窓を通してｐ
ベース領域１７の拡散を行う。この窓開けされたゲート
電極８をマスクの一部として再度利用し、ヒ素（Ａｓ）
等の五族原子をイオン注入してｎ+ ソース領域６を形成
する。その後、前記の第２のｐ+ 領域２２を形成する場
合もある。ゲート電極８を含む全面をコンタクトホール
を除く全面を層間絶縁膜１０で覆い、ｎ+ ソース領域６
上、ｐ+ 領域２１上および層間絶縁膜１０上にソース電
極１１を形成する。このＭＯＳＦＥＴは、ソース電極１
１に対して、ゲート電極８に正の電圧を印加すると、ゲ
ート絶縁膜９の直下のチャネル形成部分７にチャネルが
形成され、ｎ+ ソース領域６から電子がチャネル形成部
分７を通してｎ- 層１に注入され、導通状態となり、ま
たゲート電極８をソース電極１１と同電位またはソース
電極１１に対して負電位にバイアスすることで阻止状態
となる、所謂、スイッチング素子としての働きをする。
Ｓ型半導体素子である電力用ＭＯＳＦＥＴやＩＧＢＴは
電圧で制御できる素子として知られている。図５は従来
のＭＯＳＦＥＴの断面構造図を示す。基板となるｎ+ ド
レイン層２が隣接するｎ- 層１の表面層にｐベース領域
１７と、それと重なってｐベース領域１７より深い、ｐ
+ 領域２１を形成し、ｐベース領域１７の表面層には、
ｎ+ソース領域６が形成され、ｎ- 層１とｎ+ ソース領
域６に挟まれるｐベース領域１７の表面層のチャネル形
成部分７の上にゲート電極８がゲート絶縁膜９を介して
設けられている。ゲート電極８上に形成された層間絶縁
膜１０で、ゲート電極８と絶縁されてソース電極１１が
ｐ+ 領域２１とｎ+ ソース領域６とに接触するように形
成され、ｎ+ ドレイン層２の表面にドレイン電極１２が
形成される。尚、コンタクトを良好にすることと後述の
寄生バイポーラトランジスタの影響を小さくするために
第２のｐ+ 領域２２を点線のように形成する場合もあ
る。このＭＯＳＦＥＴの製造工程をつぎに説明する。ｎ
+ ドレイン層２上にエピタキシャル成長で高抵抗層であ
るｎ- 層１を形成した半導体基板を用いて、この半導体
基板のｎ- 層１にボロン（Ｂ）等の三族原子をイオン注
入あるいは拡散してｐ+ 領域２１を形成する。つぎに、
ｎ- 層１上にゲート絶縁膜９と、ゲート電極８となる多
結晶シリコンを順次形成する。つぎに、ゲート電極８に
フォトリソグラフィにより窓開けし、この窓を通してｐ
ベース領域１７の拡散を行う。この窓開けされたゲート
電極８をマスクの一部として再度利用し、ヒ素（Ａｓ）
等の五族原子をイオン注入してｎ+ ソース領域６を形成
する。その後、前記の第２のｐ+ 領域２２を形成する場
合もある。ゲート電極８を含む全面をコンタクトホール
を除く全面を層間絶縁膜１０で覆い、ｎ+ ソース領域６
上、ｐ+ 領域２１上および層間絶縁膜１０上にソース電
極１１を形成する。このＭＯＳＦＥＴは、ソース電極１
１に対して、ゲート電極８に正の電圧を印加すると、ゲ
ート絶縁膜９の直下のチャネル形成部分７にチャネルが
形成され、ｎ+ ソース領域６から電子がチャネル形成部
分７を通してｎ- 層１に注入され、導通状態となり、ま
たゲート電極８をソース電極１１と同電位またはソース
電極１１に対して負電位にバイアスすることで阻止状態
となる、所謂、スイッチング素子としての働きをする。
【０００３】図６は従来のＩＧＢＴの断面構造図を示
す。ＭＯＳＦＥＴとの違いは、ｎ+ ドレイン層がｐ+ コ
レクタ層１４となり、ｐ+ コレクタ層１４とｎ- 層１と
の間にｎ+ バッファ層１５が形成されている点である。
このｎ- 層１とｎ+ バッファ層１５はｐ+ コレクタ層１
４上にエピタキシャル成長で形成され、半導体基板とな
る。この半導体基板上のｎ- 層１の表面層にＭＯＳＦＥ
Ｔと同様の工程で各領域を形成する。ＭＯＳＦＥＴとの
動作上の違いはｐ+ コレクタ層１４から正孔の注入があ
り、ｎ- 層１が伝導度変調を起こし、低抵抗となる点で
ある。
す。ＭＯＳＦＥＴとの違いは、ｎ+ ドレイン層がｐ+ コ
レクタ層１４となり、ｐ+ コレクタ層１４とｎ- 層１と
の間にｎ+ バッファ層１５が形成されている点である。
このｎ- 層１とｎ+ バッファ層１５はｐ+ コレクタ層１
４上にエピタキシャル成長で形成され、半導体基板とな
る。この半導体基板上のｎ- 層１の表面層にＭＯＳＦＥ
Ｔと同様の工程で各領域を形成する。ＭＯＳＦＥＴとの
動作上の違いはｐ+ コレクタ層１４から正孔の注入があ
り、ｎ- 層１が伝導度変調を起こし、低抵抗となる点で
ある。
【０００４】前記のＭＯＳＦＥＴやＩＧＢＴの製造工程
で、ｎ+ ソース領域６とｐベース領域１７はゲート電極
８をマスクとして用いる、所謂、セルフアライン法で一
般的に形成されるが、ｐベース領域１７をレジストマス
クで形成し、ｎ+ ソース領域６を多結晶シリコンをマス
クとして使用する方法や、ｐベース領域１７、ｎ+ ソー
ス領域６をそれぞれフォトレジストマスクで形成する方
法も勿論ある。
で、ｎ+ ソース領域６とｐベース領域１７はゲート電極
８をマスクとして用いる、所謂、セルフアライン法で一
般的に形成されるが、ｐベース領域１７をレジストマス
クで形成し、ｎ+ ソース領域６を多結晶シリコンをマス
クとして使用する方法や、ｐベース領域１７、ｎ+ ソー
ス領域６をそれぞれフォトレジストマスクで形成する方
法も勿論ある。
【０００５】
【発明が解決しようとする課題】しかし、前記のＭＯＳ
ＦＥＴやＩＧＢＴを誘導性負荷と接続されたインバータ
装置に適用した場合に、素子がターンオフする時点でし
ばしば破壊することがある。この破壊はつぎのようなメ
カニズムで起こる。図７はＭＯＳＦＥＴの一部断面と等
価回路を示した図である。ＭＯＳＦＥＴはｎ+ ソース領
域６、ｐベース領域１７およびｎ- 層１からなる寄生ｎ
ｐｎトランジスタ３０を内蔵している。誘導性負荷の下
でＭＯＳＦＥＴをターンオフさせるとチャネル形成部分
７は阻止状態となり、ｎ+ ソース領域６からｎ- 層１へ
の電子の注入がなくなり、ｎ- 層１に空乏層が拡がる。
ＭＯＳＦＥＴのドレイン・ソース間に印加される電圧は
ＭＯＳＦＥＴのブレークダウン電圧まで上昇するものの
誘導性負荷に蓄積されたエネルギーをＭＯＳＦＥＴ内で
消費するためにアバランシェ電流が流れる。このアバラ
ンシェ電流はｎ+ ソース領域直下のｐベース領域１７を
流れ、その際、このアバランシェ電流とｐベース領域１
７の横方向抵抗Ｒで生ずる電圧降下が大きいと、前記の
寄生バイポーラトランジスタがターンオンし、素子が破
壊する。この対策として、ｐ+ 領域２１のブレークダウ
ン耐圧をｐベース領域１７より低く設定することで、ア
バランシェ電流をｐ+ 領域２１に集中させ、ｐベース領
域１７への流れ込み電流を抑制することで寄生バイポー
ラトランジスタ３０のオン防止効果が期待できる。しか
し、このアバランシェ電流をｐ+ 領域２１に集中させる
ために、ｐ+ 領域２１を深く拡散すると、ｐ+ 領域２１
の底部とｎ+ ドレイン領域２間のｎ- 層１の厚さが薄く
なり、ブレークダウン電圧が低下する一方、チャネル形
成部分７から注入された電子がドレイン電極１２まで到
達する経路は変わらず、そのためオン抵抗は変わらな
い。従って、定格電圧を維持させるためには、ｐ+ 領域
２１を深くした分、ｎ- 層１を厚くせねばならずオン抵
抗が増加する。オン抵抗を維持するためには、チップサ
イズを大きくせねばならない。
ＦＥＴやＩＧＢＴを誘導性負荷と接続されたインバータ
装置に適用した場合に、素子がターンオフする時点でし
ばしば破壊することがある。この破壊はつぎのようなメ
カニズムで起こる。図７はＭＯＳＦＥＴの一部断面と等
価回路を示した図である。ＭＯＳＦＥＴはｎ+ ソース領
域６、ｐベース領域１７およびｎ- 層１からなる寄生ｎ
ｐｎトランジスタ３０を内蔵している。誘導性負荷の下
でＭＯＳＦＥＴをターンオフさせるとチャネル形成部分
７は阻止状態となり、ｎ+ ソース領域６からｎ- 層１へ
の電子の注入がなくなり、ｎ- 層１に空乏層が拡がる。
ＭＯＳＦＥＴのドレイン・ソース間に印加される電圧は
ＭＯＳＦＥＴのブレークダウン電圧まで上昇するものの
誘導性負荷に蓄積されたエネルギーをＭＯＳＦＥＴ内で
消費するためにアバランシェ電流が流れる。このアバラ
ンシェ電流はｎ+ ソース領域直下のｐベース領域１７を
流れ、その際、このアバランシェ電流とｐベース領域１
７の横方向抵抗Ｒで生ずる電圧降下が大きいと、前記の
寄生バイポーラトランジスタがターンオンし、素子が破
壊する。この対策として、ｐ+ 領域２１のブレークダウ
ン耐圧をｐベース領域１７より低く設定することで、ア
バランシェ電流をｐ+ 領域２１に集中させ、ｐベース領
域１７への流れ込み電流を抑制することで寄生バイポー
ラトランジスタ３０のオン防止効果が期待できる。しか
し、このアバランシェ電流をｐ+ 領域２１に集中させる
ために、ｐ+ 領域２１を深く拡散すると、ｐ+ 領域２１
の底部とｎ+ ドレイン領域２間のｎ- 層１の厚さが薄く
なり、ブレークダウン電圧が低下する一方、チャネル形
成部分７から注入された電子がドレイン電極１２まで到
達する経路は変わらず、そのためオン抵抗は変わらな
い。従って、定格電圧を維持させるためには、ｐ+ 領域
２１を深くした分、ｎ- 層１を厚くせねばならずオン抵
抗が増加する。オン抵抗を維持するためには、チップサ
イズを大きくせねばならない。
【０００６】この発明の目的は、前記の課題を解決し
て、ブレークダウン電圧の低下や、オン抵抗の増大を招
かない、しかも製造コストが低いＭＯＳ型半導体素子お
よびその製造方法を提供することにある。
て、ブレークダウン電圧の低下や、オン抵抗の増大を招
かない、しかも製造コストが低いＭＯＳ型半導体素子お
よびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、第一導電形の半導体層の一主面の表面層に第二導
電形のベース領域を形成し、ベース領域の表面層に第一
導電形のソース領域を選択的に形成し、ソース領域と半
導体層の間に挟まれたベース領域上に絶縁膜を介してゲ
ート電極が形成されるＭＯＳ型半導体素子において、半
導体層とベース領域との接合面が半導体層の少なくとも
一断面上で有限の曲率半径を有し、ベース領域表面から
接合面までの深さがベース領域表面のほぼ中央部分で最
大となる構造とする。前記ソース領域の一部とソース領
域に挟まれたベース領域にソース領域より深い高濃度の
第二導電形の領域を形成するとよい。また第一導電形の
半導体層の他の主面の表面層に第一導電形のドレイン層
が形成される構造とするか、または第二導電形のコレク
タ層が第一導電形のバッファ層を介して形成される構造
とする。さらに ベース領域の平面パターンが四角形も
しくはストライプ状とすると効果的である。
めに、第一導電形の半導体層の一主面の表面層に第二導
電形のベース領域を形成し、ベース領域の表面層に第一
導電形のソース領域を選択的に形成し、ソース領域と半
導体層の間に挟まれたベース領域上に絶縁膜を介してゲ
ート電極が形成されるＭＯＳ型半導体素子において、半
導体層とベース領域との接合面が半導体層の少なくとも
一断面上で有限の曲率半径を有し、ベース領域表面から
接合面までの深さがベース領域表面のほぼ中央部分で最
大となる構造とする。前記ソース領域の一部とソース領
域に挟まれたベース領域にソース領域より深い高濃度の
第二導電形の領域を形成するとよい。また第一導電形の
半導体層の他の主面の表面層に第一導電形のドレイン層
が形成される構造とするか、または第二導電形のコレク
タ層が第一導電形のバッファ層を介して形成される構造
とする。さらに ベース領域の平面パターンが四角形も
しくはストライプ状とすると効果的である。
【０００８】前記の構成とすることで、ＭＯＳＦＥＴの
場合、ブレークダウン時のアバランシェ電流をｐベース
領域の最も深いアバランシェ部分に集中させ、ｎ+ ソー
ス領域直下のｐベース領域に流れ込む電流を抑制して、
寄生バイポーラトランジスタがオン状態になることを阻
止し、誘導性負荷でのターンオフで素子破壊が生じるこ
とを防止できる。またＩＧＢＴの場合は寄生バイポーラ
トランジスタの代わりに寄生サイリスタが内蔵されてい
るが、ＩＧＢＴの場合と同様にこの寄生サイリスタがオ
ン状態になることを阻止し、素子破壊を防止する。
場合、ブレークダウン時のアバランシェ電流をｐベース
領域の最も深いアバランシェ部分に集中させ、ｎ+ ソー
ス領域直下のｐベース領域に流れ込む電流を抑制して、
寄生バイポーラトランジスタがオン状態になることを阻
止し、誘導性負荷でのターンオフで素子破壊が生じるこ
とを防止できる。またＩＧＢＴの場合は寄生バイポーラ
トランジスタの代わりに寄生サイリスタが内蔵されてい
るが、ＩＧＢＴの場合と同様にこの寄生サイリスタがオ
ン状態になることを阻止し、素子破壊を防止する。
【０００９】
【発明の実施の形態】図１はこの発明の第一実施例で、
ＭＯＳＦＥＴの断面構造図を示す。図５と共通部分には
同一の符号が付されている。基板となるｎ+ ドレイン層
２が隣接するｎ- 層１の表面層にｐベース領域３を形成
し、ｐベース領域３の表面層には、ｎ + ソース領域６が
形成され、ｎ+ ソース領域６の一部とｎ+ ソース領域６
に挟まれたｐベース領域３にｎ+ ソース領域６より深く
ｐベース領域３より浅いｐ+ 領域５が形成され、ｎ- 層
１とｎ+ ソース領域６に挟まれるｐベース領域３の表面
層のチャネル形成部分７の上にゲート電極８がゲート絶
縁膜９を介して設けられている。ゲート電極８上に形成
された層間絶縁膜１０で、ゲート電極８と絶縁されてｎ
+ ソース電極６がｐ+ 領域５とｎ+ ソース領域６とに接
触するように形成され、ｎ+ ドレイン層２の表面にドレ
イン電極１２が形成される。そして、ｐベース領域３と
ｎ- 層１の接合面２０は有限の曲率半径を有し、ｐ+ 領
域５表面の中央部分でｐ+ 領域５表面から接合面２０ま
での深さが最も深くなっている。尚、ｐベース領域３の
表面濃度がオーミックコンタクトできる程度に十分高い
場合には、当然、ｐ+ 領域５の形成は不要である。また
ｐベース領域３はチャネル形成部分７とアバランシェ発
生部分１６（ｐベース領域表面から最も深い部分で逆バ
イアス時に最初にアバランシェ現象を起こす部分）とを
併せ持っている。
ＭＯＳＦＥＴの断面構造図を示す。図５と共通部分には
同一の符号が付されている。基板となるｎ+ ドレイン層
２が隣接するｎ- 層１の表面層にｐベース領域３を形成
し、ｐベース領域３の表面層には、ｎ + ソース領域６が
形成され、ｎ+ ソース領域６の一部とｎ+ ソース領域６
に挟まれたｐベース領域３にｎ+ ソース領域６より深く
ｐベース領域３より浅いｐ+ 領域５が形成され、ｎ- 層
１とｎ+ ソース領域６に挟まれるｐベース領域３の表面
層のチャネル形成部分７の上にゲート電極８がゲート絶
縁膜９を介して設けられている。ゲート電極８上に形成
された層間絶縁膜１０で、ゲート電極８と絶縁されてｎ
+ ソース電極６がｐ+ 領域５とｎ+ ソース領域６とに接
触するように形成され、ｎ+ ドレイン層２の表面にドレ
イン電極１２が形成される。そして、ｐベース領域３と
ｎ- 層１の接合面２０は有限の曲率半径を有し、ｐ+ 領
域５表面の中央部分でｐ+ 領域５表面から接合面２０ま
での深さが最も深くなっている。尚、ｐベース領域３の
表面濃度がオーミックコンタクトできる程度に十分高い
場合には、当然、ｐ+ 領域５の形成は不要である。また
ｐベース領域３はチャネル形成部分７とアバランシェ発
生部分１６（ｐベース領域表面から最も深い部分で逆バ
イアス時に最初にアバランシェ現象を起こす部分）とを
併せ持っている。
【００１０】図２はこの発明の第２実施例で、ＩＧＢＴ
の断面構造図を示す。図５と共通部分には同一の符号が
付されている。コレクタ電極１３がｎ- 層１の他面に形
成されたｎ+ バッファ層１５を介してｐ+ コレクタ層１
４上に形成され点が図１のＭＯＳＦＥＴと異なってい
る。またｎ+ ソース領域６はｎ+ エミッタ領域にソース
電極１１はエミッタ電極に名称が変わる。図１と同じ
く、ｐベース領域３とｎ-層１の接合面２０は有限の曲
率半径を有し、ｐ+ 領域５表面の中央部分でｐ+ 領域５
表面から接合面２０までの深さが最も深くなっている。
の断面構造図を示す。図５と共通部分には同一の符号が
付されている。コレクタ電極１３がｎ- 層１の他面に形
成されたｎ+ バッファ層１５を介してｐ+ コレクタ層１
４上に形成され点が図１のＭＯＳＦＥＴと異なってい
る。またｎ+ ソース領域６はｎ+ エミッタ領域にソース
電極１１はエミッタ電極に名称が変わる。図１と同じ
く、ｐベース領域３とｎ-層１の接合面２０は有限の曲
率半径を有し、ｐ+ 領域５表面の中央部分でｐ+ 領域５
表面から接合面２０までの深さが最も深くなっている。
【００１１】図３は図１または図２の正方形のセルパタ
ーンの場合で、同図（ａ）は平面図、同図（ｂ）はは同
図（ａ）のＡ−Ａ断面図、同図（ｃ）は同図（ａ）のＢ
−Ｂ断面図を示す。同図（ａ）において、ｐベース領域
３を形成するマスクとしてのゲート電極に開ける窓の形
状は正方形のセル状をしている。この他に、セル形状と
して三角形や円形などの形状をしている場合もある。同
図（ｂ）、同図（ｃ）のどちらの断面でもｐベース領域
３とｎ- 層１の接合面２０は有限の曲率半径を有し、ｐ
+ 領域５表面の中央部分でｐ+ 領域５表面から接合面２
０までの深さが最も深くなっている。従って、この部分
のｎ- 層１の厚さが最も薄くなり、逆バイアス時に最初
にアバランシェ現象を起こす。勿論、ｐ+ 領域５がない
場合はｐベース領域３の表面の中央部分で接合面２０の
深さが最も深くなる。
ーンの場合で、同図（ａ）は平面図、同図（ｂ）はは同
図（ａ）のＡ−Ａ断面図、同図（ｃ）は同図（ａ）のＢ
−Ｂ断面図を示す。同図（ａ）において、ｐベース領域
３を形成するマスクとしてのゲート電極に開ける窓の形
状は正方形のセル状をしている。この他に、セル形状と
して三角形や円形などの形状をしている場合もある。同
図（ｂ）、同図（ｃ）のどちらの断面でもｐベース領域
３とｎ- 層１の接合面２０は有限の曲率半径を有し、ｐ
+ 領域５表面の中央部分でｐ+ 領域５表面から接合面２
０までの深さが最も深くなっている。従って、この部分
のｎ- 層１の厚さが最も薄くなり、逆バイアス時に最初
にアバランシェ現象を起こす。勿論、ｐ+ 領域５がない
場合はｐベース領域３の表面の中央部分で接合面２０の
深さが最も深くなる。
【００１２】図４は図１または図２のストライプ状のセ
ルパターンの場合で、同図（ａ）は平面図、同図（ｂ）
は同図（ａ）のＡ−Ａ切断線の断面図を示す。同図
（ａ）において、ストライプ状のゲート電極をマスクに
ｐベース領域３、ｎ+ ソース領域６が形成される。同図
（ｂ）において、ｐベース領域３とｎ- 層１の接合面２
０は有限の曲率半径を有し、ｐ+ 領域５表面の中央部分
でｐ+ 領域５表面から接合面２０までの深さが最も深く
なっており、逆バイアス時に最初にアバランシェ現象を
起こす。勿論、ｐ+ 領域５ない場合はｐベース領域３の
表面の中央部分で接合面２０の深さが最も深くなる。
ルパターンの場合で、同図（ａ）は平面図、同図（ｂ）
は同図（ａ）のＡ−Ａ切断線の断面図を示す。同図
（ａ）において、ストライプ状のゲート電極をマスクに
ｐベース領域３、ｎ+ ソース領域６が形成される。同図
（ｂ）において、ｐベース領域３とｎ- 層１の接合面２
０は有限の曲率半径を有し、ｐ+ 領域５表面の中央部分
でｐ+ 領域５表面から接合面２０までの深さが最も深く
なっており、逆バイアス時に最初にアバランシェ現象を
起こす。勿論、ｐ+ 領域５ない場合はｐベース領域３の
表面の中央部分で接合面２０の深さが最も深くなる。
【００１３】つぎにこの発明の第３実施例でＭＯＳＦＥ
ＴおよびＩＧＢＴの製造方法を説明する。まず、ＭＯＳ
ＦＥＴの場合に図１を参照しながら説明する。ｎ- 層１
の表面に酸化膜等でゲート絶縁膜８を形成し、その上に
多結晶シリコンを堆積させ、パターンニングし、ゲート
電極８を形成する。このゲート電極８をマスクとして、
四角形セルの場合、８μｍ×８μｍのゲート電極開口部
よりボロン（Ｂ）イオンをイオン注入し、１１５０℃、
２００分の熱拡散して、表面濃度１０17ｃｍ-3、深さ２
μｍのｐベース領域３を形成する。そして、ゲート電極
８をマスクの一部として再度利用し、ヒ素（Ａｓ）イオ
ンをイオン注入し、加熱処理を行って、ｎ+ ソース領域
６を形成し、ソース電極１１と直接接続する部分にコン
タクトを改善することと、前記の寄生バイポーラトラン
ジスタの動作を阻止する目的でフォトレジストマスクを
用いて、ボロンイオンを高濃度にイオン注入し、熱処理
を行ってｐ+ 領域５をｐベース領域３内に形成したの
ち、層間絶縁膜１０を被覆し、パターンニングし、ソー
ス電極１１を形成する。またＩＧＢＴの場合はｐ+ コレ
クタ層１４上にエピタキシャル成長で、ｎ+ バッファ層
１５とｎ- 層１とを形成した半導体基板を用い、この半
導体基板上にＭＯＳＦＥＴと同様の工程で各領域を形成
する。尚、ｐベース領域３の表面濃度がオーミックコン
タクトできる程度に十分高い場合には、ｐ+ 領域５を形
成する工程は省いても構わない。上記の製造方法におい
て、有限の曲率半径を有するｐベース領域３を形成する
ためには、ポリシリコンのゲート電極の開口部の大きさ
を２０μｍ以下とし、拡散深さを１μｍ〜１０μｍとす
るのがよい。そして、拡散深さに対して開口部の大きさ
を１倍以上とするのがよい。ｐベース領域３の表面濃度
は１０16ｃｍ-3〜６×１０ 17ｃｍ-3とするのがよい。こ
のｐベース領域３の熱拡散は１１００℃、２００分では
有限の曲率半径が得られなかったので１１００℃以上で
２００分以上がよい。しかし、あまり高温、多時間とす
るとチャネル長が長くなり、オン抵抗が高くなってしま
うので１２００℃以下がよく１１５０℃とすると３０時
間以下がよい。
ＴおよびＩＧＢＴの製造方法を説明する。まず、ＭＯＳ
ＦＥＴの場合に図１を参照しながら説明する。ｎ- 層１
の表面に酸化膜等でゲート絶縁膜８を形成し、その上に
多結晶シリコンを堆積させ、パターンニングし、ゲート
電極８を形成する。このゲート電極８をマスクとして、
四角形セルの場合、８μｍ×８μｍのゲート電極開口部
よりボロン（Ｂ）イオンをイオン注入し、１１５０℃、
２００分の熱拡散して、表面濃度１０17ｃｍ-3、深さ２
μｍのｐベース領域３を形成する。そして、ゲート電極
８をマスクの一部として再度利用し、ヒ素（Ａｓ）イオ
ンをイオン注入し、加熱処理を行って、ｎ+ ソース領域
６を形成し、ソース電極１１と直接接続する部分にコン
タクトを改善することと、前記の寄生バイポーラトラン
ジスタの動作を阻止する目的でフォトレジストマスクを
用いて、ボロンイオンを高濃度にイオン注入し、熱処理
を行ってｐ+ 領域５をｐベース領域３内に形成したの
ち、層間絶縁膜１０を被覆し、パターンニングし、ソー
ス電極１１を形成する。またＩＧＢＴの場合はｐ+ コレ
クタ層１４上にエピタキシャル成長で、ｎ+ バッファ層
１５とｎ- 層１とを形成した半導体基板を用い、この半
導体基板上にＭＯＳＦＥＴと同様の工程で各領域を形成
する。尚、ｐベース領域３の表面濃度がオーミックコン
タクトできる程度に十分高い場合には、ｐ+ 領域５を形
成する工程は省いても構わない。上記の製造方法におい
て、有限の曲率半径を有するｐベース領域３を形成する
ためには、ポリシリコンのゲート電極の開口部の大きさ
を２０μｍ以下とし、拡散深さを１μｍ〜１０μｍとす
るのがよい。そして、拡散深さに対して開口部の大きさ
を１倍以上とするのがよい。ｐベース領域３の表面濃度
は１０16ｃｍ-3〜６×１０ 17ｃｍ-3とするのがよい。こ
のｐベース領域３の熱拡散は１１００℃、２００分では
有限の曲率半径が得られなかったので１１００℃以上で
２００分以上がよい。しかし、あまり高温、多時間とす
るとチャネル長が長くなり、オン抵抗が高くなってしま
うので１２００℃以下がよく１１５０℃とすると３０時
間以下がよい。
【００１４】
【発明の効果】この発明によれば、ｐベース領域が有限
の曲率半径を有し、表面からの深さが中心部分で最大と
なるようにすることで、ＭＯＳ型半導体素子のｐベース
領域およびｎ+ ドレイン領域等で形成される寄生バイポ
ーラトランジスタ（または寄生サイリスタ）がオン状態
になることを阻止し、素子耐圧の低下や、オン抵抗の増
加を招くことなく誘導性負荷耐量（電流遮断耐量）を向
上できる。またこの構造を採用することで、製造コスト
の低減も図れる。
の曲率半径を有し、表面からの深さが中心部分で最大と
なるようにすることで、ＭＯＳ型半導体素子のｐベース
領域およびｎ+ ドレイン領域等で形成される寄生バイポ
ーラトランジスタ（または寄生サイリスタ）がオン状態
になることを阻止し、素子耐圧の低下や、オン抵抗の増
加を招くことなく誘導性負荷耐量（電流遮断耐量）を向
上できる。またこの構造を採用することで、製造コスト
の低減も図れる。
【図１】この発明の第一実施例で、ＭＯＳＦＥＴの断面
構造図
構造図
【図２】この発明の第２実施例で、ＩＧＢＴの断面構造
図
図
【図３】図１または図２の正方形のセルパターンの場合
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、
（ｃ）は（ａ）のＢ−Ｂ断面図
で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、
（ｃ）は（ａ）のＢ−Ｂ断面図
【図４】図１または図２のストライプ状のセルパターン
の場合で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ切
断線の断面図
の場合で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ切
断線の断面図
【図５】従来のＭＯＳＦＥＴの断面構造図
【図６】従来のＩＧＢＴの断面構造図
【図７】従来のＭＯＳＦＥＴの一部断面と等価回路を示
した図
した図
１ ｎ- 層 ２ ｎ+ ドレイン層 ３ ｐベース領域 ５ ｐ+ 領域 ６ ｎ+ ソース領域 ７ チャネル形成部分 ８ ゲート電極 ９ ゲート絶縁膜 １０ 層間絶縁膜 １１ ソース電極 １２ ドレイン電極 １３ コレクタ電極 １４ ｐ+ コレクタ層 １５ ｎ+ バッファ層 １６ アバランシェ発生部分 １７ ｐベース領域 ２０ 接合面 ２１ ｐ+ 領域 ２２ 第２のｐ+ 領域 ３０ 寄生バイポーラトランジスタ
Claims (3)
- 【請求項１】第一導電形の半導体層の一主面の表面層に
第二導電形のベース領域を形成し、ベース領域の表面層
に第一導電形のソース領域を選択的に形成し、ソース領
域と半導体層の間に挟まれたベース領域上に絶縁膜を介
してゲート電極が形成されるＭＯＳ型半導体素子におい
て、半導体層とベース領域との接合面が半導体層の少な
くとも一断面上で有限の曲率半径を有し、ベース領域表
面から接合面までの深さがベース領域表面のほぼ中央部
分で最大となることを特徴とするＭＯＳ型半導体素子。 - 【請求項２】ソース領域の一部とソース領域に挟まれた
ベース領域にソース領域より深い高濃度の第二導電形の
領域を形成することを特徴とする請求項１記載のＭＯＳ
型半導体素子。 - 【請求項３】ベース領域の平面パターンが多角形、角を
曲線とした多角形もしくはストライプ状であることを特
徴とする請求項１記載のＭＯＳ型半導体素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30243395A JP3240896B2 (ja) | 1995-11-21 | 1995-11-21 | Ｍｏｓ型半導体素子 |
| US08/746,987 US5912491A (en) | 1995-11-21 | 1996-11-19 | MOS device |
| DE69638055T DE69638055D1 (de) | 1995-11-21 | 1996-11-20 | Verfahren zur Herstellung einer MOS-Anordnung mit einer Basiszone mit hoher Durchschlagsfestigkeit |
| EP96118626A EP0776048B1 (en) | 1995-11-21 | 1996-11-20 | Method of manufacturing a MOS device having a base region with high breakdown resistance |
| US09/164,487 US5990518A (en) | 1995-11-21 | 1998-10-01 | MOS device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30243395A JP3240896B2 (ja) | 1995-11-21 | 1995-11-21 | Ｍｏｓ型半導体素子 |
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| Publication Number | Publication Date |
|---|---|
| JPH09148566A true JPH09148566A (ja) | 1997-06-06 |
| JP3240896B2 JP3240896B2 (ja) | 2001-12-25 |
Family
ID=17908874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30243395A Expired - Lifetime JP3240896B2 (ja) | 1995-11-21 | 1995-11-21 | Ｍｏｓ型半導体素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5912491A (ja) |
| EP (1) | EP0776048B1 (ja) |
| JP (1) | JP3240896B2 (ja) |
| DE (1) | DE69638055D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015109472A (ja) * | 2008-02-06 | 2015-06-11 | ローム株式会社 | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2982785B2 (ja) * | 1998-04-03 | 1999-11-29 | 富士電機株式会社 | デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ |
| DE19953620A1 (de) * | 1998-11-09 | 2000-05-11 | Int Rectifier Corp | Niederspannungs-MOSFET und Verfahren zu seiner Herstellung |
| US6504208B2 (en) | 2001-02-27 | 2003-01-07 | International Business Machines Corporation | Power MOSFET device, structures employing the same and methods of fabrication |
| KR100687108B1 (ko) * | 2005-05-31 | 2007-02-27 | 라이톤 세미컨덕터 코퍼레이션 | 기생 바이폴라 트랜지스터의 턴온을 억제할 수 있는 고전력반도체 소자 |
| JP5789928B2 (ja) * | 2010-08-02 | 2015-10-07 | 富士電機株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
| JP6309907B2 (ja) * | 2015-03-11 | 2018-04-11 | 株式会社東芝 | 半導体装置 |
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|---|---|---|---|---|
| US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| US4705759B1 (en) * | 1978-10-13 | 1995-02-14 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| US5008725C2 (en) * | 1979-05-14 | 2001-05-01 | Internat Rectifer Corp | Plural polygon source pattern for mosfet |
| US4974059A (en) * | 1982-12-21 | 1990-11-27 | International Rectifier Corporation | Semiconductor high-power mosfet device |
| US4801986A (en) * | 1987-04-03 | 1989-01-31 | General Electric Company | Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method |
| JPS6489465A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Double-diffusion type mos field effect transistor |
| JPH02281662A (ja) * | 1989-04-21 | 1990-11-19 | Mitsubishi Electric Corp | 半導体装置 |
| US5034796A (en) * | 1989-06-07 | 1991-07-23 | Ixys Corporation | Simplified current sensing structure for MOS power devices |
| JPH0354868A (ja) * | 1989-07-21 | 1991-03-08 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JP2701502B2 (ja) * | 1990-01-25 | 1998-01-21 | 日産自動車株式会社 | 半導体装置 |
| US5304831A (en) * | 1990-12-21 | 1994-04-19 | Siliconix Incorporated | Low on-resistance power MOS technology |
| JP2910489B2 (ja) * | 1993-03-22 | 1999-06-23 | 日本電気株式会社 | 縦型二重拡散ｍｏｓｆｅｔ |
-
1995
- 1995-11-21 JP JP30243395A patent/JP3240896B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-19 US US08/746,987 patent/US5912491A/en not_active Expired - Lifetime
- 1996-11-20 EP EP96118626A patent/EP0776048B1/en not_active Expired - Lifetime
- 1996-11-20 DE DE69638055T patent/DE69638055D1/de not_active Expired - Lifetime
-
1998
- 1998-10-01 US US09/164,487 patent/US5990518A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015109472A (ja) * | 2008-02-06 | 2015-06-11 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5990518A (en) | 1999-11-23 |
| JP3240896B2 (ja) | 2001-12-25 |
| US5912491A (en) | 1999-06-15 |
| DE69638055D1 (de) | 2009-11-26 |
| EP0776048A2 (en) | 1997-05-28 |
| EP0776048A3 (en) | 1998-07-29 |
| EP0776048B1 (en) | 2009-10-14 |
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