JPH09148906A - 半導体リレーの制御回路 - Google Patents
半導体リレーの制御回路Info
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- JPH09148906A JPH09148906A JP7304623A JP30462395A JPH09148906A JP H09148906 A JPH09148906 A JP H09148906A JP 7304623 A JP7304623 A JP 7304623A JP 30462395 A JP30462395 A JP 30462395A JP H09148906 A JPH09148906 A JP H09148906A
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Abstract
(57)【要約】
【課題】 発光ダイオードの入力電流への依存を抑え、
ターンオン時間を規定することができる半導体リレーの
制御回路を提供する。 【解決手段】 発光素子及びこの発光素子からの光を受
けて動作する光起電力素子と、この光起電力素子の電力
により動作する出力用ＭＯＳＦＥＴから構成される半導
体リレーの制御回路において、受光ダイオードアレイ４
と直列に接続された電流検出用抵抗１３と、この電流検
出用抵抗１３の両端の電圧降下によりバイアスされ、前
記受光ダイオードアレイ４の両端のインピーダンスを小
さくするように、前記受光ダイオードアレイ４と並列に
接続されたＮＰＮトランジスタ１２とを設ける。
ターンオン時間を規定することができる半導体リレーの
制御回路を提供する。 【解決手段】 発光素子及びこの発光素子からの光を受
けて動作する光起電力素子と、この光起電力素子の電力
により動作する出力用ＭＯＳＦＥＴから構成される半導
体リレーの制御回路において、受光ダイオードアレイ４
と直列に接続された電流検出用抵抗１３と、この電流検
出用抵抗１３の両端の電圧降下によりバイアスされ、前
記受光ダイオードアレイ４の両端のインピーダンスを小
さくするように、前記受光ダイオードアレイ４と並列に
接続されたＮＰＮトランジスタ１２とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体リレーの制
御回路に係り、特に、光ＭＯＳリレーの制御回路に関す
るものである。
御回路に係り、特に、光ＭＯＳリレーの制御回路に関す
るものである。
【０００２】
【従来の技術】従来、光ＭＯＳＦＥＴリレーは、ＭＯＳ
ＦＥＴ出力タイプのフォトカプラで、図２に示すような
構成が基本型である。すなわち、入力側に発光ダイオー
ド３があり、出力側にはその光を受け光起電力を発生す
る、受光ダイオードアレイ４と、その光起電力により動
作する縦型ＭＯＳＦＥＴ６，７が接続されている。
ＦＥＴ出力タイプのフォトカプラで、図２に示すような
構成が基本型である。すなわち、入力側に発光ダイオー
ド３があり、出力側にはその光を受け光起電力を発生す
る、受光ダイオードアレイ４と、その光起電力により動
作する縦型ＭＯＳＦＥＴ６，７が接続されている。
【０００３】また、ＯＦＦ時の放電経路として、ＭＯＳ
ＦＥＴ６，７のゲート・ソース間に放電抵抗５等の放電
回路が接続されている。なお、１，２は入力端子、８，
９は出力端子、１０，１１は放電抵抗５の接続点であ
る。
ＦＥＴ６，７のゲート・ソース間に放電抵抗５等の放電
回路が接続されている。なお、１，２は入力端子、８，
９は出力端子、１０，１１は放電抵抗５の接続点であ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来構成の光ＭＯＳＦＥＴリレーは、ターンオン時間
が受光ダイオードアレイの発生する光起電力により大き
く変化してしまう。すなわち、ターンオン時間が光起電
力をコントロールする発光ダイオードの入力電流に大き
く依存し、ターンオン時間を規定する使い方には適しな
いという問題点があった。
た従来構成の光ＭＯＳＦＥＴリレーは、ターンオン時間
が受光ダイオードアレイの発生する光起電力により大き
く変化してしまう。すなわち、ターンオン時間が光起電
力をコントロールする発光ダイオードの入力電流に大き
く依存し、ターンオン時間を規定する使い方には適しな
いという問題点があった。
【０００５】本発明は、上記問題点を除去し、発光ダイ
オードの入力電流への依存を抑え、ターンオン時間を規
定することができる半導体リレーの制御回路を提供する
ことを目的とする。
オードの入力電流への依存を抑え、ターンオン時間を規
定することができる半導体リレーの制御回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）発光素子及びこの発光素子からの光を受けて動作
する光起電力素子と、この光起電力素子の電力により動
作する出力用ＭＯＳＦＥＴから構成される半導体リレー
の制御回路において、前記光起電力素子と直列に接続さ
れた電流検出用抵抗と、この電流検出用抵抗の両端の電
圧降下によりバイアスされ、前記光起電力素子の両端の
インピーダンスを小さくするように、前記光起電力素子
と並列に接続されたスイッチング素子とを設けるように
したものである。
成するために、 （１）発光素子及びこの発光素子からの光を受けて動作
する光起電力素子と、この光起電力素子の電力により動
作する出力用ＭＯＳＦＥＴから構成される半導体リレー
の制御回路において、前記光起電力素子と直列に接続さ
れた電流検出用抵抗と、この電流検出用抵抗の両端の電
圧降下によりバイアスされ、前記光起電力素子の両端の
インピーダンスを小さくするように、前記光起電力素子
と並列に接続されたスイッチング素子とを設けるように
したものである。
【０００７】（２）上記（１）記載の半導体リレーの制
御回路において、前記スイッチング素子としてＮＰＮト
ランジスタを用いるようにしたものである。（３）上記
（１）記載の半導体リレーの制御回路において、前記ス
イッチング素子としてＰＮＰトランジスタを用いるよう
にしたものである。（４）上記（１）記載の半導体リレ
ーの制御回路において、前記スイッチング素子としてＮ
チャネルＭＯＳトランジスタを用いるようにしたもので
ある。
御回路において、前記スイッチング素子としてＮＰＮト
ランジスタを用いるようにしたものである。（３）上記
（１）記載の半導体リレーの制御回路において、前記ス
イッチング素子としてＰＮＰトランジスタを用いるよう
にしたものである。（４）上記（１）記載の半導体リレ
ーの制御回路において、前記スイッチング素子としてＮ
チャネルＭＯＳトランジスタを用いるようにしたもので
ある。
【０００８】（５）上記（１）記載の半導体リレーの制
御回路において、前記スイッチング素子としてＰチャネ
ルＭＯＳトランジスタを用いるようにしたものである。 このように構成したので、電流検出用の抵抗及びＮＰＮ
又はＰＮＰトランジスタを設けたことにより、出力用Ｖ
ＤＭＯＳトランジスタに供給される過渡電流が、ある電
流値以上にならないように抑えられるため、発光ダイオ
ードの入力電流に依存しなくなり、ターンオン時間特性
を改善することができる。
御回路において、前記スイッチング素子としてＰチャネ
ルＭＯＳトランジスタを用いるようにしたものである。 このように構成したので、電流検出用の抵抗及びＮＰＮ
又はＰＮＰトランジスタを設けたことにより、出力用Ｖ
ＤＭＯＳトランジスタに供給される過渡電流が、ある電
流値以上にならないように抑えられるため、発光ダイオ
ードの入力電流に依存しなくなり、ターンオン時間特性
を改善することができる。
【０００９】また、出力用ＶＤＭＯＳＦＥＴのターンオ
フに関しては、入力容量に蓄積された電荷が放電抵抗を
通して放電され、出力用ＶＤＭＯＳＦＥＴは非導通状態
とすることができる。
フに関しては、入力容量に蓄積された電荷が放電抵抗を
通して放電され、出力用ＶＤＭＯＳＦＥＴは非導通状態
とすることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１実施例
を示す半導体リレーの制御回路図である。この図に示す
ように、入力端子１，２に発光ダイオード３が接続され
ている。発光ダイオード３と光結合された形で受光ダイ
オードアレイ４が配置されている。受光ダイオードアレ
イ４のアノードは、ＮｃｈＶＤＭＯＳＦＥＴ（Ｎチャネ
ル縦型二重拡散ＭＯＳ電界効果型トランジスタ）６，７
のゲートに接続され、カソードはソースに接続されてい
る。ＮｃｈＶＤＭＯＳＦＥＴ６，７は、出力端子が双方
向のスイッチングを可能となるように逆直列で２個接続
される。また、接続点１０，１１間にはＶＤＭＯＳＦＥ
Ｔがターンオフする際の放電経路として放電抵抗５が接
続されている。抵抗値は数ＭΩ程度である。
て図面を参照して説明する。図１は本発明の第１実施例
を示す半導体リレーの制御回路図である。この図に示す
ように、入力端子１，２に発光ダイオード３が接続され
ている。発光ダイオード３と光結合された形で受光ダイ
オードアレイ４が配置されている。受光ダイオードアレ
イ４のアノードは、ＮｃｈＶＤＭＯＳＦＥＴ（Ｎチャネ
ル縦型二重拡散ＭＯＳ電界効果型トランジスタ）６，７
のゲートに接続され、カソードはソースに接続されてい
る。ＮｃｈＶＤＭＯＳＦＥＴ６，７は、出力端子が双方
向のスイッチングを可能となるように逆直列で２個接続
される。また、接続点１０，１１間にはＶＤＭＯＳＦＥ
Ｔがターンオフする際の放電経路として放電抵抗５が接
続されている。抵抗値は数ＭΩ程度である。
【００１１】更に、受光ダイオードアレイ４のカソード
側に直列に電流検出用抵抗１３が接続され、この電流検
出用抵抗１３の一端１４にエミッタ、電流検出用抵抗１
３の他端１５にベース、受光ダイオードアレイ４のアノ
ードにコレクタがそれぞれ接続されたＮＰＮトランジス
タ１２が設けられている。その電流検出用抵抗１３の抵
抗値は１ＭΩ程度である。
側に直列に電流検出用抵抗１３が接続され、この電流検
出用抵抗１３の一端１４にエミッタ、電流検出用抵抗１
３の他端１５にベース、受光ダイオードアレイ４のアノ
ードにコレクタがそれぞれ接続されたＮＰＮトランジス
タ１２が設けられている。その電流検出用抵抗１３の抵
抗値は１ＭΩ程度である。
【００１２】なお、受光ダイオードアレイ４はＮｃｈＶ
ＤＭＯＳＦＥＴがターンオンするのに十分な電圧が得ら
れる十数個のダイオードが直列接続されている。以下、
この半導体リレーの制御回路の動作について説明する。
入力端子１、２間に入力電流を流すと、発光ダイオード
３が発光し、この光により受光ダイオードアレイ４に光
起電力が発生する。光起電力の過渡電流は、ＮｃｈＶＤ
ＭＯＳＦＥＴ６，７の入力容量を充電するように働く
が、放電抵抗５により若干の損失がある。しかしなが
ら、この放電抵抗５は数ＭΩと抵抗値が大きいため、大
きな損失とはならない。ただし、電流値がある値に達
し、電流検出用抵抗１３により、電圧が降下し、ＮＰＮ
トランジスタ１２の順バイアス状態、すなわち約０．６
Ｖに達すると、ＮｃｈＶＤＭＯＳＦＥＴ６，７のゲート
ソース間のインピーダンスが極端に小さくなる。よっ
て、ゲートに流れ込む過渡電流はある電流値以上には達
せず、定電流を出力するよう動作する。
ＤＭＯＳＦＥＴがターンオンするのに十分な電圧が得ら
れる十数個のダイオードが直列接続されている。以下、
この半導体リレーの制御回路の動作について説明する。
入力端子１、２間に入力電流を流すと、発光ダイオード
３が発光し、この光により受光ダイオードアレイ４に光
起電力が発生する。光起電力の過渡電流は、ＮｃｈＶＤ
ＭＯＳＦＥＴ６，７の入力容量を充電するように働く
が、放電抵抗５により若干の損失がある。しかしなが
ら、この放電抵抗５は数ＭΩと抵抗値が大きいため、大
きな損失とはならない。ただし、電流値がある値に達
し、電流検出用抵抗１３により、電圧が降下し、ＮＰＮ
トランジスタ１２の順バイアス状態、すなわち約０．６
Ｖに達すると、ＮｃｈＶＤＭＯＳＦＥＴ６，７のゲート
ソース間のインピーダンスが極端に小さくなる。よっ
て、ゲートに流れ込む過渡電流はある電流値以上には達
せず、定電流を出力するよう動作する。
【００１３】これは、入力電流が大きくなり、受光ダイ
オードアレイ４が発生する光電流が大きくなっても、Ｎ
ｃｈＶＤＭＯＳＦＥＴ６，７の入力容量に供給される過
渡電流は一定に保たれ、過渡電流値に依存するターンオ
ン時間を一定に保つことができる。すなわち、ターンオ
ン時間の入力電流依存性をなくすよう動作する。光起電
力は、ＮｃｈＶＤＭＯＳＦＥＴ６，７の入力容量を上記
定電流動作で充電し、ＮｃｈＶＤＭＯＳＦＥＴ６，７は
ターンオンし、出力端子８、９間は導通状態となる。
オードアレイ４が発生する光電流が大きくなっても、Ｎ
ｃｈＶＤＭＯＳＦＥＴ６，７の入力容量に供給される過
渡電流は一定に保たれ、過渡電流値に依存するターンオ
ン時間を一定に保つことができる。すなわち、ターンオ
ン時間の入力電流依存性をなくすよう動作する。光起電
力は、ＮｃｈＶＤＭＯＳＦＥＴ６，７の入力容量を上記
定電流動作で充電し、ＮｃｈＶＤＭＯＳＦＥＴ６，７は
ターンオンし、出力端子８、９間は導通状態となる。
【００１４】入力端子１，２間の入力電流を止めると、
発光ダイオード３の発光が止み、受光ダイオードアレイ
４から光起電力の発生がなくなる。しかしながら、Ｎｃ
ｈＶＤＭＯＳＦＥＴ６，７の入力容量に蓄積された電荷
のため、ＮｃｈＶＤＭＯＳＦＥＴ６，７はオン状態を保
つ。電荷は放電抵抗５を通って放電され、スレッシュホ
ールド電圧ＶT 以下になると、ＮｃｈＶＤＭＯＳＦＥＴ
６，７はターンオフし、出力端子８、９間は非導通状態
となる。
発光ダイオード３の発光が止み、受光ダイオードアレイ
４から光起電力の発生がなくなる。しかしながら、Ｎｃ
ｈＶＤＭＯＳＦＥＴ６，７の入力容量に蓄積された電荷
のため、ＮｃｈＶＤＭＯＳＦＥＴ６，７はオン状態を保
つ。電荷は放電抵抗５を通って放電され、スレッシュホ
ールド電圧ＶT 以下になると、ＮｃｈＶＤＭＯＳＦＥＴ
６，７はターンオフし、出力端子８、９間は非導通状態
となる。
【００１５】このように構成したので、第１実施例によ
れば、電流検出用抵抗１３及びＮＰＮトランジスタ１２
を設けたことにより、出力用のＮｃｈＶＤＭＯＳＦＥＴ
６，７に供給される過渡電流が、ある電流値以上になら
ないため、発光タイオードの入力電流に依存しなくな
り、ターンオン時間特性が改善される。図３は本発明の
第１実施例の半導体リレーの制御回路の入力電流対応答
速度特性例を示す図、図４は従来の半導体リレーの制御
回路の入力電流対応答速度特性例を示す図である。
れば、電流検出用抵抗１３及びＮＰＮトランジスタ１２
を設けたことにより、出力用のＮｃｈＶＤＭＯＳＦＥＴ
６，７に供給される過渡電流が、ある電流値以上になら
ないため、発光タイオードの入力電流に依存しなくな
り、ターンオン時間特性が改善される。図３は本発明の
第１実施例の半導体リレーの制御回路の入力電流対応答
速度特性例を示す図、図４は従来の半導体リレーの制御
回路の入力電流対応答速度特性例を示す図である。
【００１６】図３と図４の比較により明らかなように、
本発明によれば、発光タイオードの入力電流が２ｍＡ以
上でＶＤＭＯＳＦＥＴのターンオン、ターンオフ特性は
ほとんど変化しない。一方、従来の場合は、特に、ＶＤ
ＭＯＳＦＥＴのターンオン時に発光タイオードの入力電
流に大きく依存していることがわかる。したがって、本
発明は、ＶＤＭＯＳＦＥＴのターンオン・オフを規定し
た使い方には非常に効果的である。
本発明によれば、発光タイオードの入力電流が２ｍＡ以
上でＶＤＭＯＳＦＥＴのターンオン、ターンオフ特性は
ほとんど変化しない。一方、従来の場合は、特に、ＶＤ
ＭＯＳＦＥＴのターンオン時に発光タイオードの入力電
流に大きく依存していることがわかる。したがって、本
発明は、ＶＤＭＯＳＦＥＴのターンオン・オフを規定し
た使い方には非常に効果的である。
【００１７】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例を示す半導体リレーの制
御回路図である。なお、第１実施例と同じ部分には同じ
番号を付してその説明は省略する。この第２実施例で
は、受光ダイオードアレイ４のアノード側に直列に電流
検出用抵抗２２が接続され、この電流検出用抵抗１３の
一端１６にエミッタ、電流検出用抵抗１３の他端１７に
ベース、受光ダイオードアレイ４のカソード側にコレク
タがそれぞれ接続されたＰＮＰトランジスタ２１が設け
られている。
る。図５は本発明の第２実施例を示す半導体リレーの制
御回路図である。なお、第１実施例と同じ部分には同じ
番号を付してその説明は省略する。この第２実施例で
は、受光ダイオードアレイ４のアノード側に直列に電流
検出用抵抗２２が接続され、この電流検出用抵抗１３の
一端１６にエミッタ、電流検出用抵抗１３の他端１７に
ベース、受光ダイオードアレイ４のカソード側にコレク
タがそれぞれ接続されたＰＮＰトランジスタ２１が設け
られている。
【００１８】以下、この半導体リレーの制御回路の動作
について説明する。上記した第１実施例と同様に、発光
ダイオード３に入力電流が流れ、発光ダイオード３が発
光し、その光を受けた受光ダイオードアレイ４は光起電
力を発生させる。この受光ダイオードアレイ４の光起電
力により、出力用ＶＤＭＯＳＦＥＴ６，７が導通状態と
なる。
について説明する。上記した第１実施例と同様に、発光
ダイオード３に入力電流が流れ、発光ダイオード３が発
光し、その光を受けた受光ダイオードアレイ４は光起電
力を発生させる。この受光ダイオードアレイ４の光起電
力により、出力用ＶＤＭＯＳＦＥＴ６，７が導通状態と
なる。
【００１９】ただし、光起電力の過渡電流がある値に達
し、電流検出用抵抗２２の両端の電圧降下がＰＮＰトラ
ンジスタ２１の順バイアスになると、ＰＮＰトランジス
タ２１がＯＮし、出力用ＶＤＭＯＳＦＥＴ６，７のゲー
ト・ソース間のインピーダンスが極端に小さくなり、定
電流でゲートに電流が供給される。したがって、ターン
オン時間は、光起電力すなわち入力電流の依存性が小さ
くなる。
し、電流検出用抵抗２２の両端の電圧降下がＰＮＰトラ
ンジスタ２１の順バイアスになると、ＰＮＰトランジス
タ２１がＯＮし、出力用ＶＤＭＯＳＦＥＴ６，７のゲー
ト・ソース間のインピーダンスが極端に小さくなり、定
電流でゲートに電流が供給される。したがって、ターン
オン時間は、光起電力すなわち入力電流の依存性が小さ
くなる。
【００２０】上記のように構成したので、第２実施例に
よれば、ターンオフに関しては、上記した第１実施例と
同様に、入力容量に蓄積された電荷が放電抵抗５を通し
て放電され、出力用ＶＤＭＯＳＦＥＴ６，７は非導通状
態となる。また、電流検出用抵抗２２およびＰＮＰトラ
ンジスタ２１を設けたことにより、第１実施例と同様、
入力電流に依存し難い、ターンオン時間特性が得られ
る。
よれば、ターンオフに関しては、上記した第１実施例と
同様に、入力容量に蓄積された電荷が放電抵抗５を通し
て放電され、出力用ＶＤＭＯＳＦＥＴ６，７は非導通状
態となる。また、電流検出用抵抗２２およびＰＮＰトラ
ンジスタ２１を設けたことにより、第１実施例と同様、
入力電流に依存し難い、ターンオン時間特性が得られ
る。
【００２１】次に、本発明の第３実施例について説明す
る。図６は本発明の第３実施例を示す半導体リレーの制
御回路図である。なお、第１実施例と同じ部分には同じ
番号を付してその説明は省略する。第１実施例ではバイ
ポーラのＮＰＮトランジスタ１２を用いて説明したが、
この実施例においては、それに代えて、ＮｃｈＭＯＳト
ランジスタ３１を用いる。
る。図６は本発明の第３実施例を示す半導体リレーの制
御回路図である。なお、第１実施例と同じ部分には同じ
番号を付してその説明は省略する。第１実施例ではバイ
ポーラのＮＰＮトランジスタ１２を用いて説明したが、
この実施例においては、それに代えて、ＮｃｈＭＯＳト
ランジスタ３１を用いる。
【００２２】すなわち、受光ダイオードアレイ４のカソ
ード側に直列に電流検出用抵抗３２が接続されている。
この電流検出用抵抗３２の一端１８にソース、電流検出
用抵抗３２の一端１９にゲート、受光ダイオードアレイ
４のアノード側にドレインをそれぞれ接続したＮｃｈＭ
ＯＳトランジスタ３１が設けられている。この実施例の
動作は、第１実施例と同様である。
ード側に直列に電流検出用抵抗３２が接続されている。
この電流検出用抵抗３２の一端１８にソース、電流検出
用抵抗３２の一端１９にゲート、受光ダイオードアレイ
４のアノード側にドレインをそれぞれ接続したＮｃｈＭ
ＯＳトランジスタ３１が設けられている。この実施例の
動作は、第１実施例と同様である。
【００２３】次に、本発明の第４実施例について説明す
る。図７は本発明の第４実施例を示す半導体リレーの制
御回路図である。上記した第２実施例ではバイポーラの
ＰＮＰトランジスタ２１を用いて説明したが、この実施
例においては、それに代えて、ＰｃｈＭＯＳトランジス
タ４１を用いる。
る。図７は本発明の第４実施例を示す半導体リレーの制
御回路図である。上記した第２実施例ではバイポーラの
ＰＮＰトランジスタ２１を用いて説明したが、この実施
例においては、それに代えて、ＰｃｈＭＯＳトランジス
タ４１を用いる。
【００２４】すなわち、受光ダイオードアレイ４のアノ
ード側に直列に電流検出用抵抗４２が接続されている。
この電流検出用抵抗４２の一端２３にソース、電流検出
用抵抗４２の一端２４にゲート、受光ダイオードアレイ
４のカソード側にドレインをそれぞれ接続したＮｃｈＭ
ＯＳトランジスタ４１が設けられている。この実施例の
動作は、第２実施例と同様である。
ード側に直列に電流検出用抵抗４２が接続されている。
この電流検出用抵抗４２の一端２３にソース、電流検出
用抵抗４２の一端２４にゲート、受光ダイオードアレイ
４のカソード側にドレインをそれぞれ接続したＮｃｈＭ
ＯＳトランジスタ４１が設けられている。この実施例の
動作は、第２実施例と同様である。
【００２５】なお、上記実施例では、出力側に設けられ
るトランジスタとしては、出力用ＶＤＭＯＳＦＥＴを示
したが、これに限定されるものではなく、一般的なＭＯ
ＳＦＥＴを用いるようにしてもよい。また、本発明は上
記実施例に限定されるものではなく、本発明の趣旨に基
づいて種々の変形が可能であり、これらを本発明の範囲
から排除するものではない。
るトランジスタとしては、出力用ＶＤＭＯＳＦＥＴを示
したが、これに限定されるものではなく、一般的なＭＯ
ＳＦＥＴを用いるようにしてもよい。また、本発明は上
記実施例に限定されるものではなく、本発明の趣旨に基
づいて種々の変形が可能であり、これらを本発明の範囲
から排除するものではない。
【００２６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）電流検出用の抵抗及びＮＰＮ又はＰＮＰトランジ
スタを設けたことにより、出力用ＶＤＭＯＳＦＥＴに供
給される過渡電流が、ある電流値以上にならないように
抑えられるため、発光ダイオードの入力電流に依存しな
くなり、ターンオン時間特性を改善することができる。
よれば、以下のような効果を奏することができる。 （１）電流検出用の抵抗及びＮＰＮ又はＰＮＰトランジ
スタを設けたことにより、出力用ＶＤＭＯＳＦＥＴに供
給される過渡電流が、ある電流値以上にならないように
抑えられるため、発光ダイオードの入力電流に依存しな
くなり、ターンオン時間特性を改善することができる。
【００２７】（２）出力用ＶＤＭＯＳＦＥＴのターンオ
フに関しては、入力容量に蓄積された電荷が放電抵抗を
通して放電され、出力用ＶＤＭＯＳＦＥＴは非導通状態
とすることができる。
フに関しては、入力容量に蓄積された電荷が放電抵抗を
通して放電され、出力用ＶＤＭＯＳＦＥＴは非導通状態
とすることができる。
【図１】本発明の第１実施例を示す半導体リレーの制御
回路図である。
回路図である。
【図２】従来の半導体リレーの制御回路図である。
【図３】本発明の第１実施例を示す半導体リレーの制御
回路の入力電流対応答速度特性例を示す図である。
回路の入力電流対応答速度特性例を示す図である。
【図４】従来の半導体リレーの制御回路の入力電流対応
答速度特性例を示す図である。
答速度特性例を示す図である。
【図５】本発明の第２実施例を示す半導体リレーの制御
回路図である。
回路図である。
【図６】本発明の第３実施例を示す半導体リレーの制御
回路図である。
回路図である。
【図７】本発明の第４実施例を示す半導体リレーの制御
回路図である。
回路図である。
１，２ 入力端子 ３ 発光ダイオード ４ 受光ダイオードアレイ ５ 放電抵抗 ６，７ ＮｃｈＶＤＭＯＳＦＥＴ（出力用ＶＤＭＯＳ
ＦＥＴ） ８，９ 出力端子 １２ ＮＰＮトランジスタ １３，２２，３２，４２ 電流検出用抵抗 ２１ ＰＮＰトランジスタ ３１ ＮｃｈＭＯＳトランジスタ ４１ ＰｃｈＭＯＳトランジスタ
ＦＥＴ） ８，９ 出力端子 １２ ＮＰＮトランジスタ １３，２２，３２，４２ 電流検出用抵抗 ２１ ＰＮＰトランジスタ ３１ ＮｃｈＭＯＳトランジスタ ４１ ＰｃｈＭＯＳトランジスタ
Claims (5)
- 【請求項１】 発光素子及び該発光素子からの光を受け
て動作する光起電力素子と、該光起電力素子の電力によ
り動作する出力用ＭＯＳ電界効果型トランジスタから構
成される半導体リレーの制御回路において、（ａ）前記
光起電力素子と直列に接続された電流検出用抵抗と、
（ｂ）該電流検出用抵抗の両端の電圧降下によりバイア
スされ、前記光起電力素子の両端のインピーダンスを小
さくするように、前記光起電力素子と並列に接続される
スイッチング素子とを具備することを特徴とする半導体
リレーの制御回路。 - 【請求項２】 請求項１記載の半導体リレーの制御回路
において、前記スイッチング素子としてＮＰＮトランジ
スタを用いたことを特徴とする半導体リレーの制御回
路。 - 【請求項３】 請求項１記載の半導体リレーの制御回路
において、前記スイッチング素子としてＰＮＰトランジ
スタを用いたことを特徴とする半導体リレーの制御回
路。 - 【請求項４】 請求項１記載の半導体リレーの制御回路
において、前記スイッチング素子としてＮチャネルＭＯ
Ｓトランジスタを用いたことを特徴とする半導体リレー
の制御回路。 - 【請求項５】 請求項１記載の半導体リレーの制御回路
において、前記スイッチング素子としてＰチャネルＭＯ
Ｓトランジスタを用いたことを特徴とする半導体リレー
の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304623A JPH09148906A (ja) | 1995-11-22 | 1995-11-22 | 半導体リレーの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304623A JPH09148906A (ja) | 1995-11-22 | 1995-11-22 | 半導体リレーの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148906A true JPH09148906A (ja) | 1997-06-06 |
Family
ID=17935261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7304623A Pending JPH09148906A (ja) | 1995-11-22 | 1995-11-22 | 半導体リレーの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148906A (ja) |
-
1995
- 1995-11-22 JP JP7304623A patent/JPH09148906A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |