JPH09153628A - 整流素子 - Google Patents
整流素子Info
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- JPH09153628A JPH09153628A JP33251495A JP33251495A JPH09153628A JP H09153628 A JPH09153628 A JP H09153628A JP 33251495 A JP33251495 A JP 33251495A JP 33251495 A JP33251495 A JP 33251495A JP H09153628 A JPH09153628 A JP H09153628A
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Abstract
(57)【要約】
【課題】 順方向電流が流れ始める順方向電圧を低く
すると共に、逆方向電流を小さくすること。 【解決手段】 ＳＯＩ基板上のシリコン薄膜内の第１の
半導体領域３と第３の半導体領域５をｎ形に、第２の半
導体領域２をｐ形にし、半導体領域３とゲート電極８を
アノード端子１０に接続し、半導体領域５をカソード端
子１１に接続した。
すると共に、逆方向電流を小さくすること。 【解決手段】 ＳＯＩ基板上のシリコン薄膜内の第１の
半導体領域３と第３の半導体領域５をｎ形に、第２の半
導体領域２をｐ形にし、半導体領域３とゲート電極８を
アノード端子１０に接続し、半導体領域５をカソード端
子１１に接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ−ＤＣコンバ
ータ等のスイッチング電源等に用いる整流素子に係り、
特に順方向電流が流れ始める順方向電圧を低くし、且つ
逆方向電流を小さくした整流素子に関するものである。
ータ等のスイッチング電源等に用いる整流素子に係り、
特に順方向電流が流れ始める順方向電圧を低くし、且つ
逆方向電流を小さくした整流素子に関するものである。
【０００２】
【従来の技術】整流素子として一般に用いられているシ
ョットキーバリアダイオードの構造を図５に示す。同図
において、２１は半導体基板、２２は低不純物濃度の半
導体領域、２３はバリア金属、２４、２５は配線用金属
層、２６はアノード端子、２７はカソード端子である。
この例では、例えば半導体基板２１および半導体領域２
２はｎ形のシリコン半導体が使用される。
ョットキーバリアダイオードの構造を図５に示す。同図
において、２１は半導体基板、２２は低不純物濃度の半
導体領域、２３はバリア金属、２４、２５は配線用金属
層、２６はアノード端子、２７はカソード端子である。
この例では、例えば半導体基板２１および半導体領域２
２はｎ形のシリコン半導体が使用される。
【０００３】ショットキーバアダイオードの電圧／電流
特性を図２に点線で示す。順方向電圧（アノード端子２
６がカソード端子２７よりも高電位）を印加した場合、
順方向電流が流れるには、ある程度の電圧が加わる必要
がある。この順方向電圧は、バリア金属２３やそのバリ
ア金属２３と半導体領域２２との接合面の物理特性によ
って変化し、通常では０．３〜１．０Ｖ程度の大きさで
ある。逆方向電圧（アノード端子２６がカソード端子２
７よりも低電位）を印加した場合、ショットキーバリア
ダイオードの逆方向電流は大きく、順方向電圧とトレー
ドオフの関係にある。
特性を図２に点線で示す。順方向電圧（アノード端子２
６がカソード端子２７よりも高電位）を印加した場合、
順方向電流が流れるには、ある程度の電圧が加わる必要
がある。この順方向電圧は、バリア金属２３やそのバリ
ア金属２３と半導体領域２２との接合面の物理特性によ
って変化し、通常では０．３〜１．０Ｖ程度の大きさで
ある。逆方向電圧（アノード端子２６がカソード端子２
７よりも低電位）を印加した場合、ショットキーバリア
ダイオードの逆方向電流は大きく、順方向電圧とトレー
ドオフの関係にある。
【０００４】
【発明が解決しようとする課題】一般的に、整流素子に
おける損失を低減するには、順方向電圧降下を低減する
必要がある。特に、マイクロプロセッサ等においては動
作電圧の低電圧化の進展が著しいので、これに応えるべ
く、電流を供給するＤＣ−ＤＣコンバータ等のスイッチ
ング電源の出力電圧を低電圧化する際、整流素子による
損失は相対的に大きくなり低電圧化の障害になるという
問題がある。しかし、ショットキーバリアダイオードで
は、上記要請に基づき順方向電圧降下を小さくすると、
逆方向電流が増加するので、低損失化が難しいという問
題があった。
おける損失を低減するには、順方向電圧降下を低減する
必要がある。特に、マイクロプロセッサ等においては動
作電圧の低電圧化の進展が著しいので、これに応えるべ
く、電流を供給するＤＣ−ＤＣコンバータ等のスイッチ
ング電源の出力電圧を低電圧化する際、整流素子による
損失は相対的に大きくなり低電圧化の障害になるという
問題がある。しかし、ショットキーバリアダイオードで
は、上記要請に基づき順方向電圧降下を小さくすると、
逆方向電流が増加するので、低損失化が難しいという問
題があった。
【０００５】本発明の目的は、順方向電流が流れ始める
順方向電圧の低減とともに逆方向電流も低減させ、従来
困難とされていた相反する特性を改善した整流素子を提
供せんとするものである。
順方向電圧の低減とともに逆方向電流も低減させ、従来
困難とされていた相反する特性を改善した整流素子を提
供せんとするものである。
【０００６】
【課題を解決するための手段】このために第１の発明
は、第１の主面側に埋込み絶縁層を有する支持基板と、
第１の導電形の第１の半導体領域、該第１の半導体領域
に隣接し第１の導電形と反対の第２の導電形の第２の半
導体領域、および該第２の半導体領域に隣接すると共に
上記第１の半導体領域と隣接しない第１の導電形の第３
の半導体領域を有し、上記絶縁層上面に設けられた単結
晶半導体膜と、上記第２の半導体領域の表面にゲート絶
縁膜を介在して形成されたゲート電極と、上記第１の半
導体領域の表面にオーミックコンタクトされた第１の配
線用金属層と、上記第３の半導体領域の表面にオーミッ
クコンタクトされた第２の配線用金属層とを具備し、上
記ゲート電極と上記第１の配線用金属層とを共通接続し
てアノード端子とすると共に、上記第２の配線用金属層
をカソード端子としたことを特徴とする整流素子として
構成した。
は、第１の主面側に埋込み絶縁層を有する支持基板と、
第１の導電形の第１の半導体領域、該第１の半導体領域
に隣接し第１の導電形と反対の第２の導電形の第２の半
導体領域、および該第２の半導体領域に隣接すると共に
上記第１の半導体領域と隣接しない第１の導電形の第３
の半導体領域を有し、上記絶縁層上面に設けられた単結
晶半導体膜と、上記第２の半導体領域の表面にゲート絶
縁膜を介在して形成されたゲート電極と、上記第１の半
導体領域の表面にオーミックコンタクトされた第１の配
線用金属層と、上記第３の半導体領域の表面にオーミッ
クコンタクトされた第２の配線用金属層とを具備し、上
記ゲート電極と上記第１の配線用金属層とを共通接続し
てアノード端子とすると共に、上記第２の配線用金属層
をカソード端子としたことを特徴とする整流素子として
構成した。
【０００７】第２の発明は、第１の主面側に埋込み絶縁
層を有する支持基板と、第１の半導体領域、該第１の半
導体領域に隣接し該第１の半導体領域と同一導電形で該
第１の半導体領域に比べ低不純物濃度の第２の半導体領
域、および該第２の半導体領域に隣接すると共に上記第
１の半導体領域と隣接せず、上記第１の半導体領域と同
一導電形で上記第２の半導体領域に比べ高不純物濃度の
第３の半導体領域を有し、上記絶縁層上に設けられた単
結晶半導体膜と、上記第２の半導体領域の表面にゲート
絶縁膜を介在して形成されたゲート電極と、上記第１の
半導体領域の表面にオーミックコンタクトされた第１の
配線用金属層と、上記第３の半導体領域の表面にオーミ
ックコンタクトされた第２の配線用金属層とを具備し、
上記ゲート電極と上記第１の配線用金属層とを共通接続
してアノード端子とすると共に、上記第２の配線用金属
層をカソード端子としたことを特徴とする整流素子とし
て構成した。
層を有する支持基板と、第１の半導体領域、該第１の半
導体領域に隣接し該第１の半導体領域と同一導電形で該
第１の半導体領域に比べ低不純物濃度の第２の半導体領
域、および該第２の半導体領域に隣接すると共に上記第
１の半導体領域と隣接せず、上記第１の半導体領域と同
一導電形で上記第２の半導体領域に比べ高不純物濃度の
第３の半導体領域を有し、上記絶縁層上に設けられた単
結晶半導体膜と、上記第２の半導体領域の表面にゲート
絶縁膜を介在して形成されたゲート電極と、上記第１の
半導体領域の表面にオーミックコンタクトされた第１の
配線用金属層と、上記第３の半導体領域の表面にオーミ
ックコンタクトされた第２の配線用金属層とを具備し、
上記ゲート電極と上記第１の配線用金属層とを共通接続
してアノード端子とすると共に、上記第２の配線用金属
層をカソード端子としたことを特徴とする整流素子とし
て構成した。
【０００８】
［第１の実施の形態］図１は本発明の第１の実施の形態
を示す整流素子の断面図である。同図において、１は支
持基板、２はその支持基板１の上面に形成した埋込み絶
縁層である。３は第１の半導体領域、４は第２の半導体
領域、５は第３の半導体領域であり、各々絶縁層２の上
に形成された単結晶半導体膜内に横方向に連続し隣接し
て形成されている。また、６は第２の半導体領域４の上
面に形成したゲート絶縁膜、７は第１の半導体領域３の
上面にオーミックコンタクトした配線用金属層、８はゲ
ート絶縁膜６の上面に形成したゲート電極、９は第３の
半導体領域５の上面にオーミックコンタクトした配線用
金属層である。１０は配線用金属層７とゲート電極８を
共通接続したアノード端子、１１は配線用金属層９を接
続したカソード端子である。
を示す整流素子の断面図である。同図において、１は支
持基板、２はその支持基板１の上面に形成した埋込み絶
縁層である。３は第１の半導体領域、４は第２の半導体
領域、５は第３の半導体領域であり、各々絶縁層２の上
に形成された単結晶半導体膜内に横方向に連続し隣接し
て形成されている。また、６は第２の半導体領域４の上
面に形成したゲート絶縁膜、７は第１の半導体領域３の
上面にオーミックコンタクトした配線用金属層、８はゲ
ート絶縁膜６の上面に形成したゲート電極、９は第３の
半導体領域５の上面にオーミックコンタクトした配線用
金属層である。１０は配線用金属層７とゲート電極８を
共通接続したアノード端子、１１は配線用金属層９を接
続したカソード端子である。
【０００９】支持基板１としては例えば、シリコン、サ
ファイア、ダイアモンド等を、また第１〜第３の半導体
領域３〜５を形成した単結晶半導体膜としては例えば、
シリコン、ゲルマニウム、ＧａＡｓ等が使用できる。こ
こでは、支持基板１、半導体領域３〜５としてシリコン
を使用し、その半導体領域３〜５のシリコン膜の厚さが
０．１〜０．５μｍのＳＯＩ（Silicon on Insulator）
構造を使用することを想定している。第１の半導体領域
３と第３の半導体領域５はｎ形で、配線用金属層７、９
とのオーミックコンタクトを得るために不純物濃度を１
×１０19ｃｍ-3 〜１×１０21ｃｍ-3の範囲の濃度とす
る。第２の半導体領域４はｐ形又はｎ形とし、ｎ形とす
るときは第１、第３の半導体領域３、５の不純物濃度よ
りも低濃度とする。
ファイア、ダイアモンド等を、また第１〜第３の半導体
領域３〜５を形成した単結晶半導体膜としては例えば、
シリコン、ゲルマニウム、ＧａＡｓ等が使用できる。こ
こでは、支持基板１、半導体領域３〜５としてシリコン
を使用し、その半導体領域３〜５のシリコン膜の厚さが
０．１〜０．５μｍのＳＯＩ（Silicon on Insulator）
構造を使用することを想定している。第１の半導体領域
３と第３の半導体領域５はｎ形で、配線用金属層７、９
とのオーミックコンタクトを得るために不純物濃度を１
×１０19ｃｍ-3 〜１×１０21ｃｍ-3の範囲の濃度とす
る。第２の半導体領域４はｐ形又はｎ形とし、ｎ形とす
るときは第１、第３の半導体領域３、５の不純物濃度よ
りも低濃度とする。
【００１０】さて、図３に示すようにアノード端子１０
が正、カソード端子１１が負となるように電圧Ｅを印加
（順方向）すると、第２の半導体領域４におけるゲート
絶縁膜６との界面に、第２の半導体領域４がｐ形のとき
は反転層が形成され、低濃度のｎ形のときは蓄積層が形
成され、この反転層または蓄積層はチャンネルとなる。
この結果、第１〜第３の半導体領域３〜５の間が、同一
の導電形で且つ低抵抗の第２の半導体領域４で接続され
る。すなわち、第１の半導体領域３→チャンネル→第３
の半導体領域５により電流経路が形成され、図３に示し
たように、順方向電流Ｉf が流れる。
が正、カソード端子１１が負となるように電圧Ｅを印加
（順方向）すると、第２の半導体領域４におけるゲート
絶縁膜６との界面に、第２の半導体領域４がｐ形のとき
は反転層が形成され、低濃度のｎ形のときは蓄積層が形
成され、この反転層または蓄積層はチャンネルとなる。
この結果、第１〜第３の半導体領域３〜５の間が、同一
の導電形で且つ低抵抗の第２の半導体領域４で接続され
る。すなわち、第１の半導体領域３→チャンネル→第３
の半導体領域５により電流経路が形成され、図３に示し
たように、順方向電流Ｉf が流れる。
【００１１】この電圧／電流特性を図２に実線で示す。
順方向電流Ｉ ｆは図２の第１象現に表されている。上記
したチャンネルの形成条件は、第２の半導体領域４の不
順物濃度、ゲート絶縁膜６の厚さ、ゲート電極８の種類
等の物理定数によって調整可能であり、アノード・カソ
ード間の順方向印加電圧が０Ｖ以上でチャンネルが形成
されるよう、その定数を選ぶことにより、図２に示した
ように順方向電流がほぼ０Ｖから流れる始める特性を実
現することができる。
順方向電流Ｉ ｆは図２の第１象現に表されている。上記
したチャンネルの形成条件は、第２の半導体領域４の不
順物濃度、ゲート絶縁膜６の厚さ、ゲート電極８の種類
等の物理定数によって調整可能であり、アノード・カソ
ード間の順方向印加電圧が０Ｖ以上でチャンネルが形成
されるよう、その定数を選ぶことにより、図２に示した
ように順方向電流がほぼ０Ｖから流れる始める特性を実
現することができる。
【００１２】具体的には、例えば、第２の半導体領域４
をｐ形とする場合には、その半導体領域４（ｐ形）の不
純物濃度を５×１０15ｃｍ-3、ゲート絶縁膜６の厚さを
５０ｎｍ、ゲート電極８をｎ形ポリシリコンとする。ま
た、第２の半導体領域４をｎ形とする場合は、その半導
体領域４（ｎ形）の不純物濃度を２×１０15ｃｍ-3、ゲ
ート絶縁膜６の厚さを５０ｎｍ、ゲート電極８をｐ形ポ
リシリコンとする。このようにすることにより、前記し
た特性が得られる。
をｐ形とする場合には、その半導体領域４（ｐ形）の不
純物濃度を５×１０15ｃｍ-3、ゲート絶縁膜６の厚さを
５０ｎｍ、ゲート電極８をｎ形ポリシリコンとする。ま
た、第２の半導体領域４をｎ形とする場合は、その半導
体領域４（ｎ形）の不純物濃度を２×１０15ｃｍ-3、ゲ
ート絶縁膜６の厚さを５０ｎｍ、ゲート電極８をｐ形ポ
リシリコンとする。このようにすることにより、前記し
た特性が得られる。
【００１３】かくして、本発明による整流素子は、バリ
ア金属の仕事関数やシリコン表面準位等である順方向電
圧が必要なショットキーバリアダイオードよりも、順方
向電圧降下を低減できることが、図２により明確化され
ている。
ア金属の仕事関数やシリコン表面準位等である順方向電
圧が必要なショットキーバリアダイオードよりも、順方
向電圧降下を低減できることが、図２により明確化され
ている。
【００１４】一方、逆方向電圧を印加した場合について
図４で説明する。アノード端子１０に対してカソード端
子１１よりも低い電圧−Ｅ（逆方向電圧）を印加する
と、第２の半導体領域４にはチャンネルは形成されな
い。すなわち、この第２の半導体領域４は、ＳＯＩ基板
を用いた薄いシリコン膜で形成されているので、空乏層
が第２の半導体領域４の全域を占め、完全空乏状態とな
る。これにより、逆方向電圧が印加されても効果的に電
流を阻止し、ごく微小なリーク電流Ｉｒのみに抑えられ
る。
図４で説明する。アノード端子１０に対してカソード端
子１１よりも低い電圧−Ｅ（逆方向電圧）を印加する
と、第２の半導体領域４にはチャンネルは形成されな
い。すなわち、この第２の半導体領域４は、ＳＯＩ基板
を用いた薄いシリコン膜で形成されているので、空乏層
が第２の半導体領域４の全域を占め、完全空乏状態とな
る。これにより、逆方向電圧が印加されても効果的に電
流を阻止し、ごく微小なリーク電流Ｉｒのみに抑えられ
る。
【００１５】なお、第２の半導体領域４をｐ形とした場
合、この第２の半導体領域４（ｐ形）と第３の半導体領
域５（ｎ形）とで形成されるｐｎ接合の障壁によって、
完全空乏化しなくても電流の阻止は可能である。しか
し、ｐｎ接合にも逆方向のリーク電流は流れるので、上
記したように完全空乏化することによって、その電流を
より効果的に遮断することができる。
合、この第２の半導体領域４（ｐ形）と第３の半導体領
域５（ｎ形）とで形成されるｐｎ接合の障壁によって、
完全空乏化しなくても電流の阻止は可能である。しか
し、ｐｎ接合にも逆方向のリーク電流は流れるので、上
記したように完全空乏化することによって、その電流を
より効果的に遮断することができる。
【００１６】図６に、完全空乏化状態となる不純物濃度
とシリコン膜厚との関係を、第２の半導体領域４がｐ形
の場合について示した。図７には第２の半導体領域４が
ｎ形の場合について示した。プロットした点は実測デー
タである。本発明による効果を得るためには、第２の半
導体領域４の不純物濃度を１×１０17ｃｍ-3以下製造限
界までの範囲の濃度、シリコン膜厚を数百ｎｍ以下製造
限界までの範囲の厚みにすれば良いことが分かる。
とシリコン膜厚との関係を、第２の半導体領域４がｐ形
の場合について示した。図７には第２の半導体領域４が
ｎ形の場合について示した。プロットした点は実測デー
タである。本発明による効果を得るためには、第２の半
導体領域４の不純物濃度を１×１０17ｃｍ-3以下製造限
界までの範囲の濃度、シリコン膜厚を数百ｎｍ以下製造
限界までの範囲の厚みにすれば良いことが分かる。
【００１７】逆方向電圧／電流特性は、図２に示した第
３現象の実線で示した。順方向電圧を低減するほど逆方
向電流が増大してしまうショットキーバリアダイオード
と異なり、本発明による整流素子は微小な逆方向電流だ
けであり、整流素子として非常に優れた特性を有する。
３現象の実線で示した。順方向電圧を低減するほど逆方
向電流が増大してしまうショットキーバリアダイオード
と異なり、本発明による整流素子は微小な逆方向電流だ
けであり、整流素子として非常に優れた特性を有する。
【００１８】以上説明したように、従来使用されている
ショットキーバリアダイオードと比較して、本発明によ
る整流素子は、順方向電流が流れ始める順方向電圧を低
減し、低損失化を図ることができることに加えて、逆方
向電圧を印加したときの逆方向電流も微小なので逆方向
電流による損失も非常に小さいという利点を持ってい
る。順方向電圧降下の低減は、動作電圧の低電圧化が進
展するマイクロプロセッサ等用のスイッチング電源の高
効率化に大きな利点を有するものである。
ショットキーバリアダイオードと比較して、本発明によ
る整流素子は、順方向電流が流れ始める順方向電圧を低
減し、低損失化を図ることができることに加えて、逆方
向電圧を印加したときの逆方向電流も微小なので逆方向
電流による損失も非常に小さいという利点を持ってい
る。順方向電圧降下の低減は、動作電圧の低電圧化が進
展するマイクロプロセッサ等用のスイッチング電源の高
効率化に大きな利点を有するものである。
【００１９】［その他の実施の形態］なお、本発明の整
流素子は、第１の実施の形態で説明した構造のｐ形、ｎ
形を反対にした構成を採っても、同様の作用効果が得ら
れることはいうまでもないことである。
流素子は、第１の実施の形態で説明した構造のｐ形、ｎ
形を反対にした構成を採っても、同様の作用効果が得ら
れることはいうまでもないことである。
【００２０】
【発明の効果】以上から本発明によれば、ＳＯＩ基板上
のＭＯＳ構造のゲート電極をアノード端子に接続した構
成としたので、順方向電圧の０Ｖから電流が流れ始め、
従来から使用されているショットキーバリアダイオード
の順方向電圧降下よりも低い順方向電圧降下を実現でき
る。また、ＳＯＩによる薄いシリコン膜構造のため、逆
方向電圧印加時には完全空乏化によりリーク電流を微小
ち値に抑えることができる。かくして、本発明の整流素
子は、特に低出力電圧のスイッチング電源の整流素子と
して優れた特性を持ち、スイッチング電源の低損失化に
大きな効果を発揮するものである。
のＭＯＳ構造のゲート電極をアノード端子に接続した構
成としたので、順方向電圧の０Ｖから電流が流れ始め、
従来から使用されているショットキーバリアダイオード
の順方向電圧降下よりも低い順方向電圧降下を実現でき
る。また、ＳＯＩによる薄いシリコン膜構造のため、逆
方向電圧印加時には完全空乏化によりリーク電流を微小
ち値に抑えることができる。かくして、本発明の整流素
子は、特に低出力電圧のスイッチング電源の整流素子と
して優れた特性を持ち、スイッチング電源の低損失化に
大きな効果を発揮するものである。
【図１】 本発明の第１の実施の形態を示す整流素子の
断面図である。
断面図である。
【図２】 整流素子の電圧／電流特性図である。
【図３】 第１の実施の形態の整流素子の順方向電圧印
加時の作用説明図である。
加時の作用説明図である。
【図４】 第１の実施の形態の整流素子の逆方向電圧印
加時の作用説明図である。
加時の作用説明図である。
【図５】 従来のショットキーバリアダイオードの断面
図である。
図である。
【図６】 第２の半導体領域をｐ形としたときの完全空
乏化するシリコン膜厚の不純物濃度の依存性を示す特性
図である。
乏化するシリコン膜厚の不純物濃度の依存性を示す特性
図である。
【図７】 第２の半導体領域をｎ形としたときの完全空
乏化するシリコン膜厚の不純物濃度の依存性を示す特性
図である。
乏化するシリコン膜厚の不純物濃度の依存性を示す特性
図である。
１：支持基板、２：埋込み絶縁層、３：第１の半導体領
域、４：第２の半導体領域、５：第３の半導体領域、
６：ゲート絶縁膜、７：配線用金属層、８：ゲート電
極、９：配線用金属層、１０：アノード端子、１１：カ
ソード端子。２１：半導体基板、２２：低濃度の半導体
領域、２３：バリア金属、２４、２５：配線用金属層、
２６：アノード端子、２７：カソード端子。
域、４：第２の半導体領域、５：第３の半導体領域、
６：ゲート絶縁膜、７：配線用金属層、８：ゲート電
極、９：配線用金属層、１０：アノード端子、１１：カ
ソード端子。２１：半導体基板、２２：低濃度の半導体
領域、２３：バリア金属、２４、２５：配線用金属層、
２６：アノード端子、２７：カソード端子。
Claims (2)
- 【請求項１】第１の主面側に埋込み絶縁層を有する支持
基板と、 第１の導電形の第１の半導体領域、該第１の半導体領域
に隣接し第１の導電形と反対の第２の導電形の第２の半
導体領域、および該第２の半導体領域に隣接すると共に
上記第１の半導体領域と隣接しない第１の導電形の第３
の半導体領域を有し、上記絶縁層上面に設けられた単結
晶半導体膜と、 上記第２の半導体領域の表面にゲート絶縁膜を介在して
形成されたゲート電極と、 上記第１の半導体領域の表面にオーミックコンタクトさ
れた第１の配線用金属層と、 上記第３の半導体領域の表面にオーミックコンタクトさ
れた第２の配線用金属層とを具備し、 上記ゲート電極と上記第１の配線用金属層とを共通接続
してアノード端子とすると共に、上記第２の配線用金属
層をカソード端子としたことを特徴とする整流素子。 - 【請求項２】第１の主面側に埋込み絶縁層を有する支持
基板と、 第１の半導体領域、該第１の半導体領域に隣接し該第１
の半導体領域と同一導電形で該第１の半導体領域に比べ
低不純物濃度の第２の半導体領域、および該第２の半導
体領域に隣接すると共に上記第１の半導体領域と隣接せ
ず、上記第１の半導体領域と同一導電形で上記第２の半
導体領域に比べ高不純物濃度の第３の半導体領域を有
し、上記絶縁層上に設けられた単結晶半導体膜と、 上記第２の半導体領域の表面にゲート絶縁膜を介在して
形成されたゲート電極と、 上記第１の半導体領域の表面にオーミックコンタクトさ
れた第１の配線用金属層と、 上記第３の半導体領域の表面にオーミックコンタクトさ
れた第２の配線用金属層とを具備し、 上記ゲート電極と上記第１の配線用金属層とを共通接続
してアノード端子とすると共に、上記第２の配線用金属
層をカソード端子としたことを特徴とする整流素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33251495A JPH09153628A (ja) | 1995-11-29 | 1995-11-29 | 整流素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33251495A JPH09153628A (ja) | 1995-11-29 | 1995-11-29 | 整流素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153628A true JPH09153628A (ja) | 1997-06-10 |
Family
ID=18255789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33251495A Withdrawn JPH09153628A (ja) | 1995-11-29 | 1995-11-29 | 整流素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294555A (ja) * | 2004-03-31 | 2005-10-20 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
| US7317242B2 (en) | 2003-02-25 | 2008-01-08 | Seiko Epson Corporation | Semiconductor device including p-type silicon layer including implanted germanium |
-
1995
- 1995-11-29 JP JP33251495A patent/JPH09153628A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7317242B2 (en) | 2003-02-25 | 2008-01-08 | Seiko Epson Corporation | Semiconductor device including p-type silicon layer including implanted germanium |
| JP2005294555A (ja) * | 2004-03-31 | 2005-10-20 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |