JPH09153773A - 可変時間遅延回路とその方法 - Google Patents
可変時間遅延回路とその方法Info
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- JPH09153773A JPH09153773A JP8280401A JP28040196A JPH09153773A JP H09153773 A JPH09153773 A JP H09153773A JP 8280401 A JP8280401 A JP 8280401A JP 28040196 A JP28040196 A JP 28040196A JP H09153773 A JPH09153773 A JP H09153773A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K—PULSE TECHNIQUE
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00156—Layout of the delay element using opamps, comparators, voltage multipliers or other analog building blocks
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
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Abstract
(57)【要約】
【課題】 キャパシタンス絶対値およびキャパシタンス
電圧係数の有害な影響を受けずかつ電流ＤＡＣにおける
低周波数変動またはドリフトの有害な影響も製造工程が
原因となるＤＡＣの電流変動および容量値変動の影響も
受けない時間遅延を提供する。 【解決手段】 電流ディジタル・アナログ変換器（ＤＡ
Ｃ）を用いて、同様のキャパシタンス構造を有する２つ
のキャパシタが順次的に充電される。スレッシホールド
・レベル・キャパシタはスレッシホールド・レベルを比
較器に供給し、ランピング・キャパシタは、このスレッ
シホールドまでランピングして遅延時間を供給するのに
用いられる。比較器は、スレッシホールド・レベル・キ
ャパシタにより供給されるスレッシホールド・レベルと
ランピング・キャパシタにより供給されるランプとを用
いて遅延パルスを供給するので、分解能はディジタル素
子だけで得られる分解能より優れている。
電圧係数の有害な影響を受けずかつ電流ＤＡＣにおける
低周波数変動またはドリフトの有害な影響も製造工程が
原因となるＤＡＣの電流変動および容量値変動の影響も
受けない時間遅延を提供する。 【解決手段】 電流ディジタル・アナログ変換器（ＤＡ
Ｃ）を用いて、同様のキャパシタンス構造を有する２つ
のキャパシタが順次的に充電される。スレッシホールド
・レベル・キャパシタはスレッシホールド・レベルを比
較器に供給し、ランピング・キャパシタは、このスレッ
シホールドまでランピングして遅延時間を供給するのに
用いられる。比較器は、スレッシホールド・レベル・キ
ャパシタにより供給されるスレッシホールド・レベルと
ランピング・キャパシタにより供給されるランプとを用
いて遅延パルスを供給するので、分解能はディジタル素
子だけで得られる分解能より優れている。
Description
【０００１】
【発明の属する技術分野】本発明は、時間遅延回路(tim
e delay circuit)とその方法に関し、特に、ディジタル
信号を位相偏移(phase shifting)させる上で使用される
制御可能な時間遅延を発生する回路に関する。
e delay circuit)とその方法に関し、特に、ディジタル
信号を位相偏移(phase shifting)させる上で使用される
制御可能な時間遅延を発生する回路に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／５３６，９８２号（１
９９５年９月２９日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
の基礎たる米国特許出願第０８／５３６，９８２号（１
９９５年９月２９日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
【０００３】
【従来の技術】データ位相アラインメント回路(data ph
ase alignment circuitry)とディジタル位相同期ループ
(phase locked loop：ＰＬＬ）およびその他のディジタ
ル回路は、可変時間遅延回路(variable time delay cir
cuitry) を用いて、ディジタル信号位相アライメント、
位相オフセットまたはサンプリング・タイミングを達成
している。可変時間遅延に用いられる１つの方式とし
て、プログラム可能カウンタを内蔵したディジタル可変
時間遅延回路がある。こうした回路の分解能は、一般的
にクロック速度によって制限される。クロックの周波数
を高くすると分解能は高くなるが、クロック周波数はデ
ィジタル回路の速度により制限される。更にまた、高周
波クロックは一般的に電力消費量を増加させる。
ase alignment circuitry)とディジタル位相同期ループ
(phase locked loop：ＰＬＬ）およびその他のディジタ
ル回路は、可変時間遅延回路(variable time delay cir
cuitry) を用いて、ディジタル信号位相アライメント、
位相オフセットまたはサンプリング・タイミングを達成
している。可変時間遅延に用いられる１つの方式とし
て、プログラム可能カウンタを内蔵したディジタル可変
時間遅延回路がある。こうした回路の分解能は、一般的
にクロック速度によって制限される。クロックの周波数
を高くすると分解能は高くなるが、クロック周波数はデ
ィジタル回路の速度により制限される。更にまた、高周
波クロックは一般的に電力消費量を増加させる。
【０００４】可変時間遅延に用いられるもう１つの方式
として、Ｍ個の段を内蔵したリング発振器(ring oscill
ator) を有するアナログＰＬＬが使用される。このよう
な方式は図１に例示されている。図１を参照すると、ア
ナログＰＬＬ１０は、基準信号１１であるデータ速度信
号(data rate signal)にロック(lock)する。アナログＰ
ＬＬ１０は、周波数をＮ＊データ速度として維持して、
リング発振器１２の出力部からＭ＊Ｎ個の位相を発生す
る。したがって、分解能はＮ＊データ速度クロック周波
数を用いたＭ＊Ｎとなる。この方式の分解能は段数Ｍと
位相セレクタ１３の速度とによって制限されるため、段
数Ｍを増やすと分解能は高くなる。一般的に、位相セレ
クタ１３の各経路の遅延は同じでなければならず、Ｍを
増やすと経路を整合させることが困難になる。位相セレ
クタ１３およびディバイダ(divider) １４による調整の
ために、位相セレクタ１３およびディバイダ１４はＮ＊
データ転送速度周波数をはるかに上回る周波数で動作し
なければならない。したがって、この典型的なディジタ
ル可変位相偏移回路(digital variable phase shift ci
rcuitry)方式では、位相セレクタ１３およびディバイダ
１４の速度制限により分解能が制限されることになる。
として、Ｍ個の段を内蔵したリング発振器(ring oscill
ator) を有するアナログＰＬＬが使用される。このよう
な方式は図１に例示されている。図１を参照すると、ア
ナログＰＬＬ１０は、基準信号１１であるデータ速度信
号(data rate signal)にロック(lock)する。アナログＰ
ＬＬ１０は、周波数をＮ＊データ速度として維持して、
リング発振器１２の出力部からＭ＊Ｎ個の位相を発生す
る。したがって、分解能はＮ＊データ速度クロック周波
数を用いたＭ＊Ｎとなる。この方式の分解能は段数Ｍと
位相セレクタ１３の速度とによって制限されるため、段
数Ｍを増やすと分解能は高くなる。一般的に、位相セレ
クタ１３の各経路の遅延は同じでなければならず、Ｍを
増やすと経路を整合させることが困難になる。位相セレ
クタ１３およびディバイダ(divider) １４による調整の
ために、位相セレクタ１３およびディバイダ１４はＮ＊
データ転送速度周波数をはるかに上回る周波数で動作し
なければならない。したがって、この典型的なディジタ
ル可変位相偏移回路(digital variable phase shift ci
rcuitry)方式では、位相セレクタ１３およびディバイダ
１４の速度制限により分解能が制限されることになる。
【０００５】このように、従来技術は、ディジタル素子
の速度によって制限される分解能を有しており、上記し
た速度制限を超えて高い分解能が達成される可変時間遅
延を得ることが望ましい。
の速度によって制限される分解能を有しており、上記し
た速度制限を超えて高い分解能が達成される可変時間遅
延を得ることが望ましい。
【０００６】
【発明が解決しようとする課題】高分解能可変時間遅延
回路(high resolution variable time delay circuit)
を開示する。すなわち、本発明は、キャパシタンス絶対
値およびキャパシタンス電圧係数の有害な影響を受けず
かつ電流ＤＡＣにおける低周波数変動またはドリフトの
有害な影響も製造工程が原因となるＤＡＣの電流変動お
よび容量値変動の影響も受けない時間遅延を提供する。
回路(high resolution variable time delay circuit)
を開示する。すなわち、本発明は、キャパシタンス絶対
値およびキャパシタンス電圧係数の有害な影響を受けず
かつ電流ＤＡＣにおける低周波数変動またはドリフトの
有害な影響も製造工程が原因となるＤＡＣの電流変動お
よび容量値変動の影響も受けない時間遅延を提供する。
【０００７】
【課題を解決するための手段】本発明の可変時間遅延回
路は、第１の制御可能な電流源と、この第１の制御可能
な電流源に接続されて、ランピング電圧を該第１の制御
可能な電流源の関数として供給する第１のキャパシタ
と、この第１のキャパシタに接続されて、ランピング電
圧とスレッシホールド電圧とを比較して所望の時間遅延
を示す出力信号を供給する比較器と、該制御可能な電流
源と第１のキャパシタとに接続されて、制御可能な電流
源により付与される電流量を変化させることおよび第１
のキャパシタの充電開始時間を制御することにより前記
所望の時間遅延を制御する制御ブロックとを備える。
路は、第１の制御可能な電流源と、この第１の制御可能
な電流源に接続されて、ランピング電圧を該第１の制御
可能な電流源の関数として供給する第１のキャパシタ
と、この第１のキャパシタに接続されて、ランピング電
圧とスレッシホールド電圧とを比較して所望の時間遅延
を示す出力信号を供給する比較器と、該制御可能な電流
源と第１のキャパシタとに接続されて、制御可能な電流
源により付与される電流量を変化させることおよび第１
のキャパシタの充電開始時間を制御することにより前記
所望の時間遅延を制御する制御ブロックとを備える。
【０００８】本発明は更に該制御可能な電流源と比較器
とに接続されて比較器にスレッシホールド電圧を供給す
る第２のキャパシタを備え、制御ブロックは更に加えて
該制御可能な電流源を制御して第２のキャパシタを充電
して所望のスレッシホールド電圧を比較器に供給しても
よい。
とに接続されて比較器にスレッシホールド電圧を供給す
る第２のキャパシタを備え、制御ブロックは更に加えて
該制御可能な電流源を制御して第２のキャパシタを充電
して所望のスレッシホールド電圧を比較器に供給しても
よい。
【０００９】制御可能な電流源は電流ディジタル・アナ
ログ変換器を備えることが好適である。
ログ変換器を備えることが好適である。
【００１０】本発明は更に、制御ブロックにより制御さ
れて、制御可能な電流源を選択的に前記第１のキャパシ
タに接続して第１のキャパシタの充電を開始させる制御
可能な切換え手段を備えていてもよい。２つのキャパシ
タが用いられる場合は、この制御可能な切換え手段もま
た制御ブロックにより制御されて、制御可能な電流源を
選択的に最初に１つのキャパシタに接続してスレッシホ
ールド電圧を確立させ、次にもう１つのキャパシタに接
続してランピング電圧を初期化する。
れて、制御可能な電流源を選択的に前記第１のキャパシ
タに接続して第１のキャパシタの充電を開始させる制御
可能な切換え手段を備えていてもよい。２つのキャパシ
タが用いられる場合は、この制御可能な切換え手段もま
た制御ブロックにより制御されて、制御可能な電流源を
選択的に最初に１つのキャパシタに接続してスレッシホ
ールド電圧を確立させ、次にもう１つのキャパシタに接
続してランピング電圧を初期化する。
【００１１】本発明は更に、第２の制御可能な電流源は
第１のキャパシタに接続されるとともに制御ブロックに
より制御されて、第１のキャパシタが第１の制御可能な
電流源により充電された後に該第１のキャパシタを制御
可能に放電させる。この場合、ランピング電圧は鋸歯状
波形となる。
第１のキャパシタに接続されるとともに制御ブロックに
より制御されて、第１のキャパシタが第１の制御可能な
電流源により充電された後に該第１のキャパシタを制御
可能に放電させる。この場合、ランピング電圧は鋸歯状
波形となる。
【００１２】本発明の方法は、スレッシホールド電圧を
確立させるステップと、キャパシタを制御可能に充電し
て、充電開始時刻から始まるランピング電圧を生成する
ステップと、このランプ電圧とスレッシホールド電圧と
を比較して、ランプ電圧とスレッシホールド電圧とが実
質的に互いに等しくなる時点とランプ開始時間との間で
制御可能な時間遅延を生成するステップとを備える。
確立させるステップと、キャパシタを制御可能に充電し
て、充電開始時刻から始まるランピング電圧を生成する
ステップと、このランプ電圧とスレッシホールド電圧と
を比較して、ランプ電圧とスレッシホールド電圧とが実
質的に互いに等しくなる時点とランプ開始時間との間で
制御可能な時間遅延を生成するステップとを備える。
【００１３】本発明の方法は更に、第２のキャパシタを
制御可能に充電してスレッシホールド電圧を生成するこ
とによりスレッシホールド電圧を確立させるステップを
備えることができる。
制御可能に充電してスレッシホールド電圧を生成するこ
とによりスレッシホールド電圧を確立させるステップを
備えることができる。
【００１４】本発明の回路では、電流ディジタル・アナ
ログ変換器（ＤＡＣ）を用いて、同様のキャパシタンス
構造を有する２つのキャパシタが順次的に充電される。
スレッシホールド・レベル・キャパシタは比較器にスレ
ッシホールド・レベルを供給し、ランピング(ramping)
・キャパシタは、このスレッシホールドまでランピング
して遅延時間を供給するのに用いられる。比較器は、ス
レッシホールド・レベル・キャパシタにより供給される
スレッシホールド・レベルとランピング・キャパシタに
より供給されるランプとを用いて遅延パルスを供給す
る。まず最初に、電流Ｍを供給するように設定される電
流ＤＡＣを用いて、スレッシホールド・キャパシタを１
クロック時間隔Ｔにわたって充電して、所望のスレッシ
ホールドを得る。充電後には、スレッシホールド・キャ
パシタの電圧はＤＡＣ値Ｍおよび充電時間Ｔに比例す
る。次に、電流ＤＡＣをもう１つの値Ｆに設定してラン
ピング・キャパシタを充電する。充電中に、ランピング
・キャパシタの電圧は、ＤＡＣ値Ｆおよび充電時間ｔに
より定められる比率でランピングしていく。比較器は、
双方のキャパシタンス電圧が同じになる時点で遷移す
る。ランピング・キャパシタの充電開始時間からの遅延
時間は、式Ｍ／Ｆ＊Ｔによって決定される。位相偏移分
解能は、電流ＤＡＣの分解能にクロック周期Ｔを掛けて
基準信号サイクルで割ることで定義される。Ｆがフル・
スケールであり、Ｎが基準クロックのクロック乗数であ
る場合には、位相偏移分解能はＦ＊Ｎとなる。クロック
速度Ｔはディジタル素子の速度によって制限されるが、
フル・スケール値Ｆはディジタル素子の速度により制限
されるわけではない。このため、本発明の分解能は、デ
ィジタル素子だけで得られる分解能より優れている。
ログ変換器（ＤＡＣ）を用いて、同様のキャパシタンス
構造を有する２つのキャパシタが順次的に充電される。
スレッシホールド・レベル・キャパシタは比較器にスレ
ッシホールド・レベルを供給し、ランピング(ramping)
・キャパシタは、このスレッシホールドまでランピング
して遅延時間を供給するのに用いられる。比較器は、ス
レッシホールド・レベル・キャパシタにより供給される
スレッシホールド・レベルとランピング・キャパシタに
より供給されるランプとを用いて遅延パルスを供給す
る。まず最初に、電流Ｍを供給するように設定される電
流ＤＡＣを用いて、スレッシホールド・キャパシタを１
クロック時間隔Ｔにわたって充電して、所望のスレッシ
ホールドを得る。充電後には、スレッシホールド・キャ
パシタの電圧はＤＡＣ値Ｍおよび充電時間Ｔに比例す
る。次に、電流ＤＡＣをもう１つの値Ｆに設定してラン
ピング・キャパシタを充電する。充電中に、ランピング
・キャパシタの電圧は、ＤＡＣ値Ｆおよび充電時間ｔに
より定められる比率でランピングしていく。比較器は、
双方のキャパシタンス電圧が同じになる時点で遷移す
る。ランピング・キャパシタの充電開始時間からの遅延
時間は、式Ｍ／Ｆ＊Ｔによって決定される。位相偏移分
解能は、電流ＤＡＣの分解能にクロック周期Ｔを掛けて
基準信号サイクルで割ることで定義される。Ｆがフル・
スケールであり、Ｎが基準クロックのクロック乗数であ
る場合には、位相偏移分解能はＦ＊Ｎとなる。クロック
速度Ｔはディジタル素子の速度によって制限されるが、
フル・スケール値Ｆはディジタル素子の速度により制限
されるわけではない。このため、本発明の分解能は、デ
ィジタル素子だけで得られる分解能より優れている。
【００１５】本発明の回路は更にまた、キャパシタンス
電圧係数、および製造工程に由来するＤＡＣのフル・ス
ケール電流変動による誤りを自動的に解消する。
電圧係数、および製造工程に由来するＤＡＣのフル・ス
ケール電流変動による誤りを自動的に解消する。
【００１６】本発明によれば、単一のキャパシタを１対
の電流ＤＡＣおよび比較器と組み合わせて使用して、制
御可能な時間遅延が得られる。この実施形態では、１つ
のＤＡＣを制御してキャパシタを制御可能な速度で充電
し、もう１つのＤＡＣを用いてキャパシタを制御可能な
速度で放電させる。その結果としてキャパシタ電圧は鋸
歯状波形となり、次にこの波形が比較器により所定のス
レッシホールド電圧と比較されて所望の時間遅延が生成
される。
の電流ＤＡＣおよび比較器と組み合わせて使用して、制
御可能な時間遅延が得られる。この実施形態では、１つ
のＤＡＣを制御してキャパシタを制御可能な速度で充電
し、もう１つのＤＡＣを用いてキャパシタを制御可能な
速度で放電させる。その結果としてキャパシタ電圧は鋸
歯状波形となり、次にこの波形が比較器により所定のス
レッシホールド電圧と比較されて所望の時間遅延が生成
される。
【００１７】本発明は、３つの基本的な素子（キャパシ
タと電流ＤＡＣと比較器）を含んでおり、これらの素子
を用いて所望の時間遅延を決定して、充電電流およびキ
ャパシタンスの絶対値が分解能または所望の時間遅延の
値に影響しないようにする。比較器の遅延は、ＤＡＣの
フル・スケール値を用いてランピング・キャパシタを充
電することにより一貫性を与えられ、ＤＡＣおよびキャ
パシタンスの変動は同様の構造を用いることまたは単一
の素子を用いることによって解消される。本発明の回路
構成は、較正の必要性をなくすとともに、時間遅延の決
定が供給電力と温度と製造工程における変動およびＤＡ
Ｃ電流における低周波数ドリフトに影響されないように
する。
タと電流ＤＡＣと比較器）を含んでおり、これらの素子
を用いて所望の時間遅延を決定して、充電電流およびキ
ャパシタンスの絶対値が分解能または所望の時間遅延の
値に影響しないようにする。比較器の遅延は、ＤＡＣの
フル・スケール値を用いてランピング・キャパシタを充
電することにより一貫性を与えられ、ＤＡＣおよびキャ
パシタンスの変動は同様の構造を用いることまたは単一
の素子を用いることによって解消される。本発明の回路
構成は、較正の必要性をなくすとともに、時間遅延の決
定が供給電力と温度と製造工程における変動およびＤＡ
Ｃ電流における低周波数ドリフトに影響されないように
する。
【００１８】本発明のこれらの特徴および利点とその他
の特徴および利点とは、以下の詳細な説明および添付図
面を参照することにより、当業者には明らかになろう。
の特徴および利点とは、以下の詳細な説明および添付図
面を参照することにより、当業者には明らかになろう。
【００１９】
【発明の実施の形態】本発明による高分解能時間遅延回
路の実施形態が図２に例示されている。この時間遅延回
路は、電流ＤＡＣ２１とスイッチ２２，２３，２４およ
び２５とキャパシタ２６および２７と比較器２８と制御
ブロック２９とを含む。電流ＤＡＣ２１は、スレッシホ
ールド・レベル・キャパシタ２６またはランピング・キ
ャパシタ２７へのＤＡＣ電流の流れを制御するスイッチ
２２，２３に接続される。スレッシホールド・レベル・
キャパシタ２６は、スイッチ２２に接続される第１の端
子３０とアース線３２に接続される第２の端子とを有す
る。このスレッシホールド・レベル・キャパシタ２６の
第２の端子は、要望に応じて、接地以外の定電圧線に接
続されてもよいことに注目されたい。スイッチ２４は、
キャパシタ２６の第１の端子３０と定電圧線３３との間
に接続される。定電圧線３３は接地されていてもよく、
または接地以外の定電圧であってもよく、この定電圧線
３３の電圧はキャパシタ２６の所望の初期電圧条件とな
ることに注目されたい。ランピング・キャパシタ２７
は、スイッチ２３に接続される第１の端子３１と接地線
３２に接続される第２の端子とを有する。このランピン
グ・キャパシタ２７の第２の端子は、要望に応じて、接
地以外の定電圧線に接続されてもよいことに注目された
い。スイッチ２５は、キャパシタ２７の第１の端子３１
と定電圧線３３との間に接続される。この場合も、定電
圧線３３は接地されていてもよく、または接地以外の定
電圧であってもよく、定電圧線３３の電圧はキャパシタ
２７の所望の初期電圧条件によって決定されることに注
目されたい。
路の実施形態が図２に例示されている。この時間遅延回
路は、電流ＤＡＣ２１とスイッチ２２，２３，２４およ
び２５とキャパシタ２６および２７と比較器２８と制御
ブロック２９とを含む。電流ＤＡＣ２１は、スレッシホ
ールド・レベル・キャパシタ２６またはランピング・キ
ャパシタ２７へのＤＡＣ電流の流れを制御するスイッチ
２２，２３に接続される。スレッシホールド・レベル・
キャパシタ２６は、スイッチ２２に接続される第１の端
子３０とアース線３２に接続される第２の端子とを有す
る。このスレッシホールド・レベル・キャパシタ２６の
第２の端子は、要望に応じて、接地以外の定電圧線に接
続されてもよいことに注目されたい。スイッチ２４は、
キャパシタ２６の第１の端子３０と定電圧線３３との間
に接続される。定電圧線３３は接地されていてもよく、
または接地以外の定電圧であってもよく、この定電圧線
３３の電圧はキャパシタ２６の所望の初期電圧条件とな
ることに注目されたい。ランピング・キャパシタ２７
は、スイッチ２３に接続される第１の端子３１と接地線
３２に接続される第２の端子とを有する。このランピン
グ・キャパシタ２７の第２の端子は、要望に応じて、接
地以外の定電圧線に接続されてもよいことに注目された
い。スイッチ２５は、キャパシタ２７の第１の端子３１
と定電圧線３３との間に接続される。この場合も、定電
圧線３３は接地されていてもよく、または接地以外の定
電圧であってもよく、定電圧線３３の電圧はキャパシタ
２７の所望の初期電圧条件によって決定されることに注
目されたい。
【００２０】キャパシタ２６，２７の第２の端子は共通
の電圧線３２に接続されて図示されており、スイッチ２
４，２５は共通の電圧線３３に接続されて図示されてい
るが、本発明の範囲を逸脱することなしに、これら全部
を単一の電圧線に接続してもよく、または全部を別々の
電圧線に接続してもよい。
の電圧線３２に接続されて図示されており、スイッチ２
４，２５は共通の電圧線３３に接続されて図示されてい
るが、本発明の範囲を逸脱することなしに、これら全部
を単一の電圧線に接続してもよく、または全部を別々の
電圧線に接続してもよい。
【００２１】比較器２８は、端子３０および３１に生じ
る電圧を比較して遅延パルスを生成する。制御ブロック
２９は、ＤＡＣ２１と全てのスイッチ２２，２３，２
４，２５とを制御して、制御ブロック２９に付与される
時間遅延命令にしたがって遅延パルスを生成する。
る電圧を比較して遅延パルスを生成する。制御ブロック
２９は、ＤＡＣ２１と全てのスイッチ２２，２３，２
４，２５とを制御して、制御ブロック２９に付与される
時間遅延命令にしたがって遅延パルスを生成する。
【００２２】制御ブロック２９は、公知の態様で発生さ
れる位相偏移命令を受け、この位相偏移命令は互いに相
対的に位相偏移した２つの信号から得られる上および下
（進め(advance) および遅らせ(delay) ）の位相偏移情
報を備える。制御ブロック２９は、この位相偏移情報を
公知の態様で累算して、たとえば位相偏移命令が位相を
進めることを指示しているかまたは遅らせることを指示
しているかによって、累算器レジスタに記憶されている
値を増加させるかまたは減少させる。
れる位相偏移命令を受け、この位相偏移命令は互いに相
対的に位相偏移した２つの信号から得られる上および下
（進め(advance) および遅らせ(delay) ）の位相偏移情
報を備える。制御ブロック２９は、この位相偏移情報を
公知の態様で累算して、たとえば位相偏移命令が位相を
進めることを指示しているかまたは遅らせることを指示
しているかによって、累算器レジスタに記憶されている
値を増加させるかまたは減少させる。
【００２３】制御ブロック２９は次にＤＡＣ２１に対し
て適切な値（たとえば累算器に記憶されている値）を出
力するとともに、たとえば図４および図５に例示される
所定のタイミングにしたがってスイッチ２２，２３，２
４，２５に対して制御信号を出力する。
て適切な値（たとえば累算器に記憶されている値）を出
力するとともに、たとえば図４および図５に例示される
所定のタイミングにしたがってスイッチ２２，２３，２
４，２５に対して制御信号を出力する。
【００２４】制御ブロック２９内の累算器が最小値に達
した場合には、制御ブロック２９は（スイッチ２３の接
続時点(closure) に対応する）ランピング・キャパシタ
２７の開始時刻を以前の開始時刻から１Ｔサイクルだけ
進めるように偏移させる。逆に、制御ブロック２９内の
累算器が最大値に達した場合は、制御ブロック２９は
（スイッチ２３の接続時点に対応する）ランピング・キ
ャパシタ２７の開始時刻を以前の開始時刻から１Ｔサイ
クルだけ遅らせるように偏移させる。この遅延時間の粗
(coarse)制御は、図３に示されるタイミング図に例示さ
れている。この方法により、制御ブロック２９は、図２
に示される時間遅延回路のその他の素子と組み合わさっ
て、１Ｔサイクル（または２Ｔサイクル以上）だけ前ま
たは後にずらすことにより時間遅延を粗調整し、ＤＡＣ
２１、スイッチ２２，２３，２４，２５、キャパシタ２
６，２７および比較器２８を用いて時間遅延の微調整を
行なう。
した場合には、制御ブロック２９は（スイッチ２３の接
続時点(closure) に対応する）ランピング・キャパシタ
２７の開始時刻を以前の開始時刻から１Ｔサイクルだけ
進めるように偏移させる。逆に、制御ブロック２９内の
累算器が最大値に達した場合は、制御ブロック２９は
（スイッチ２３の接続時点に対応する）ランピング・キ
ャパシタ２７の開始時刻を以前の開始時刻から１Ｔサイ
クルだけ遅らせるように偏移させる。この遅延時間の粗
(coarse)制御は、図３に示されるタイミング図に例示さ
れている。この方法により、制御ブロック２９は、図２
に示される時間遅延回路のその他の素子と組み合わさっ
て、１Ｔサイクル（または２Ｔサイクル以上）だけ前ま
たは後にずらすことにより時間遅延を粗調整し、ＤＡＣ
２１、スイッチ２２，２３，２４，２５、キャパシタ２
６，２７および比較器２８を用いて時間遅延の微調整を
行なう。
【００２５】時間遅延回路が所望の位相変化に応答する
速度は、制御ブロック２９内の累算器の特性を変化させ
ることによって調節されうる。
速度は、制御ブロック２９内の累算器の特性を変化させ
ることによって調節されうる。
【００２６】本発明は、３つの基本的な素子（キャパシ
タと電流ＤＡＣと比較器）を含んでおり、これらの素子
を用いて所望の時間遅延を決定して、充電電流およびキ
ャパシタンスの絶対値が分解能または所望の時間遅延の
値に影響しないようにする。比較器の遅延は、ＤＡＣの
フル・スケール値を用いてランピング・キャパシタを充
電することにより一貫性を与えられ、ＤＡＣおよびキャ
パシタンスの変動は同様の構造を用いることまたは単一
の素子を用いることによって解消される。本発明の回路
構成は、較正の必要性をなくすとともに、時間遅延の決
定が電源や温度、製造工程の変動およびＤＡＣ電流にお
ける低周波数ドリフトに影響されないようにする。
タと電流ＤＡＣと比較器）を含んでおり、これらの素子
を用いて所望の時間遅延を決定して、充電電流およびキ
ャパシタンスの絶対値が分解能または所望の時間遅延の
値に影響しないようにする。比較器の遅延は、ＤＡＣの
フル・スケール値を用いてランピング・キャパシタを充
電することにより一貫性を与えられ、ＤＡＣおよびキャ
パシタンスの変動は同様の構造を用いることまたは単一
の素子を用いることによって解消される。本発明の回路
構成は、較正の必要性をなくすとともに、時間遅延の決
定が電源や温度、製造工程の変動およびＤＡＣ電流にお
ける低周波数ドリフトに影響されないようにする。
【００２７】以下により詳細に説明するように、本発明
は、キャパシタンス絶対値およびキャパシタンス電圧係
数の有害な影響を受けず、かつ電流ＤＡＣにおける低周
波数変動またはドリフトの有害な影響も、製造工程が原
因となるＤＡＣ電流の変動およびキャパシタ値の変動の
影響も受けない時間遅延を提供する。
は、キャパシタンス絶対値およびキャパシタンス電圧係
数の有害な影響を受けず、かつ電流ＤＡＣにおける低周
波数変動またはドリフトの有害な影響も、製造工程が原
因となるＤＡＣ電流の変動およびキャパシタ値の変動の
影響も受けない時間遅延を提供する。
【００２８】図２に示される例示的な実施形態の動作に
ついての以下の説明では、電圧は定電圧線３２（この場
合は接地）に対する電圧である。まず最初に、両方のキ
ャパシタ２６，２７が初期電圧Ｘでノード３３からスイ
ッチ２４，２５を介して充電される。次に、電流ＤＡＣ
２１が制御ブロック２９により設定されて、Ｍ＊ｉの電
流を供給する（ｉはＤＡＣ２１の単位電流であり、Ｍは
制御ブロック２９により与えられるディジタル値であ
る）。制御ブロック２９は次にスイッチ２２を閉じて基
準レベル・キャパシタ２６（値Ｃａという値を有する）
をある時間間隔Ｔにわたって充電して、キャパシタ２６
で所望のスレッシホールド・レベルを生成する。充電後
に、キャパシタ２６の電圧Ｖｒｅｆは次のようになる。
ついての以下の説明では、電圧は定電圧線３２（この場
合は接地）に対する電圧である。まず最初に、両方のキ
ャパシタ２６，２７が初期電圧Ｘでノード３３からスイ
ッチ２４，２５を介して充電される。次に、電流ＤＡＣ
２１が制御ブロック２９により設定されて、Ｍ＊ｉの電
流を供給する（ｉはＤＡＣ２１の単位電流であり、Ｍは
制御ブロック２９により与えられるディジタル値であ
る）。制御ブロック２９は次にスイッチ２２を閉じて基
準レベル・キャパシタ２６（値Ｃａという値を有する）
をある時間間隔Ｔにわたって充電して、キャパシタ２６
で所望のスレッシホールド・レベルを生成する。充電後
に、キャパシタ２６の電圧Ｖｒｅｆは次のようになる。
【００２９】
【数１】
【００３０】ここで、Ｔは補間対象となる単位時間また
は１／（マスタ・クロック）である。キャパシタ２６が
充電された後に、電流ＤＡＣ２１が制御ブロック２９に
より設定されて、Ｆ＊ｉの電流を供給する（Ｆは制御ブ
ロック２９により供給されるディジタル数である）。制
御ブロック２９は次にスイッチ２３を閉じて、キャパシ
タ２７（Ｃｂの値を有する）を充電する。スイッチ２３
の接続時点から測定される時刻ｔにおける端子３１の電
圧Ｖｒａｍｐは、次の式で与えられる。
は１／（マスタ・クロック）である。キャパシタ２６が
充電された後に、電流ＤＡＣ２１が制御ブロック２９に
より設定されて、Ｆ＊ｉの電流を供給する（Ｆは制御ブ
ロック２９により供給されるディジタル数である）。制
御ブロック２９は次にスイッチ２３を閉じて、キャパシ
タ２７（Ｃｂの値を有する）を充電する。スイッチ２３
の接続時点から測定される時刻ｔにおける端子３１の電
圧Ｖｒａｍｐは、次の式で与えられる。
【００３１】
【数２】
【００３２】比較器２８は、ＶｒａｍｐがＶｒｅｆに等
しくなる時刻ｔｄに遷移する。時刻ｔｄは、スイッチ２
３の接続時点から測定される制御可能な遅延時間であ
り、次の式で与えられる。
しくなる時刻ｔｄに遷移する。時刻ｔｄは、スイッチ２
３の接続時点から測定される制御可能な遅延時間であ
り、次の式で与えられる。
【００３３】
【数３】
【００３４】ＣａがＣｂと等しい場合は、時間ｔｄは次
のようになる。
のようになる。
【００３５】
【数４】
【００３６】この式は、遅延時間ｔｄがＤＡＣ２１とス
レッシホールド・レベル・キャパシタ２６の充電時間Ｔ
とによって設定されることを示している。更にまた、こ
の式は、ＤＡＣ値ＭおよびＦの比を変化させることによ
り遅延時間ｔｄが変化することも示している。このこと
から、可変移相偏移器(variable phase shifter)の一部
分として使用されうる可変時間遅延が得られる。最小時
間遅延は、次のようになる。
レッシホールド・レベル・キャパシタ２６の充電時間Ｔ
とによって設定されることを示している。更にまた、こ
の式は、ＤＡＣ値ＭおよびＦの比を変化させることによ
り遅延時間ｔｄが変化することも示している。このこと
から、可変移相偏移器(variable phase shifter)の一部
分として使用されうる可変時間遅延が得られる。最小時
間遅延は、次のようになる。
【００３７】
【数５】
【００３８】ＤＡＣ値ＦがＤＡＣ２１のフル・スケール
に設定される場合に、ｔｄｍｉｎは最小となり、時間遅
延分解能は最大となる。充電時間Ｔが目標信号サイクル
ＵのＮ分の１である場合には、最小時間遅延ｔｄｍｉｎ
は次のようになる。
に設定される場合に、ｔｄｍｉｎは最小となり、時間遅
延分解能は最大となる。充電時間Ｔが目標信号サイクル
ＵのＮ分の１である場合には、最小時間遅延ｔｄｍｉｎ
は次のようになる。
【００３９】
【数６】
【００４０】この時間遅延の分解能は、次のようにな
る。
る。
【００４１】
【数７】
【００４２】Ｎはディジタル素子の速度によって制限さ
れる。この回路は、ディジタル素子の速度の限界のＦ倍
を限界とする分解能を有する。このように、本発明の分
解能はディジタル素子の速度より何倍も高くなる。
れる。この回路は、ディジタル素子の速度の限界のＦ倍
を限界とする分解能を有する。このように、本発明の分
解能はディジタル素子の速度より何倍も高くなる。
【００４３】図４は、例示的な実施態様による、図２に
示されたスイッチ２２，２３，２４，２５およびＤＡＣ
２１の制御タイミングを示す。最上段の軌跡は、Ｍまた
はＦのいずれもが制御ブロック２９によりＤＡＣ２１に
付与されるタイミングを示し、下の４つの軌跡は、制御
ブロック２９がスイッチ２２，２３，２４および２５を
作動させるタイミングを示す。
示されたスイッチ２２，２３，２４，２５およびＤＡＣ
２１の制御タイミングを示す。最上段の軌跡は、Ｍまた
はＦのいずれもが制御ブロック２９によりＤＡＣ２１に
付与されるタイミングを示し、下の４つの軌跡は、制御
ブロック２９がスイッチ２２，２３，２４および２５を
作動させるタイミングを示す。
【００４４】本発明の利点の１つは、キャパシタ２２お
よび２３のキャパシタンス値およびＤＡＣ２１の単位電
流ｉに対するプロセス変動の影響を受けないことであ
る。その理由は、スレッシホールド・レベル電圧がキャ
パシタ２２および２３の相対的な値およびＤＡＣ２１の
単位電流ｉを整数倍した値の関数となるためである。
よび２３のキャパシタンス値およびＤＡＣ２１の単位電
流ｉに対するプロセス変動の影響を受けないことであ
る。その理由は、スレッシホールド・レベル電圧がキャ
パシタ２２および２３の相対的な値およびＤＡＣ２１の
単位電流ｉを整数倍した値の関数となるためである。
【００４５】ＤＡＣ２１によりキャパシタ２２および２
３を充電することは必ずしも必要ではない。これに代わ
る方法として、キャパシタ２２および２３を初期電圧か
ら放電させて同じ機能をはたさせてもよい。
３を充電することは必ずしも必要ではない。これに代わ
る方法として、キャパシタ２２および２３を初期電圧か
ら放電させて同じ機能をはたさせてもよい。
【００４６】キャパシタ２２および２３は、ＭＯＳトラ
ンジスタに置き換えられうる。その場合には、ＭＯＳト
ランジスタのゲート端子はそれぞれスイッチ２２および
２４または２３および２５に接続され、ドレーン端子お
よびソース端子は互いに接続されかつ定電圧線３２に接
続されることになる。ＭＯＳトランジスタの非線形のゲ
ート・キャパシタンスは本発明により解消される。一例
をあげるために、ノード３０および３１の電圧がスレッ
シホールドＶｔを下回る場合にＭＯＳゲート・キャパシ
タンスはＣｘとなり、ノード３０および３１の電圧がＶ
ｔを上回る場合はＭＯＳゲート・キャパシタンスはＣｙ
となると仮定する。スレッシホールド・レベル・キャパ
シタの充電が、電圧がＶｔに達する前に中止されると、
基準電圧は次のようになる。
ンジスタに置き換えられうる。その場合には、ＭＯＳト
ランジスタのゲート端子はそれぞれスイッチ２２および
２４または２３および２５に接続され、ドレーン端子お
よびソース端子は互いに接続されかつ定電圧線３２に接
続されることになる。ＭＯＳトランジスタの非線形のゲ
ート・キャパシタンスは本発明により解消される。一例
をあげるために、ノード３０および３１の電圧がスレッ
シホールドＶｔを下回る場合にＭＯＳゲート・キャパシ
タンスはＣｘとなり、ノード３０および３１の電圧がＶ
ｔを上回る場合はＭＯＳゲート・キャパシタンスはＣｙ
となると仮定する。スレッシホールド・レベル・キャパ
シタの充電が、電圧がＶｔに達する前に中止されると、
基準電圧は次のようになる。
【００４７】
【数８】
【００４８】加えて、ランピング・キャパシタにおける
電圧は次のようになる。
電圧は次のようになる。
【００４９】
【数９】
【００５０】この例では、スレッシホールド・レベル・
キャパシタおよびランピング・キャパシタは同じキャパ
シタンスＣｘを有する。スイッチ２３の接続時点からＶ
ｒａｍｐがＶｒｅｆに等しくなるまでの時間ｔｄは次の
とおりである。
キャパシタおよびランピング・キャパシタは同じキャパ
シタンスＣｘを有する。スイッチ２３の接続時点からＶ
ｒａｍｐがＶｒｅｆに等しくなるまでの時間ｔｄは次の
とおりである。
【００５１】
【数１０】
【００５２】ノード３０および３１における電圧がＶｔ
を上回る場合に各々のキャパシタはＣｙという値を有
し、基準電圧Ｖｒｅｆは次のように表すことができる。
を上回る場合に各々のキャパシタはＣｙという値を有
し、基準電圧Ｖｒｅｆは次のように表すことができる。
【００５３】
【数１１】
【００５４】ここで、Ｔ＝Ｔ１＋Ｔ２であり、Ｔ１はス
レッシホールド・レベル・キャパシタのＭＯＳゲート・
キャパシタンスをＶｔまで充電するのに必要な時間であ
り、Ｔ２はＶｔを超過した後のこのキャパシタンスの充
電時間である。よって、次の式が得られる。
レッシホールド・レベル・キャパシタのＭＯＳゲート・
キャパシタンスをＶｔまで充電するのに必要な時間であ
り、Ｔ２はＶｔを超過した後のこのキャパシタンスの充
電時間である。よって、次の式が得られる。
【００５５】
【数１２】
【００５６】この場合、ランプ電圧Ｖｒａｍｐは次のよ
うに表すことができる。
うに表すことができる。
【００５７】
【数１３】
【００５８】ここで、ｔ＝ｔ１＋ｔ２であり、ｔ１はラ
ンピング・キャパシタのＭＯＳゲート・キャパシタンス
をＶｔまで充電するのに必要な時間であり、ｔ２はＶｔ
を超過した後のこのキャパシタンスの充電時間である。
よって、次の式が得られる。
ンピング・キャパシタのＭＯＳゲート・キャパシタンス
をＶｔまで充電するのに必要な時間であり、ｔ２はＶｔ
を超過した後のこのキャパシタンスの充電時間である。
よって、次の式が得られる。
【００５９】
【数１４】
【００６０】スイッチ２３の接続時点からＶｒａｍｐが
Ｖｒｅｆに等しくなるまでの時間ｔｄは、次のように表
すことができる。
Ｖｒｅｆに等しくなるまでの時間ｔｄは、次のように表
すことができる。
【００６１】
【数１５】
【００６２】これらの式は、ランピング・キャパシタお
よびスレッシホールド・レベル・キャパシタのゲート・
キャパシタンスにおける電圧がＶｔを上回るかまたは下
回るかにかかわりなく、本発明は一定の分解能を維持す
ることを示している。スレッシホールド・レベルおよび
ランプを設定するのに用いられるキャパシタ２６および
２７が同様の構造を有する場合には（これらが慣例のキ
ャパシタかまたはＭＯＳゲート・キャパシタンスかにか
かわりなく）、電圧の関数としてのキャパシタンスの線
形性は問題にはならない。いずれのキャパシタも電流Ｄ
ＡＣ２１からの充電を積分するものと見なされうる。キ
ャパシタ電圧は、２つのキャパシタにおける充電が同じ
になる時点で同じになる。このため、本発明はキャパシ
タの線形性とは無関係となる。
よびスレッシホールド・レベル・キャパシタのゲート・
キャパシタンスにおける電圧がＶｔを上回るかまたは下
回るかにかかわりなく、本発明は一定の分解能を維持す
ることを示している。スレッシホールド・レベルおよび
ランプを設定するのに用いられるキャパシタ２６および
２７が同様の構造を有する場合には（これらが慣例のキ
ャパシタかまたはＭＯＳゲート・キャパシタンスかにか
かわりなく）、電圧の関数としてのキャパシタンスの線
形性は問題にはならない。いずれのキャパシタも電流Ｄ
ＡＣ２１からの充電を積分するものと見なされうる。キ
ャパシタ電圧は、２つのキャパシタにおける充電が同じ
になる時点で同じになる。このため、本発明はキャパシ
タの線形性とは無関係となる。
【００６３】スイッチ２２，２３、２４および２５もま
たＭＯＳトランジスタとすることができる。ＭＯＳスイ
ッチからの電荷注入が大きい場合には、スレッシホール
ド電圧レベルはより大きくなる。ＤＡＣ値Ｍを変化させ
て電荷注入を補償することにより、比較器２８の誤遷移
を避けることができる。電荷注入ｃの効果を含めると、
基準電圧Ｖｒｅｆは次のように表すことができる。
たＭＯＳトランジスタとすることができる。ＭＯＳスイ
ッチからの電荷注入が大きい場合には、スレッシホール
ド電圧レベルはより大きくなる。ＤＡＣ値Ｍを変化させ
て電荷注入を補償することにより、比較器２８の誤遷移
を避けることができる。電荷注入ｃの効果を含めると、
基準電圧Ｖｒｅｆは次のように表すことができる。
【００６４】
【数１６】
【００６５】また、ランピング電圧Ｖｒａｍｐは次のよ
うに表すことができる。
うに表すことができる。
【００６６】
【数１７】
【００６７】ここで、キャパシタンスＣａおよびＣｂは
同じ値を有する。ランピング・キャパシタに対するスイ
ッチ２５の接続時点からの時間ｔは次のようになる。
同じ値を有する。ランピング・キャパシタに対するスイ
ッチ２５の接続時点からの時間ｔは次のようになる。
【００６８】
【数１８】
【００６９】ｃが定数の場合は、
【００７０】
【数１９】
【００７１】このため、時間ｔにオフセット(offset)が
あっても、分解能は前と同じままとなる。
あっても、分解能は前と同じままとなる。
【００７２】キャパシタンスＣａおよびＣｂの比がＡで
ある場合には、分解能は次のように表すことができる。
ある場合には、分解能は次のように表すことができる。
【００７３】
【数２０】
【００７４】この式は、キャパシタンス比Ａを大きくす
ると分解能が高くなることを示している。この関係は、
ＭＯＳキャパシタンスを用いた場合にも成り立つ。
ると分解能が高くなることを示している。この関係は、
ＭＯＳキャパシタンスを用いた場合にも成り立つ。
【００７５】Ｆがフル・スケールの場合、遅延をＴより
大きくするためには、（スイッチ２３の接続時点に対応
する）ランピング・キャパシタ２７の充電開始時刻を１
Ｔサイクルだけ遅い開始時刻にすることによって遅らせ
なければならない。ＤＡＣ２１がｍに設定されている場
合、この遅延は次のように表すことができる。
大きくするためには、（スイッチ２３の接続時点に対応
する）ランピング・キャパシタ２７の充電開始時刻を１
Ｔサイクルだけ遅い開始時刻にすることによって遅らせ
なければならない。ＤＡＣ２１がｍに設定されている場
合、この遅延は次のように表すことができる。
【００７６】
【数２１】Ｍ＝Ｆ＋ｍ 開始時刻より前の時間遅延（実際には時間を進めるこ
と）を提供するためには、ランピング・キャパシタの充
電を、その開始時刻より１Ｔサイクル（または２Ｔサイ
クル以上）前に開始する。ＤＡＣ２１がｍに設定されて
いる場合には、この遅延は次のように表することができ
る。
と）を提供するためには、ランピング・キャパシタの充
電を、その開始時刻より１Ｔサイクル（または２Ｔサイ
クル以上）前に開始する。ＤＡＣ２１がｍに設定されて
いる場合には、この遅延は次のように表することができ
る。
【００７７】
【数２２】Ｍ＝−Ｆ＋ｍ この方法により、本発明では同じ分解能がクロック・サ
イクル全体にわたって連続的に維持される。
イクル全体にわたって連続的に維持される。
【００７８】制御ブロック２９は、タイミング信号を反
転させたものも利用することができるため、異なるタイ
ミング信号を用いてスイッチ２２および２３を作動させ
なくてもよい。図５に、制御スイッチ２２および２３に
対する相補的な信号の使用例を示す。軌跡の意味は、図
４のものと同じである。スイッチ２４がスレッシホール
ド・レベル・キャパシタ２６の初期電圧を設定している
間、ＤＡＣ電流は電圧線３３に流入する。スイッチ２４
が開いた後に、ＤＡＣ２１はスレッシホールド・レベル
・キャパシタ２６を充電し始める。スイッチ２５がラン
ピング・キャパシタ２７の初期電圧を設定している間
も、ＤＡＣ電流は電圧線３３に流入する。スイッチ２５
が開いた後に、ＤＡＣ２１はランピング・キャパシタ２
７を充電し始める。
転させたものも利用することができるため、異なるタイ
ミング信号を用いてスイッチ２２および２３を作動させ
なくてもよい。図５に、制御スイッチ２２および２３に
対する相補的な信号の使用例を示す。軌跡の意味は、図
４のものと同じである。スイッチ２４がスレッシホール
ド・レベル・キャパシタ２６の初期電圧を設定している
間、ＤＡＣ電流は電圧線３３に流入する。スイッチ２４
が開いた後に、ＤＡＣ２１はスレッシホールド・レベル
・キャパシタ２６を充電し始める。スイッチ２５がラン
ピング・キャパシタ２７の初期電圧を設定している間
も、ＤＡＣ電流は電圧線３３に流入する。スイッチ２５
が開いた後に、ＤＡＣ２１はランピング・キャパシタ２
７を充電し始める。
【００７９】時間間隔Ｔは、スレッシホールド・レベル
・キャパシタ２６の初期電圧の設定終了時刻とスレッシ
ホールド・レベル・キャパシタの充電終了時刻との間の
時間として定義される。時間間隔Ｔはまた、時間遅延を
制御するのに用いられるマスタ・クロックの周期でもあ
る。Ｔは、同期されるデータ信号の周期の１／Ｎであ
る。本発明の１つの実施形態では、Ｎ＝１６の場合、マ
スタ・クロックはデータ信号の周波数の１６倍の周波数
を持つことになる。
・キャパシタ２６の初期電圧の設定終了時刻とスレッシ
ホールド・レベル・キャパシタの充電終了時刻との間の
時間として定義される。時間間隔Ｔはまた、時間遅延を
制御するのに用いられるマスタ・クロックの周期でもあ
る。Ｔは、同期されるデータ信号の周期の１／Ｎであ
る。本発明の１つの実施形態では、Ｎ＝１６の場合、マ
スタ・クロックはデータ信号の周波数の１６倍の周波数
を持つことになる。
【００８０】本発明の更に他の実施形態が図６（Ａ）お
よび図６（Ｂ）と図７（Ａ）および図７（Ｂ）とに例示
されている。これらの更に他の実施形態はいずれも図２
の実施形態の２つのキャパシタ２６，２７と１つのＤＡ
Ｃ２１とを使用するのではなしに、単一のキャパシタ
（図６（Ａ）では６１、図７（Ａ）では７１）と、２つ
のＤＡＣ（図６（Ａ）では６２と６３、図７（Ａ）では
７２と７３）とを使用している。
よび図６（Ｂ）と図７（Ａ）および図７（Ｂ）とに例示
されている。これらの更に他の実施形態はいずれも図２
の実施形態の２つのキャパシタ２６，２７と１つのＤＡ
Ｃ２１とを使用するのではなしに、単一のキャパシタ
（図６（Ａ）では６１、図７（Ａ）では７１）と、２つ
のＤＡＣ（図６（Ａ）では６２と６３、図７（Ａ）では
７２と７３）とを使用している。
【００８１】図６（Ａ）および図６（Ｂ）を参照する
と、被制御電流は電流ＤＡＣ６２，６３の制御下でノー
ド６４に流れ込みかつ該ノードから出て、ノード６５に
鋸歯状波形が生じる。ノード６５は比較器６６により所
定のスレッシホールド（接地電圧でもよい）と比較され
て、ノード６７に制御された時間遅延を有するパルスが
生じる。
と、被制御電流は電流ＤＡＣ６２，６３の制御下でノー
ド６４に流れ込みかつ該ノードから出て、ノード６５に
鋸歯状波形が生じる。ノード６５は比較器６６により所
定のスレッシホールド（接地電圧でもよい）と比較され
て、ノード６７に制御された時間遅延を有するパルスが
生じる。
【００８２】図７（Ａ）および図７（Ｂ）を参照する
と、ＤＡＣ７２および７３は、電流をキャパシタ７１に
流し込みかつ該キャパシタから出すように制御されて、
これによってノード７４に鋸歯状波形が生じる。ノード
７４は比較器７５により所定の基準電圧と比較されて、
ノード７６に制御された時間遅延を有するパルスが生じ
る。
と、ＤＡＣ７２および７３は、電流をキャパシタ７１に
流し込みかつ該キャパシタから出すように制御されて、
これによってノード７４に鋸歯状波形が生じる。ノード
７４は比較器７５により所定の基準電圧と比較されて、
ノード７６に制御された時間遅延を有するパルスが生じ
る。
【００８３】図６および図７の実施形態では、図２の２
つのキャパシタを有する実施形態におけるキャパシタの
不一致によるいかなる有害な影響も防ぐことができる。
しかしながら、２つのＤＡＣを用いるために、図６およ
び図７の実施形態は、これらのＤＡＣの単位電流間にお
ける不一致の影響に対して感度が高くなり、これは図２
の単一ＤＡＣの実施形態にはない感度である。
つのキャパシタを有する実施形態におけるキャパシタの
不一致によるいかなる有害な影響も防ぐことができる。
しかしながら、２つのＤＡＣを用いるために、図６およ
び図７の実施形態は、これらのＤＡＣの単位電流間にお
ける不一致の影響に対して感度が高くなり、これは図２
の単一ＤＡＣの実施形態にはない感度である。
【００８４】いくつかの例示的な実施形態を参照して本
発明を説明したが、当業者は、本発明の範囲から逸脱す
ることなしに、例示された実施形態に変更、追加または
削除を加えうることを理解するであろう。
発明を説明したが、当業者は、本発明の範囲から逸脱す
ることなしに、例示された実施形態に変更、追加または
削除を加えうることを理解するであろう。
【００８５】
【発明の効果】以上説明したように、本発明では、キャ
パシタンス絶対値およびキャパシタンス電圧係数の有害
な影響を受けずかつ電流ＤＡＣにおける低周波数変動ま
たはドリフトの有害な影響も製造工程が原因となるＤＡ
Ｃの電流変動および容量値変動の影響も受けない時間遅
延を提供することができる。
パシタンス絶対値およびキャパシタンス電圧係数の有害
な影響を受けずかつ電流ＤＡＣにおける低周波数変動ま
たはドリフトの有害な影響も製造工程が原因となるＤＡ
Ｃの電流変動および容量値変動の影響も受けない時間遅
延を提供することができる。
【００８６】また、本発明では、電流ディジタル・アナ
ログ変換器（ＤＡＣ）を用いて、同様のキャパシタンス
構造を有する２つのキャパシタを順次的に充電できる。
スレッシホールド・レベル・キャパシタは比較器にスレ
ッシホールド・レベルを供給し、ランピング(ramping)
・キャパシタは、このスレッシホールドまでランピング
して遅延時間を供給するのに用いることができる。比較
器は、スレッシホールド・レベル・キャパシタにより供
給されるスレッシホールド・レベルとランピング・キャ
パシタにより供給されるランプとを用いて遅延パルスを
供給できる。まず最初に、電流Ｍを供給するように設定
される電流ＤＡＣを用いて、スレッシホールド・キャパ
シタを１クロック時間隔Ｔにわたって充電して、所望の
スレッシホールドを得る。充電後には、スレッシホール
ド・キャパシタの電圧はＤＡＣ値Ｍおよび充電時間Ｔに
比例する。次に、電流ＤＡＣをもう１つの値Ｆに設定し
てランピング・キャパシタを充電する。充電中に、ラン
ピング・キャパシタの電圧は、ＤＡＣ値Ｆおよび充電時
間ｔにより定められる比率でランピングしていく。比較
器は、双方のキャパシタンス電圧が同じになる時点で遷
移する。ランピング・キャパシタの充電開始時間からの
遅延時間は、式Ｍ／Ｆ＊Ｔによって決定できる。位相偏
移分解能は、電流ＤＡＣの分解能にクロック周期Ｔを掛
けて基準信号サイクルで割ることで定義される。Ｆがフ
ル・スケールであり、Ｎが基準クロックのクロック乗数
である場合には、位相偏移分解能はＦ＊Ｎとなる。クロ
ック速度Ｔはディジタル素子の速度によって制限される
が、フル・スケール値Ｆはディジタル素子の速度により
制限されるわけではない。このため、本発明の分解能
は、ディジタル素子だけで得られる分解能より優れてい
る。
ログ変換器（ＤＡＣ）を用いて、同様のキャパシタンス
構造を有する２つのキャパシタを順次的に充電できる。
スレッシホールド・レベル・キャパシタは比較器にスレ
ッシホールド・レベルを供給し、ランピング(ramping)
・キャパシタは、このスレッシホールドまでランピング
して遅延時間を供給するのに用いることができる。比較
器は、スレッシホールド・レベル・キャパシタにより供
給されるスレッシホールド・レベルとランピング・キャ
パシタにより供給されるランプとを用いて遅延パルスを
供給できる。まず最初に、電流Ｍを供給するように設定
される電流ＤＡＣを用いて、スレッシホールド・キャパ
シタを１クロック時間隔Ｔにわたって充電して、所望の
スレッシホールドを得る。充電後には、スレッシホール
ド・キャパシタの電圧はＤＡＣ値Ｍおよび充電時間Ｔに
比例する。次に、電流ＤＡＣをもう１つの値Ｆに設定し
てランピング・キャパシタを充電する。充電中に、ラン
ピング・キャパシタの電圧は、ＤＡＣ値Ｆおよび充電時
間ｔにより定められる比率でランピングしていく。比較
器は、双方のキャパシタンス電圧が同じになる時点で遷
移する。ランピング・キャパシタの充電開始時間からの
遅延時間は、式Ｍ／Ｆ＊Ｔによって決定できる。位相偏
移分解能は、電流ＤＡＣの分解能にクロック周期Ｔを掛
けて基準信号サイクルで割ることで定義される。Ｆがフ
ル・スケールであり、Ｎが基準クロックのクロック乗数
である場合には、位相偏移分解能はＦ＊Ｎとなる。クロ
ック速度Ｔはディジタル素子の速度によって制限される
が、フル・スケール値Ｆはディジタル素子の速度により
制限されるわけではない。このため、本発明の分解能
は、ディジタル素子だけで得られる分解能より優れてい
る。
【００８７】本発明の回路は更にまた、キャパシタンス
電圧係数、および製造工程に由来するＤＡＣのフル・ス
ケール電流変動による誤りを自動的に解消することがで
きる。
電圧係数、および製造工程に由来するＤＡＣのフル・ス
ケール電流変動による誤りを自動的に解消することがで
きる。
【００８８】本発明によれば、単一のキャパシタを１対
の電流ＤＡＣおよび比較器と組み合わせて使用して、制
御可能な時間遅延を得ることができる。本発明では、１
つのＤＡＣを制御してキャパシタを制御可能な速度で充
電し、もう１つのＤＡＣを用いてキャパシタを制御可能
な速度で放電させることができる。その結果としてキャ
パシタ電圧は鋸歯状波形となり、次にこの波形が比較器
により所定のスレッシホールド電圧と比較されて所望の
時間遅延が生成できる。
の電流ＤＡＣおよび比較器と組み合わせて使用して、制
御可能な時間遅延を得ることができる。本発明では、１
つのＤＡＣを制御してキャパシタを制御可能な速度で充
電し、もう１つのＤＡＣを用いてキャパシタを制御可能
な速度で放電させることができる。その結果としてキャ
パシタ電圧は鋸歯状波形となり、次にこの波形が比較器
により所定のスレッシホールド電圧と比較されて所望の
時間遅延が生成できる。
【００８９】本発明は、３つの基本的な素子（キャパシ
タと電流ＤＡＣと比較器）を含んでおり、これらの素子
を用いて所望の時間遅延を決定して、充電電流およびキ
ャパシタンスの絶対値が分解能または所望の時間遅延の
値に影響しないようにできる。比較器の遅延は、ＤＡＣ
のフル・スケール値を用いてランピング・キャパシタを
充電することにより一貫性を与えられ、ＤＡＣおよびキ
ャパシタンスの変動は同様の構造を用いることまたは単
一の素子を用いることによって解消できる。本発明の回
路構成は、較正の必要性をなくすとともに、時間遅延の
決定が供給電力と温度と製造工程における変動およびＤ
ＡＣ電流における低周波数ドリフトに影響されないよう
にできる。
タと電流ＤＡＣと比較器）を含んでおり、これらの素子
を用いて所望の時間遅延を決定して、充電電流およびキ
ャパシタンスの絶対値が分解能または所望の時間遅延の
値に影響しないようにできる。比較器の遅延は、ＤＡＣ
のフル・スケール値を用いてランピング・キャパシタを
充電することにより一貫性を与えられ、ＤＡＣおよびキ
ャパシタンスの変動は同様の構造を用いることまたは単
一の素子を用いることによって解消できる。本発明の回
路構成は、較正の必要性をなくすとともに、時間遅延の
決定が供給電力と温度と製造工程における変動およびＤ
ＡＣ電流における低周波数ドリフトに影響されないよう
にできる。
【図１】従来技術の時間遅延回路の回路図である。
【図２】本発明の第１の実施形態による高分解能時間遅
延回路の回路図である。
延回路の回路図である。
【図３】本発明の粗時間遅延制御を例示するタイミング
図である。
図である。
【図４】図２の回路の動作の１つのモードを例示する１
組の信号タイミング図である。
組の信号タイミング図である。
【図５】図２の回路のもう１つのモードを例示する１組
の信号タイミング図である。
の信号タイミング図である。
【図６】（Ａ）および（Ｂ）は本発明の更に他の実施形
態を例示する図である。
態を例示する図である。
【図７】（Ａ）および（Ｂ）は本発明の更にまた他の実
施形態を例示する図である。
施形態を例示する図である。
１０ アナログＰＬＬ １１ 基準信号 １２ リング発信器 １３ 位相セレクタ １４ ディバイダ ２１ ＤＡＣ ２２，２３，２４，２５ スイッチ ２６，２７ キャパシタ ２８ 比較器 ２９ 制御ブロック ３０ キャパシタ２６の第一の端子 ３１ キャパシタ２７の第一の端子 ３２ アース線 ３３ 定電圧線 ６１，７１ キャパシタ ６２，６３，７２，７３ ＤＡＣ ６４，６５，６７，７４，７６ ノード ６６，７５ 比較器
Claims (10)
- 【請求項１】 可変時間遅延回路において、 第１のディジタル制御可能な電流源と、 前記第１のディジタル制御可能な電流源により充電され
るように接続されて、前記第１のディジタル制御可能な
電流源の関数としてランピング電圧を供給する第１のキ
ャパシタと、 前記第１のキャパシタに接続されて前記ランピング電圧
をスレッシホールド電圧と比較して、前記比較を示す出
力信号を所望の時間遅延後に供給する比較器と、 前記ディジタル制御可能な電流源と前記第１のキャパシ
タとに接続されて、前記制御可能な電流源が付与する電
流量を変化させることおよび前記第１のキャパシタの充
電開始時刻を制御することによって前記所望の時間遅延
を制御する制御ブロックとを備えたことを特徴とする可
変時間遅延回路。 - 【請求項２】 請求項１記載の回路において、 前記ディジタル制御可能な電流源および前記比較器に接
続されて、スレッシホールド電圧を前記比較器に供給す
る第２のキャパシタと、 前記ディジタル制御可能な電流源を更に加えて制御して
前記第２のキャパシタを充電して、前記比較器に所望の
スレッシホールド電圧を供給する前記制御ブロックとを
さらに備えたことを特徴とする回路。 - 【請求項３】 請求項１記載の回路において、 前記ディジタル制御可能な電流源は電流ディジタル・ア
ナログ変換器を備えたことを特徴とする回路。 - 【請求項４】 請求項２記載の回路において、 前記ディジタル制御可能な電流源は電流ディジタル・ア
ナログ変換器を備えたことを特徴とする回路。 - 【請求項５】 請求項１記載の回路において、 前記制御ブロックにより制御されて、前記ディジタル制
御可能な電流源を選択的に前記第１のキャパシタに接続
して前記第１のキャパシタの充電を開始させる制御可能
な切換え手段を更に備えたことを特徴とする回路。 - 【請求項６】 請求項２記載の回路において、 前記制御ブロックにより制御されて、前記ディジタル制
御可能な電流源を選択的に最初に前記第２のキャパシタ
に接続して前記スレッシホールド電圧を確立させ、次に
前記開始時刻に前記第１のキャパシタに接続する制御可
能な切換え手段を更に備えたことを特徴とする回路。 - 【請求項７】 請求項１記載の回路において、 前記第１のキャパシタに接続されかつ前記制御ブロック
により制御されて前記第１のキャパシタを制御可能に放
電させる第２のディジタル制御可能な電流源を更に備
え、前記ランピング電圧は鋸歯状波形を備えたことを特
徴とする回路。 - 【請求項８】 制御可能な時間遅延を発生する方法にお
いて、 ディジタル・クロック信号を発生させるステップと、 前記ディジタル・クロック信号からパルスを選択して粗
時間遅延を確立させるステップと、 スレッシホールド電圧を確立させるステップと、 第１のキャパシタを制御可能に充電して、制御可能な充
電開始時刻から始めてランプ電圧を生成するステップ
と、 前記ランプ電圧を前記スレッシホールド電圧と比較し
て、前記充電開始時刻と、前記ランプ電圧と前記スレッ
シホールド電圧とが実質的に互いに等しくなる時刻との
間で微時間遅延を生成するステップと、 制御可能な時間遅延を前記粗時間遅延および前記微時間
遅延のいずれもの関数として発生するステップとを備え
たことを特徴とする制御可能な時間遅延を発生する方
法。 - 【請求項９】 請求項８記載の方法において、 前記スレッシホールド電圧を確立させるステップは、前
記第１のキャパシタを制御可能に充電する前記ステップ
に先立って、第２のキャパシタを制御可能に充電して前
記スレッシホールド電圧を生成するステップを備えたこ
とを特徴とする方法。 - 【請求項１０】 請求項８記載の方法において、 前記第１のキャパシタを制御可能に充電するステップ
は、被制御充電電流を用いて前記キャパシタを充電する
ステップと、被制御放電電流を用いて前記キャパシタを
放電させるステップとを備え、前記ランプ電圧は鋸歯状
波形であることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US53698295A | 1995-09-29 | 1995-09-29 | |
| US08/536982 | 1995-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153773A true JPH09153773A (ja) | 1997-06-10 |
| JP3460913B2 JP3460913B2 (ja) | 2003-10-27 |
Family
ID=24140710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28040196A Expired - Fee Related JP3460913B2 (ja) | 1995-09-29 | 1996-09-30 | 可変遅延時間発生回路とその方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6121811A (ja) |
| JP (1) | JP3460913B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190090787A (ko) * | 2016-11-08 | 2019-08-02 | 텍사스 인스트루먼츠 인코포레이티드 | 고 선형성 위상 보간기 |
| WO2019167670A1 (ja) * | 2018-03-02 | 2019-09-06 | ソニーセミコンダクタソリューションズ株式会社 | 位相同期回路 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3790076B2 (ja) * | 1999-11-15 | 2006-06-28 | 株式会社東芝 | アナログ同期回路 |
| US6353403B1 (en) * | 2000-04-06 | 2002-03-05 | Ericsson Inc. | Fast ramping of control voltage with enhanced resolution |
| US6696876B2 (en) * | 2001-01-12 | 2004-02-24 | Sun Microsystems, Inc. | Clock interpolation through capacitive weighting |
| US6407596B1 (en) * | 2001-04-03 | 2002-06-18 | National Semiconductor Corporation | Apparatus and method for a clock period subdivider |
| US6525586B1 (en) * | 2001-11-09 | 2003-02-25 | Genesis Microchip, Inc. | Programmable delay element using differential technique |
| US6664812B2 (en) * | 2002-04-05 | 2003-12-16 | Lsi Logic Corporation | Slew based clock multiplier |
| WO2003096539A1 (de) * | 2002-05-13 | 2003-11-20 | Austriamicrosystems Ag | Digital-analog-umsetzer mit integrierter prüfschaltung |
| GB2398942A (en) | 2002-12-30 | 2004-09-01 | Nokia Corp | Phase locked loop with delay circuit |
| US7288977B2 (en) * | 2005-01-21 | 2007-10-30 | Freescale Semiconductor, Inc. | High resolution pulse width modulator |
| GB2427085A (en) * | 2005-06-08 | 2006-12-13 | Zarlink Semiconductor Ltd | Variable signal delaying circuit, quadrature frequency converter and radio frequency tuner |
| US7619457B1 (en) * | 2006-01-20 | 2009-11-17 | Marvell International Ltd. | Programmable delay circuit |
| JP2009281888A (ja) * | 2008-05-22 | 2009-12-03 | Panasonic Corp | 物理量検出回路およびそれを備える物理量センサ装置、並びに物理量検出方法 |
| KR101591338B1 (ko) * | 2009-03-30 | 2016-02-19 | 삼성전자주식회사 | 롱 텀 지터를 최소화 한 클럭발생기 |
| CN104335224B (zh) * | 2012-07-25 | 2016-08-31 | Hrl实验室有限责任公司 | 神经元电路及其方法 |
| US11501143B2 (en) | 2013-10-11 | 2022-11-15 | Hrl Laboratories, Llc | Scalable integrated circuit with synaptic electronics and CMOS integrated memristors |
| US10147035B2 (en) | 2016-06-30 | 2018-12-04 | Hrl Laboratories, Llc | Neural integrated circuit with biological behaviors |
| CN109120258B (zh) * | 2018-08-03 | 2022-03-15 | 北京大学深圳研究生院 | 一种温度自补偿环形振荡器和一种时钟产生电路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3906247A (en) * | 1974-01-16 | 1975-09-16 | Gte Automatic Electric Lab Inc | Programmable proportional clock edge delay circuit |
| US4438404A (en) * | 1982-01-04 | 1984-03-20 | Tektronix, Inc. | Signal sampling system |
| DE3329269A1 (de) * | 1983-08-12 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum erzeugen von rechtecksignalen |
| DE3483576D1 (de) * | 1983-12-09 | 1990-12-13 | Fujitsu Ltd | Tor-schaltungsanordnung. |
| US4746823A (en) * | 1986-07-02 | 1988-05-24 | Dallas Semiconductor Corporation | Voltage-insensitive and temperature-compensated delay circuit for a monolithic integrated circuit |
| JPH02312314A (ja) * | 1989-05-26 | 1990-12-27 | Yokogawa Electric Corp | タイミング発生回路 |
| US5144173A (en) * | 1989-06-30 | 1992-09-01 | Dallas Semiconductor Corporation | Programmable delay line integrated circuit having programmable resistor circuit |
| US5015892A (en) * | 1990-03-16 | 1991-05-14 | Motorola, Inc. | Asynchronous delay circuit |
| JPH04227313A (ja) * | 1990-04-16 | 1992-08-17 | Sony Tektronix Corp | デジタル可変遅延回路 |
| DE477537T1 (de) * | 1990-09-28 | 1992-08-13 | Yokogawa Electric Corp., Musashino, Tokio/Tokyo | Zeitgeber. |
| JP2567361B2 (ja) * | 1991-09-13 | 1996-12-25 | 東光株式会社 | パルス遅延回路 |
| US5175452A (en) * | 1991-09-30 | 1992-12-29 | Data Delay Devices, Inc. | Programmable compensated digital delay circuit |
| US5502419A (en) * | 1992-06-05 | 1996-03-26 | Canon Kabushiki Kaisha | Pulse width modulation signal generation and triangular wave signal generator for the same |
| US5382921A (en) * | 1992-11-23 | 1995-01-17 | National Semiconductor Corporation | Automatic selection of an operating frequency in a low-gain broadband phase lock loop system |
| US5379321A (en) * | 1993-02-01 | 1995-01-03 | Xerox Corporation | High speed PWM without linearity compromise at extreme duty cycles |
-
1996
- 1996-09-30 JP JP28040196A patent/JP3460913B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-17 US US08/931,995 patent/US6121811A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190090787A (ko) * | 2016-11-08 | 2019-08-02 | 텍사스 인스트루먼츠 인코포레이티드 | 고 선형성 위상 보간기 |
| US12609709B2 (en) | 2016-11-08 | 2026-04-21 | Texas Instruments Incorporated | High linearity phase interpolator |
| WO2019167670A1 (ja) * | 2018-03-02 | 2019-09-06 | ソニーセミコンダクタソリューションズ株式会社 | 位相同期回路 |
| JPWO2019167670A1 (ja) * | 2018-03-02 | 2021-03-04 | ソニーセミコンダクタソリューションズ株式会社 | 位相同期回路 |
| US11115031B2 (en) | 2018-03-02 | 2021-09-07 | Sony Semiconductor Solutions Corporation | Phase-locked loop |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3460913B2 (ja) | 2003-10-27 |
| US6121811A (en) | 2000-09-19 |
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