JPH09160866A - バス・インタフェース論理システム及び同期方法 - Google Patents
バス・インタフェース論理システム及び同期方法Info
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- JPH09160866A JPH09160866A JP8228476A JP22847696A JPH09160866A JP H09160866 A JPH09160866 A JP H09160866A JP 8228476 A JP8228476 A JP 8228476A JP 22847696 A JP22847696 A JP 22847696A JP H09160866 A JPH09160866 A JP H09160866A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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Abstract
(57)【要約】
【課題】 異なるバス・トランザクションを有する２つ
のプロセッサ間のデータ転送を同期するシステム及び方
法を提供する。 【解決手段】 読出しオペレーションの間、要求装置は
データ・バス・トランザクションに入る以前に、データ
の可用性を強制的に待機させられる。書込みオペレーシ
ョンの間、アドレス・バス・トランザクションをデータ
・バス・トランザクションから効果的に分離する記憶機
構の使用により、データ・バス・トランザクションが遅
延される。本発明はまた、入出力装置とメモリ装置との
間の直接メモリ・アクセス・フライバイ・オペレーショ
ンを提供する。これらのオペレーションは、２次バスを
システム・バスから分離し、データがシステム・バス上
で使用可能になるとすぐに、宛先装置にそれを獲得させ
ることにより達成される。
のプロセッサ間のデータ転送を同期するシステム及び方
法を提供する。 【解決手段】 読出しオペレーションの間、要求装置は
データ・バス・トランザクションに入る以前に、データ
の可用性を強制的に待機させられる。書込みオペレーシ
ョンの間、アドレス・バス・トランザクションをデータ
・バス・トランザクションから効果的に分離する記憶機
構の使用により、データ・バス・トランザクションが遅
延される。本発明はまた、入出力装置とメモリ装置との
間の直接メモリ・アクセス・フライバイ・オペレーショ
ンを提供する。これらのオペレーションは、２次バスを
システム・バスから分離し、データがシステム・バス上
で使用可能になるとすぐに、宛先装置にそれを獲得させ
ることにより達成される。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、異なるバス
・サイクル及びデータ・アクセスを有する２つの装置間
のデータ転送に関する。より詳細には、本発明はこうし
たデータ転送を調整するバス・インタフェース論理シス
テムに関する。
・サイクル及びデータ・アクセスを有する２つの装置間
のデータ転送に関する。より詳細には、本発明はこうし
たデータ転送を調整するバス・インタフェース論理シス
テムに関する。
【０００２】
【従来の技術】通常、コンピュータ・システムは、１つ
以上のプロセッサ及び（または）１つ以上の周辺装置に
接続される、少なくとも１つのプロセッサからなる。し
かしながら、しばしば、異なるプロセッサ及び周辺装置
は、異なる設計要求、技法またはアーキテクチャによ
り、異類のデータ転送バス保有期間を有する（データ転
送バス保有期間は、装置がバス上でデータを受信または
送信するために要する時間である）。このような場合、
データ転送は、特定の装置がデータを受信／送信する準
備が整っているときにのみデータが送信／受信されるよ
うに、異なるプロセッサ及び周辺装置が同期化されなけ
れば発生しない。
以上のプロセッサ及び（または）１つ以上の周辺装置に
接続される、少なくとも１つのプロセッサからなる。し
かしながら、しばしば、異なるプロセッサ及び周辺装置
は、異なる設計要求、技法またはアーキテクチャによ
り、異類のデータ転送バス保有期間を有する（データ転
送バス保有期間は、装置がバス上でデータを受信または
送信するために要する時間である）。このような場合、
データ転送は、特定の装置がデータを受信／送信する準
備が整っているときにのみデータが送信／受信されるよ
うに、異なるプロセッサ及び周辺装置が同期化されなけ
れば発生しない。
【０００３】こうした問題は、ＩＢＭ縮小命令セット・
コンピュータ（ＲＩＳＣ）Powerシリーズ６０Ｘプロセ
ッサ、及びＲＩＳＣ PowerPC４００シリーズ・プロセッ
サにおいて発生する。ＩＢＭ Powerシリーズ６０Ｘは汎
用プロセッサであり、PowerPC４００シリーズ・プロセ
ッサは、アプリケーション指向プロセッサまたは組み込
み型制御装置である。すなわち、PowerPC４００シリー
ズ・プロセッサは、オフィス・オートメーション、消費
者エレクトロニクス、セット・トップ・ボックス、或い
は作業の自動化及び単純化のために、エレクトロニクス
の能力及び小型化が必要とされる場合など、被制御アプ
リケーションに使用される。PowerPC４００シリーズ・
プロセッサは、ランダム・アクセス・メモリ（ＲＡＭ）
及び読出し専用メモリ（ＲＯＭ）へのグルーレス（glue
less）・インタフェースなどの、固有の機能を提供す
る。これらのプロセッサはまた、直接メモリ・アクセス
（ＤＭＡ）・チャネル、直列ポート、割込み制御装置な
どの機能を提供する。
コンピュータ（ＲＩＳＣ）Powerシリーズ６０Ｘプロセ
ッサ、及びＲＩＳＣ PowerPC４００シリーズ・プロセッ
サにおいて発生する。ＩＢＭ Powerシリーズ６０Ｘは汎
用プロセッサであり、PowerPC４００シリーズ・プロセ
ッサは、アプリケーション指向プロセッサまたは組み込
み型制御装置である。すなわち、PowerPC４００シリー
ズ・プロセッサは、オフィス・オートメーション、消費
者エレクトロニクス、セット・トップ・ボックス、或い
は作業の自動化及び単純化のために、エレクトロニクス
の能力及び小型化が必要とされる場合など、被制御アプ
リケーションに使用される。PowerPC４００シリーズ・
プロセッサは、ランダム・アクセス・メモリ（ＲＡＭ）
及び読出し専用メモリ（ＲＯＭ）へのグルーレス（glue
less）・インタフェースなどの、固有の機能を提供す
る。これらのプロセッサはまた、直接メモリ・アクセス
（ＤＭＡ）・チャネル、直列ポート、割込み制御装置な
どの機能を提供する。
【０００４】従って、PowerPC４００シリーズ・プロセ
ッサをPowerシリーズ６０Ｘプロセッサと一緒に使用す
ることが望ましい。しかしながら、PowerPC４００シリ
ーズは、アドレス及びデータ・バス・トランザクション
に同時に入ることにより、データを転送及び受信するの
に対して、Powerシリーズ６０Ｘプロセッサは、最初に
アドレス・バス・トランザクションに入り、次にデータ
・バス・トランザクションに入ることにより、データを
転送及び受信する。従って、２つのプロセッサは互いの
間でデータを転送することができない。
ッサをPowerシリーズ６０Ｘプロセッサと一緒に使用す
ることが望ましい。しかしながら、PowerPC４００シリ
ーズは、アドレス及びデータ・バス・トランザクション
に同時に入ることにより、データを転送及び受信するの
に対して、Powerシリーズ６０Ｘプロセッサは、最初に
アドレス・バス・トランザクションに入り、次にデータ
・バス・トランザクションに入ることにより、データを
転送及び受信する。従って、２つのプロセッサは互いの
間でデータを転送することができない。
【０００５】
【発明が解決しようとする課題】従って、Powerシリー
ズ６０ＸプロセッサとPowerPC４００シリーズ・プロセ
ッサとの間、または異類のデータ転送バス保有期間を有
する任意の２つ以上のプロセッサ間及び（または）それ
らの周辺装置間で、データ転送を同期させるバス・イン
タフェース論理システムが必要とされる。
ズ６０ＸプロセッサとPowerPC４００シリーズ・プロセ
ッサとの間、または異類のデータ転送バス保有期間を有
する任意の２つ以上のプロセッサ間及び（または）それ
らの周辺装置間で、データ転送を同期させるバス・イン
タフェース論理システムが必要とされる。
【０００６】
【課題を解決するための手段】こうした必要性が本発明
により解決される。本発明は、転送データを記憶するバ
ッファ、並びに同時アドレス及びデータ・バス・トラン
ザクションを、最初にアドレス・バス・トランザクショ
ン、続いてデータ・バス・トランザクションの順に分割
する制御論理を提供することにより、２つのプロセッサ
間のデータ転送を同期するシステム及び方法を提供す
る。制御論理はまた、データ・フローをバッファに仕向
ける。読出しオペレーションの間、要求装置はデータ・
バス・トランザクションに入る以前に、データの可用性
を強制的に待機させられる。書込みオペレーションの
間、アドレス・バス・トランザクションをデータ・バス
・トランザクションから効果的に分離するバッファ機構
の使用により、データ・バス・トランザクションが遅延
される。
により解決される。本発明は、転送データを記憶するバ
ッファ、並びに同時アドレス及びデータ・バス・トラン
ザクションを、最初にアドレス・バス・トランザクショ
ン、続いてデータ・バス・トランザクションの順に分割
する制御論理を提供することにより、２つのプロセッサ
間のデータ転送を同期するシステム及び方法を提供す
る。制御論理はまた、データ・フローをバッファに仕向
ける。読出しオペレーションの間、要求装置はデータ・
バス・トランザクションに入る以前に、データの可用性
を強制的に待機させられる。書込みオペレーションの
間、アドレス・バス・トランザクションをデータ・バス
・トランザクションから効果的に分離するバッファ機構
の使用により、データ・バス・トランザクションが遅延
される。
【０００７】更に、本発明は、入出力装置とメモリ装置
との間のＤＭＡフライバイ（fly-by）・オペレーション
を提供する。これらのオペレーションは、２次バスをシ
ステム・バスから分離し、データがシステム・バス上で
使用可能になるとすぐに、宛先装置にそれを獲得させる
ことにより達成される。
との間のＤＭＡフライバイ（fly-by）・オペレーション
を提供する。これらのオペレーションは、２次バスをシ
ステム・バスから分離し、データがシステム・バス上で
使用可能になるとすぐに、宛先装置にそれを獲得させる
ことにより達成される。
【０００８】
【発明の実施の形態】図１を参照すると、本発明と共に
使用され得る通常のデータ処理システム３０が示され
る。データ処理システム３０は中央処理ユニット（ＣＰ
Ｕ）１０を含み、これは例えばＲＩＳＣ Powerシリーズ
６０Ｘプロセッサの１つであり、様々な他のコンポーネ
ントにシステム・バス１２により相互接続される。特定
のＲＩＳＣ Powerシリーズ６０Ｘプロセッサは、システ
ム・バス１２とインタフェースするために、ホスト・ブ
リッジ（図示せず）を要求し得る。読出し専用メモリ
（ＲＯＭ）１６がシステム・バス１２を介してＣＰＵ１
０に接続され、基本コンピュータ機能を制御する基本入
出力システム（ＢＩＯＳ）を含む。キーボード２４、ト
ラックボール３２、マウス２６、及びスピーカ２８など
の入出力（Ｉ／Ｏ）装置は、全てユーザ・インタフェー
ス・アダプタ２２を介して、システム・バス１２に相互
接続される。表示モニタ３８は表示アダプタ３６を介し
て、システム・バス１２に接続され、プリンタ１３はプ
リンタ・アダプタ１１を介して、システム・バス１２に
接続される。このように、ユーザはキーボード２４、ト
ラックボール３２またはマウス２６を介してシステムに
入力し、スピーカ２８、表示装置３８、及びプリンタ１
３を介して、システムから出力を受け取ることができ
る。更に、ランダム・アクセス・メモリ（ＲＡＭ）１４
及び入出力アダプタ１８が、システム・バス１２に相互
接続される。入出力アダプタ１８は、ディスク記憶装置
２０と通信するＳＣＳＩ（Small Computer System Inte
rface）アダプタであったりする。
使用され得る通常のデータ処理システム３０が示され
る。データ処理システム３０は中央処理ユニット（ＣＰ
Ｕ）１０を含み、これは例えばＲＩＳＣ Powerシリーズ
６０Ｘプロセッサの１つであり、様々な他のコンポーネ
ントにシステム・バス１２により相互接続される。特定
のＲＩＳＣ Powerシリーズ６０Ｘプロセッサは、システ
ム・バス１２とインタフェースするために、ホスト・ブ
リッジ（図示せず）を要求し得る。読出し専用メモリ
（ＲＯＭ）１６がシステム・バス１２を介してＣＰＵ１
０に接続され、基本コンピュータ機能を制御する基本入
出力システム（ＢＩＯＳ）を含む。キーボード２４、ト
ラックボール３２、マウス２６、及びスピーカ２８など
の入出力（Ｉ／Ｏ）装置は、全てユーザ・インタフェー
ス・アダプタ２２を介して、システム・バス１２に相互
接続される。表示モニタ３８は表示アダプタ３６を介し
て、システム・バス１２に接続され、プリンタ１３はプ
リンタ・アダプタ１１を介して、システム・バス１２に
接続される。このように、ユーザはキーボード２４、ト
ラックボール３２またはマウス２６を介してシステムに
入力し、スピーカ２８、表示装置３８、及びプリンタ１
３を介して、システムから出力を受け取ることができ
る。更に、ランダム・アクセス・メモリ（ＲＡＭ）１４
及び入出力アダプタ１８が、システム・バス１２に相互
接続される。入出力アダプタ１８は、ディスク記憶装置
２０と通信するＳＣＳＩ（Small Computer System Inte
rface）アダプタであったりする。
【０００９】データ処理システム３０はデータ処理シス
テム４０に、バス・インタフェース論理システム３４を
介して接続される。データ処理システム４０は、ＣＰＵ
１５及びバス１７を含む。ＣＰＵ１５はバス１７に接続
され、バス１７は更にバス・インタフェース論理システ
ム３４に接続される。ＣＰＵ１５はＲＩＳＣ PowerPC４
００シリーズ・プロセッサの１つなどである。データ処
理システム４０はＣＰＵ及びバスを有するように示され
るが、データ処理システム３０の場合のように、任意の
数の相互接続装置を含み得る。
テム４０に、バス・インタフェース論理システム３４を
介して接続される。データ処理システム４０は、ＣＰＵ
１５及びバス１７を含む。ＣＰＵ１５はバス１７に接続
され、バス１７は更にバス・インタフェース論理システ
ム３４に接続される。ＣＰＵ１５はＲＩＳＣ PowerPC４
００シリーズ・プロセッサの１つなどである。データ処
理システム４０はＣＰＵ及びバスを有するように示され
るが、データ処理システム３０の場合のように、任意の
数の相互接続装置を含み得る。
【００１０】図１の構成では、ＣＰＵ１０及びＣＰＵ１
５はデータを処理し、互いの間で、或いはメモリ装置１
６及び１４、並びに入出力装置１３、２０、２４、２
６、２８、及び３２との間で転送する。データ処理シス
テム３０との間で転送されるデータは、システム・バス
１２を介して獲得される。同様に、ＣＰＵ１５との間で
転送されるデータは、バス１７を介して獲得される。し
かしながら、２つのシステムのバス保有期間の違いによ
り、システム・バス１２上のデータは、バス・インタフ
ェース論理システム３４の支援無しでは、バス１７上へ
容易には転送され得ない。例えば、ＣＰＵ１０は最初に
アドレス・バス・トランザクションに入り、後にデータ
・バス・トランザクションに入ることにより、データを
送受信する。アドレス・バス・トランザクションの間、
アドレスはＣＰＵ１０が通信を希望する特定の装置へ、
または要求装置からＣＰＵ１０へ送信される。データ・
バス・トランザクションの間、データはＣＰＵ１０によ
り受信または送信される。一方、ＣＰＵ１５は、アドレ
ス及びデータ・バス・トランザクションの両方に同時に
入ることにより、データを送受信する。従って、バス・
インタフェース論理システム３４は、データ処理システ
ム３０と４０との間のデータ転送を可能にする、適切な
トランザクション・アービトレーションを提供するため
に使用される。この構成では、トランザクション要求は
通常、ＣＰＵ１５により開始される。
５はデータを処理し、互いの間で、或いはメモリ装置１
６及び１４、並びに入出力装置１３、２０、２４、２
６、２８、及び３２との間で転送する。データ処理シス
テム３０との間で転送されるデータは、システム・バス
１２を介して獲得される。同様に、ＣＰＵ１５との間で
転送されるデータは、バス１７を介して獲得される。し
かしながら、２つのシステムのバス保有期間の違いによ
り、システム・バス１２上のデータは、バス・インタフ
ェース論理システム３４の支援無しでは、バス１７上へ
容易には転送され得ない。例えば、ＣＰＵ１０は最初に
アドレス・バス・トランザクションに入り、後にデータ
・バス・トランザクションに入ることにより、データを
送受信する。アドレス・バス・トランザクションの間、
アドレスはＣＰＵ１０が通信を希望する特定の装置へ、
または要求装置からＣＰＵ１０へ送信される。データ・
バス・トランザクションの間、データはＣＰＵ１０によ
り受信または送信される。一方、ＣＰＵ１５は、アドレ
ス及びデータ・バス・トランザクションの両方に同時に
入ることにより、データを送受信する。従って、バス・
インタフェース論理システム３４は、データ処理システ
ム３０と４０との間のデータ転送を可能にする、適切な
トランザクション・アービトレーションを提供するため
に使用される。この構成では、トランザクション要求は
通常、ＣＰＵ１５により開始される。
【００１１】ＣＰＵ１５はまたオンチップＤＭＡサブシ
ステムを有し、これは入出力装置とメモリ装置との間で
ＤＭＡオペレーションを提供するための、記憶機構及び
チャネルを含む。これらのＤＭＡオペレーションは、バ
ス・マスタ方式及びフライバイ方式の２つの方式で処理
され得る。ＤＭＡバス・マスタ・オペレーションの間、
ＤＭＡサブシステムが入出力装置から読出し、書込みオ
ペレーションをメモリに生成する。或いは、ＤＭＡサブ
システムがメモリから読出し、読出されたデータをその
記憶機構にバッファリングし、データを入出力装置に書
込むためのサイクルを生成する。
ステムを有し、これは入出力装置とメモリ装置との間で
ＤＭＡオペレーションを提供するための、記憶機構及び
チャネルを含む。これらのＤＭＡオペレーションは、バ
ス・マスタ方式及びフライバイ方式の２つの方式で処理
され得る。ＤＭＡバス・マスタ・オペレーションの間、
ＤＭＡサブシステムが入出力装置から読出し、書込みオ
ペレーションをメモリに生成する。或いは、ＤＭＡサブ
システムがメモリから読出し、読出されたデータをその
記憶機構にバッファリングし、データを入出力装置に書
込むためのサイクルを生成する。
【００１２】ＤＭＡフライバイ・オペレーションは、メ
モリへの書込み及びメモリからの読出しオペレーション
であり、次のように達成される。ＤＭＡメモリ書込みフ
ライバイ・オペレーションの間、ＤＭＡサブシステムは
入出力装置からデータを読出すサイクルを生成する。読
出されたデータがバス上に存在する間、ＤＭＡサブシス
テムはメモリ装置に、書込みサイクルが開始したこと、
並びにメモリ装置がデータをバスから取り込むべきこと
を知らせる。ＤＭＡメモリ読出しフライバイ・オペレー
ションの間、ＤＭＡサブシステムはメモリ読出しサイク
ルを生成し、メモリ装置がデータをバス上に出力する。
データがバス上に存在する間、ＤＭＡサブシステムは入
出力書込みサイクルを生成し、入出力装置にデータをバ
スから占有するように命令する。両方のＤＭＡフライバ
イ・オペレーションの間、データは決してＤＭＡサブシ
ステムの記憶機構へは入らない。
モリへの書込み及びメモリからの読出しオペレーション
であり、次のように達成される。ＤＭＡメモリ書込みフ
ライバイ・オペレーションの間、ＤＭＡサブシステムは
入出力装置からデータを読出すサイクルを生成する。読
出されたデータがバス上に存在する間、ＤＭＡサブシス
テムはメモリ装置に、書込みサイクルが開始したこと、
並びにメモリ装置がデータをバスから取り込むべきこと
を知らせる。ＤＭＡメモリ読出しフライバイ・オペレー
ションの間、ＤＭＡサブシステムはメモリ読出しサイク
ルを生成し、メモリ装置がデータをバス上に出力する。
データがバス上に存在する間、ＤＭＡサブシステムは入
出力書込みサイクルを生成し、入出力装置にデータをバ
スから占有するように命令する。両方のＤＭＡフライバ
イ・オペレーションの間、データは決してＤＭＡサブシ
ステムの記憶機構へは入らない。
【００１３】図１に示されるように、入出力装置及びメ
モリ装置の両方は、Powerシリーズ６０Ｘ環境内にあ
り、ＣＰＵ１５の一部であるＤＭＡサブシステムは、Po
werPC４００シリーズ環境において動作する。従って、
上述の正常オペレーションにおけるように、これら２つ
のシステム間の同期を提供するために、バス・インタフ
ェース論理システム３４が使用される。
モリ装置の両方は、Powerシリーズ６０Ｘ環境内にあ
り、ＣＰＵ１５の一部であるＤＭＡサブシステムは、Po
werPC４００シリーズ環境において動作する。従って、
上述の正常オペレーションにおけるように、これら２つ
のシステム間の同期を提供するために、バス・インタフ
ェース論理システム３４が使用される。
【００１４】図２は、バス・インタフェース論理システ
ム３４の詳細ブロック図を示す。バス・インタフェース
論理システム３４は、制御論理４４及びバッファ４２を
含む。制御論理４４は、バス１２とバス１７との間で、
データ転送をインタフェース及び同期するために必要な
信号を提供する。
ム３４の詳細ブロック図を示す。バス・インタフェース
論理システム３４は、制御論理４４及びバッファ４２を
含む。制御論理４４は、バス１２とバス１７との間で、
データ転送をインタフェース及び同期するために必要な
信号を提供する。
【００１５】バッファ４２はデータの双方向転送を提供
する。バッファ４２はバス・トランシーバ回路及び３状
態出力、すなわち論理"０"、論理"１"、及びハイ・イン
ピーダンス出力を有するレジスタを含む。ハイ・インピ
ーダンス出力は、ＣＰＵ１５がＤＭＡフライバイ・オペ
レーションで動作しているときに、バス１２をバス１７
から分離するために使用される。レジスタはＤ型フリッ
プ・フロップからなる。バッファ４２は、データを直接
入力バスから、または内部レジスタから多重化するよう
に構成される制御回路を有する。バッファ４２はまたバ
ス１２及びバス１７の両方の側に、透過型ラッチを提供
する（透過型ラッチは、制御信号が１状態のとき出力デ
ータを受け渡し、制御信号が反対状態のとき入力データ
に関係無しに出力データを保持するラッチである）。BD
ATAはデータ処理システム４０からのデータ（すなわち
バス１７上のデータ）であり、ADATAはデータ処理シス
テム３０からのデータ（すなわちバス１２上のデータ）
である。ADATA及びBDATAの両方は、３２ビット・データ
である。クロック４６はシステム・クロック信号を提供
するために使用される。
する。バッファ４２はバス・トランシーバ回路及び３状
態出力、すなわち論理"０"、論理"１"、及びハイ・イン
ピーダンス出力を有するレジスタを含む。ハイ・インピ
ーダンス出力は、ＣＰＵ１５がＤＭＡフライバイ・オペ
レーションで動作しているときに、バス１２をバス１７
から分離するために使用される。レジスタはＤ型フリッ
プ・フロップからなる。バッファ４２は、データを直接
入力バスから、または内部レジスタから多重化するよう
に構成される制御回路を有する。バッファ４２はまたバ
ス１２及びバス１７の両方の側に、透過型ラッチを提供
する（透過型ラッチは、制御信号が１状態のとき出力デ
ータを受け渡し、制御信号が反対状態のとき入力データ
に関係無しに出力データを保持するラッチである）。BD
ATAはデータ処理システム４０からのデータ（すなわち
バス１７上のデータ）であり、ADATAはデータ処理シス
テム３０からのデータ（すなわちバス１２上のデータ）
である。ADATA及びBDATAの両方は、３２ビット・データ
である。クロック４６はシステム・クロック信号を提供
するために使用される。
【００１６】ＣＰＵ１５がＣＰＵ１０からの読出しオペ
レーションを要求するとき、ＣＰＵ１５はバス読出し保
有期間を開始するために、制御論理４４にチップ選択
（ＣＳｎ）信号を送信することにより開始する。ここで
はＣＳｎはＲＡＭ／ＲＯＭまたは外部入出力装置を選択
するために使用され、これらはＣＰＵ１５内のバンク・
レジスタｎ（ｎ＝０乃至７）に対応して構成される。Ｃ
ＰＵ１５はまた、データが読出される装置のアドレス
（この場合、ＣＰＵ１０のアドレス）の他に、読出し要
求をＲ／Ｗ信号線を介して送信する。読出し要求はバッ
ファ４２にも送信され、データがバス１２からバス１７
に転送されることを保証する。更に、ＣＰＵ１５は書込
みバイト許可（ＷＢＥ＜３．．０＞）信号を、制御論理
４４に送信する。ＷＢＥ＜３．．０＞信号は、４バイト
・データ内の有効バイト数を示すことにより、要求され
るデータ転送のタイプ（すなわち１バイト、ハーフ・ワ
ード、または１ワード）を示す。
レーションを要求するとき、ＣＰＵ１５はバス読出し保
有期間を開始するために、制御論理４４にチップ選択
（ＣＳｎ）信号を送信することにより開始する。ここで
はＣＳｎはＲＡＭ／ＲＯＭまたは外部入出力装置を選択
するために使用され、これらはＣＰＵ１５内のバンク・
レジスタｎ（ｎ＝０乃至７）に対応して構成される。Ｃ
ＰＵ１５はまた、データが読出される装置のアドレス
（この場合、ＣＰＵ１０のアドレス）の他に、読出し要
求をＲ／Ｗ信号線を介して送信する。読出し要求はバッ
ファ４２にも送信され、データがバス１２からバス１７
に転送されることを保証する。更に、ＣＰＵ１５は書込
みバイト許可（ＷＢＥ＜３．．０＞）信号を、制御論理
４４に送信する。ＷＢＥ＜３．．０＞信号は、４バイト
・データ内の有効バイト数を示すことにより、要求され
るデータ転送のタイプ（すなわち１バイト、ハーフ・ワ
ード、または１ワード）を示す。
【００１７】次に、制御論理４４は転送開始（ＴＳ）信
号をＣＰＵ１０に提供し、その間、レディ信号（READ
Y）を"ロウ"にし、ＣＰＵ１５に提供する。ＴＳ信号は
ＣＰＵ１０にバス・トランザクションの開始を告げ、レ
ディ・"ロウ"信号は、データの転送準備が整っていない
ことを示す。制御論理４４はまた、転送サイズ（ＴＳＩ
ＺＥ＜２．．０＞）信号をＣＰＵ１０に送信する。ＴＳ
ＩＺＥ＜２．．０＞信号は、ＣＰＵ１５から論理装置４
４に送信されるＷＢＥ＜３．．０＞信号の変換である。
号をＣＰＵ１０に提供し、その間、レディ信号（READ
Y）を"ロウ"にし、ＣＰＵ１５に提供する。ＴＳ信号は
ＣＰＵ１０にバス・トランザクションの開始を告げ、レ
ディ・"ロウ"信号は、データの転送準備が整っていない
ことを示す。制御論理４４はまた、転送サイズ（ＴＳＩ
ＺＥ＜２．．０＞）信号をＣＰＵ１０に送信する。ＴＳ
ＩＺＥ＜２．．０＞信号は、ＣＰＵ１５から論理装置４
４に送信されるＷＢＥ＜３．．０＞信号の変換である。
【００１８】ADATAが使用可能な場合、ＣＰＵ１０はそ
れをバス１２上に出力し、転送応答（ＴＡ）信号をアサ
ートし、これがバッファ４２及び制御論理４４の両方に
提供される。ＴＡ信号はバッファ４２により、バス１２
からの転送データを、バッファ４２の内部ラッチにラッ
チするために使用される。ＴＡ信号が制御論理４４によ
り検出されるとすぐに、レディ信号が論理"１"に駆動さ
れ、データが次のクロック・サイクルで準備されること
を示す。制御論理４４はまた、ＡからＢの選択信号（Ｓ
ＡＢ）を論理"１"に保持し、記憶されたデータをバス１
７上に転送する。
れをバス１２上に出力し、転送応答（ＴＡ）信号をアサ
ートし、これがバッファ４２及び制御論理４４の両方に
提供される。ＴＡ信号はバッファ４２により、バス１２
からの転送データを、バッファ４２の内部ラッチにラッ
チするために使用される。ＴＡ信号が制御論理４４によ
り検出されるとすぐに、レディ信号が論理"１"に駆動さ
れ、データが次のクロック・サイクルで準備されること
を示す。制御論理４４はまた、ＡからＢの選択信号（Ｓ
ＡＢ）を論理"１"に保持し、記憶されたデータをバス１
７上に転送する。
【００１９】従って、読出しオペレーションの間、バス
・インタフェース論理システム３４は、ＣＰＵ１５から
の読出しバス・トランザクションを、２つのバス・トラ
ンザクション（すなわちアドレス・バス・トランザクシ
ョン及びデータ・バス・トランザクション）に、効果的
に分割する。システムはアドレス信号がＣＰＵ１０に送
信されるとすぐに、アドレス・バス・トランザクション
に入る。データ・バス・トランザクションには、レディ
信号のアサーションにより入る。従って、ＣＰＵ１５は
データ・バス・トランザクションに入る以前に、データ
がＣＰＵ１０から使用可能になるまで待機を強いられ
る。その結果、ＣＰＵ１５の読出し保有期間は、ＣＰＵ
１０からのデータの可用性の遅延を補償するように延長
される。
・インタフェース論理システム３４は、ＣＰＵ１５から
の読出しバス・トランザクションを、２つのバス・トラ
ンザクション（すなわちアドレス・バス・トランザクシ
ョン及びデータ・バス・トランザクション）に、効果的
に分割する。システムはアドレス信号がＣＰＵ１０に送
信されるとすぐに、アドレス・バス・トランザクション
に入る。データ・バス・トランザクションには、レディ
信号のアサーションにより入る。従って、ＣＰＵ１５は
データ・バス・トランザクションに入る以前に、データ
がＣＰＵ１０から使用可能になるまで待機を強いられ
る。その結果、ＣＰＵ１５の読出し保有期間は、ＣＰＵ
１０からのデータの可用性の遅延を補償するように延長
される。
【００２０】書込みオペレーションでは、ＣＰＵ１５は
バス書込みトランザクションの開始を告げるために、Ｃ
Ｓｎ信号を制御論理４４に送信することから開始する。
プロセッサはまたアドレス（ＡＤＤＲ）信号をＣＰＵ１
０に、また書込み要求をＣＰＵ１０及びバッファ４２の
両方に送信する。この場合、バッファ４２への書込み要
求は、データがバス１７からバス１２に転送されること
を示す。制御論理４４は次にＴＳ信号をＣＰＵ１０に提
供し、バス・トランザクションの開始を示す。
バス書込みトランザクションの開始を告げるために、Ｃ
Ｓｎ信号を制御論理４４に送信することから開始する。
プロセッサはまたアドレス（ＡＤＤＲ）信号をＣＰＵ１
０に、また書込み要求をＣＰＵ１０及びバッファ４２の
両方に送信する。この場合、バッファ４２への書込み要
求は、データがバス１７からバス１２に転送されること
を示す。制御論理４４は次にＴＳ信号をＣＰＵ１０に提
供し、バス・トランザクションの開始を示す。
【００２１】書込みオペレーションの要求に際して、Ｃ
ＰＵ１５はデータをバス１７上に出力する。制御論理４
４はＳＡＢ及び出力許可（ＯＥ）信号を論理"０"に駆動
し、バス１７からバス１２へのリアルタイム・データ転
送を可能にする。制御論理はまたレディ信号を論理"０"
に駆動し、ＣＰＵ１０がまだデータを受信する準備が整
っていないことを示す。レディ状態になると、ＣＰＵ１
０はＴＡをアサートすることにより、データをサンプリ
ングする。
ＰＵ１５はデータをバス１７上に出力する。制御論理４
４はＳＡＢ及び出力許可（ＯＥ）信号を論理"０"に駆動
し、バス１７からバス１２へのリアルタイム・データ転
送を可能にする。制御論理はまたレディ信号を論理"０"
に駆動し、ＣＰＵ１０がまだデータを受信する準備が整
っていないことを示す。レディ状態になると、ＣＰＵ１
０はＴＡをアサートすることにより、データをサンプリ
ングする。
【００２２】従って、読出しバス保有期間と同様、書込
みバス保有期間もアドレス・バス・トランザクションと
データ・バス・トランザクションとに分割される。アド
レス・バス保有期間は、アドレスがＣＰＵ１０に送信さ
れるとすぐに発生する。しかしながら、この場合には、
アドレス・バス・トランザクションからデータ・バス・
トランザクションを効果的に分離するように、ＣＰＵ１
５からＣＰＵ１０へのデータの可用性を遅延するため
に、ＦＩＦＯバッファが使用される。
みバス保有期間もアドレス・バス・トランザクションと
データ・バス・トランザクションとに分割される。アド
レス・バス保有期間は、アドレスがＣＰＵ１０に送信さ
れるとすぐに発生する。しかしながら、この場合には、
アドレス・バス・トランザクションからデータ・バス・
トランザクションを効果的に分離するように、ＣＰＵ１
５からＣＰＵ１０へのデータの可用性を遅延するため
に、ＦＩＦＯバッファが使用される。
【００２３】図３に示されるように、多数の異なる信号
がＤＭＡフライバイ・オペレーションに関連付けられ
る。例えば、表示アダプタ３６が表示モニタ３８のため
に、ＲＡＭ１４からＤＭＡフライバイ・メモリ読出しオ
ペレーションを要求するとき、表示アダプタ３６はＤＭ
Ａ要求（ＤＭＡＲ＜３．．０＞）信号をＣＰＵ１５に送
信することにより開始する。ＤＭＡが発生するチャネル
が、ＤＭＡＲ＜３．．０＞信号により指定される。ＣＰ
Ｕ１５は、有効行アドレス（ＲＡＳ＜０．．３＞）及び
列アドレス（ＣＡＳ＜０．．３＞）信号をアドレス・バ
ス上に出力することにより、要求に応える。ＣＰＵ１５
はまた、ＤＭＡ応答（ＤＭＡＡ＜３．．０＞）信号を制
御論理４４及び表示アダプタ３６に提供する。この信号
の受信に際して、制御論理４４はＯＥ信号を論理"１"に
駆動することにより、バス１７をトライステートにす
る。それにより、バス１７が、ＤＭＡフライバイ読出し
トランザクションが発生するＲＡＭ１４と表示アダプタ
３６間のバス１２から分離される。要求データがバス１
２上で使用可能になると、表示アダプタ３６がそれをバ
スから捕獲し、モニタ３８に提供する。ＤＭＡメモリ書
込みフライバイ・オペレーションでは、データが表示ア
ダプタ３６によりバス１２上に出力され、データがバス
１２上で使用可能になった時点でＲＡＭ１４により捕獲
される以外は、同一の信号シーケンスが発生する。
がＤＭＡフライバイ・オペレーションに関連付けられ
る。例えば、表示アダプタ３６が表示モニタ３８のため
に、ＲＡＭ１４からＤＭＡフライバイ・メモリ読出しオ
ペレーションを要求するとき、表示アダプタ３６はＤＭ
Ａ要求（ＤＭＡＲ＜３．．０＞）信号をＣＰＵ１５に送
信することにより開始する。ＤＭＡが発生するチャネル
が、ＤＭＡＲ＜３．．０＞信号により指定される。ＣＰ
Ｕ１５は、有効行アドレス（ＲＡＳ＜０．．３＞）及び
列アドレス（ＣＡＳ＜０．．３＞）信号をアドレス・バ
ス上に出力することにより、要求に応える。ＣＰＵ１５
はまた、ＤＭＡ応答（ＤＭＡＡ＜３．．０＞）信号を制
御論理４４及び表示アダプタ３６に提供する。この信号
の受信に際して、制御論理４４はＯＥ信号を論理"１"に
駆動することにより、バス１７をトライステートにす
る。それにより、バス１７が、ＤＭＡフライバイ読出し
トランザクションが発生するＲＡＭ１４と表示アダプタ
３６間のバス１２から分離される。要求データがバス１
２上で使用可能になると、表示アダプタ３６がそれをバ
スから捕獲し、モニタ３８に提供する。ＤＭＡメモリ書
込みフライバイ・オペレーションでは、データが表示ア
ダプタ３６によりバス１２上に出力され、データがバス
１２上で使用可能になった時点でＲＡＭ１４により捕獲
される以外は、同一の信号シーケンスが発生する。
【００２４】図４は、ＣＰＵ１５が読出しオペレーショ
ンを要求するときの、様々な信号及びそれらの状態を示
す。信号SYSCLKはシステム・クロック信号であり、その
時間間隔はクロック・サイクルである。クロック・サイ
クル１では、読出し要求は開始されておらず、システム
はアイドル状態（すなわち、その最後のオペレーション
を実行した後の状態）である。クロック・サイクル２の
開始において、信号ＣＳｎが論理"１"から論理"０"に遷
移される。Ｒ／Ｗ及びＡＤＤＲ信号は適宜遷移される。
すなわち、最後のオペレーションが書込みオペレーショ
ンであった場合、信号Ｒ／Ｗはクロック・サイクル１の
間、"ロウ"である。従って、信号Ｒ／Ｗはクロック・サ
イクル２の開始時に、読出しオペレーションを示すため
に、論理"１"に駆動されなければならない（この場合、
論理"１"または"ハイ"信号は読出しオペレーションを示
し、論理"０"または"ロウ"は書込みオペレーションを示
す）。一方、最後のオペレーションが読出しオペレーシ
ョンであった場合、Ｒ／Ｗ信号はクロック・サイクル１
の間に既に論理"１"状態にあり、何も実行される必要は
ない。
ンを要求するときの、様々な信号及びそれらの状態を示
す。信号SYSCLKはシステム・クロック信号であり、その
時間間隔はクロック・サイクルである。クロック・サイ
クル１では、読出し要求は開始されておらず、システム
はアイドル状態（すなわち、その最後のオペレーション
を実行した後の状態）である。クロック・サイクル２の
開始において、信号ＣＳｎが論理"１"から論理"０"に遷
移される。Ｒ／Ｗ及びＡＤＤＲ信号は適宜遷移される。
すなわち、最後のオペレーションが書込みオペレーショ
ンであった場合、信号Ｒ／Ｗはクロック・サイクル１の
間、"ロウ"である。従って、信号Ｒ／Ｗはクロック・サ
イクル２の開始時に、読出しオペレーションを示すため
に、論理"１"に駆動されなければならない（この場合、
論理"１"または"ハイ"信号は読出しオペレーションを示
し、論理"０"または"ロウ"は書込みオペレーションを示
す）。一方、最後のオペレーションが読出しオペレーシ
ョンであった場合、Ｒ／Ｗ信号はクロック・サイクル１
の間に既に論理"１"状態にあり、何も実行される必要は
ない。
【００２５】ＡＤＤＲ信号は、アドレス指定される装置
に依存して、論理"１"または論理"０"に駆動される。単
純化のため、ＡＤＤＲ信号は論理"１"または論理"０"の
いずれかに遷移する１つの信号として示されるが、これ
は各々が論理"１"または論理"０"に遷移して、選択され
た装置の特定のアドレスを形成する複数の信号であるこ
とに注意されたい。ＴＳ信号は"ロウ"に駆動される。BD
ATAはアクティブであり得るが、このデータは有効では
ない。
に依存して、論理"１"または論理"０"に駆動される。単
純化のため、ＡＤＤＲ信号は論理"１"または論理"０"の
いずれかに遷移する１つの信号として示されるが、これ
は各々が論理"１"または論理"０"に遷移して、選択され
た装置の特定のアドレスを形成する複数の信号であるこ
とに注意されたい。ＴＳ信号は"ロウ"に駆動される。BD
ATAはアクティブであり得るが、このデータは有効では
ない。
【００２６】クロック・サイクル３の開始時に、ＴＳ及
びＳＡＢ信号の両方が論理"１"に駆動される。クロック
・サイクル４はウエイト・サイクルである。すなわち、
クロック・サイクル４の間には何も発生せず、システム
はADATAの可用性を待機する。ウエイト・サイクルは１
クロック・サイクルとして示されるが、ターゲット装置
の迅速性に依存して、これは１ウエイト・サイクルより
も大きくなり得る。
びＳＡＢ信号の両方が論理"１"に駆動される。クロック
・サイクル４はウエイト・サイクルである。すなわち、
クロック・サイクル４の間には何も発生せず、システム
はADATAの可用性を待機する。ウエイト・サイクルは１
クロック・サイクルとして示されるが、ターゲット装置
の迅速性に依存して、これは１ウエイト・サイクルより
も大きくなり得る。
【００２７】クロック・サイクル５の間、信号ＴＡが"
ロウ"に遷移し、ADATAが使用可能であることを示す。ク
ロック・サイクル６において、ADATAがバッファ４２に
転送を開始され、レディ信号が"ハイ"に遷移し、ＣＰＵ
１５に要求データが使用可能であることを示す。ＴＡ及
びADATAがそれらの元の状態に復帰し、有効なBDATAの転
送が開始される。クロック・サイクル７の間に、ＣＳｎ
及びレディ信号がそれらの元の状態に復帰し、クロック
・サイクル８の間に、ＡＤＤＲ、Ｒ／Ｗ、及びＳＡＢが
それらの元の状態に復帰する。ＣＳｎはバス・トランザ
クションの開始及び終了を示すので、BDATAはＣＳｎが
論理"１"に復帰するとき、有効でなくなる。クロック・
サイクル９において、システムはそのアイドル状態に復
帰する。
ロウ"に遷移し、ADATAが使用可能であることを示す。ク
ロック・サイクル６において、ADATAがバッファ４２に
転送を開始され、レディ信号が"ハイ"に遷移し、ＣＰＵ
１５に要求データが使用可能であることを示す。ＴＡ及
びADATAがそれらの元の状態に復帰し、有効なBDATAの転
送が開始される。クロック・サイクル７の間に、ＣＳｎ
及びレディ信号がそれらの元の状態に復帰し、クロック
・サイクル８の間に、ＡＤＤＲ、Ｒ／Ｗ、及びＳＡＢが
それらの元の状態に復帰する。ＣＳｎはバス・トランザ
クションの開始及び終了を示すので、BDATAはＣＳｎが
論理"１"に復帰するとき、有効でなくなる。クロック・
サイクル９において、システムはそのアイドル状態に復
帰する。
【００２８】図５に示されるように、書込みオペレーシ
ョンの間にも、様々な信号が類似の遷移を受ける。例え
ば、クロック・サイクル２の間、ＡＤＤＲは選択される
装置のアドレスに依存して、論理"１"または論理"０"に
駆動される。Ｒ／Ｗはその以前の状態に依存して、"ロ
ウ"に遷移するか、或いは"ロウ"に留まる。ＣＳｎ及び
ＴＳは"ロウ"に遷移する。書込みオペレーションのリア
ルタイム・データ転送により、ADATA及びBDATAの両方が
有効となる。クロック・サイクル３において、ＴＳがそ
の元の状態に復帰する。読出しサイクルの場合同様、ク
ロック・サイクル４はウエイト・サイクルである。クロ
ック・サイクル５の間に、ＴＡが論理"０"に遷移され
る。ＴＡ及びレディ信号の両方が、クロック・サイクル
６の間にそれらの状態を変化し、クロック・サイクル７
において、ＣＳ、レディ、Ｒ／Ｗ及びＡＤＤＲがそれら
の元の状態に復帰する。ADATA及びBDATAが有効でなくな
る。
ョンの間にも、様々な信号が類似の遷移を受ける。例え
ば、クロック・サイクル２の間、ＡＤＤＲは選択される
装置のアドレスに依存して、論理"１"または論理"０"に
駆動される。Ｒ／Ｗはその以前の状態に依存して、"ロ
ウ"に遷移するか、或いは"ロウ"に留まる。ＣＳｎ及び
ＴＳは"ロウ"に遷移する。書込みオペレーションのリア
ルタイム・データ転送により、ADATA及びBDATAの両方が
有効となる。クロック・サイクル３において、ＴＳがそ
の元の状態に復帰する。読出しサイクルの場合同様、ク
ロック・サイクル４はウエイト・サイクルである。クロ
ック・サイクル５の間に、ＴＡが論理"０"に遷移され
る。ＴＡ及びレディ信号の両方が、クロック・サイクル
６の間にそれらの状態を変化し、クロック・サイクル７
において、ＣＳ、レディ、Ｒ／Ｗ及びＡＤＤＲがそれら
の元の状態に復帰する。ADATA及びBDATAが有効でなくな
る。
【００２９】図６は、ＤＭＡフライバイ・オペレーショ
ンにおける様々な信号及びそれらの状態を示す。クロッ
ク・サイクル１において、ＤＭＡ要求が受信される（Ｄ
ＭＡＲ＜３．．０＞が"ロウ"に遷移する）。クロック・
サイクル２の間には、何も発生しない。クロック・サイ
クル３において、ＲＡＳ＜０．．３＞及びＣＡＳ＜
０．．３＞をアサートすることにより、行及び列アドレ
スが選択される。クロック・サイクル４の間には、多数
の事象が発生する。要求に応答するために、ＤＭＡＡ＜
３．．０＞が論理"０"に遷移する。Ｒ／Ｗは、読出し要
求か書込み要求かに依存して、論理"０"に留まるか、或
いは論理"１"に遷移し、ＤＭＡＲ＜３．．０＞は論理"
１"に駆動される。行アドレスがアドレス・ライン上に
出力され、ＯＥが"ハイ"に遷移してＣＰＵ１５を分離す
る。次に、ＲＡＳ＜０．．３＞信号が論理"０"に遷移す
る。
ンにおける様々な信号及びそれらの状態を示す。クロッ
ク・サイクル１において、ＤＭＡ要求が受信される（Ｄ
ＭＡＲ＜３．．０＞が"ロウ"に遷移する）。クロック・
サイクル２の間には、何も発生しない。クロック・サイ
クル３において、ＲＡＳ＜０．．３＞及びＣＡＳ＜
０．．３＞をアサートすることにより、行及び列アドレ
スが選択される。クロック・サイクル４の間には、多数
の事象が発生する。要求に応答するために、ＤＭＡＡ＜
３．．０＞が論理"０"に遷移する。Ｒ／Ｗは、読出し要
求か書込み要求かに依存して、論理"０"に留まるか、或
いは論理"１"に遷移し、ＤＭＡＲ＜３．．０＞は論理"
１"に駆動される。行アドレスがアドレス・ライン上に
出力され、ＯＥが"ハイ"に遷移してＣＰＵ１５を分離す
る。次に、ＲＡＳ＜０．．３＞信号が論理"０"に遷移す
る。
【００３０】クロック・サイクル５の間、列アドレスが
アドレス・ライン上に出力され、ADATAが有効となり、
ＣＡＳ＜０．．３＞が論理"０"に駆動される。クロック
・サイクル６において、ＤＭＡＡ＜３．．０＞が論理"
１"に復帰し、従って応答を終了する。クロック・サイ
クル７の間、ＲＡＳ＜０．．３＞及びＣＡＳ＜０．．３
＞信号の両方が論理"１"に復帰し、ADATAが有効でなく
なる。クロック・サイクル８において、Ｒ／Ｗ信号がそ
の元の状態に復帰し、ＯＥ、ＲＡＳ＜０．．３＞及びＣ
ＡＳ＜０．．３＞信号が論理"０"に復帰する。システム
はクロック・サイクル９の間に、そのアイドル状態に復
帰する。
アドレス・ライン上に出力され、ADATAが有効となり、
ＣＡＳ＜０．．３＞が論理"０"に駆動される。クロック
・サイクル６において、ＤＭＡＡ＜３．．０＞が論理"
１"に復帰し、従って応答を終了する。クロック・サイ
クル７の間、ＲＡＳ＜０．．３＞及びＣＡＳ＜０．．３
＞信号の両方が論理"１"に復帰し、ADATAが有効でなく
なる。クロック・サイクル８において、Ｒ／Ｗ信号がそ
の元の状態に復帰し、ＯＥ、ＲＡＳ＜０．．３＞及びＣ
ＡＳ＜０．．３＞信号が論理"０"に復帰する。システム
はクロック・サイクル９の間に、そのアイドル状態に復
帰する。
【００３１】以上、本発明は特に好適な態様に関連して
述べられてきたが、当業者には、本発明の趣旨及び範囲
から逸脱すること無しに、その形態及び詳細における様
々な変更が可能であることが理解されよう。
述べられてきたが、当業者には、本発明の趣旨及び範囲
から逸脱すること無しに、その形態及び詳細における様
々な変更が可能であることが理解されよう。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）データを記憶する記憶手段と、同時
アドレス及びデータ・バス・トランザクションを、最初
にアドレス・バス・トランザクション、続いてデータ・
バス・トランザクションの順に分割する制御論理手段
と、を含む、バス・インタフェース論理システム。 （２）上記制御論理手段が、第１の制御信号を要求装置
に提供することにより、上記要求装置からの読出し要求
を上記アドレス・バス・トランザクション及び上記デー
タ・バス・トランザクションに分割する、上記（１）記
載のバス・インタフェース論理システム。 （３）上記制御論理手段が、第１のバスからの上記デー
タを第２のバスに転送する第２の制御信号を生成する、
上記（２）記載のバス・インタフェース論理システム。 （４）上記制御論理手段が、バス要求トランザクション
を開始する第１の信号を受信する入力手段を含む、上記
（３）記載のバス・インタフェース論理システム。 （５）４ビット・データ・サイズ要求を３ビット・デー
タ・サイズ要求に変換する手段を含む、上記（４）記載
のバス・インタフェース論理システム。 （６）上記制御論理が、直接メモリ・アクセス・フライ
バイ・オペレーションを可能にする第３の制御信号を生
成する、上記（５）記載のバス・インタフェース論理シ
ステム。 （７）上記第３の制御信号が上記第１のバスを上記第２
のバスから分離する、上記（６）記載のバス・インタフ
ェース論理システム。 （８）上記記憶手段が上記データを送受信する双方向入
出力手段を含む、上記（７）記載のバス・インタフェー
ス論理システム。 （９）異なるバス・サイクルを有する第１及び第２のネ
ットワーク間のデータ転送を同期するインタフェース論
理システムであって、上記第１及び第２のネットワーク
間で転送されるデータを一時的に記憶する記憶手段であ
って、上記データを送受信する入出力手段と、制御信号
を受信する入力信号手段とを有する、上記記憶手段と、
上記第１及び第２のネットワークに同期信号を提供し、
上記記憶手段に上記制御信号を提供する制御論理手段で
あって、上記同期信号が同時アドレス及びデータ・バス
・トランザクションを、最初にアドレス・バス・トラン
ザクション、続いてデータ・バス・トランザクションの
順に分割する信号を含む、上記制御論理手段と、を含
む、インタフェース論理システム。 （１０）上記同期信号が、上記第１のネットワークに提
供される第１の信号、及び上記第２のネットワークに提
供される第２の信号を含む、上記（９）記載のインタフ
ェース論理システム。 （１１）上記制御信号が、第１のバスを第２のバスから
分離する第１の信号と、データ・フローを上記記憶手段
に仕向ける第２の信号とを含む、上記（１０）記載のイ
ンタフェース論理システム。 （１２）上記制御論理手段が、上記第１のネットワーク
からの信号を上記第２のネットワークの信号に変換す
る、上記（１１）記載のインタフェース論理システム。 （１３）上記制御論理手段が、入出力装置と上記第２の
ネットワークに接続されるメモリ手段との間の直接メモ
リ・アクセス・フライバイ・オペレーションを可能にす
る、上記（１２）記載のインタフェース論理システム。 （１４）異なるバス・サイクルを有する第１及び第２の
プロセッサ間で転送されるデータを同期する方法であっ
て、上記データを記憶手段において受信し記憶するステ
ップと、同時アドレス及びデータ・バス・トランザクシ
ョンを、最初にアドレス・バス・トランザクション、続
いてデータ・バス・トランザクションの順に分割するス
テップと、を含む、方法。 （１５）上記分割ステップが、上記データ・バス・トラ
ンザクションを遅延する制御信号を生成するステップを
含む、上記（１４）記載の方法。 （１６）上記分割ステップが、第１の制御信号を要求装
置に提供するステップを含む、上記（１５）記載の方
法。 （１７）データを第１のバスから第２のバスに転送する
第２の制御信号を生成するステップを含む、上記（１
６）記載の方法。 （１８）４ビット・データ・サイズ要求を３ビット・デ
ータ・サイズ要求に変換するステップを含む、上記（１
７）記載の方法。 （１９）直接メモリ・アクセス・フライバイ・オペレー
ションを可能にする第３の制御信号を生成するステップ
を含む、上記（１８）記載の方法。
アドレス及びデータ・バス・トランザクションを、最初
にアドレス・バス・トランザクション、続いてデータ・
バス・トランザクションの順に分割する制御論理手段
と、を含む、バス・インタフェース論理システム。 （２）上記制御論理手段が、第１の制御信号を要求装置
に提供することにより、上記要求装置からの読出し要求
を上記アドレス・バス・トランザクション及び上記デー
タ・バス・トランザクションに分割する、上記（１）記
載のバス・インタフェース論理システム。 （３）上記制御論理手段が、第１のバスからの上記デー
タを第２のバスに転送する第２の制御信号を生成する、
上記（２）記載のバス・インタフェース論理システム。 （４）上記制御論理手段が、バス要求トランザクション
を開始する第１の信号を受信する入力手段を含む、上記
（３）記載のバス・インタフェース論理システム。 （５）４ビット・データ・サイズ要求を３ビット・デー
タ・サイズ要求に変換する手段を含む、上記（４）記載
のバス・インタフェース論理システム。 （６）上記制御論理が、直接メモリ・アクセス・フライ
バイ・オペレーションを可能にする第３の制御信号を生
成する、上記（５）記載のバス・インタフェース論理シ
ステム。 （７）上記第３の制御信号が上記第１のバスを上記第２
のバスから分離する、上記（６）記載のバス・インタフ
ェース論理システム。 （８）上記記憶手段が上記データを送受信する双方向入
出力手段を含む、上記（７）記載のバス・インタフェー
ス論理システム。 （９）異なるバス・サイクルを有する第１及び第２のネ
ットワーク間のデータ転送を同期するインタフェース論
理システムであって、上記第１及び第２のネットワーク
間で転送されるデータを一時的に記憶する記憶手段であ
って、上記データを送受信する入出力手段と、制御信号
を受信する入力信号手段とを有する、上記記憶手段と、
上記第１及び第２のネットワークに同期信号を提供し、
上記記憶手段に上記制御信号を提供する制御論理手段で
あって、上記同期信号が同時アドレス及びデータ・バス
・トランザクションを、最初にアドレス・バス・トラン
ザクション、続いてデータ・バス・トランザクションの
順に分割する信号を含む、上記制御論理手段と、を含
む、インタフェース論理システム。 （１０）上記同期信号が、上記第１のネットワークに提
供される第１の信号、及び上記第２のネットワークに提
供される第２の信号を含む、上記（９）記載のインタフ
ェース論理システム。 （１１）上記制御信号が、第１のバスを第２のバスから
分離する第１の信号と、データ・フローを上記記憶手段
に仕向ける第２の信号とを含む、上記（１０）記載のイ
ンタフェース論理システム。 （１２）上記制御論理手段が、上記第１のネットワーク
からの信号を上記第２のネットワークの信号に変換す
る、上記（１１）記載のインタフェース論理システム。 （１３）上記制御論理手段が、入出力装置と上記第２の
ネットワークに接続されるメモリ手段との間の直接メモ
リ・アクセス・フライバイ・オペレーションを可能にす
る、上記（１２）記載のインタフェース論理システム。 （１４）異なるバス・サイクルを有する第１及び第２の
プロセッサ間で転送されるデータを同期する方法であっ
て、上記データを記憶手段において受信し記憶するステ
ップと、同時アドレス及びデータ・バス・トランザクシ
ョンを、最初にアドレス・バス・トランザクション、続
いてデータ・バス・トランザクションの順に分割するス
テップと、を含む、方法。 （１５）上記分割ステップが、上記データ・バス・トラ
ンザクションを遅延する制御信号を生成するステップを
含む、上記（１４）記載の方法。 （１６）上記分割ステップが、第１の制御信号を要求装
置に提供するステップを含む、上記（１５）記載の方
法。 （１７）データを第１のバスから第２のバスに転送する
第２の制御信号を生成するステップを含む、上記（１
６）記載の方法。 （１８）４ビット・データ・サイズ要求を３ビット・デ
ータ・サイズ要求に変換するステップを含む、上記（１
７）記載の方法。 （１９）直接メモリ・アクセス・フライバイ・オペレー
ションを可能にする第３の制御信号を生成するステップ
を含む、上記（１８）記載の方法。
【図１】本発明を組み込む通常のデータ処理システムを
示す図である。
示す図である。
【図２】本発明の詳細なブロック図である。
【図３】ＤＭＡフライバイ・オペレーションを実行する
ときの、本発明の詳細なブロック図である。
ときの、本発明の詳細なブロック図である。
【図４】読出しオペレーションにおける様々な信号及び
それらの状態を示す図である。
それらの状態を示す図である。
【図５】書込みオペレーションにおける様々な信号及び
それらの状態を示す図である。
それらの状態を示す図である。
【図６】ＤＭＡフライバイ・オペレーションにおける様
々な信号及びそれらの状態を示す図である。
々な信号及びそれらの状態を示す図である。
１２ システム・バス ２０ ディスク記憶装置 ２４ キーボード ２６ マウス ２８ スピーカ ３０、４０ データ処理システム ３２ トラックボール ３８ 表示モニタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トイ・ニグイェン アメリカ合衆国78759、テキサス州オース ティン、ロスト・ホライズン・ドライブ 6608
Claims (19)
- 【請求項１】データを記憶する記憶手段と、 同時アドレス及びデータ・バス・トランザクションを、
最初にアドレス・バス・トランザクション、続いてデー
タ・バス・トランザクションの順に分割する制御論理手
段と、 を含む、バス・インタフェース論理システム。 - 【請求項２】上記制御論理手段が、第１の制御信号を要
求装置に提供することにより、上記要求装置からの読出
し要求を上記アドレス・バス・トランザクション及び上
記データ・バス・トランザクションに分割する、請求項
１記載のバス・インタフェース論理システム。 - 【請求項３】上記制御論理手段が、第１のバスからの上
記データを第２のバスに転送する第２の制御信号を生成
する、請求項２記載のバス・インタフェース論理システ
ム。 - 【請求項４】上記制御論理手段が、バス要求トランザク
ションを開始する第１の信号を受信する入力手段を含
む、請求項３記載のバス・インタフェース論理システ
ム。 - 【請求項５】４ビット・データ・サイズ要求を３ビット
・データ・サイズ要求に変換する手段を含む、請求項４
記載のバス・インタフェース論理システム。 - 【請求項６】上記制御論理が、直接メモリ・アクセス・
フライバイ・オペレーションを可能にする第３の制御信
号を生成する、請求項５記載のバス・インタフェース論
理システム。 - 【請求項７】上記第３の制御信号が上記第１のバスを上
記第２のバスから分離する、請求項６記載のバス・イン
タフェース論理システム。 - 【請求項８】上記記憶手段が上記データを送受信する双
方向入出力手段を含む、請求項７記載のバス・インタフ
ェース論理システム。 - 【請求項９】異なるバス・サイクルを有する第１及び第
２のネットワーク間のデータ転送を同期するインタフェ
ース論理システムであって、 上記第１及び第２のネットワーク間で転送されるデータ
を一時的に記憶する記憶手段であって、上記データを送
受信する入出力手段と、制御信号を受信する入力信号手
段とを有する、上記記憶手段と、 上記第１及び第２のネットワークに同期信号を提供し、
上記記憶手段に上記制御信号を提供する制御論理手段で
あって、上記同期信号が同時アドレス及びデータ・バス
・トランザクションを、最初にアドレス・バス・トラン
ザクション、続いてデータ・バス・トランザクションの
順に分割する信号を含む、上記制御論理手段と、 を含む、インタフェース論理システム。 - 【請求項１０】上記同期信号が、上記第１のネットワー
クに提供される第１の信号、及び上記第２のネットワー
クに提供される第２の信号を含む、請求項９記載のイン
タフェース論理システム。 - 【請求項１１】上記制御信号が、第１のバスを第２のバ
スから分離する第１の信号と、データ・フローを上記記
憶手段に仕向ける第２の信号とを含む、請求項１０記載
のインタフェース論理システム。 - 【請求項１２】上記制御論理手段が、上記第１のネット
ワークからの信号を上記第２のネットワークの信号に変
換する、請求項１１記載のインタフェース論理システ
ム。 - 【請求項１３】上記制御論理手段が、入出力装置と上記
第２のネットワークに接続されるメモリ手段との間の直
接メモリ・アクセス・フライバイ・オペレーションを可
能にする、請求項１２記載のインタフェース論理システ
ム。 - 【請求項１４】異なるバス・サイクルを有する第１及び
第２のプロセッサ間で転送されるデータを同期する方法
であって、 上記データを記憶手段において受信し記憶するステップ
と、 同時アドレス及びデータ・バス・トランザクションを、
最初にアドレス・バス・トランザクション、続いてデー
タ・バス・トランザクションの順に分割するステップ
と、 を含む、方法。 - 【請求項１５】上記分割ステップが、上記データ・バス
・トランザクションを遅延する制御信号を生成するステ
ップを含む、請求項１４記載の方法。 - 【請求項１６】上記分割ステップが、第１の制御信号を
要求装置に提供するステップを含む、請求項１５記載の
方法。 - 【請求項１７】データを第１のバスから第２のバスに転
送する第２の制御信号を生成するステップを含む、請求
項１６記載の方法。 - 【請求項１８】４ビット・データ・サイズ要求を３ビッ
ト・データ・サイズ要求に変換するステップを含む、請
求項１７記載の方法。 - 【請求項１９】直接メモリ・アクセス・フライバイ・オ
ペレーションを可能にする第３の制御信号を生成するス
テップを含む、請求項１８記載の方法。
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|---|---|---|---|
| US08/560,758 US5768550A (en) | 1995-11-21 | 1995-11-21 | Bus interface logic system |
| US08/560758 | 1995-11-21 |
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| JP (1) | JPH09160866A (ja) |
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