JPH09162240A - 半導体装置 - Google Patents
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- JPH09162240A JPH09162240A JP7324193A JP32419395A JPH09162240A JP H09162240 A JPH09162240 A JP H09162240A JP 7324193 A JP7324193 A JP 7324193A JP 32419395 A JP32419395 A JP 32419395A JP H09162240 A JPH09162240 A JP H09162240A
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- bumps
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
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- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 バンプの位置ずれや離脱を防止でき、リフロ
ー後の電極パッドとの密着性向上を図ることのできる半
導体装置を提供する。 【解決手段】 電極パッド１１上に形成されたバンプ５
を介して半導体チップを配線基板と電気的に接続する半
導体装置であって、電極パッド１１の表面がその中央部
に向かって窪んだ形状に形成されているものである。
ー後の電極パッドとの密着性向上を図ることのできる半
導体装置を提供する。 【解決手段】 電極パッド１１上に形成されたバンプ５
を介して半導体チップを配線基板と電気的に接続する半
導体装置であって、電極パッド１１の表面がその中央部
に向かって窪んだ形状に形成されているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にバンプを介して半導体チップを配線基板と電気
的に接続する半導体装置に適用して有効な技術に関す
る。
し、特にバンプを介して半導体チップを配線基板と電気
的に接続する半導体装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】今日、ゲートアレイやマイクロコンピュ
ータなどの論理ＬＳＩにおいては、集積回路の多機能
化、高速化に伴い、外部回路との接続を行なう電極の数
が急速に増大している。このような場合、周辺部から多
くのピンを取り出そうとすると、必然的に狭ピッチ化は
避けられない。一方、ピッチを一定幅以上に狭めないよ
うにすると、今度は多ピン化が避けられずパッケージサ
イズが大きくなる。
ータなどの論理ＬＳＩにおいては、集積回路の多機能
化、高速化に伴い、外部回路との接続を行なう電極の数
が急速に増大している。このような場合、周辺部から多
くのピンを取り出そうとすると、必然的に狭ピッチ化は
避けられない。一方、ピッチを一定幅以上に狭めないよ
うにすると、今度は多ピン化が避けられずパッケージサ
イズが大きくなる。
【０００３】このようなパッケージ側の制約を回避して
ジレンマを除去するための技術として、たとえば、日経
ＢＰ社発行、「実践講座ＶＬＳＩパッケージング技術
（下）」（1993年 5月31日発行）、P173〜P178に記載の
ように、半導体チップをパッケージ基板に搭載し、この
パッケージ基板に設けられたバンプによって配線基板と
の電気的な接続を行うＢＧＡ（Ball Grid Array)が知ら
れている。
ジレンマを除去するための技術として、たとえば、日経
ＢＰ社発行、「実践講座ＶＬＳＩパッケージング技術
（下）」（1993年 5月31日発行）、P173〜P178に記載の
ように、半導体チップをパッケージ基板に搭載し、この
パッケージ基板に設けられたバンプによって配線基板と
の電気的な接続を行うＢＧＡ（Ball Grid Array)が知ら
れている。
【０００４】また、前述のような集積度の向上に伴っ
て、半導体チップの周辺に設けられたボンディングパッ
ドにワイヤを接続して外部回路との接続を行なうワイヤ
ボンディング方式が限界に達している。これについての
解決手段としては、たとえば、株式会社オーム社発行、
「ＬＳＩハンドブック」（昭和59年11月30日発行）、P4
09〜P410に記載のように、半導体チップにバンプを形成
してこれを配線基板に実装する、いわゆるフリップチッ
プ方式のＣＳＰ（Chip Size Package)が知られている。
ＣＳＰでは半導体チップの内部領域にも電極を設けるこ
とができ、また、配線を周辺部まで延ばす必要がなくな
るだけ回路素子の配線長を短くすることができるので、
論理ＬＳＩの高速化を図ることができるという利点があ
る。
て、半導体チップの周辺に設けられたボンディングパッ
ドにワイヤを接続して外部回路との接続を行なうワイヤ
ボンディング方式が限界に達している。これについての
解決手段としては、たとえば、株式会社オーム社発行、
「ＬＳＩハンドブック」（昭和59年11月30日発行）、P4
09〜P410に記載のように、半導体チップにバンプを形成
してこれを配線基板に実装する、いわゆるフリップチッ
プ方式のＣＳＰ（Chip Size Package)が知られている。
ＣＳＰでは半導体チップの内部領域にも電極を設けるこ
とができ、また、配線を周辺部まで延ばす必要がなくな
るだけ回路素子の配線長を短くすることができるので、
論理ＬＳＩの高速化を図ることができるという利点があ
る。
【０００５】そして、このようなバンプと配線基板との
接続は、前記した２つの刊行物にも記載されているよう
に、電極パッドの銅箔表面に金めっきを施したバンプを
フラックスを介して配線基板側の電極と相対応させて位
置合わせを行い、熱処理炉でリフローしてこれを溶解す
ることにより行なっている。
接続は、前記した２つの刊行物にも記載されているよう
に、電極パッドの銅箔表面に金めっきを施したバンプを
フラックスを介して配線基板側の電極と相対応させて位
置合わせを行い、熱処理炉でリフローしてこれを溶解す
ることにより行なっている。
【０００６】
【発明が解決しようとする課題】しかし、前記した技術
では、バンプとこれを搭載している電極パッドとの接着
力が不十分な場合には、溶解接合の前にバンプが電極パ
ッドから離脱して接合不能となったり、パッド上の正規
位置からずれて接合困難あるいは溶解後の密着性不良と
なっていた。
では、バンプとこれを搭載している電極パッドとの接着
力が不十分な場合には、溶解接合の前にバンプが電極パ
ッドから離脱して接合不能となったり、パッド上の正規
位置からずれて接合困難あるいは溶解後の密着性不良と
なっていた。
【０００７】そこで、本発明の目的は、バンプが位置ず
れを起こしたり、電極パッドから離脱することのない半
導体装置に関する技術を提供することにある。
れを起こしたり、電極パッドから離脱することのない半
導体装置に関する技術を提供することにある。
【０００８】本発明の他の目的は、溶解後におけるバン
プと電極パッドとの密着性を向上させることのできる半
導体装置に関する技術を提供することにある。
プと電極パッドとの密着性を向上させることのできる半
導体装置に関する技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
【００１１】すなわち、本発明による半導体装置は、パ
ッケージ基板または半導体チップの電極パッド上に形成
されたバンプを介して半導体チップを配線基板と電気的
に接続するタイプの半導体装置であって、電極パッドの
表面がその中央部に向かって窪んだ形状に形成されてい
ることを特徴とするものである。また、電極パッドの表
面が全域にわたって凹凸に形成されていることを特徴と
するものである。さらに、電極パッドとバンプとの間に
両者の密着性を向上させる接合層が形成されていること
を特徴とするものである。
ッケージ基板または半導体チップの電極パッド上に形成
されたバンプを介して半導体チップを配線基板と電気的
に接続するタイプの半導体装置であって、電極パッドの
表面がその中央部に向かって窪んだ形状に形成されてい
ることを特徴とするものである。また、電極パッドの表
面が全域にわたって凹凸に形成されていることを特徴と
するものである。さらに、電極パッドとバンプとの間に
両者の密着性を向上させる接合層が形成されていること
を特徴とするものである。
【００１２】これらの半導体装置において、電極パッド
の中央部には陥没部を形成することができる。
の中央部には陥没部を形成することができる。
【００１３】また、本発明による半導体装置は、パッケ
ージ基板または半導体チップの電極パッド上に形成され
たバンプを介して半導体チップを配線基板と電気的に接
続するタイプの半導体装置であって、電極パッドの中央
部に陥没部が形成されていることを特徴とするものであ
る。
ージ基板または半導体チップの電極パッド上に形成され
たバンプを介して半導体チップを配線基板と電気的に接
続するタイプの半導体装置であって、電極パッドの中央
部に陥没部が形成されていることを特徴とするものであ
る。
【００１４】これによれば、電極パッドをその表面が中
央部に向かって窪むように形成しているので、あるい
は、その表面を凹凸に形成しているので、バンプの位置
ずれや電極パッドからの離脱を未然に防止することがで
きる。
央部に向かって窪むように形成しているので、あるい
は、その表面を凹凸に形成しているので、バンプの位置
ずれや電極パッドからの離脱を未然に防止することがで
きる。
【００１５】また、リフロー後におけるバンプと電極パ
ッドとの接触面積が広がるので、溶解後における密着性
を向上させることが可能になり、導電性信頼度の高い半
導体構造を得ることができる。
ッドとの接触面積が広がるので、溶解後における密着性
を向上させることが可能になり、導電性信頼度の高い半
導体構造を得ることができる。
【００１６】バンプと電極パッドとの間に両者の密着性
を向上させるような接合層を設けることでも、これと同
様の効果を得ることができる。さらに、電極パッドの中
央部に陥没部を形成することでも、溶解したバンプの一
部がここに浸入するようになり、やはり同様の効果を得
ることができる。
を向上させるような接合層を設けることでも、これと同
様の効果を得ることができる。さらに、電極パッドの中
央部に陥没部を形成することでも、溶解したバンプの一
部がここに浸入するようになり、やはり同様の効果を得
ることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を、図
面に基づいてさらに詳細に説明する。なお、実施の形態
を説明するための全図において、同一の機能を有する部
材には同一の符号を付し、その繰り返しの説明は省略す
る。
面に基づいてさらに詳細に説明する。なお、実施の形態
を説明するための全図において、同一の機能を有する部
材には同一の符号を付し、その繰り返しの説明は省略す
る。
【００１８】（実施の形態１）図１は本発明の一実施の
形態である半導体装置を示す断面図、図２はその半導体
装置の電極パッドとバンプとを示す拡大断面図である。
形態である半導体装置を示す断面図、図２はその半導体
装置の電極パッドとバンプとを示す拡大断面図である。
【００１９】本実施の形態の半導体装置１では回路素子
の形成された半導体チップ２がパッケージ基板３に搭載
されて熱硬化性の樹脂４でモールド封止されており、パ
ッケージ基板３に設けられたバンプ５を介して半導体チ
ップ２と配線基板とを電気的に接続するＢＧＡタイプの
ものである。
の形成された半導体チップ２がパッケージ基板３に搭載
されて熱硬化性の樹脂４でモールド封止されており、パ
ッケージ基板３に設けられたバンプ５を介して半導体チ
ップ２と配線基板とを電気的に接続するＢＧＡタイプの
ものである。
【００２０】たとえばエポキシ樹脂で形成されたパッケ
ージ基板３の一方面にはたとえばＣｕ（銅）による配線
６が形成されており、この配線６はパッケージ基板３を
貫通して形成されたスルーホール７内の導電性を有する
コンタクトメタル８を介して他方面の全域にわたって設
けられたバンプ５と電気的に接続されている。そして、
半導体チップ２はボンディングワイヤ９により前記した
配線６と接続されており、したがって、このような半導
体装置１が実装されれば、半導体チップ２はボンディン
グワイヤ９、配線６、コンタクトメタル８およびバンプ
５を介して配線基板と電気的に接続される。なお、パッ
ケージ基板３の両面はバンプ５を残して絶縁性の保護マ
スク１０が被着されており、装置内部を外的雰囲気から
遮断している。
ージ基板３の一方面にはたとえばＣｕ（銅）による配線
６が形成されており、この配線６はパッケージ基板３を
貫通して形成されたスルーホール７内の導電性を有する
コンタクトメタル８を介して他方面の全域にわたって設
けられたバンプ５と電気的に接続されている。そして、
半導体チップ２はボンディングワイヤ９により前記した
配線６と接続されており、したがって、このような半導
体装置１が実装されれば、半導体チップ２はボンディン
グワイヤ９、配線６、コンタクトメタル８およびバンプ
５を介して配線基板と電気的に接続される。なお、パッ
ケージ基板３の両面はバンプ５を残して絶縁性の保護マ
スク１０が被着されており、装置内部を外的雰囲気から
遮断している。
【００２１】たとえばＰｂ／Ｓｎ（鉛／スズ）からなる
バンプ５は外部に面して形成されたたとえばＡｌ（アル
ミニウム）よりなる電極パッド１１上に設けられてい
る。図２に示すように、電極パッド１１の表面はその中
央部に向かって窪んだ擂り鉢型の形状に形成されてい
る。したがって、バンプ５は該擂り鉢形状に従って電極
パッド１１の自動的に中央部に位置決めされた後に接着
されて、後述する配線基板への接合時における位置ずれ
が防止されている。なお、電極パッド１１やバンプ５の
材質は前述のものに限定されるものではなく、合金を含
む他の種々の金属を適宜用いることが可能である。
バンプ５は外部に面して形成されたたとえばＡｌ（アル
ミニウム）よりなる電極パッド１１上に設けられてい
る。図２に示すように、電極パッド１１の表面はその中
央部に向かって窪んだ擂り鉢型の形状に形成されてい
る。したがって、バンプ５は該擂り鉢形状に従って電極
パッド１１の自動的に中央部に位置決めされた後に接着
されて、後述する配線基板への接合時における位置ずれ
が防止されている。なお、電極パッド１１やバンプ５の
材質は前述のものに限定されるものではなく、合金を含
む他の種々の金属を適宜用いることが可能である。
【００２２】このような形状の電極パッド１１を有する
半導体装置１では、それぞれのバンプ５を配線基板側の
電極と対応させて位置合わせを行ってから熱処理を施し
てこれをリフローする。このとき、バンプ５は電極パッ
ド１１に落ち込むようにして接着されているので、たと
え両者の接着力が不十分であっても、電極パッド１１と
配線基板との間にはバンプ５が離脱するためのスペース
自体が残されておらず、バンプ５の離脱による接合不能
は未然に回避される。
半導体装置１では、それぞれのバンプ５を配線基板側の
電極と対応させて位置合わせを行ってから熱処理を施し
てこれをリフローする。このとき、バンプ５は電極パッ
ド１１に落ち込むようにして接着されているので、たと
え両者の接着力が不十分であっても、電極パッド１１と
配線基板との間にはバンプ５が離脱するためのスペース
自体が残されておらず、バンプ５の離脱による接合不能
は未然に回避される。
【００２３】リフローにより、図２（ａ）に示す処理前
のバンプ５は、図２（ｂ）に示すように中央位置から動
くことなくリフローされて電極パッド１１の表面全体を
被うように溶解される。したがって、バンプ５が最大の
接触面積をもって電極パッド１１と接着することにな
り、溶解後における密着性を向上させることが可能にな
る。
のバンプ５は、図２（ｂ）に示すように中央位置から動
くことなくリフローされて電極パッド１１の表面全体を
被うように溶解される。したがって、バンプ５が最大の
接触面積をもって電極パッド１１と接着することにな
り、溶解後における密着性を向上させることが可能にな
る。
【００２４】（実施の形態２）図３は本発明の他の実施
の形態である半導体装置の電極パッドとバンプとを示す
拡大断面図である。
の形態である半導体装置の電極パッドとバンプとを示す
拡大断面図である。
【００２５】図示するように、本実施の形態における電
極パッド１１は縦断面が円弧状となるような表面形状を
有しており、前記した実施の形態１の場合と同様に、中
央部に向かって窪んだ形状となっている。
極パッド１１は縦断面が円弧状となるような表面形状を
有しており、前記した実施の形態１の場合と同様に、中
央部に向かって窪んだ形状となっている。
【００２６】このように、電極パッド１１を断面円弧状
に形成しても、配線基板への接合時におけるバンプ５の
位置ずれが防止され、また、電極パッド１１からの離脱
が防止される。さらに、図３（ａ）に示すバンプ５は、
リフローにより図３（ｂ）に示すように電極パッド１１
の表面全体を被うように溶解されて密着性を向上させる
ことが可能になる。
に形成しても、配線基板への接合時におけるバンプ５の
位置ずれが防止され、また、電極パッド１１からの離脱
が防止される。さらに、図３（ａ）に示すバンプ５は、
リフローにより図３（ｂ）に示すように電極パッド１１
の表面全体を被うように溶解されて密着性を向上させる
ことが可能になる。
【００２７】（実施の形態３）図４は本発明のさらに他
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
【００２８】本実施の形態における電極パッド１１は、
その表面が全域にわたって凹凸に形成されたものであ
る。
その表面が全域にわたって凹凸に形成されたものであ
る。
【００２９】このように電極パッド１１の表面を粗くす
れば、凹凸によってバンプ５の自由な移動が規制されて
配線基板への接合時における位置ずれが防止され、ま
た、電極パッド１１からの離脱が防止される。そして、
凹凸により電極パッド１１の表面積が広くなっており、
図４（ａ）に示すバンプ５は、リフローにより図４
（ｂ）に示すようにこのような電極パッド１１の表面全
体を被うように溶解されるので、溶解後の両者の密着性
を向上させることが可能になる。
れば、凹凸によってバンプ５の自由な移動が規制されて
配線基板への接合時における位置ずれが防止され、ま
た、電極パッド１１からの離脱が防止される。そして、
凹凸により電極パッド１１の表面積が広くなっており、
図４（ａ）に示すバンプ５は、リフローにより図４
（ｂ）に示すようにこのような電極パッド１１の表面全
体を被うように溶解されるので、溶解後の両者の密着性
を向上させることが可能になる。
【００３０】（実施の形態４）図５は本発明のさらに他
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
【００３１】本実施の形態における電極パッド１１で
は、Ａｌからなる電極パッド１１とＰｂ／Ｓｎからなる
バンプ５との間に、Ｃｒ／Ｃｕ／Ａｕ（クロム／銅／
金）、あるいはＴｉ／Ｎｉ／Ａｕ（チタン／ニッケル／
金）といったバンプ５と電極パッド１１との接着強度を
向上させる接合層１２が形成されているものである。
は、Ａｌからなる電極パッド１１とＰｂ／Ｓｎからなる
バンプ５との間に、Ｃｒ／Ｃｕ／Ａｕ（クロム／銅／
金）、あるいはＴｉ／Ｎｉ／Ａｕ（チタン／ニッケル／
金）といったバンプ５と電極パッド１１との接着強度を
向上させる接合層１２が形成されているものである。
【００３２】このような接合層１２を設けることによ
り、図５（ａ）に示すバンプ５は、リフローにより図５
（ｂ）に示すように、接合層１２を介して電極パッド１
１の全体を被うように溶解されるので、溶解後の両者の
密着性を向上させることが可能になる。
り、図５（ａ）に示すバンプ５は、リフローにより図５
（ｂ）に示すように、接合層１２を介して電極パッド１
１の全体を被うように溶解されるので、溶解後の両者の
密着性を向上させることが可能になる。
【００３３】なお、接合層１２を構成する合金の材質を
柔軟なものとすれば、押圧時における圧縮力を干渉する
作用やバンプ５の平坦度をアップする作用を奏すること
ができる。
柔軟なものとすれば、押圧時における圧縮力を干渉する
作用やバンプ５の平坦度をアップする作用を奏すること
ができる。
【００３４】（実施の形態５）図６は本発明のさらに他
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
【００３５】本実施の形態では、電極パッド１１の中央
部に陥没部１３が形成されたもので、このような構造と
することにより、図６（ａ）に示す状態から、リフロー
により溶解したバンプ５の一部が図６（ｂ）に示すよう
に陥没部１３に浸入する。したがって、電極パッド１１
とバンプ５との密着性が高められ、両者の接合力を強く
することができる。
部に陥没部１３が形成されたもので、このような構造と
することにより、図６（ａ）に示す状態から、リフロー
により溶解したバンプ５の一部が図６（ｂ）に示すよう
に陥没部１３に浸入する。したがって、電極パッド１１
とバンプ５との密着性が高められ、両者の接合力を強く
することができる。
【００３６】（実施の形態６）図７は本発明のさらに他
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
【００３７】この実施の形態における半導体装置は、前
記した実施の形態１に記載の形状を有する電極パッド１
１の中央部に実施の形態５に示すような陥没部１３が形
成されたものである。
記した実施の形態１に記載の形状を有する電極パッド１
１の中央部に実施の形態５に示すような陥没部１３が形
成されたものである。
【００３８】このような構造とすることにより、バンプ
５の位置ずれや電極パッド１１からの離脱が防止される
とともに、図７（ａ）に示すバンプ５がリフローにより
図７（ｂ）に示すように電極パッド１１の表面全体を被
い、且つ陥没部１３に浸入することになるので、相乗効
果により密着性を一層向上させることが可能になる。
５の位置ずれや電極パッド１１からの離脱が防止される
とともに、図７（ａ）に示すバンプ５がリフローにより
図７（ｂ）に示すように電極パッド１１の表面全体を被
い、且つ陥没部１３に浸入することになるので、相乗効
果により密着性を一層向上させることが可能になる。
【００３９】なお、陥没部１３は実施の形態２に示す断
面円弧状の電極パッド１１や、実施の形態３に示す表面
が凹凸に形成された電極パッド１１、さらには実施の形
態４に示す接合層１２の形成された電極パッド１１にも
形成することができる。そして、これらの場合、いずれ
もバンプ５と電極パッド１１との密着性をより向上させ
ることができる。
面円弧状の電極パッド１１や、実施の形態３に示す表面
が凹凸に形成された電極パッド１１、さらには実施の形
態４に示す接合層１２の形成された電極パッド１１にも
形成することができる。そして、これらの場合、いずれ
もバンプ５と電極パッド１１との密着性をより向上させ
ることができる。
【００４０】（実施の形態７）図８は本発明のさらに他
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
の実施の形態である半導体装置の電極パッドとバンプと
を示す拡大断面図である。
【００４１】本実施の形態では、実施の形態４にて説明
の接合層１２が電極パッド１１を被うように形成された
ものである。
の接合層１２が電極パッド１１を被うように形成された
ものである。
【００４２】このような形状にすることで、図８（ａ）
に示すバンプ５をリフローすると、図８（ｂ）に示すよ
うに、これが接合層１２にめり込むように溶解して密着
性が一層向上する。
に示すバンプ５をリフローすると、図８（ｂ）に示すよ
うに、これが接合層１２にめり込むように溶解して密着
性が一層向上する。
【００４３】以上本発明者によってなされた発明をその
実施の形態に基づき具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更が可能であることは言うまでもな
い。
実施の形態に基づき具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更が可能であることは言うまでもな
い。
【００４４】たとえば、本実施の形態においては、いず
れも本発明をＢＧＡタイプの半導体装置１に適用した場
合について説明したが、これをＣＳＰなどフリップチッ
プ方式の半導体装置に適用することも可能である。
れも本発明をＢＧＡタイプの半導体装置１に適用した場
合について説明したが、これをＣＳＰなどフリップチッ
プ方式の半導体装置に適用することも可能である。
【００４５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４６】(1).すなわち、本発明の半導体装置によれ
ば、電極パッドをその表面が中央部に向かって窪むよう
に形成しているので、あるいは、その表面を凹凸に形成
しているので、バンプの位置ずれや電極パッドからの離
脱を未然に防止することができる。
ば、電極パッドをその表面が中央部に向かって窪むよう
に形成しているので、あるいは、その表面を凹凸に形成
しているので、バンプの位置ずれや電極パッドからの離
脱を未然に防止することができる。
【００４７】(2).また、リフロー後におけるバンプと電
極パッドとの接触面積が広がるので、溶解後における密
着性を向上させることが可能になり、導電性信頼度の高
い半導体構造を得ることができる。
極パッドとの接触面積が広がるので、溶解後における密
着性を向上させることが可能になり、導電性信頼度の高
い半導体構造を得ることができる。
【００４８】(3).バンプと電極パッドとの間に両者の密
着性を向上させるような接合層を設けることでも、前記
した(2) と同様の効果を得ることができる。
着性を向上させるような接合層を設けることでも、前記
した(2) と同様の効果を得ることができる。
【００４９】(4).特に、電極パッドを被うようにして接
合層を形成すれば、密着性が一層向上する。
合層を形成すれば、密着性が一層向上する。
【００５０】(5).電極パッドの中央部に陥没部を形成す
ることでも、溶解したバンプの一部がここに浸入するよ
うになり、前記した(2) と同様の効果を得ることができ
る。
ることでも、溶解したバンプの一部がここに浸入するよ
うになり、前記した(2) と同様の効果を得ることができ
る。
【図１】本発明の実施の形態１による半導体装置を示す
断面図である。
断面図である。
【図２】図１の半導体装置の電極パッドとバンプとを示
す拡大断面図であり、（ａ）はリフロー前を、（ｂ）は
リフロー後をそれぞれ示す。
す拡大断面図であり、（ａ）はリフロー前を、（ｂ）は
リフロー後をそれぞれ示す。
【図３】本発明の実施の形態２による半導体装置の電極
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
【図４】本発明の実施の形態３による半導体装置の電極
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
【図５】本発明の実施の形態４による半導体装置の電極
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
【図６】本発明の実施の形態５による半導体装置の電極
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
【図７】本発明の実施の形態６による半導体装置の電極
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
【図８】本発明の実施の形態７による半導体装置の電極
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
パッドとバンプとを示す拡大断面図であり、（ａ）はリ
フロー前を、（ｂ）はリフロー後をそれぞれ示す。
１ 半導体装置 ２ 半導体チップ ３ パッケージ基板 ４ 樹脂 ５ バンプ ６ 配線 ７ スルーホール ８ コンタクトメタル ９ ボンディングワイヤ １０ 保護マスク １１ 電極パッド １２ 接合層 １３ 陥没部
Claims (7)
- 【請求項１】 パッケージ基板または半導体チップの電
極パッド上に形成されたバンプを介して半導体チップを
配線基板と電気的に接続する半導体装置であって、前記
電極パッドの表面はその中央部に向かって窪んだ形状に
形成されていることを特徴とする半導体装置。 - 【請求項２】 パッケージ基板または半導体チップの電
極パッド上に形成されたバンプを介して半導体チップを
配線基板と電気的に接続する半導体装置であって、前記
電極パッドの表面は全域にわたって凹凸に形成されてい
ることを特徴とする半導体装置。 - 【請求項３】 パッケージ基板または半導体チップの電
極パッド上に形成されたバンプを介して半導体チップを
配線基板と電気的に接続する半導体装置であって、前記
電極パッドと前記バンプとの間には両者の密着性を向上
させる接合層が形成されていることを特徴とする半導体
装置。 - 【請求項４】 請求項３記載の半導体装置において、前
記電極パッドはアルミニウムで、前記バンプは鉛／スズ
で、前記接合層はクロム／銅／金またはチタン／ニッケ
ル／金で、それぞれ形成されていることを特徴とする半
導体装置。 - 【請求項５】 請求項３または４記載の半導体装置にお
いて、前記接合層は前記電極パッドを被うようにして形
成されていることを特徴とする半導体装置。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体装置において、前記電極パッドの中央部には陥没部
が形成されていることを特徴とする半導体装置。 - 【請求項７】 パッケージ基板または半導体チップの電
極パッド上に形成されたバンプを介して半導体チップを
配線基板と電気的に接続する半導体装置であって、前記
電極パッドの中央部には陥没部が形成されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324193A JPH09162240A (ja) | 1995-12-13 | 1995-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324193A JPH09162240A (ja) | 1995-12-13 | 1995-12-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162240A true JPH09162240A (ja) | 1997-06-20 |
Family
ID=18163113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7324193A Pending JPH09162240A (ja) | 1995-12-13 | 1995-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162240A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174312A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置およびはんだバンプの形成方法 |
| KR100601493B1 (ko) * | 2004-12-30 | 2006-07-18 | 삼성전기주식회사 | 하프에칭된 본딩 패드 및 절단된 도금 라인을 구비한ｂｇａ 패키지 및 그 제조 방법 |
| US7456089B2 (en) | 2004-05-12 | 2008-11-25 | Fujitsu Limited | Semiconductor device and method of manufacturing the semiconductor device |
| JP2011009372A (ja) * | 2009-06-24 | 2011-01-13 | Nec Corp | 半導体装置及びその製造方法 |
| JP2013026367A (ja) * | 2011-07-20 | 2013-02-04 | Teramikros Inc | 半導体装置及びその製造方法 |
| US11139228B2 (en) | 2019-03-14 | 2021-10-05 | Toshiba Memory Corporation | Semiconductor device |
-
1995
- 1995-12-13 JP JP7324193A patent/JPH09162240A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174312A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置およびはんだバンプの形成方法 |
| US7456089B2 (en) | 2004-05-12 | 2008-11-25 | Fujitsu Limited | Semiconductor device and method of manufacturing the semiconductor device |
| KR100601493B1 (ko) * | 2004-12-30 | 2006-07-18 | 삼성전기주식회사 | 하프에칭된 본딩 패드 및 절단된 도금 라인을 구비한ｂｇａ 패키지 및 그 제조 방법 |
| JP2011009372A (ja) * | 2009-06-24 | 2011-01-13 | Nec Corp | 半導体装置及びその製造方法 |
| JP2013026367A (ja) * | 2011-07-20 | 2013-02-04 | Teramikros Inc | 半導体装置及びその製造方法 |
| US11139228B2 (en) | 2019-03-14 | 2021-10-05 | Toshiba Memory Corporation | Semiconductor device |
| US11670574B2 (en) | 2019-03-14 | 2023-06-06 | Kioxia Corporation | Semiconductor device |
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