JPH09162348A - 半導体装置及びその製造方法及びリードフレーム及びその製造方法 - Google Patents

半導体装置及びその製造方法及びリードフレーム及びその製造方法

Info

Publication number
JPH09162348A
JPH09162348A JP7322803A JP32280395A JPH09162348A JP H09162348 A JPH09162348 A JP H09162348A JP 7322803 A JP7322803 A JP 7322803A JP 32280395 A JP32280395 A JP 32280395A JP H09162348 A JPH09162348 A JP H09162348A
Authority
JP
Japan
Prior art keywords
semiconductor device
layer
metal film
resin
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7322803A
Other languages
English (en)
Other versions
JP3007833B2 (ja
Inventor
Yoshiyuki Yoneda
義之 米田
Kazuto Tsuji
和人 辻
Masaichi Orimo
政一 織茂
Takashi Nomoto
隆司 埜本
Eiji Sakota
英治 迫田
Masanori Onodera
正徳 小野寺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP7322803A priority Critical patent/JP3007833B2/ja
Priority to TW085107011A priority patent/TW302529B/zh
Priority to US08/744,048 priority patent/US6072239A/en
Priority to TW085113625A priority patent/TW348306B/zh
Priority to EP19960308093 priority patent/EP0773584B1/en
Priority to EP20020016355 priority patent/EP1261026A1/en
Priority to EP20020016357 priority patent/EP1291911A1/en
Priority to KR1019960052529A priority patent/KR100212403B1/ko
Priority to EP20020016354 priority patent/EP1284501A1/en
Priority to EP20020016356 priority patent/EP1284502A1/en
Priority to CNB96114520XA priority patent/CN1215537C/zh
Priority to CNB2004100476353A priority patent/CN1307698C/zh
Publication of JPH09162348A publication Critical patent/JPH09162348A/ja
Priority to US09/192,445 priority patent/US6159770A/en
Priority to US09/192,201 priority patent/US6376921B1/en
Priority to US09/200,846 priority patent/US6329711B1/en
Priority to US09/442,038 priority patent/US6856017B2/en
Application granted granted Critical
Publication of JP3007833B2 publication Critical patent/JP3007833B2/ja
Priority to US09/809,105 priority patent/US6573121B2/en
Priority to US10/856,777 priority patent/US7144754B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7438Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07551Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/536Shapes of wire connectors the connected ends being ball-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/5363Shapes of wire connectors the connected ends being wedge-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5449Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/931Shapes of bond pads
    • H10W72/932Plan-view shape, i.e. in top view
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/142Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Physical Vapour Deposition (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】本発明はリードレス表面実装型でかつ樹脂封止
型の半導体装置及びその製造方法、及びこの半導体装置
を製造するために用いるリードフレーム及びその製造方
法に関し、実装面積が小さく、コストが低く、かつ小型
化を図ることを課題とする。 【解決手段】半導体素子11と、この半導体素子11を
封止する樹脂パッケージ12と、この樹脂パッケージ1
2の実装側面16に突出形成された樹脂突起178と、
この樹脂突起17に配設された金属膜13と、前記半導
体素子11上の電極パッド14と金属膜13とを電気的
に接続するワイヤ18とを具備した構成とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法及びリードフレーム及びその製造方法に係り、
特にリードレス表面実装型でかつ樹脂封止型の半導体装
置及びその製造方法、及びこの半導体装置を製造するた
めに用いるリードフレーム及びその製造方法に関する。
【0002】近年、電子機器の小型化により樹脂封止型
の半導体装置に設けられるリードのピッチが小さくなる
傾向にある。そのため、樹脂封止型の半導体装置におい
て新たな構造,製造方法が必要となる。
【0003】
【従来の技術】図52及び図53は、従来の樹脂封止型
半導体装置の断面を示す図である。図52において、1
は樹脂,2は半導体素子,3はアウターリード,4はボ
ンディングワイヤ,5はダイパッドを示す。この半導体
装置はSSOP(ShrinkSmall Outoline Package) と呼
ばれるパッケージ構造のものであり、アウターリード3
がガルウイング状に曲げられて基板に実装される構成と
されいる。
【0004】また、図53において、1は樹脂,2は半
導体素子,4はボンディングワイヤ,6は半田ボール,
7はチップ2を搭載する搭載基板を夫々示している。こ
の半導体装置はBGA(Ball Grid Array) と呼ばれるパ
ッケージ構造のものであり、基板に実装される端子部分
が半田ボール6により形成されている。
【0005】
【発明が解決しようとする課題】しかるに、図52に示
すSSOPタイプの半導体装置では、樹脂1内に示すイ
ンナーリード8からアウターリード3への引き回し部分
9の面積や、アウターリード3自身の占める面積が大き
く、実装面積が大きくなってしまうという問題点があっ
た。
【0006】また、図53に示されるBGAタイプの半
導体装置では、搭載基板7を用いる点で、コストが高く
なってしまうという問題点があった。本発明は上記の点
に鑑みてなされたものであり、実装面積が小さく、コス
トが低く、かつ小型化を図りうる樹脂封止型半導体装置
及びその製造方法、及び上記半導体装置を製造する際に
用いるリードフレーム及びその製造方法を提供すること
を目的とする。
【0007】
【課題を解決するための手段】上記の課題は、下記の手
段を講じることにより解決することができる。請求項1
記載の発明では、半導体素子と、該半導体素子を封止す
る樹脂パッケージと、該樹脂パッケージの実装側面に突
出形成された樹脂突起と、該樹脂突起に配設された金属
膜と、前記半導体素子上の電極パッドと前記金属膜とを
電気的に接続する接続手段とを具備することを特徴とす
るものである。
【0008】また、請求項2記載の発明では、前記請求
項1記載の半導体装置において、前記金属膜を銀(A
g)及びパラジウム(Pd)のうち一つにより形成した
ことを特徴とするものである。
【0009】また、請求項3記載の発明では、前記請求
項1記載の半導体装置において、前記金属膜を外層より
パラジウム(Pd)層及び金(Au)層の二層により形
成したことを特徴とするものである。
【0010】また、請求項4記載の発明では、前記請求
項1記載の半導体装置において、前記金属膜を、外層よ
り金(Au)層,ニッケル(Ni)層,金(Au)層の
三層膜、外層よりパラジウム(Pd)層,ニッケル(N
i)層,パラジウム(Pd)層の三層膜、外層より金
(Au)層,パラジウム(Pd)層,金(Au)層の三
層膜、外層より半田層,ニッケル(Ni)層,金(A
u)層の三層膜、及び外層より半田層,ニッケル(N
i)層,パラジウム(Pd)層の三層膜のうち一つの三
層膜により形成したことを特徴とするものである。
【0011】また、請求項5記載の発明では、前記請求
項1記載の半導体装置において、前記金属膜を外層より
半田層,ニッケル(Ni)層,パラジウム(Pd)層,
金(Au)層の四層膜、及び外層よりパラジウム(P
d)層,ニッケル(Ni)層,パラジウム(Pd)層,
金(Au)層の四層膜のうち一つの四層膜により形成し
たことを特徴とするものである。
【0012】また、請求項6記載の発明では、前記請求
項1乃至5のいずれかに記載の半導体装置を製造する際
に用いるリードフレームであって、前記樹脂突起と対応
する位置に形成された凹部と、該凹部に形成された請求
項1乃至5のいずれかに記載の金属膜とを具備すること
を特徴とするものである。
【0013】また、請求項7記載の発明では、前記請求
項6記載のリードフレームの製造方法であって、基材両
面にエッチングレジストを塗布するレジスト塗布工程
と、前記エッチングレジストの凹部形成位置に対応する
部位を除去して所定のレジストパターンを形成するレジ
ストパターン形成工程と、前記基板の前記凹部形成位置
に凹部を形成するエッチング工程と、該エッチング工程
で形成された凹部内に、請求項1乃至11のいずれかに
記載の金属膜を形成する金属膜形成工程と、前記エッチ
ングレジストを除去するレジスト除去工程とを具備する
ことを特徴とするものである。
【0014】また、請求項8記載の発明では、前記請求
項7記載のリードフレームの製造方法において、前記金
属膜形成工程ではメッキ法を用いて前記金属膜を形成す
ると共に、前記レジストパターン形成工程では前記メッ
キ処理に用いる電極が接続される給電部に対応する位置
の前記エッチングレジストも除去することを特徴とする
ものである。
【0015】また、請求項9記載の発明では、前記請求
項6記載のリードフレームを用いた半導体装置の製造方
法において、前記リードフレームに半導体素子を搭載す
る素子搭載工程と、前記半導体素子に形成された電極パ
ッドと、前記リードフレームに形成されている前記金属
膜とを電気的に接続する接続工程と、前記リードフレー
ム上に、前記半導体素子を封止するよう樹脂を形成し樹
脂パッケージを形成する封止工程と、前記リードフレー
ムから前記樹脂パッケージを前記金属膜と共に分離する
分離工程とを具備することを特徴とするものである。
【0016】また、請求項10記載の発明では、前記請
求項9記載の半導体装置の製造方法において、前記接続
工程では前記電極パッドと前記金属膜とを電気的に接続
する方法としてワイヤボンディング法を用いると共に、
先ず前記金属膜にワイヤの一端を接続し、続いて前記金
属膜から前記電極パッドにワイヤを引き出した上でワイ
ヤの他端部を前記電極パッドに接続することを特徴とす
るものである。
【0017】また、請求項11記載の発明では、前記請
求項9または10記載の半導体装置の製造方法におい
て、前記分離工程では前記樹脂パッケージを前記リード
フレームから引き剥がすことにより分離することを特徴
とするものである。
【0018】また、請求項12記載の発明では、前記請
求項9または10記載の半導体装置の製造方法におい
て、前記分離工程では前記リードフレームを前記金属膜
を残して溶解して前記樹脂パッケージを分離することを
特徴とするものである。
【0019】また、請求項13記載の発明では、前記請
求項9乃至12のいずれかに記載の半導体装置の製造方
法において、前記封止工程では、前記樹脂パッケージを
前記リードフレーム上に複数個夫々独立した構成で一括
的に形成すると共に、前記樹脂パッケージの形成前、ま
たは形成後に前記複数個の樹脂パッケージを連結するテ
ープ部材を配設するテープ配設工程を有することを特徴
とするものである。
【0020】また、請求項14記載の発明では、前記請
求項9乃至12のいずれかに記載の半導体装置の製造方
法において、前記封止工程では、前記樹脂パッケージを
前記リードフレーム上に複数個夫々連結樹脂部で接続さ
れた構成で一括的に形成すると共に、前記分離工程を実
施した後に前記連結樹脂部を除去する連結樹脂除去工程
を有することを特徴とするものである。
【0021】また、請求項15記載の発明では、半導体
素子と、該半導体素子を封止する樹脂パッケージと、該
樹脂パッケージの実装面に配設された金属膜と、前記半
導体素子上の電極パッドと前記金属膜とを電気的に接続
する接続手段とを具備することを特徴とする半導体装置
において、前記樹脂パッケージを少なくとも上下2層の
樹脂部により構成したことを特徴とするものである。
【0022】また、請求項16記載の発明では、前記請
求項15記載の半導体装置において、前記樹脂パッケー
ジの最下層に位置する樹脂部は、前記実装面に突出形成
された樹脂突起を有しており、該樹脂突起に前記金属膜
が形成されていることを特徴とするものである。
【0023】更に、請求項17記載の発明では、前記請
求項15記載の半導体装置において、前記樹脂パッケー
ジの最下層に位置する樹脂部を絶縁性樹脂テープにより
形成されていることを特徴とするものである。
【0024】上記の各手段は、次のように作用する。請
求項1記載の発明によれば、インナーリードやアウター
リードが不要となり、樹脂突起に形成された金属膜を外
部端子として実装することができるため、実装面積を小
さくできる。また、半導体装置内にリードフレームが配
設されないため、コストの低減を図ることができる。更
に、樹脂突起及び金属膜は、BGAタイプの半導体装置
の半田バンプと同等の機能を奏するため、実装性を向上
することができる。
【0025】また、請求項2乃至5記載の発明によれ
ば、金属膜を単層とした場合には、接続手段(例えば、
ワイヤボンディング)の接合性及び半田付け性が共に良
好な金属を金属膜として用い、また複数層を積層した金
属膜の場合には、最内層を接続手段の接合性が良好な金
属とし、かつ最外層を半田付け性が共に良好な金属とし
たことにより、半導体素子と金属膜との電気的接続及び
金属基板と実装基板との電気的接続を共に良好とするこ
とができる。
【0026】また、請求項6記載の発明によれば、凹部
と金属膜が形成されただけの簡単な構成のリードフレー
ムにより、請求項1乃至5のいずれかに記載の半導体装
置を製造することができる。また、請求項7記載の発明
によれば、レジスト塗布,レジストパターン形成,エッ
チング,金属膜形成,及びレジスト除去等の簡単な工程
によりリードフレームを形成することができる。
【0027】また、請求項8記載の発明によれば、レジ
ストパターン形成工程において給電部に対応する位置の
エッチングレジストも除去されるため、給電部の形成を
容易に行うことができる。また、請求項9記載の発明に
よれば、リードの切断処理、及びリードを所定形状(例
えばガルウィング形状)に成形する工程が不要となり、
半導体装置の製造工程を簡単化することができる。
【0028】また、請求項10記載の発明によれば、先
ず金属膜にワイヤの一端を接続し、続いて金属膜から電
極パッドにワイヤを引き出した上でワイヤの他端部を電
極パッドに接続する、いわゆる逆打ちのワイヤボンディ
ング法を用いたことにより、ワイヤループの低背化を図
ることができ、これに伴い半導体装置の低背化を図るこ
とができる。
【0029】また、電極パッドの配設ピッチは金属膜の
配設ピッチに比べて狭い。また、ワイヤボンディング処
理においてファーストボンディングのボンディング領域
は、セカンドボンディングのボンディング領域よりも広
い。よって、配設ピッチの広い金属膜にファーストボン
ディングを行い、配設ピッチの狭い電極パッドにセカン
ドボンディングを行う構成とすることにより、高密度に
ワイヤの配設を行うことが可能となる。
【0030】また、請求項11記載の発明によれば、分
離工程において樹脂パッケージをリードフレームから引
き剥がすことにより分離することにより、容易に樹脂パ
ッケージをリードフレームから分離することができる。
【0031】また、請求項12記載の発明によれば、分
離工程においてリードフレームを金属膜を残して溶解し
て樹脂パッケージを分離することにより、樹脂パッケー
ジのリードフレームからの分離を確実かつ容易に行うこ
とができる。
【0032】また、請求項13及び請求項14記載の発
明によれば、樹脂パッケージをリードフレーム上に複数
個形成しても、各樹脂パッケージはテープ部材或いは連
結樹脂部により連結されているため、リードフレームか
ら分離させても個々バラバラになることはなく、分離工
程後における樹脂パッケージ(半導体装置)の取扱いを
容易とすることができる。
【0033】また、請求項15記載の発明によれば、樹
脂パッケージを少なくとも上下2層の樹脂部により構成
したことにより、各層の樹脂の種類を異ならせることが
できる。このため、例えば半導体素子が搭載される下層
の樹脂部を熱に強くかつ機械的強度の高い樹脂により形
成すると共に、上層の樹脂部を放熱特性の良好な樹脂に
より形成する等が可能となり、半導体装置の特性向上を
図ることができる。
【0034】また、請求項16記載の発明によれば、樹
脂パッケージの最下層に位置する樹脂部に樹脂突起を形
成すると共にこの樹脂突起に金属膜を形成したことによ
り、樹脂突起及び金属膜はBGAタイプの半導体装置の
半田バンプと同等の機能を奏するため、実装性を向上す
ることができる。
【0035】また、請求項17記載の発明によれば、樹
脂パッケージの最下層に位置する樹脂部を絶縁性樹脂テ
ープにより形成することにより、最下層を形成するため
の金型(リードフレーム)は不要となりコスト低減を図
ることができる。
【0036】
【発明の実施の形態】次に本発明の実施の形態について
図面と共に説明する。図1乃至図3は本発明の第1実施
例である半導体装置10を示している。図1は半導体装
置10の断面を示し、図2は半導体装置10の底面を示
し、更に図3は後述する樹脂パッケージを透視した状態
の平面図である。
【0037】第1実施例に係る半導体装置10は、大略
すると半導体素子11,樹脂パッケージ12,及び金属
膜13とからなる極めて簡単な構成とされている。半導
体素子11は、その上面に複数の電極パッド14が形成
されており、また素子固定樹脂15上に搭載された構成
とされている。
【0038】また、樹脂パッケージ12は、例えばエポ
キシ樹脂を後述するようにモールド成形(ポッティング
も可能である)することにより形成されるものであり、
その実装面16の所定位置には樹脂突起17が一体的に
形成されている。この樹脂突起17の配設ピッチは、例
えば0.8mm程度とすることが可能である。
【0039】また、金属膜13は、樹脂パッケージ12
に形成された樹脂突起17を覆うように形成されてい
る。この金属膜13と前記した電極パッド14との間に
はワイヤ18が配設されており、これにより金属膜13
と半導体素子11は電気的に接続した構成となってい
る。尚、金属膜13の詳細については、説明の便宜上、
後述するものとする。
【0040】上記構成とされた半導体装置10は、従来
のSSOPのようなインナーリードやアウターリードが
不要となり、インナーリードからアウターリードへの引
き回しのための面積や、アウターリード自身の面積が不
要となり、半導体装置10の小型化を図ることができ
る。また、従来のBGAのような半田ボールを形成する
ために搭載基板を用いる必要がなくなるため、半導体装
置10のコスト低減を図ることができる。更に、樹脂突
起17及び金属膜13は、協働してBGAタイプの半導
体装置の半田バンプと同等の機能を奏するため、実装性
を向上することができる。
【0041】続いて、金属膜13について図4乃至図7
を用いて説明する。各図は、金属膜13の配設位置近傍
を拡大して示す図である。金属膜13は、前記のように
樹脂突起17を被覆するよう配設されると共に、ワイヤ
18により半導体素子11と電気的に接続する構成とさ
れている。また、この金属膜13は半導体装置10の外
部接続端子として機能するものであり、半導体装置10
を実装基板(図示せず)に実装する時には、金属膜13
は実装基板に形成された電極部に半田付けされる。
【0042】この金属膜13は、単層の金属層により形
成してもまた複数の金属層を積層して形成した構成とし
てもよい。図4は単層の金属層により金属膜13Aを形
成したものであり、図5乃至図7は複数の金属層を積層
して金属膜13B〜13Dを形成したものである。
【0043】また、金属膜13(13A〜13D)の材
質を選定するに際し、前記のように金属膜13はその内
側にワイヤ18が接続されると共に外側は実装基板に半
田付けが行われるため、金属膜13の最内層はボンディ
ング性が良好であることが要求され、また最外層は半田
付け性が良好であることが要求される(以下、この金属
膜13に要求される条件を金属膜要求特性という)。こ
の金属膜要求特性を満たす金属膜13(13A〜13
D)の材質としては、次のようなものが考えられる。
【0044】図4に示される単層の金属膜13Aでは、
金属膜13Aの材質としてボンディング性及び半田付け
性が共に良好な材質を選定する必要がある。これを満足
する材料としては、例えば銀(Ag),或いはパラジウ
ム(Pd)がある。また、図5に示されるような外層1
3B-1と内層13B-2とを積層した2層構造の金属膜1
3Bでは、金属膜要求特性を満たす外層13B-1と内層
13B-2との組み合わせとして、外層13B-1をパラジ
ウム(Pd)により形成し、内層13B-2を金(Au)
により形成する組み合わせが考えられる。
【0045】また、図6に示されるような外層13C-
1,中間層13C-2, 内層13C-3とを積層した3層構
造の金属膜13Cでは、外層13C-1を金(Au)によ
り形成し、中間層13C-2をニッケル(Ni)により形
成し、内層13C-3を金(Au)により形成する組み合
わせが考えられる。
【0046】また、他の組み合わせとしては、 ・外層13C-1にパラジウム(Pd),中間層13C-2
にニッケル(Ni),内層13C-3にパラジウム(P
d)を用いる組み合わせ ・外層13C-1に金(Au),中間層13C-2にパラジ
ウム(Pd),内層13C-3に金(Au)を用いる組み
合わせ ・外層13C-1に半田,中間層13C-2にニッケル(N
i),内層13C-3に金(Au)を用いる組み合わせ ・外層13C-1に半田,中間層13C-2にニッケル(N
i),内層13C-3にパラジウム(Pd)を用いる組み
合わせ が考えられる。上記した各組み合わせにより金属膜13
Cを構成することにより、金属膜要求特性を満たすと共
に、中間層13C-2による外層13C-1と内層13C-3
との接合性を向上することができる。
【0047】また、図7に示されるような外層13D-
1,第1中間層13D-2, 第2中間層13D-3, 内層1
3D-4とを積層した4層構造の金属膜13Dでは、外層
13D-1を半田により形成し、第1中間層13D-2をニ
ッケル(Ni)により形成し、第2中間層13D-3をパ
ラジウム(Pd)により形成し、内層13D-4を金(A
u)により形成する組み合わせが考えられる。
【0048】また、他の組み合わせとしては、外層13
D-1をパラジウム(Pd)により形成し、第1中間層1
3D-2をニッケル(Ni)により形成し、第2中間層1
3D-3をパラジウム(Pd)により形成し、内層13D
-4を金(Au)により形成する組み合わせとしてもよ
い。
【0049】上記した各組み合わせにより金属膜13D
を構成することにより、金属膜要求特性を満たすと共
に、第1及び第2中間層13D-2,13D-3による外層
13D-1と内層13D-4との接合性を向上することがで
きる。続いて、上記した第1実施例に係る半導体装置1
0の製造方法について説明する。尚、以下の説明では、
金属膜13として外層13C-1,中間層13C-2, 内層
13C-3とを積層した3層構造の金属膜13Cを設けた
構成を例に挙げて説明するものとする。
【0050】半導体装置10は、図14に示されるリー
ドフレーム20を用いて製造される。このリードフレー
ム20は、導電性金属基材21に複数の凹部22が形成
されると共に、この凹部22に金属膜13Cが形成され
た構成とされている。凹部22の形成位置は、半導体装
置10に形成された樹脂突起17の形成位置と対応する
よう構成されており、また金属膜13Cは樹脂突起17
に嵌入しうるよう形成されている。
【0051】また後述するように、リードフレーム20
は複数の半導体装置10を一括的に形成できるよう(即
ち、いわゆる複数個取りができるよう)構成されてお
り、従って凹部22及び金属膜13Cも1枚の金属基材
21に複数組形成されている(図11参照)。尚、図中
23はリードフレーム20をハンドリングする時に治具
が係合する治具穴である。
【0052】ここで、半導体装置10の製造方法を説明
する前に、先ずリードフレーム20の製造方法について
図8乃至図14を用いて説明する。リードフレーム20
を製造するには、先ず図8に示すように、導電材料(例
えば銅)よりなる平板状の金属基材21を用意し、この
金属基材21の上下両面にエッチングレジスト24を塗
布する(レジスト塗布工程)。このエッチングレジスト
24は、例えば感光性樹脂であり、スピナー等を用いて
所定膜厚に塗布される。
【0053】続いて、エッチングレジスト24に図示し
ないマスクを用いて露光処理を行い、その後に現像処理
を行うことによりエッチングレジスト24の凹部形成位
置及び治具穴形成位置に対応する部位を除去し、図9に
示すレジストパターン24aを形成する(レジストパタ
ーン形成工程)。
【0054】また、本実施例ではこのレジストパターン
形成工程において、給電部25の形成位置(給電部形成
位置)に対応する部位に配設されたエッチングレジスト
24も除去する構成としている。尚、給電部25は、後
述する金属膜形成工程においてメッキ電極が配設される
部位である(図11参照)。
【0055】レジストパターン形成工程が終了すると、
レジストパターン24aが形成された金属基材21に対
しエッチング処理が実施される(エッチング工程)。こ
のエッチング工程では、凹部形成位置及び給電部形成位
置においては金属基材21の上面からのみのハーフエッ
チングが実施され、治具穴形成位置においては両面エッ
チングが実施される。尚、金属基材21の材料として銅
(Cu)が用いられた場合には、エッチング液として
は、例えば塩化第2鉄等が用いられる。
【0056】これにより、図10に示されるように、金
属基材21の凹部形成位置には凹部22が形成されると
共に、治具穴形成位置には治具穴23が形成される。ま
た、図11に示されるように、金属基材21の給電部形
成位置には凹部状の給電部25が形成される。この際、
ハーフエッチングにより形成される凹部22の深さは、
金属基材21の板厚に対し60%程度の深さとすること
が可能である。
【0057】この給電部25は金属基材21の長手方向
両端部に夫々形成されており、この給電部25では導電
性金属よりなる金属基材21が露出した状態となってい
る。このため、給電部25にメッキ用電極を配設するこ
とにより、金属基材21に所定の電位を印加することが
可能となる。尚、図11(B)は図11(A)における
A−A線に沿う断面図である。
【0058】また、図11に矢印Bで示す矩形状の破線
は1個の半導体装置10の形成領域を示しているが、同
図に示されるように1枚の金属基材21には複数個(図
11に示す例では34個)の半導体装置10が一括的に
形成されるよう(多数個取りができるよう)構成されて
いる。これに従い、1個の半導体装置10に対応する複
数個の凹部22の組を1組とすると、1枚の金属基材2
1には複数組の凹部22が形成されている。
【0059】ところで、更なる多数個取りを行うため
に、図12に示されるように、枠状部26に左右一対の
連結部27を介して複数個の金属基材21が連結された
リードフレームユニット28を形成することが考えられ
る。この構成においても給電部25を形成する必要があ
るが、複数の金属基材21は連結部27を介して枠状部
26に電気的に接続されているため、枠状部26に給電
部25を形成することにより複数の金属基材21に一括
的に給電することが可能となる。
【0060】よって、上記構成とすることにより半導体
装置10の製造効率を更に向上できると共に、各金属基
材21に給電部25を形成する構成に比べてレジストパ
ターン形成工程及びエッチング工程を簡単化することが
できる。上記のようにエッチング工程が実施されると、
続いて金属膜形成工程が実施され金属膜13Cが形成さ
れる。本実施例においては、金属膜13Cの形成にメッ
キ法を用いており、前記した給電部25にメッキ用電極
を配設すると共に、金属基材21をメッキ槽に浸漬して
電界メッキを行う。
【0061】本実施例に係る金属膜13Cは、外層13
C-1, 中間層13C-2, 及び内層13C-3を積層した3
層構造とされているため、各層毎にメッキ処理を行う。
具体的には、外層13C-1として金(Au), 中間層1
3C-2としてパラジウム(Pd), 内層13C-3として
金(Au)を用いた場合には、先ず内層13C-3となる
金メッキを行い、続いて中間層13C-2となるパラジウ
ムメッキを行い、最後に外層13C-1となる金メッキを
行う。この金属膜13Cを構成する各層13C-1〜13
C-3の厚さは、メッキ時間を制御することにより任意に
設定することができる。図13は金属膜13Cが形成さ
れた金属基材21を示している。
【0062】上記の処理を実施することにより金属膜1
3Cは金属基材21に形成されるが、後に説明するよう
に分離工程において、金属基材21に形成された金属膜
13Cは樹脂パッケージ12をリードフレーム20から
分離する際に樹脂パッケージ12と共にリードフレーム
20から離脱する必要がある。このため、金属膜13C
は金属基材21に対しある程度の分離性も要求される。
【0063】従って、金属膜13Cを凹部22に形成す
るに先立ち、上記分離性を確保するために、凹部22内
に導電性のペースト等の分離性を向上させる部材を塗布
しておき、その上部に金属膜13Cを形成する構成とし
てもよい。尚、上記した金属膜形成工程では、メッキ法
を用いて金属膜13Cを形成する方法を説明したが、金
属膜13Cの形成はメッキ法に限定されるものではな
く、例えば蒸着法,スパッタリング法等の他の膜形成技
術を用いて形成する構成としてもよい。
【0064】また、上記した実施例では、金属膜形成工
程を実施する際に凹部22の他にも治具穴23において
金属基材21が外部に対し露出した構成とされているた
め、治具穴23内にも金属膜13Cと同一構成の金属膜
が形成される。しかるに、治具穴23は金属基材21の
位置決め及びハンドリングする際に用いられる穴である
ため、上記のように治具穴23内に金属膜が形成されて
も不都合が生じるようなことはない。
【0065】上記のように金属膜形成工程において凹部
22内に金属膜13Cが形成されると、続いてレジスト
パターン24a(エッチングレジスト24)を除去する
レジスト除去工程が実施され、図14に示されるリード
フレーム20が形成される。上記したリードフレーム2
0の製造方法では、レジスト塗布,レジストパターン形
成,エッチング,金属膜形成,及びレジスト除去等の簡
単な工程によりリードフレーム20を形成することがで
きる。
【0066】次に、上記のようにして製造されるリード
フレーム20を用いて半導体装置10を製造する製造方
法について図15乃至図28を用いて説明する。半導体
装置10を製造するには、図15に示すように、リード
フレーム20の所定素子搭載位置に素子固定樹脂15を
塗布すると共に、素子固定樹脂15の上部に半導体素子
11を搭載する(素子搭載工程)。素子固定樹脂15は
絶縁性を有すると共に接着剤として機能し、よって半導
体素子11はリードフレーム20上に素子固定樹脂15
の接着力により搭載された状態となる。
【0067】素子搭載工程が終了すると、リードフレー
ム20はワイヤボンディング装置に装着され、図16に
示されるように、半導体素子11に形成された電極パッ
ド14と、リードフレーム20に形成されている金属膜
13C(具体的には、内層内層13C-3)との間にワイ
ヤ18を配設し、半導体素子11と金属膜13Cとを電
気的に接続する(接続工程)。
【0068】このワイヤ18を電極パッド14と金属膜
13Cとの間でワイヤボンディングする際、図16に示
す例では、先ず電極パッド14にワイヤ18の一端をボ
ンディングし(ファーストボンディング)し、続いてワ
イヤ18の他端を金属膜13Cにボンディング(セカン
ドボンディング)する方法を採用した。
【0069】しかるに、図17に示すように、先ず金属
膜13Cにワイヤ18の一端を接続し、続いて金属膜1
3Cから電極パッド14にワイヤ18を引き出した上
で、ワイヤ18の他端部を電極パッド14に接続する方
法を採用してもよい。このように、先ず金属膜13Cに
ワイヤ18の一端を接続し、その後にワイヤ18の他端
部を電極パッド14に接続する、いわゆる逆打ちのワイ
ヤボンディング法を用いたことにより、ワイヤループの
低背化を図ることができ、これに伴い半導体装置10の
低背化を図ることができる。
【0070】また、一般に電極パッド14の配設ピッチ
は金属膜13Cの配設ピッチに比べて狭く、またワイヤ
ボンディング処理においてファーストボンディングのボ
ンディング領域はセカンドボンディングのボンディング
領域よりも広い。よって、配設ピッチの広い金属膜13
Cにファーストボンディングを行い、配設ピッチの狭い
電極パッド14にセカンドボンディングを行う構成とす
ることにより、高密度にワイヤ18の配設を行うことが
可能となる。
【0071】上記の接続工程が終了すると、続いてリー
ドフレーム20上に半導体素子11を封止するよう樹脂
29を形成し樹脂パッケージ12を形成する封止工程を
実施する。本実施例では、樹脂パッケージ12をモール
ド成形する方法について説明するが、ボッティングによ
り形成することも可能である。
【0072】図18は、接続工程が終了したリードフレ
ーム20をモールド金型に装着して樹脂29(梨地で示
す)をモールドした直後の状態を示す概略構成図であ
り、30はカル,31はランナー,32はゲートを夫々
示している。同図に示されるように、樹脂パッケージ1
2はリードフレーム20に一括的に複数個形成される。
尚、モールド直後の状態では、複数個形成された各樹脂
パッケージ12はゲート32に存在する樹脂29(以
下、ゲート内樹脂という)により連結した状態となって
いる。
【0073】図19は、1個の半導体装置に対応する樹
脂パッケージ12を拡大して示す図である。同図に示さ
れるように、樹脂29はモールド金型(上型)に形成さ
れているキャビティ(図示せず)により所定形状に形成
されると共に、リードフレーム20が下型の機能を奏
し、凹部22の内部(具体的には金属膜13Cの内部)
にも樹脂29は充填されて樹脂突起17を形成する。こ
の状態において、樹脂パッケージ12はリードフレーム
20に添着された状態とされている。上記のように樹脂
パッケージ12が形成されると、各樹脂パッケージ12
間に形成されていたゲート内樹脂,ランナー31内に残
存した樹脂,及び刈る30は除去され、図10に示され
るように各樹脂パッケージ12は個々独立した構成とな
る。しかるに、前記したように各樹脂パッケージ12は
リードフレーム20に添着された状態となっているた
め、個々独立した状態となっても各樹脂パッケージ12
がリードフレーム20から離脱することはない。
【0074】上記した封止工程が終了すると、続いてテ
ープ配設工程が実施される。テープ配設工程では、図2
1に示されるように個々独立した状態とされた各樹脂パ
ッケージ12の上部に接着テープ等のテープ部材33
(ハッチングを付して示している)を配設する。
【0075】このテープ部材33は、ベーステープの一
面に接着剤を塗布した構成とされており、またベーステ
ープは後に実施される分離工程において用いるエッチン
グ液により損傷を受けない材料により形成されている。
このように、複数の樹脂パッケージ12の上部をテープ
部材33で連結することにより、リードフレーム20か
ら各樹脂パッケージ12を分離しても、個々の樹脂パッ
ケージ12をテープ部材33により位置規制することが
できる。
【0076】尚、このテープ部材33を配設するタイミ
ングは、樹脂パッケージ12が形成された後に限定され
るものではなく、例えば封止工程実施前にモールド金型
内に配設しておくことにより、形成された時点で複数の
樹脂パッケージ12がテープ部材33により連結される
構成としてもよい。
【0077】上記したテープ配設工程が終了すると、続
いて樹脂パッケージ12をリードフレーム20から分離
され半導体装置10を形成する分離工程が実施される。
図22は分離工程を示しており、同図に示す例ではリー
ドフレーム20をエッチング液に浸漬させて溶解するこ
とにより脂パッケージ12をリードフレーム20から分
離させる方法が示されている。
【0078】この分離工程で用いられるエッチング液
は、リードフレーム20のみを溶解し、金属膜13Cは
溶解しない性質を有するエッチング液を選定している。
従って、リードフレーム20が完全に溶解されることに
より樹脂パッケージ12はリードフレーム20から分離
される。この際、金属膜13Cは樹脂突起17に配設さ
れた状態となるため、図1に示す半導体装置10が形成
される。
【0079】上記のように、リードフレーム20を溶解
することにより樹脂パッケージ12をリードフレーム2
0から分離する方法を用いることにより、リードフレー
ム20からの樹脂パッケージ12の分離処理を確実かつ
容易に行うことができ、歩留りを向上することができ
る。
【0080】図23は、分離工程が終了した状態の半導
体装置10を示している。同図に示されるように、分離
工程が終了した時点で複数の半導体装置10はテープ部
材33に接着された状態を維持している。従って、分離
工程が終了後における半導体装置10の扱いを容易とす
ることができる。更に、図23に示される状態でテープ
部材33を巻回し出荷することにより、チップ部品と同
様に実装時において半導体装置10を実装基板に自動装
填を行うことも可能となる。
【0081】上記してきた製造方法により半導体装置1
0を製造することにより、従来必要とされたリードの切
断処理、及びリードを所定形状(例えばガルウィング形
状)に成形する工程は不要となり、半導体装置10の製
造工程を簡単化することができる。
【0082】続いて、上記した半導体装置10の製造方
法の変形例について説明する。図24は封止工程の第1
変形例を示している。前記した実施例では、図18を用
いて説明したように、樹脂モールド直後の状態では複数
の樹脂パッケージ12間はゲート内樹脂で連結されてい
るが、このゲート内樹脂は図20に示されるように除去
され、その後に図21に示されるようにテープ部材33
が配設される構成とされていた。
【0083】前記した説明から明らかなように、テープ
部材33は樹脂パッケージ12がリードフレーム20か
ら分離された状態でバラバラにならないように配設され
るものである。そこで、本変形例では、テープ部材33
の代わりにゲート内樹脂及びランナ31内に残存する樹
脂29を利用し、ゲート内樹脂及びランナ31内に残存
する樹脂29を各樹脂パッケージ12を連結する連結樹
脂部として用いたことを特徴とするものである(以下、
この連結樹脂部をランナーフレーム34という)。
【0084】このように、ランナーフレーム34に各樹
脂パッケージ12を支持する機能を持たせることによ
り、一般に除去されるゲート内樹脂及びランナ31内に
残存する樹脂29を有効利用するこができる。尚、半導
体装置10の出荷時にはランナーフレーム34は除去す
る必要があるため、この出荷時直前に図25に示すよう
にテープ部材33を配設しランナーフレーム34を除去
すればよい(連結樹脂除去工程)。
【0085】このように出荷時直前にテープ部材33を
配設することにより、分離工程及び半導体装置10の試
験工程等においてテープ部材33が損傷することを防止
できる。この点は、前記したようにテープ部材33に接
着された状態で半導体装置10を出荷する場合に有利で
ある。
【0086】図26及び図27は封止工程の第2変形例
を示している。前記した実施例では、図20に示されよ
うに、封止工程が終了した時点で複数の樹脂パッケージ
12は個々独立した状態とされていた。これに対し、本
変形例では封止工程が終了した時点で複数の樹脂パッケ
ージ12が連結されているよう構成したことを特徴とす
るものである。
【0087】図26は本変形例における封止工程が終了
した状態のリードフレーム20を示している。同図に示
されるように、複数の樹脂パッケージ12は板チョコ状
に連結された状態となっており、隣接する樹脂パッケー
ジ12の間には溝部35が形成されている。従って、分
離工程を実施した時点で、複数の半導体装置10は樹脂
パッケージ12が溝部35を介して連結した構成とな
り、テープ部材33を用いることなく各半導体装置10
の位置規制を行うことができる。
【0088】また、半導体装置10を個々に分離するに
は、溝部35の形成位置において樹脂パッケージ12を
切り離せばよい。この樹脂パッケージ12の切り離し作
業は、溝部35が形成されていることにより容易に行う
ことができる。図27は図26に示す樹脂パッケージ1
2を形成するために用いる金型36を示している。同図
に示されるように、金型36を構成する上型37のキャ
ビティは、溝部35に対応した位置に突起38が形成さ
れた形状とされている。また、下型39にはリードフレ
ーム20が装着される装着凹部40が形成されている。
このように、簡単な金型構成で図26に示す複数個が連
結された樹脂パッケージ12を形成することができる。
【0089】また、図28は分離工程の変形例を示して
いる。前記した実施例においては、樹脂パッケージ12
をリードフレーム20から分離するのにする方法を用い
た。本変形例では、リードフレーム20を溶解すること
なく、樹脂パッケージ12をリードフレーム20から引
き剥がすことにより、機械的に樹脂パッケージ12をリ
ードフレーム20から分離することを特徴とする。
【0090】この分離方法では、前記した実施例に係る
方法に比べて、エッチング液が不要となりまた分離工程
に要する時間を短縮することができる。しかるに、機械
的に樹脂パッケージ12をリードフレーム20から分離
するため、金属膜13Cがリードフレーム20から確実
に樹脂突起17に移動するかどうかに問題点があるが、
この点はリードフレーム20の製造工程の金属膜形成工
程において、予め凹部22内に金属膜13Cの分離性を
向上させる部材を予め配設した上で金属膜13Cを形成
することにより解決することができる。
【0091】次に本発明の第2実施例である半導体装置
50について説明する。図29は本発明の第2実施例で
ある半導体装置50を示している。尚、同図において、
第1実施例に係る半導体装置10と同一構成については
同一符号を附してその説明を省略する。
【0092】第2実施例に係る半導体装置50は、樹脂
パッケージ51を上部樹脂部52と下部樹脂部53との
2層構造としたことを特徴とするものである。また、下
部樹脂部53の所定位置には樹脂突起54が形成されて
おり、この樹脂突起54には例えばパラジウム(Pd)
の単層構造の金属膜55が配設されている。
【0093】更に、下部樹脂部53には接続電極56が
配設されており、この接続電極56の下部延出部62は
下部樹脂部53に形成されたスルーホール57を介して
金属膜54と電気的に接続されると共に、上部に形成さ
れたボンディング部63は下部樹脂部53の上面に延在
しワイヤ18がボンディングされる。
【0094】本実施例のように、樹脂パッケージ51を
上部樹脂部52と下部樹脂部53の上下2層構造とする
ことにより、上部樹脂部52と下部樹脂部53で樹脂の
種類を異ならせることができる。このため、例えば半導
体素子11が搭載される下部樹脂部53を熱に強くかつ
機械的強度の高い樹脂により形成すると共に、上部樹脂
部52を放熱特性の良好な樹脂により形成する等が可能
となり、半導体装置50の特性向上を図ることができ
る。
【0095】また、樹脂パッケージ51の下部樹脂部5
3に樹脂突起54を形成すると共にこの樹脂突起54に
金属膜55を形成したことにより、樹脂突起54及び金
属膜55はBGAタイプの半導体装置の半田バンプと同
等の機能を奏するため、半導体装置50の実装性を向上
することができる。
【0096】尚、上記した実施例では、樹脂パッケージ
51を上部樹脂部52と下部樹脂部53とよりなる2層
構造とした構成を示したが、樹脂パッケージ51は2層
構造に限定されるものではなく、3層以上の構成として
もよい。続いて、第2実施例に係る半導体装置50の製
造方法について図30乃至図39を用いて説明する。
尚、本実施例に係る製造方法は金属膜55及び接続電極
56の形成方法に特徴を有し、他の構成の製造方法は前
記した実施例で説明した製造方法と変わらないため、以
下の説明では金属膜55及び接続電極56の形成方法に
ついてのみ説明するものとする。
【0097】先ず、図30に示すように銅(Cu)等よ
りなる平板状の金属基材21を用意する。そして、この
金属基材21の上下両面に例えば感光性樹脂等よりなる
エッチングレジストを塗布し(レジスト塗布工程)、続
いてこのエッチングレジストに図示しないマスクを用い
て露光処理を行い、その後に現像処理を行うことにより
エッチングレジストの凹部形成位置に対応する部位を除
去し、図31に示すレジストパターン24aを形成する
(レジストパターン形成工程)。
【0098】レジストパターン形成工程が終了すると、
レジストパターン24aが形成された金属基材21に対
しエッチング処理が実施される(エッチング工程)。こ
のエッチング工程では、金属基材21の上面からのみの
ハーフエッチングが実施され、これにより図32(図3
2以降の各図は、図31に矢印Bで示す破線で囲まれた
領域を拡大してしめしている)に示されるように金属基
材21の凹部形成位置には凹部58が形成される。
【0099】上記のようにエッチング工程が実施される
と、続いて金属膜形成工程が実施され金属膜55が形成
される。本実施例においては、金属膜55の形成にメッ
キ法を用いており、金属基材21をメッキ槽に浸漬して
電界メッキを行う。本実施例に係る金属膜55は、パラ
ジウム(Pd)の単層構造とされているため、1回のメ
ッキ処理により金属膜55が形成される。図33は金属
膜55が形成された金属基材21を示している。
【0100】尚、上記した金属膜形成工程では、メッキ
法を用いて金属膜55を形成する方法を説明したが、金
属膜55の形成はメッキ法に限定されるものではなく、
例えば蒸着法,スパッタリング法等の他の膜形成技術を
用いて形成する構成としてもよい。
【0101】上記のように金属膜形成工程において凹部
58内に金属膜55が形成されると、続いてレジストパ
ターン24aを除去するレジスト除去工程が実施され、
図34に示されるリードフレーム59が形成される。上
記のようにリードフレーム59が形成されると、続いて
このリードフレーム59を用いて半導体装置50が製造
される。先ず、リードフレーム59の上部に、図35に
示されるように下部樹脂部53を配設する。この際、下
部樹脂部53は金属膜55が形成されている凹部58内
にも侵入して樹脂突起54が形成される。
【0102】次に、図36に示されるように下部樹脂部
53の樹脂突起54が形成された位置にスルーホール5
7を形成する。このスルーホール57を形成することに
より、金属膜55は露出した状態となる。スルーホール
57が形成されると、続いて下部樹脂部53の上部全面
に所定の膜厚で接続電極56となる導電性金属膜60を
形成する。この導電性金属膜60は、無電解メッキ法,
蒸着法,或いはスパッタリング法を用いて形成される。
また、導電性金属膜60を形成する際、導電性金属膜6
0はスルーホール57の内部にも充填されて下方延出部
62を形成するため、よって図37に示されるように導
電性金属膜60と金属膜55とは電気的に接続された構
成となる。
【0103】続いて、導電性金属膜60の上部にエッチ
ングレジストを塗布すると共に露光・現像処理を行い、
図38に示されるように、接続電極56の形成位置にレ
ジストパターン61を形成する。そして、レジストパタ
ーン61をマスクとして導電性金属膜60に対するエッ
チング処理が実施され、接続電極56の形成位置以外の
導電性金属膜60が除去される。
【0104】これにより、図39に示されるように、下
方延出部62が金属膜55に接続されると共に、ワイヤ
18が接続されるボンディング部63が下部樹脂部53
の上部に延在した構成の接続電極56が形成される。
尚、接続電極56が形成された後に実施される製造方法
は、前記した図15乃至図23を用いて説明した製造方
法と略同様であるためその説明は省略する。
【0105】次に本発明の第3実施例である半導体装置
70について説明する。図40は本発明の第3実施例で
ある半導体装置70を示している。尚、同図において、
第2実施例に係る半導体装置50と同一構成については
同一符号を附してその説明を省略する。
【0106】第3実施例に係る半導体装置70は、樹脂
パッケージ51を上部樹脂部52と下部樹脂部53との
2層構造とすると共に、第2実施例に設けられていた樹
脂突起54に代えて金属突起71を接続電極72に形成
したことを特徴とするものである。この金属突起71に
は例えばパラジウム(Pd)の単層構造の金属膜55が
直接的に配設されている。
【0107】この接続電極72は下部樹脂部53に配設
されており、金属突起71は下部樹脂部53に形成され
た穴部73を介して金属膜54と電気的に接続される。
また、接続電極72の上部に形成されたボンディング部
74は下部樹脂部53の上面に延在しワイヤ18がボン
ディングされる。
【0108】本実施例に係る半導体装置70も第2実施
例に係る半導体装置50と同様に、樹脂パッケージ51
を上部樹脂部52と下部樹脂部53の上下2層構造とし
ているため、半導体装置50の特性向上を図ることがで
きる。また、接続電極72に金属突起71を形成し、こ
の金属突起71に直接金属膜54を形成することによ
り、金属突起71と金属膜54との接合部位におけるイ
ンピーダンスを低減することができ、よって半導体装置
70の電気的特性を向上することができる。尚、本実施
例においても樹脂パッケージ51は2層構造に限定され
るものではなく、3層以上の構成としてもよい。
【0109】続いて、第3実施例に係る半導体装置70
の製造方法について図41乃至図50を用いて説明す
る。尚、本実施例に係る製造方法は金属膜55及び接続
電極72の形成方法に特徴を有し、他の構成の製造方法
は前記した実施例で説明した製造方法と変わらないた
め、以下の説明では金属膜55及び接続電極72の形成
方法についてのみ説明するものとする。
【0110】先ず、図41に示すように銅(Cu)等よ
りなる平板状の金属基材21を用意する。そして、この
金属基材21の上下両面に例えば感光性樹脂等よりなる
エッチングレジストを塗布し、続いてこのエッチングレ
ジストに露光・現像処理を行うことによりエッチングレ
ジストの凹部形成位置に対応する部位を除去し、図42
に示すレジストパターン24aを形成する。
【0111】続いて、レジストパターン24aが形成さ
れた金属基材21に対しエッチング処理が実施される。
このエッチング処理では、金属基材21の上面からのみ
のハーフエッチングが実施され、これにより図43(図
43以降の各図は、図42に矢印Cで示す破線で囲まれ
た領域を拡大して示している)に示されるように金属基
材21の凹部形成位置には凹部58が形成される。
【0112】上記のエッチング処理が完了すると、続い
て金属膜形成工程が実施され、図44に示されるように
凹部58内に例えばメッキ法により金属膜55が形成さ
れる。尚、上記した金属膜の形成はメッキ法に限定され
るものではなく、例えば蒸着法,スパッタリング法等の
他の膜形成技術を用いて形成する構成としてもよい。
【0113】また、上記のように凹部58内に金属膜5
5が形成されると、続いてレジストパターン24aを除
去するレジスト除去工程が実施され、図45に示される
リードフレーム59が形成される。上記のようにリード
フレーム59が形成されると、続いてこのリードフレー
ム59を用いて半導体装置70が製造される。先ず、リ
ードフレーム59の上部に、図46に示されるように下
部樹脂部53を配設する。次に、図47に示されるよう
に下部樹脂部53の金属膜55と対向する部分を取り除
き、下部樹脂部53に穴部73を形成する。この穴部7
3を形成することにより、金属膜55は露出した状態と
なる。
【0114】穴部73が形成されると、続いて下部樹脂
部53の上部全面に所定の膜厚で接続電極72となる導
電性金属膜60を形成する。この導電性金属膜60は、
無電解メッキ法,蒸着法,或いはスパッタリング法を用
いて形成される。また、導電性金属膜60を形成する
際、導電性金属膜60は凹部58の内部にも充填されて
金属突起71を形成するため、よって図48に示される
ように金属突起71と金属膜55とは直接的に電気的に
接続された構成となる。
【0115】この際、本実施例では前記した実施例で形
成されたスルーホール57に対して穴部73の面積が広
いため、金属突起71と金属膜55との接触面積は広く
なる。このため、金属突起71と金属膜55とを低イン
ピーダンスで電気的に接続することができる。
【0116】上記のように導電性金属膜60が形成され
ると、この導電性金属膜60の上部にエッチングレジス
トを塗布すると共に露光・現像処理を行い、図49に示
されるように、接続電極部72の形成位置にレジストパ
ターン61を形成する。そして、レジストパターン61
をマスクとして導電性金属膜60に対するエッチング処
理が実施され、接続電極部72の形成位置以外の導電性
金属膜60が除去される。
【0117】これにより、図50に示されるように、金
属突起71が金属膜55に接続されると共に、ワイヤ1
8が接続されるボンディング部74が下部樹脂部53の
上部に延在した構成の接続電極72が形成される。尚、
接続電極部72が形成された後に実施される製造方法
は、前記した図15乃至図23を用いて説明した製造方
法と略同様であるためその説明は省略する。
【0118】次に本発明の第4実施例である半導体装置
80について説明する。図51は本発明の第4実施例で
ある半導体装置80を示している。尚、同図において、
第2実施例に係る半導体装置50と同一構成については
同一符号を附してその説明を省略する。
【0119】第4実施例に係る半導体装置80は、樹脂
パッケージ81を上部樹脂部82と下部樹脂部83との
2層構造とすると共に、下部樹脂部83を絶縁性樹脂テ
ープにより構成したことを特徴とするものである(以
下、下部樹脂部83を樹脂テープ83という)。
【0120】また、樹脂テープ83の所定位置には穴部
84が形成されており、この穴部84を覆うように樹脂
テープ83の実装面(下面)には外部電極膜85が形成
されている。この外部電極膜85には、穴部34を介し
てワイヤ18がボンディングされている。
【0121】本実施例に係る半導体装置80も第2実施
例に係る半導体装置50と同様に、樹脂パッケージ81
を上部樹脂部82と樹脂テープ83の上下2層構造とし
ているため、半導体装置80の特性向上を図ることがで
きる。また、樹脂パッケージ81の最下層に位置する樹
脂部を樹脂テープ83により形成することにより、半導
体装置80を製造する際に他の実施例では必要とされた
リードフレーム20,59は不要となりコスト低減を図
ることができる。
【0122】
【発明の効果】上述の如く本発明によれば、下記の種々
の効果を実現することができる。請求項1記載の発明に
よれば、インナーリードやアウターリードが不要とな
り、樹脂突起に形成された金属膜を外部端子として実装
することができるため、実装面積を小さくできる。ま
た、半導体装置内にリードフレームが配設されないた
め、コストの低減を図ることができる。更に、樹脂突起
及び金属膜は、BGAタイプの半導体装置の半田バンプ
と同等の機能を奏するため、実装性を向上することがで
きる。
【0123】また、請求項2乃至5記載の発明によれ
ば、金属膜を単層とした場合には、接続手段(例えば、
ワイヤボンディング)の接合性及び半田付け性が共に良
好な金属を金属膜として用い、また複数層を積層した金
属膜の場合には、最内層を接続手段の接合性が良好な金
属とし、かつ最外層を半田付け性が共に良好な金属とし
たことにより、半導体素子と金属膜との電気的接続及び
金属基板と実装基板との電気的接続を共に良好とするこ
とができる。
【0124】また、請求項6記載の発明によれば、凹部
と金属膜が形成されただけの簡単な構成のリードフレー
ムにより、請求項1乃至5のいずれかに記載の半導体装
置を製造することができる。また、請求項7記載の発明
によれば、レジスト塗布,レジストパターン形成,エッ
チング,金属膜形成,及びレジスト除去等の簡単な工程
によりリードフレームを形成することができる。
【0125】また、請求項8記載の発明によれば、レジ
ストパターン形成工程において給電部に対応する位置の
エッチングレジストも除去されるため、給電部の形成を
容易に行うことができる。また、請求項9記載の発明に
よれば、リードの切断処理、及びリードを所定形状(例
えばガルウィング形状)に成形する工程が不要となり、
半導体装置の製造工程を簡単化することができる。
【0126】また、請求項10記載の発明によれば、ワ
イヤループの低背化を図ることができ、これに伴い半導
体装置の低背化を図ることができる。また、配設ピッチ
の広い金属膜にファーストボンディングを行い、配設ピ
ッチの狭い電極パッドにセカンドボンディングを行う構
成とすることにより、高密度にワイヤの配設を行うこと
が可能となる。
【0127】また、請求項11記載の発明によれば、分
離工程において樹脂パッケージをリードフレームから引
き剥がすことにより分離することにより、容易に樹脂パ
ッケージをリードフレームから分離することができる。
また、請求項12記載の発明によれば、分離工程におい
てリードフレームを金属膜を残して溶解して樹脂パッケ
ージを分離することにより、樹脂パッケージのリードフ
レームからの分離を確実かつ容易に行うことができる。
【0128】また、請求項13及び請求項14記載の発
明によれば、樹脂パッケージをリードフレーム上に複数
個形成しても、各樹脂パッケージはテープ部材或いは連
結樹脂部により連結されているため、リードフレームか
ら分離させても個々バラバラになることはなく、分離工
程後における樹脂パッケージ(半導体装置)の取扱いを
容易とすることができる。
【0129】また、請求項15記載の発明によれば、樹
脂パッケージを構成する各層の樹脂の種類を異ならせる
ことができるため、半導体装置の特性向上を図ることが
できる。また、請求項16記載の発明によれば、樹脂突
起及び金属膜はBGAタイプの半導体装置の半田バンプ
と同等の機能を奏するため、実装性を向上することがで
きる。
【0130】また、請求項17記載の発明によれば、最
下層を形成するための金型(リードフレーム)は不要と
なりコスト低減を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例である半導体装置の断面図
である。
【図2】本発明の第1実施例である半導体装置の底面図
である。
【図3】本発明の第1実施例である半導体装置の透視図
である。
【図4】金属膜(1層)を拡大して示す図である。
【図5】金属膜(2層)を拡大して示す図である。
【図6】金属膜(3層)を拡大して示す図である。
【図7】金属膜(4層)を拡大して示す図である。
【図8】リードフレームの形成方法の一実施例を説明す
るための図である(レジスト塗布工程)。
【図9】リードフレームの形成方法の一実施例を説明す
るための図である(レジストパターン形成工程)。
【図10】リードフレームの形成方法の一実施例を説明
するための図である(エッチング工程)。
【図11】リードフレームに形成される給電部を説明す
るための図である。
【図12】給電部の他の構成を説明するための図であ
る。
【図13】リードフレームの形成方法の一実施例を説明
するための図である(金属膜形成工程)。
【図14】完成したリードフレームを示す断面図であ
る。
【図15】半導体装置の製造方法の一実施例を説明する
ための図である(素子搭載工程)。
【図16】半導体装置の製造方法の一実施例を説明する
ための図である(接続工程)。
【図17】半導体装置の製造方法における接続工程の変
形例を説明するための図である。
【図18】半導体装置の製造方法の一実施例を説明する
ための図である(封止工程)。
【図19】封止工程が終了したリードフレームを示す断
面図である。
【図20】封止工程が終了したリードフレームを示す平
面図及び側面図である。
【図21】半導体装置の製造方法の一実施例を説明する
ための図である(テープ配設工程)。
【図22】半導体装置の製造方法の一実施例を説明する
ための図である(分離工程)。
【図23】封止工程が終了した半導体装置を示す平面図
及び側面図である。
【図24】半導体装置の製造方法における封止工程の第
1変形例を説明するための図である。
【図25】図24に示したリードフレームにテープ配設
工程を実施した状態を示す図である。
【図26】半導体装置の製造方法における封止工程の第
2変形例を説明するための図である。
【図27】第2変形例に係る封止工程を終了した状態の
リードフレームを示す平面図及び側面図である。
【図28】半導体装置の製造方法における分離工程の変
形例を説明するための図である。
【図29】本発明の第2実施例である半導体装置の断面
図である。
【図30】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(基板形成)。
【図31】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(レジスト形
成)。
【図32】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(ハーフエッチ
ング)。
【図33】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(メッキ処
理)。
【図34】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(レジスト剥
離)。
【図35】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(感光性樹脂塗
布)。
【図36】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(スルーホール
形成)。
【図37】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(メッキ処
理)。
【図38】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(レジスト形
成)。
【図39】本発明の第2実施例である半導体装置の金属
膜の形成方法を説明するための図である(エッチング及
びレジスト剥離)。
【図40】本発明の第3実施例である半導体装置の断面
図である。
【図41】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(基板形成)。
【図42】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(レジスト形
成)。
【図43】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(ハーフエッチ
ング)。
【図44】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(メッキ処
理)。
【図45】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(レジスト剥
離)。
【図46】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(感光性樹脂塗
布)。
【図47】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(窓あけ処
理)。
【図48】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(メッキ処
理)。
【図49】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(レジスト形
成)。
【図50】本発明の第3実施例である半導体装置の金属
膜の形成方法を説明するための図である(エッチング及
びレジスト剥離)。
【図51】本発明の第4実施例である半導体装置の断面
図である。
【図52】従来の半導体装置の一例を説明するための図
である。
【図53】従来の半導体装置の一例を説明するための図
である。
【符号の説明】
10,50,70,80 半導体装置 11 半導体素子 12,51,81 樹脂パッケージ 13,13A〜13D,55 金属膜 13B-1,13C-1,13D-1 外層 13C-2 中間層 13D-2 第1中間層 13D-3 第2中間層 13B-2,13C-3,13D-4 内層 14 電極パッド 17,54 樹脂突起 18 ワイヤ 20,59 リードフレーム 21 金属基材 22,58 凹部 24 エッチングレジスト 24a,61 レジストパターン 25 給電部 26 枠状部 27 連結部 28 リードフレームユニット 33 テープ部材 34 ランナーフレーム 52,82 上部樹脂部 53,83 下部樹脂部 56,72 接続電極 57 スルーホール 60 導電性金属膜 62 下方延出部 63,74 ボンディング部 71 金属突起 73,84 穴部 83 樹脂テープ 35 外部電極膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 // H01L 21/321 H01L 21/92 602J 621A (72)発明者 織茂 政一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 埜本 隆司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 迫田 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小野寺 正徳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子と、 該半導体素子を封止する樹脂パッケージと、 該樹脂パッケージの実装側面に突出形成された樹脂突起
    と、 該樹脂突起に配設された金属膜と、 前記半導体素子上の電極パッドと前記金属膜とを電気的
    に接続する接続手段とを具備することを特徴とする半導
    体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記金属膜を銀(Ag)及びパラジウム(Pd)のうち
    一つにより形成したことを特徴とする半導体装置。
  3. 【請求項3】 請求項1記載の半導体装置において、 前記金属膜を外層よりパラジウム(Pd)層及び金(A
    u)層の二層により形成したことを特徴とする半導体装
    置。
  4. 【請求項4】 請求項1記載の半導体装置において、 前記金属膜を、外層より金(Au)層,ニッケル(N
    i)層,金(Au)層の三層膜、外層よりパラジウム
    (Pd)層,ニッケル(Ni)層,パラジウム(Pd)
    層の三層膜、外層より金(Au)層,パラジウム(P
    d)層,金(Au)層の三層膜、外層より半田層,ニッ
    ケル(Ni)層,金(Au)層の三層膜、及び外層より
    半田層,ニッケル(Ni)層,パラジウム(Pd)層の
    三層膜のうち一つの三層膜により形成したことを特徴と
    する半導体装置。
  5. 【請求項5】 請求項1記載の半導体装置において、 前記金属膜を外層より半田層,ニッケル(Ni)層,パ
    ラジウム(Pd)層,金(Au)層の四層膜、及び外層
    よりパラジウム(Pd)層,ニッケル(Ni)層,パラ
    ジウム(Pd)層,金(Au)層の四層膜のうち一つの
    四層膜により形成したことを特徴とする半導体装置。
  6. 【請求項6】 請求項1乃至5のいずれかに記載の半導
    体装置を製造する際に用いるリードフレームであって、 前記樹脂突起と対応する位置に形成された凹部と、 該凹部に形成された請求項1乃至5のいずれかに記載の
    金属膜とを具備することを特徴とするリードフレーム。
  7. 【請求項7】 請求項6記載のリードフレームの製造方
    法であって、 基材両面にエッチングレジストを塗布するレジスト塗布
    工程と、 前記エッチングレジストの凹部形成位置に対応する部位
    を除去して所定のレジストパターンを形成するレジスト
    パターン形成工程と、 前記基板の前記凹部形成位置に凹部を形成するエッチン
    グ工程と、 該エッチング工程で形成された凹部内に、請求項1乃至
    11のいずれかに記載の金属膜を形成する金属膜形成工
    程と、 前記エッチングレジストを除去するレジスト除去工程と
    を具備することを特徴とするリードフレームの製造方
    法。
  8. 【請求項8】 請求項7記載のリードフレームの製造方
    法において、 前記金属膜形成工程ではメッキ法を用いて前記金属膜を
    形成すると共に、 前記レジストパターン形成工程では前記メッキ処理に用
    いる電極が接続される給電部に対応する位置の前記エッ
    チングレジストも除去することを特徴とするリードフレ
    ームの製造方法。
  9. 【請求項9】 請求項6記載のリードフレームを用いた
    半導体装置の製造方法において、 前記リードフレームに半導体素子を搭載する素子搭載工
    程と、 前記半導体素子に形成された電極パッドと、前記リード
    フレームに形成されている前記金属膜とを電気的に接続
    する接続工程と、 前記リードフレーム上に、前記半導体素子を封止するよ
    う樹脂を形成し樹脂パッケージを形成する封止工程と、 前記リードフレームから前記樹脂パッケージを前記金属
    膜と共に分離する分離工程とを具備することを特徴とす
    る半導体装置の製造方法。
  10. 【請求項10】 請求項9記載の半導体装置の製造方法
    において、 前記接続工程では前記電極パッドと前記金属膜とを電気
    的に接続する方法としてワイヤボンディング法を用いる
    と共に、 先ず前記金属膜にワイヤの一端を接続し、続いて前記金
    属膜から前記電極パッドにワイヤを引き出した上でワイ
    ヤの他端部を前記電極パッドに接続することを特徴とす
    る半導体装置の製造方法。
  11. 【請求項11】 請求項9または10記載の半導体装置
    の製造方法において、 前記分離工程では前記樹脂パッケージを前記リードフレ
    ームから引き剥がすことにより分離することを特徴とす
    る半導体装置の製造方法。
  12. 【請求項12】 請求項9または10記載の半導体装置
    の製造方法において、 前記分離工程では前記リードフレームを前記金属膜を残
    して溶解して前記樹脂パッケージを分離することを特徴
    とする半導体装置の製造方法。
  13. 【請求項13】 請求項9乃至12のいずれかに記載の
    半導体装置の製造方法において、 前記封止工程では、前記樹脂パッケージを前記リードフ
    レーム上に複数個夫々独立した構成で一括的に形成する
    と共に、 前記樹脂パッケージの形成前、または形成後に前記複数
    個の樹脂パッケージを連結するテープ部材を配設するテ
    ープ配設工程を有することを特徴とする半導体装置の製
    造方法。
  14. 【請求項14】 請求項9乃至12のいずれかに記載の
    半導体装置の製造方法において、 前記封止工程では、前記樹脂パッケージを前記リードフ
    レーム上に複数個夫々連結樹脂部で接続された構成で一
    括的に形成すると共に、 前記分離工程を実施した後に前記連結樹脂部を除去する
    連結樹脂除去工程を有することを特徴とする半導体装置
    の製造方法。
  15. 【請求項15】 半導体素子と、 該半導体素子を封止する樹脂パッケージと、 該樹脂パッケージの実装面に配設された金属膜と、 前記半導体素子上の電極パッドと前記金属膜とを電気的
    に接続する接続手段とを具備することを特徴とする半導
    体装置において、 前記樹脂パッケージを少なくとも上下2層の樹脂部によ
    り構成したことを特徴とする半導体装置。
  16. 【請求項16】 請求項15記載の半導体装置におい
    て、 前記樹脂パッケージの最下層に位置する樹脂部は、前記
    実装面に突出形成された樹脂突起を有しており、 該樹脂突起に前記金属膜が形成されていることを特徴と
    する半導体装置。
  17. 【請求項17】 請求項15記載の半導体装置におい
    て、 前記樹脂パッケージの最下層に位置する樹脂部を絶縁性
    樹脂テープにより形成されていることを特徴とする半導
    体装置。
JP7322803A 1995-11-08 1995-12-12 半導体装置及びその製造方法及びリードフレーム及びその製造方法 Expired - Lifetime JP3007833B2 (ja)

Priority Applications (18)

Application Number Priority Date Filing Date Title
JP7322803A JP3007833B2 (ja) 1995-12-12 1995-12-12 半導体装置及びその製造方法及びリードフレーム及びその製造方法
TW085107011A TW302529B (en) 1995-12-12 1996-06-11 The semiconductor device & its manufacturing method
US08/744,048 US6072239A (en) 1995-11-08 1996-11-06 Device having resin package with projections
EP19960308093 EP0773584B1 (en) 1995-11-08 1996-11-07 Device having resin package and method of producing the same
EP20020016355 EP1261026A1 (en) 1995-11-08 1996-11-07 Device having resin package and method of producing the same
EP20020016357 EP1291911A1 (en) 1995-11-08 1996-11-07 Method having resin package and method of producing the same
KR1019960052529A KR100212403B1 (ko) 1995-11-08 1996-11-07 수지패키지를 갖는 장치 및 그 제조방법
EP20020016354 EP1284501A1 (en) 1995-11-08 1996-11-07 Device having resin package and method of producing the same
EP20020016356 EP1284502A1 (en) 1995-11-08 1996-11-07 Device having resin package and method of producing the same
TW085113625A TW348306B (en) 1995-11-08 1996-11-07 Device having resin package and method of producing the same
CNB96114520XA CN1215537C (zh) 1995-11-08 1996-11-08 具有树脂封壳的元件
CNB2004100476353A CN1307698C (zh) 1995-11-08 1996-11-08 具有树脂封壳的元件及其制作方法
US09/192,445 US6159770A (en) 1995-11-08 1998-11-16 Method and apparatus for fabricating semiconductor device
US09/192,201 US6376921B1 (en) 1995-11-08 1998-11-16 Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US09/200,846 US6329711B1 (en) 1995-11-08 1998-11-30 Semiconductor device and mounting structure
US09/442,038 US6856017B2 (en) 1995-11-08 1999-11-17 Device having resin package and method of producing the same
US09/809,105 US6573121B2 (en) 1995-11-08 2001-03-16 Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US10/856,777 US7144754B2 (en) 1995-11-08 2004-06-01 Device having resin package and method of producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7322803A JP3007833B2 (ja) 1995-12-12 1995-12-12 半導体装置及びその製造方法及びリードフレーム及びその製造方法

Publications (2)

Publication Number Publication Date
JPH09162348A true JPH09162348A (ja) 1997-06-20
JP3007833B2 JP3007833B2 (ja) 2000-02-07

Family

ID=18147808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7322803A Expired - Lifetime JP3007833B2 (ja) 1995-11-08 1995-12-12 半導体装置及びその製造方法及びリードフレーム及びその製造方法

Country Status (2)

Country Link
JP (1) JP3007833B2 (ja)
TW (1) TW302529B (ja)

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204162B1 (en) 1998-11-05 2001-03-20 Shinko Electric Industries Co., Ltd. Production of semiconductor device
WO2001067513A1 (en) * 2000-03-09 2001-09-13 Fujitsu Limited Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame
JP2001319995A (ja) * 2000-05-10 2001-11-16 Sanyo Electric Co Ltd 半導体装置の製造方法
US6329711B1 (en) 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
US6339261B1 (en) 1999-04-06 2002-01-15 Shinko Electric Industries Co., Ltd. Semiconductor device and process of producing same
US6348416B1 (en) 1998-12-24 2002-02-19 Shinko Electric Industries Co., Ltd Carrier substrate for producing semiconductor device
US6423643B1 (en) 1999-10-01 2002-07-23 Shinko Electric Industries Co., Ltd Process of making carrier substrate and semiconductor device
US6429043B1 (en) 1999-05-07 2002-08-06 Nec Corporation Semiconductor circuitry device and method for manufacturing the same
JP2002270715A (ja) * 2001-03-09 2002-09-20 Sumitomo Bakelite Co Ltd 半導体装置の製造方法および半導体装置
US6498392B2 (en) 2000-01-24 2002-12-24 Nec Corporation Semiconductor devices having different package sizes made by using common parts
EP1398832A3 (en) * 2002-09-10 2004-09-08 Fujitsu Limited Camera module for compact electronic equipments
JP2006502596A (ja) * 2002-10-08 2006-01-19 チップパック,インク. 裏返しにされた第二のパッケージを有する積み重ねられた半導体マルチパッケージモジュール
US7135782B2 (en) 2001-12-03 2006-11-14 Sharp Kabushiki Kaisha Semiconductor module and production method therefor and module for IC cards and the like
US7148576B2 (en) 2001-09-28 2006-12-12 Renesas Technology Corp. Semiconductor device and method of fabricating the same
JP2008010729A (ja) * 2006-06-30 2008-01-17 Hitachi Aic Inc 実装基板
JP2009027166A (ja) * 2007-07-19 2009-02-05 Advanced Optoelectronic Technology Inc 化合物半導体デバイスのパッケージ封入構造及びその作成方法
US7659634B2 (en) 2003-01-16 2010-02-09 Panasonic Corporation Lead frame, method of manufacturing the same, semiconductor device using lead frame and method of manufacturing semiconductor device
JP2010050491A (ja) * 2009-12-02 2010-03-04 Renesas Technology Corp 半導体装置の製造方法
JP2010272895A (ja) * 2004-12-16 2010-12-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
US7884453B2 (en) 2006-09-26 2011-02-08 Shinko Electric Industries Co., Ltd. Semiconductor device and manufacturing method thereof
JP4766050B2 (ja) * 2005-11-02 2011-09-07 パナソニック株式会社 電子回路装置の製造方法
US8525355B2 (en) 2006-04-20 2013-09-03 Shinko Electric Industries Co., Ltd. Semiconductor device, electronic apparatus and semiconductor device fabricating method
JP2017045945A (ja) * 2015-08-28 2017-03-02 Shマテリアル株式会社 リードフレーム及び半導体装置、並びにそれらの製造方法
JP2021028996A (ja) * 2015-11-19 2021-02-25 マクセルホールディングス株式会社 半導体装置用基板、半導体装置
JP2022189979A (ja) * 2020-11-30 2022-12-22 マクセル株式会社 半導体装置用基板、半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3189703B2 (ja) * 1996-10-08 2001-07-16 富士通株式会社 半導体装置及びその製造方法
JP2011060801A (ja) * 2009-09-07 2011-03-24 Nichia Corp 発光装置及びその製造方法

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329711B1 (en) 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
US6204162B1 (en) 1998-11-05 2001-03-20 Shinko Electric Industries Co., Ltd. Production of semiconductor device
US6700198B2 (en) 1998-12-24 2004-03-02 Shinko Electric Industries Co., Ltd. Resin for semiconductor wire
US6348416B1 (en) 1998-12-24 2002-02-19 Shinko Electric Industries Co., Ltd Carrier substrate for producing semiconductor device
US6339261B1 (en) 1999-04-06 2002-01-15 Shinko Electric Industries Co., Ltd. Semiconductor device and process of producing same
US6429043B1 (en) 1999-05-07 2002-08-06 Nec Corporation Semiconductor circuitry device and method for manufacturing the same
US6423643B1 (en) 1999-10-01 2002-07-23 Shinko Electric Industries Co., Ltd Process of making carrier substrate and semiconductor device
KR100721839B1 (ko) * 1999-10-01 2007-05-28 신꼬오덴기 고교 가부시키가이샤 캐리어 기판의 제조 방법 및 반도체 장치의 제조 방법
EP1091401A3 (en) * 1999-10-01 2003-07-02 Shinko Electric Industries Co. Ltd. Semiconductor device package and process for production
US6855577B2 (en) 2000-01-24 2005-02-15 Nec Electronics Corporation Semiconductor devices having different package sizes made by using common parts
US6498392B2 (en) 2000-01-24 2002-12-24 Nec Corporation Semiconductor devices having different package sizes made by using common parts
US6716675B2 (en) 2000-03-09 2004-04-06 Fujitsu Limited Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame
WO2001067513A1 (en) * 2000-03-09 2001-09-13 Fujitsu Limited Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame
JP2001319995A (ja) * 2000-05-10 2001-11-16 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2002270715A (ja) * 2001-03-09 2002-09-20 Sumitomo Bakelite Co Ltd 半導体装置の製造方法および半導体装置
US7148576B2 (en) 2001-09-28 2006-12-12 Renesas Technology Corp. Semiconductor device and method of fabricating the same
US7135782B2 (en) 2001-12-03 2006-11-14 Sharp Kabushiki Kaisha Semiconductor module and production method therefor and module for IC cards and the like
US7202460B2 (en) 2002-09-10 2007-04-10 Fujitsu Limited Camera module for compact electronic equipments
EP1398832A3 (en) * 2002-09-10 2004-09-08 Fujitsu Limited Camera module for compact electronic equipments
US7282693B2 (en) 2002-09-10 2007-10-16 Fujitsu Limited Camera module for compact electronic equipments
JP2006502596A (ja) * 2002-10-08 2006-01-19 チップパック,インク. 裏返しにされた第二のパッケージを有する積み重ねられた半導体マルチパッケージモジュール
US7659634B2 (en) 2003-01-16 2010-02-09 Panasonic Corporation Lead frame, method of manufacturing the same, semiconductor device using lead frame and method of manufacturing semiconductor device
US7723161B2 (en) 2003-01-16 2010-05-25 Panasonic Corporation Lead frame, method of manufacturing the same, semiconductor device using lead frame and method of manufacturing semiconductor device
KR101007595B1 (ko) * 2003-01-16 2011-01-12 파나소닉 주식회사 리드 프레임, 그 제조방법, 이를 이용한 반도체 장치 및그 제조방법
JP2010272895A (ja) * 2004-12-16 2010-12-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
JP4766050B2 (ja) * 2005-11-02 2011-09-07 パナソニック株式会社 電子回路装置の製造方法
US8525355B2 (en) 2006-04-20 2013-09-03 Shinko Electric Industries Co., Ltd. Semiconductor device, electronic apparatus and semiconductor device fabricating method
JP2008010729A (ja) * 2006-06-30 2008-01-17 Hitachi Aic Inc 実装基板
US8211754B2 (en) 2006-09-26 2012-07-03 Shinko Electric Industries Co., Ltd. Semiconductor device and manufacturing method thereof
US7884453B2 (en) 2006-09-26 2011-02-08 Shinko Electric Industries Co., Ltd. Semiconductor device and manufacturing method thereof
JP2009027166A (ja) * 2007-07-19 2009-02-05 Advanced Optoelectronic Technology Inc 化合物半導体デバイスのパッケージ封入構造及びその作成方法
JP2010050491A (ja) * 2009-12-02 2010-03-04 Renesas Technology Corp 半導体装置の製造方法
JP2017045945A (ja) * 2015-08-28 2017-03-02 Shマテリアル株式会社 リードフレーム及び半導体装置、並びにそれらの製造方法
JP2021028996A (ja) * 2015-11-19 2021-02-25 マクセルホールディングス株式会社 半導体装置用基板、半導体装置
JP2022189979A (ja) * 2020-11-30 2022-12-22 マクセル株式会社 半導体装置用基板、半導体装置
JP2024003147A (ja) * 2020-11-30 2024-01-11 マクセル株式会社 半導体装置用基板およびその製造方法、半導体装置

Also Published As

Publication number Publication date
JP3007833B2 (ja) 2000-02-07
TW302529B (en) 1997-04-11

Similar Documents

Publication Publication Date Title
JP3007833B2 (ja) 半導体装置及びその製造方法及びリードフレーム及びその製造方法
JP3189703B2 (ja) 半導体装置及びその製造方法
KR100301357B1 (ko) 반도체장치및그제조방법및리드프레임의제조방법
US6078097A (en) Lead frame
US6774467B2 (en) Semiconductor device and process of production of same
JP3780122B2 (ja) 半導体装置の製造方法
US6720207B2 (en) Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
US20070269932A1 (en) Semiconductor Device Having Post-Mold Nickel/Palladium/Gold Plated Leads
US7923835B2 (en) Package, electronic device, substrate having a separation region and a wiring layers, and method for manufacturing
WO2009123048A1 (ja) 配線用電子部品及びその製造方法
JP2009517869A (ja) 半導体デバイスの耐湿信頼性を改良しはんだ付け性を高めたリードフレーム
JP2005286057A (ja) 回路装置およびその製造方法
JP2005294443A (ja) 半導体装置及びその製造方法
JP2000195984A (ja) 半導体装置用キャリア基板及びその製造方法及び半導体装置及びその製造方法
JPH10247715A (ja) 半導体装置及びその製造方法
JP3181229B2 (ja) 半導体装置及びその製造方法及びその実装方法及びリードフレーム及びその製造方法
JP4190659B2 (ja) 配線基板とその製造方法
JP3181243B2 (ja) 半導体装置及びその製造方法
KR101297662B1 (ko) 리드프레임의 제조방법
JP7145414B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
US20010001069A1 (en) Metal stud array packaging
JPH11102991A (ja) 半導体素子搭載フレーム
KR100558269B1 (ko) 금속 칩 스케일 반도체패키지 및 그 제조방법
JP7499114B2 (ja) 半導体装置及びその製造方法
KR100246848B1 (ko) 랜드 그리드 어레이 및 이를 채용한 반도체 패키지

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19991116

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081126

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081126

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081126

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091126

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101126

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101126

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111126

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111126

Year of fee payment: 12

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111126

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111126

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121126

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121126

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131126

Year of fee payment: 14

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term