JPH09162784A - ロールオフフィルタ - Google Patents
ロールオフフィルタInfo
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- JPH09162784A JPH09162784A JP31498795A JP31498795A JPH09162784A JP H09162784 A JPH09162784 A JP H09162784A JP 31498795 A JP31498795 A JP 31498795A JP 31498795 A JP31498795 A JP 31498795A JP H09162784 A JPH09162784 A JP H09162784A
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- 230000001934 delay Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 計算量を低減し、回路規模の縮小に有効なロ
ールオフフィルタを提供すること。 【解決手段】 ロールオフフィルタを、インパルス応答
のメインローブについてトランスバーサルフィルタを用
いて計算を行うメインローブ計算器１１と、メインロー
ブ以外のサイドローブについてサイン波による近似計算
を用いて計算を行うサイドローブ計算器１２と、前記メ
インローブ計算器の出力と前記サイドローブ計算器の出
力とを加算する加算器１３とで構成した。
ールオフフィルタを提供すること。 【解決手段】 ロールオフフィルタを、インパルス応答
のメインローブについてトランスバーサルフィルタを用
いて計算を行うメインローブ計算器１１と、メインロー
ブ以外のサイドローブについてサイン波による近似計算
を用いて計算を行うサイドローブ計算器１２と、前記メ
インローブ計算器の出力と前記サイドローブ計算器の出
力とを加算する加算器１３とで構成した。
Description
【０００１】
【発明の属する技術分野】本発明はデジタル信号の伝送
において帯域制限を行うために設けられるロールオフフ
ィルタに関し、特にロールオフ率の小さいロールオフフ
ィルタのデジタル回路の構成に関するものである。
において帯域制限を行うために設けられるロールオフフ
ィルタに関し、特にロールオフ率の小さいロールオフフ
ィルタのデジタル回路の構成に関するものである。
【０００２】
【従来の技術】デジタル信号の伝送において、高周波成
分を除去し帯域を制限するためにＬＰＦが必要となる。
通常用いられるＬＰＦは、図２に示すようなＤＴＬ（Ｄ
ｅｌａｙｅｄ Ｔａｐ Ｌｉｎｅ）を使ったロールオフ
フィルタである。ＤＴＬを使うことにより、より小さな
ロールオフ率αのフィルタを作成することが可能であ
る。フィルタは、その構成要素として、複数の遅延素子
２１、加算器２４の他に、乗算器２２を遅延タップ２３
の数Ｎだけ必要とする。この遅延タップ数Ｎはフィルタ
出力を計算するのに必要な総サンプル数、すなわちシン
ボルあたりのサンプリング数及びフィルタ計算に使用す
るシンボル数に比例し、Ｎが大きいほど、フィルタ出力
の高周波成分を除去するのが容易になる。
分を除去し帯域を制限するためにＬＰＦが必要となる。
通常用いられるＬＰＦは、図２に示すようなＤＴＬ（Ｄ
ｅｌａｙｅｄ Ｔａｐ Ｌｉｎｅ）を使ったロールオフ
フィルタである。ＤＴＬを使うことにより、より小さな
ロールオフ率αのフィルタを作成することが可能であ
る。フィルタは、その構成要素として、複数の遅延素子
２１、加算器２４の他に、乗算器２２を遅延タップ２３
の数Ｎだけ必要とする。この遅延タップ数Ｎはフィルタ
出力を計算するのに必要な総サンプル数、すなわちシン
ボルあたりのサンプリング数及びフィルタ計算に使用す
るシンボル数に比例し、Ｎが大きいほど、フィルタ出力
の高周波成分を除去するのが容易になる。
【０００３】
【発明が解決しようとする課題】ところで、ロールオフ
率αの小さいフィルタを設計する場合に、フィルタのタ
ップ係数｜ｃk ｜（ｋは１〜Ｎの自然数）が収束しにく
くなるため、Ｎを大きくする必要がある。すなわち、ロ
ールオフ率αを小さくすると、乗算器２２の数が増加す
る。一般に、乗算器は加算器等に比べて、回路規模がそ
れ単体で大きく消費電力も多い。ゆえに、乗算器の増加
は回路全体に与える影響が大きく、従来方式ではフィル
タの性能向上は装置全体の規模の増加を必要とする。
率αの小さいフィルタを設計する場合に、フィルタのタ
ップ係数｜ｃk ｜（ｋは１〜Ｎの自然数）が収束しにく
くなるため、Ｎを大きくする必要がある。すなわち、ロ
ールオフ率αを小さくすると、乗算器２２の数が増加す
る。一般に、乗算器は加算器等に比べて、回路規模がそ
れ単体で大きく消費電力も多い。ゆえに、乗算器の増加
は回路全体に与える影響が大きく、従来方式ではフィル
タの性能向上は装置全体の規模の増加を必要とする。
【０００４】そこで、本発明の課題は、計算量を低減
し、回路規模の縮小に有効なロールオフフィルタを提供
することにある。
し、回路規模の縮小に有効なロールオフフィルタを提供
することにある。
【０００５】
【課題を解決するための手段】本発明のロールオフフィ
ルタは、インパルス応答のメインローブについてトラン
スバーサルフィルタを用いて計算を行うメインローブ計
算器と、メインローブ以外のサイドローブについてサイ
ン波による近似計算を用いて計算を行うサイドローブ計
算器と、前記メインローブ計算器の出力と前記サイドロ
ーブ計算器の出力とを加算する加算器とで構成したこと
を特徴とする。
ルタは、インパルス応答のメインローブについてトラン
スバーサルフィルタを用いて計算を行うメインローブ計
算器と、メインローブ以外のサイドローブについてサイ
ン波による近似計算を用いて計算を行うサイドローブ計
算器と、前記メインローブ計算器の出力と前記サイドロ
ーブ計算器の出力とを加算する加算器とで構成したこと
を特徴とする。
【０００６】なお、前記メインローブ計算器は、入力信
号を遅延させるための遅延素子と、該遅延素子の信号を
受けるメインローブ応答計算器とで構成され、該メイン
ローブ応答計算器は、（ｎ−１）（ｎはシンボルあたり
のサンプル数に１を加えた値）個の遅延素子と、これら
の遅延素子の入力側あるいは出力側に接続したタップ係
数ａｉ（ｉは１〜ｎの自然数）のｎ個の乗算器と、これ
らの乗算器の出力を加算する加算器とから成るトランス
バーサルフィルタで構成される。
号を遅延させるための遅延素子と、該遅延素子の信号を
受けるメインローブ応答計算器とで構成され、該メイン
ローブ応答計算器は、（ｎ−１）（ｎはシンボルあたり
のサンプル数に１を加えた値）個の遅延素子と、これら
の遅延素子の入力側あるいは出力側に接続したタップ係
数ａｉ（ｉは１〜ｎの自然数）のｎ個の乗算器と、これ
らの乗算器の出力を加算する加算器とから成るトランス
バーサルフィルタで構成される。
【０００７】また、前記サイドローブ計算器は、サイン
波による係数の近似計算を用いてサイドローブの波形を
生成する波形生成器と、該波形生成器に接続されてサイ
ドローブの片側を計算する第１のサイドローブ応答計算
器と、これに接続された遅延素子と、該遅延素子に接続
されて前記サイドローブの残りの片側を計算する第２の
サイドローブ応答計算器と、前記第１及び第２のサイド
ローブ応答計算器の出力を加算する加算器とで構成され
る。
波による係数の近似計算を用いてサイドローブの波形を
生成する波形生成器と、該波形生成器に接続されてサイ
ドローブの片側を計算する第１のサイドローブ応答計算
器と、これに接続された遅延素子と、該遅延素子に接続
されて前記サイドローブの残りの片側を計算する第２の
サイドローブ応答計算器と、前記第１及び第２のサイド
ローブ応答計算器の出力を加算する加算器とで構成され
る。
【０００８】
【作用】本発明においては、フィルタの応答波形の特性
に大きく影響するメインローブについては従来通り正確
に計算を行うが、それ以外のサイドローブの部分に関し
てはサイン波で近似して計算を行うことで、計算量の低
減すなわち乗算器の削減を図った。すなわち、図３に示
すような応答波形を出力するロールオフフィルタについ
て考えると、図３におけるメインローブ３１の部分とそ
れ以外のサイドローブ３２の部分にわけて計算を行う。
そして、サイドローブ３２に関しては図２におけるｃk
の式から係数を求めるのではなく、サイン波で近似計算
した係数を用いることにより計算量を低減する。
に大きく影響するメインローブについては従来通り正確
に計算を行うが、それ以外のサイドローブの部分に関し
てはサイン波で近似して計算を行うことで、計算量の低
減すなわち乗算器の削減を図った。すなわち、図３に示
すような応答波形を出力するロールオフフィルタについ
て考えると、図３におけるメインローブ３１の部分とそ
れ以外のサイドローブ３２の部分にわけて計算を行う。
そして、サイドローブ３２に関しては図２におけるｃk
の式から係数を求めるのではなく、サイン波で近似計算
した係数を用いることにより計算量を低減する。
【０００９】
【発明の実施の形態】図３のような応答波形をもつロー
ルオフフィルタについて考える。ここで、シンボルあた
りのサンプル数を４、インパルス応答の期間を８シンボ
ルとし、以下に述べる回路では、クロック周波数はサン
プリング周波数に等しいものとする。フィルタ出力は、
図１に示すように、メインローブ計算器１１とサイドロ
ーブ計算器１２によってそれぞれ計算され、加算器１３
によって加算される。
ルオフフィルタについて考える。ここで、シンボルあた
りのサンプル数を４、インパルス応答の期間を８シンボ
ルとし、以下に述べる回路では、クロック周波数はサン
プリング周波数に等しいものとする。フィルタ出力は、
図１に示すように、メインローブ計算器１１とサイドロ
ーブ計算器１２によってそれぞれ計算され、加算器１３
によって加算される。
【００１０】メインローブ計算器１１は遅延素子１１１
とメインローブ応答計算器１１２からなる。この遅延素
子１１１は、サイドローブの応答部分の後ろにメインロ
ーブの応答をつなげるため、入力信号を遅延させてい
る。ここで、遅延素子１１１の遅延時間ｔ1 は、シンボ
ルあたりのサンプル数が４であるから、図３よりｔ1 ＝
３×４＝１２である。メインローブ応答計算器１１２
は、図４に示す様なｎ−１個の遅延素子４１と、ｎ個の
乗算器４２と、ｎ本のタップ線４３と、加算器４４から
なるトランスバーサルフィルタを使用する。この図４の
トランスバーサルフィルタをメインローブ応答計算器と
して使用する場合、ｎはシンボル辺りのサンプル数の２
倍に１を加えたもの、すなわちｎ＝２×４＋１＝９であ
る。また乗算器の係数ａi （ｉ＝１，…，ｎ）は、事前
に最適になるように設定された値を使用する。
とメインローブ応答計算器１１２からなる。この遅延素
子１１１は、サイドローブの応答部分の後ろにメインロ
ーブの応答をつなげるため、入力信号を遅延させてい
る。ここで、遅延素子１１１の遅延時間ｔ1 は、シンボ
ルあたりのサンプル数が４であるから、図３よりｔ1 ＝
３×４＝１２である。メインローブ応答計算器１１２
は、図４に示す様なｎ−１個の遅延素子４１と、ｎ個の
乗算器４２と、ｎ本のタップ線４３と、加算器４４から
なるトランスバーサルフィルタを使用する。この図４の
トランスバーサルフィルタをメインローブ応答計算器と
して使用する場合、ｎはシンボル辺りのサンプル数の２
倍に１を加えたもの、すなわちｎ＝２×４＋１＝９であ
る。また乗算器の係数ａi （ｉ＝１，…，ｎ）は、事前
に最適になるように設定された値を使用する。
【００１１】一方、サイドローブ計算器１２は、サイン
波による係数の近似計算を用いてサイドローブの波形を
生成する波形生成器１２１と、波形生成器１２１で生成
された波形をそれぞれ加算して、サイドローブの片側を
それぞれ計算するサイドローブ応答計算器１２２，１２
３と遅延素子１２４と、加算器１２５からなる。
波による係数の近似計算を用いてサイドローブの波形を
生成する波形生成器１２１と、波形生成器１２１で生成
された波形をそれぞれ加算して、サイドローブの片側を
それぞれ計算するサイドローブ応答計算器１２２，１２
３と遅延素子１２４と、加算器１２５からなる。
【００１２】波形生成器１２１は、メインローブ応答計
算器１１２と同様に図４のトランスバーサルフィルタを
使用する。この場合、ｎにはシンボルあたりのサンプル
数が入るのでｎ＝４であり、乗算器の係数ａi （ｉ＝
１，…，ｎ）は、サイン波の０からπまでの区間をｎで
分割し、それぞれの振幅値をａi として用いるものとす
る。
算器１１２と同様に図４のトランスバーサルフィルタを
使用する。この場合、ｎにはシンボルあたりのサンプル
数が入るのでｎ＝４であり、乗算器の係数ａi （ｉ＝
１，…，ｎ）は、サイン波の０からπまでの区間をｎで
分割し、それぞれの振幅値をａi として用いるものとす
る。
【００１３】サイドローブ応答計算器１２２，１２３は
共に、図５で示されるような（ｎ−１）×ｍ個の遅延素
子５１と、ｎ個の乗算器５２と、ｎ本のタップ線５３
と、加算器５４からなる回路を使用する。ここで、ｎは
片側で計算すべきシンボル数からメインローブの部分を
引いたものであり、ｎ＝（総シンボル数÷２）−１＝３
となる。また、各タップ間の遅延時間は１シンボル時間
となるので、ｍ＝４である。乗算器の係数ｂi （ｉ＝
１，…，ｎ）は、あらかじめ求められた最適値を使用す
る。このとき図３の応答波形をみてわかるとおり、サイ
ドローブの応答波形はメインローブをはさんで対象であ
ることから、サイドローブ応答計算器１２２と１２３の
乗算器の係数は対象なものを使用できる。すなわち、サ
イドローブ応答計算器１２２の乗算器の係数をｂ2i，サ
イドローブ応答計算器１２３の乗算器の係数をｂ3iとす
ると、ｂ21＝ｂ3n，…，ｂ2i＝ｂ3 (n-i-1) ，…，ｂ2n
＝ｂ31である。これは係数を記憶させる素子はサイドロ
ーブ応答計算器１２２及び１２３で使用する乗算器の総
数ではなく、その半分でよいことを意味する。
共に、図５で示されるような（ｎ−１）×ｍ個の遅延素
子５１と、ｎ個の乗算器５２と、ｎ本のタップ線５３
と、加算器５４からなる回路を使用する。ここで、ｎは
片側で計算すべきシンボル数からメインローブの部分を
引いたものであり、ｎ＝（総シンボル数÷２）−１＝３
となる。また、各タップ間の遅延時間は１シンボル時間
となるので、ｍ＝４である。乗算器の係数ｂi （ｉ＝
１，…，ｎ）は、あらかじめ求められた最適値を使用す
る。このとき図３の応答波形をみてわかるとおり、サイ
ドローブの応答波形はメインローブをはさんで対象であ
ることから、サイドローブ応答計算器１２２と１２３の
乗算器の係数は対象なものを使用できる。すなわち、サ
イドローブ応答計算器１２２の乗算器の係数をｂ2i，サ
イドローブ応答計算器１２３の乗算器の係数をｂ3iとす
ると、ｂ21＝ｂ3n，…，ｂ2i＝ｂ3 (n-i-1) ，…，ｂ2n
＝ｂ31である。これは係数を記憶させる素子はサイドロ
ーブ応答計算器１２２及び１２３で使用する乗算器の総
数ではなく、その半分でよいことを意味する。
【００１４】サイドローブ応答計算器１２２と１２３の
間にある遅延素子１２４はメインローブの出力が入るの
で遅延時間ｔ2 は３シンボル時間、この場合ではｔ2 ＝
３×４＝１２となる。
間にある遅延素子１２４はメインローブの出力が入るの
で遅延時間ｔ2 は３シンボル時間、この場合ではｔ2 ＝
３×４＝１２となる。
【００１５】本発明を適用した上記のような回路を使用
すると乗算器の総数は９＋４＋６＝１９となる。従来型
で必要な乗算器の数は総サンプル数Ｎに等しく、Ｎ＝４
×８＋１＝３３であるので、乗算器は明らかに削減され
ていることがわかる。
すると乗算器の総数は９＋４＋６＝１９となる。従来型
で必要な乗算器の数は総サンプル数Ｎに等しく、Ｎ＝４
×８＋１＝３３であるので、乗算器は明らかに削減され
ていることがわかる。
【００１６】
【発明の効果】従来のフィルタでは、基本的には応答波
形全域にわたってタップからの出力にそれぞれ異なる係
数をかけて計算を行っていたため、タップ数と同じ数だ
けの乗算器が必要であったが、本発明においては、フィ
ルタの特性に大きく影響するメインローブについては正
確に計算をおこない、それ以外の部分の応答波形をサイ
ン波で近似計算することにより係数計算を削減し、その
結果として乗算器の個数を削減、回路規模の縮小、計算
時間の短縮を実現した。
形全域にわたってタップからの出力にそれぞれ異なる係
数をかけて計算を行っていたため、タップ数と同じ数だ
けの乗算器が必要であったが、本発明においては、フィ
ルタの特性に大きく影響するメインローブについては正
確に計算をおこない、それ以外の部分の応答波形をサイ
ン波で近似計算することにより係数計算を削減し、その
結果として乗算器の個数を削減、回路規模の縮小、計算
時間の短縮を実現した。
【図１】本発明におけるロールオフフィルタの実施例を
示す構成図である。
示す構成図である。
【図２】従来使用されてきたロールオフフィルタに関す
る回路構成図である。
る回路構成図である。
【図３】本発明におけるロールオフフィルタの実施例の
応答を示す図である。
応答を示す図である。
【図４】本発明においてメインローブの応答計算および
サイドローブの波形の生成の際に使用するＤＴＬの詳細
図である。
サイドローブの波形の生成の際に使用するＤＴＬの詳細
図である。
【図５】本発明においてサイドローブの応答計算に使用
される回路の詳細図である。
される回路の詳細図である。
１１ メインローブ計算器 １２ サイドローブ計算器 ２１、４１、５１ 遅延素子 ２２、４２、５２ 乗算器 ２３、４３、５３ タップ線 ２４、４４、５４ 加算器
Claims (3)
- 【請求項１】 インパルス応答のメインローブについて
トランスバーサルフィルタを用いて計算を行うメインロ
ーブ計算器と、メインローブ以外のサイドローブについ
てサイン波による近似計算を用いて計算を行うサイドロ
ーブ計算器と、前記メインローブ計算器の出力と前記サ
イドローブ計算器の出力とを加算する加算器とで構成し
たことを特徴とするロールオフフィルタ。 - 【請求項２】 請求項１記載のロールオフフィルタにお
いて、前記メインローブ計算器は、入力信号を遅延させ
るための遅延素子と、該遅延素子の信号を受けるメイン
ローブ応答計算器とで構成され、該メインローブ応答計
算器は、（ｎ−１）（ｎはシンボルあたりのサンプル数
に１を加えた値）個の遅延素子と、これらの遅延素子の
入力側あるいは出力側に接続したタップ係数ａｉ（ｉは
１〜ｎの自然数）のｎ個の乗算器と、これらの乗算器の
出力を加算する加算器とから成るトランスバーサルフィ
ルタで構成されることを特徴とするロールオフフィル
タ。 - 【請求項３】 請求項１あるいは２記載のロールオフフ
ィルタにおいて、前記サイドローブ計算器は、サイン波
による係数の近似計算を用いてサイドローブの波形を生
成する波形生成器と、該波形生成器に接続されてサイド
ローブの片側を計算する第１のサイドローブ応答計算器
と、これに接続された遅延素子と、該遅延素子に接続さ
れて前記サイドローブの残りの片側を計算する第２のサ
イドローブ応答計算器と、前記第１及び第２のサイドロ
ーブ応答計算器の出力を加算する加算器とで構成される
ことを特徴とするロールオフフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31498795A JP2877189B2 (ja) | 1995-12-04 | 1995-12-04 | ロールオフフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31498795A JP2877189B2 (ja) | 1995-12-04 | 1995-12-04 | ロールオフフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162784A true JPH09162784A (ja) | 1997-06-20 |
| JP2877189B2 JP2877189B2 (ja) | 1999-03-31 |
Family
ID=18060054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31498795A Expired - Fee Related JP2877189B2 (ja) | 1995-12-04 | 1995-12-04 | ロールオフフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877189B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354677A (ja) * | 2004-05-13 | 2005-12-22 | Ntt Docomo Inc | パスサーチャ及びパスサーチ方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103823177B (zh) * | 2014-02-20 | 2016-09-07 | 广东省电信规划设计院有限公司 | 基于窗函数设计的滤波器性能检测方法和系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0693213A1 (en) | 1993-04-06 | 1996-01-24 | Cirrus Logic, Inc. | Spectral smoothing filter |
-
1995
- 1995-12-04 JP JP31498795A patent/JP2877189B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354677A (ja) * | 2004-05-13 | 2005-12-22 | Ntt Docomo Inc | パスサーチャ及びパスサーチ方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2877189B2 (ja) | 1999-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981224 |
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