JPH09167492A - 半導体メモリ装置のプリチャージ回路 - Google Patents

半導体メモリ装置のプリチャージ回路

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JPH09167492A
JPH09167492A JP8292320A JP29232096A JPH09167492A JP H09167492 A JPH09167492 A JP H09167492A JP 8292320 A JP8292320 A JP 8292320A JP 29232096 A JP29232096 A JP 29232096A JP H09167492 A JPH09167492 A JP H09167492A
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JP
Japan
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precharge
control signal
write control
sdl
bit line
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JP8292320A
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Kook-Hwan Kweon
國煥 權
Hee-Choul Park
煕哲 朴
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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    • G—PHYSICS
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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  • Dram (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】 【課題】 より迅速にプリチャージを行えるプリチャー
ジ回路を提供する。 【解決手段】 書込制御信号φＷＥに従ってビットライ
ンをプリチャージするビットラインプリチャージ手段
と、選択手段を介してビットラインと接続されるデータ
ラインＳＤＬ，／ＳＤＬを書込制御信号φＷＥに従って
プリチャージするデータラインプリチャージ手段Ｍ５〜
Ｍ７と、を備えたプリチャージ回路において、書込制御
信号φＷＥの非活性化後に所定期間活性化するプリチャ
ージパルスφＰＣに従ってデータラインＳＤＬ，／ＳＤ
Ｌをプリチャージするサブプリチャージ手段Ｍ８〜Ｍ１
０を設ける。このサブプリチャージ手段Ｍ８〜Ｍ１０の
トランジスタサイズは他のプリチャージトランジスタよ
りも大きくして駆動能力を大きくしておく。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
プリチャージ回路に関し、特に、ＳＲＡＭにおけるビッ
トライン及びデータラインのプリチャージ回路に関す
る。
【０００２】
【従来の技術】半導体メモリ装置では、大容量・高集積
化されるにつれて高速動作の実現が要求される。メモリ
の高速化は、特にデータ書込後の読出動作(write recov
er) におけるビットラインの感知動作に大きく左右さ
れ、これは、半導体メモリ装置のデータアクセス速度に
直接関連する。
【０００３】半導体メモリ装置において、読出時にビッ
トラインはプリチャージされるのでデータに応じる状態
変化は速い。しかし、書込でビットライン電圧差が大き
くなったところへ続けて読出を遂行するときには、ビッ
トラインのプリチャージに一定の時間が要求されること
になり、従ってデータアクセス速度は遅くなる。またこ
れは、データラインについても同様のことが言える。
【０００４】図１に、半導体メモリ装置におけるプリチ
ャージ回路を示す。メモリセル１０は、ビットラインＢ
Ｌ，／ＢＬ（“／”は反転を示す）の対間に接続され
る。ビットラインプリチャージ手段２０は、書込制御信
号φＷＥに制御されて電源電圧をビットラインＢＬ，／
ＢＬへ提供する。即ち、ＰＭＯＳトランジスタＭ１が電
源電圧とビットラインＢＬとの間に設けられて書込制御
信号φＷＥによりゲート制御され、またＰＭＯＳトラン
ジスタＭ２が電源電圧とビットライン／ＢＬとの間に設
けられて書込制御信号φＷＥによりゲート制御され、こ
れらによりビットラインＢＬ，／ＢＬがプリチャージさ
れる。このビットラインプリチャージ手段２０は、書込
制御信号φＷＥがロウになる読出動作でオンとなり、ビ
ットラインＢＬ，／ＢＬを電源電圧レベルにプリチャー
ジする。
【０００５】ビットラインＢＬ，／ＢＬにはまた、常時
オンの負荷手段３０が設けられている。この負荷手段３
０は、電源電圧とビットラインＢＬとの間に設けられ、
ゲート端子を接地したＰＭＯＳトランジスタＭ３と、電
源電圧とビットライン／ＢＬとの間に設けられ、ゲート
端子を接地したＰＭＯＳトランジスタＭ４と、で構成さ
れ、ビットラインＢＬ，／ＢＬへ負荷電流を提供する。
【０００６】このようなプリチャージ手段を有するビッ
トラインＢＬ，／ＢＬは、選択手段４０を介してデータ
ラインＳＤＬ，／ＳＤＬへ接続される。この選択手段４
０はカラム選択信号Ｙにより選択され、ビットラインＢ
ＬとデータラインＳＤＬとの間に設けられた第１伝達ゲ
ート(transfer gate) ＴＧ１と、ビットライン／ＢＬと
データライン／ＳＤＬとの間に設けられた第２伝達ゲー
トＴＧ２と、を備えている。各伝達ゲートＴＧ１，ＴＧ
２は、それぞれＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタとから構成される。
【０００７】データラインＳＤＬ，／ＳＤＬに対しては
書込及びプリチャージ手段５０が設けられており、書込
制御信号φＷＥの活性化で入力データＤＩＮ，／ＤＩＮ
に従いデータラインＳＤＬ，／ＳＤＬを駆動する。この
書込及びプリチャージ手段５０で書込駆動手段を構成す
るＮＡＮＤゲートＮＧ１は、入力データ／ＤＩＮ及び書
込制御信号φＷＥを否定積演算してデータラインＳＤＬ
を駆動し、ＮＡＮＤゲートＮＧ２は、入力データＤＩＮ
及び書込制御信号φＷＥを否定積演算してデータライン
／ＳＤＬを駆動する。即ち、ＮＡＮＤゲートＮＧ１，Ｎ
Ｇ２は、書込制御信号φＷＥの論理“ハイ”活性化で入
力データＤＩＮ，／ＤＩＮに従い論理変化し、データラ
インＳＤＬ，／ＳＤＬを駆動する。また、書込及びプリ
チャージ手段５０でデータラインプリチャージ手段を構
成するＰＭＯＳトランジスタＭ５は、書込制御信号φＷ
Ｅによりゲート制御され、データラインＳＤＬへ電源電
圧を提供してプリチャージする。更にＰＭＯＳトランジ
スタＭ６は、書込制御信号φＷＥによりゲート制御さ
れ、データライン／ＳＤＬへ電源電圧を提供してプリチ
ャージする。そしてＰＭＯＳトランジスタＭ７は、書込
制御信号φＷＥによりゲート制御され、データラインＳ
ＤＬ，／ＳＤＬの等化を行う。即ち、書込制御信号φＷ
Ｅが論理“ロウ”非活性となる読出に際しデータライン
ＳＤＬ，／ＳＤＬは、ＰＭＯＳトランジスタＭ５，Ｍ６
により電源電圧にプリチャージされると共にＰＭＯＳト
ランジスタＭ７により等化される。
【０００８】データラインＳＤＬ，／ＳＤＬにはまたセ
ンスアンプ６０が設けられ、これにより、データライン
ＳＤＬ，／ＳＤＬへ読出されたデータが感知、増幅され
て出力される。
【０００９】このようなプリチャージ回路を有する半導
体メモリ装置におけるデータアクセス動作について説明
すると、まず、書込制御信号φＷＥが論理“ハイ”に活
性化されることで書込となる。そして、これに従いＮＡ
ＮＤゲートＮＧ１及びＮＡＮＤゲートＮＧ２が、それぞ
れ入力データＤＩＮ，／ＤＩＮに基づきデータラインＳ
ＤＬ，／ＳＤＬを駆動する。このときに該当カラム選択
信号Ｙが論理“ハイ”に活性化されれば選択手段４０が
オンし、データラインＳＤＬ，／ＳＤＬへ伝達された入
力データデータＤＩＮ，／ＤＩＮがビットラインＢＬ，
／ＢＬへ送られメモリセル１０に記憶される。
【００１０】この書込の終了で書込制御信号φＷＥが論
理“ロウ”に非活性化され、そして読出開始になると、
ビットラインプリチャージ手段２０及び書込及びプリチ
ャージ手段５０のデータラインプリチャージ手段が動作
してデベロープされたビットラインＢＬ，／ＢＬ及びデ
ータラインＳＤＬ，／ＳＤＬをプリチャージする。即
ち、読出開始で書込制御信号φＷＥが論理“ロウ”にな
ると、ビットラインプリチャージ手段２０のＰＭＯＳト
ランジスタＭ１，Ｍ２がオンし、また負荷手段３０のＰ
ＭＯＳトランジスタＭ３，Ｍ４は常時オン状態なので、
これらによりビットラインＢＬ，／ＢＬが電源電圧のレ
ベルにプリチャージされる。また、書込及びプリチャー
ジ手段５０のＰＭＯＳトランジスタＭ５，Ｍ６，Ｎ７も
書込制御信号φＷＥに従いオンし、データラインＳＤ
Ｌ，／ＳＤＬが電源電圧のレベルにプリチャージ及び等
化される。
【００１１】
【発明が解決しようとする課題】上記従来技術の各プリ
チャージ手段は、書込時にはオフとされて動作せず、読
出時にオンとされてビットライン及びデータラインをプ
リチャージする。このような構成のプリチャージ手段で
は、そのトランジスタのサイズを大きくすればプリチャ
ージ速度を速くすることができるが、この場合には読出
動作で読出データに従う電圧差が現れ難くなって感知動
作を遂行できなくなる。従って、読出におけるデータ感
知動作を円滑に遂行するために、各プリチャージ手段の
トランジスタサイズは小さく設計しなければならない。
つまり、従来のこのような半導体メモリ装置では、小サ
イズのプリチャージトランジスタで容量の大きいビット
ライン及びデータラインをプリチャージしなければなら
ないため構造的に一定のプリチャージ時間が必要とさ
れ、データアクセス時間が長くなるという解決課題があ
る。
【００１２】そこで本発明の目的は、より高速のデータ
アクセスを実現可能なプリチャージ回路を提供すること
にある。
【００１３】
【課題を解決するための手段】この目的のために本発明
では、書込制御信号を利用して該書込制御信号の非活性
化から所定期間プリチャージパルスを発生し、このプリ
チャージパルスによって補足的なプリチャージを遂行す
ることにより、書込後の読出時に高速プリチャージを行
うプリチャージ回路を提供する。
【００１４】即ち本発明によれば、書込制御信号に従っ
てビットラインをプリチャージするビットラインプリチ
ャージ手段と、選択手段を介してビットラインと接続さ
れるデータラインを書込制御信号に従ってプリチャージ
するデータラインプリチャージ手段と、を備えた半導体
メモリ装置のプリチャージ回路において、書込制御信号
の非活性化後に所定期間活性化するプリチャージパルス
に従ってビットライン及び／又はデータラインをプリチ
ャージするサブプリチャージ手段を設けることを特徴と
する。
【００１５】このようなサブプリチャージ手段の駆動能
力（トランジスタサイズ）は、他のプリチャージ手段よ
りも大きいものとしておくのがよい。また、書込制御信
号を遅延させる遅延器と、該遅延器の出力及び書込制御
信号を論理演算してプリチャージパルスを生成する論理
ゲートと、からなるパルス発生手段を設け、前記遅延器
の遅延時間でプリチャージパルスを活性化させるように
するとよい。プリチャージパルスは、書込制御信号の非
活性遷移からワードラインが駆動されるまでの間に活性
化されるものとしておくのが好ましい。
【００１６】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１７】尚、“書込制御信号φＷＥ”は、半導体メ
モリ装置の書込活性化のための信号(write enable)で、
“カラム選択信号Ｙ”は、アドレスデコードにより発生
され列選択を行うための信号である。そして、“プリチ
ャージパルスφＰＣ”は、書込制御信号φＷＥを基に発
生され、書込制御信号φＷＥの非活性化後に一定期間活
性化されるパルス信号である。
【００１８】図２に、本実施形態におけるプリチャージ
回路を示す。図示のように、書込及びプリチャージ手段
７０を除いた残りの構成は従来同様である。本例の書込
及びプリチャージ手段７０は、書込駆動手段７１、デー
タラインプリチャージ手段７２、及びパルス発生手段７
３を備えている。書込駆動手段７１は、書込制御信号φ
ＷＥの活性化により入力データＤＩＮ，／ＤＩＮに従っ
てデータラインＳＤＬ，／ＳＤＬを駆動する。パルス発
生手段７３は、書込制御信号φＷＥの非活性遷移に基づ
き所定期間活性化するプリチャージパルスφＰＣを生成
する。データラインプリチャージ手段７２は、書込制御
信号φＷＥの非活性化でプリチャージ及び等化を行う従
来同様のプリチャージ部と、プリチャージパルスφＰＣ
の活性化でプリチャージ及び等化を行うサブプリチャー
ジ部と、を有し、読出に際してデータラインＳＤＬ，／
ＳＤＬを電源電圧にプリチャージする。
【００１９】図３には、書込及びプリチャージ手段７０
の詳細を示してある。書込駆動手段７１は、ＮＡＮＤゲ
ートＮＧ１及びＮＡＮＤゲートＮＧ２で構成される。Ｎ
ＡＮＤゲートＮＧ１は、入力データ／ＤＩＮ及び書込制
御信号φＷＥを否定積して出力し、ＮＡＮＤゲートＮＧ
２は、入力データＤＩＮ及び書込制御信号φＷＥを否定
積して出力する。従って、書込制御信号φＷＥが活性化
されるときに入力データＤＩＮ，／ＤＩＮに従ってデー
タラインＳＤＬ，／ＳＤＬが駆動される。
【００２０】パルス発生手段７３は、遅延器ＤＬＹで書
込制御信号φＷＥを遅延させた後にインバータＩＧ１で
反転し、そしてＮＯＲゲートＮＯＧ１において書込制御
信号φＷＥ及びインバータＩＧ１の出力を否定和するこ
とにより、書込制御信号φＷＥの非活性遷移後に遅延器
ＤＬＹの遅延時間で活性化するパルス信号を生成する。
最終的にインバータＩＧ２がＮＯＲゲートＮＯＧ１の出
力を反転することでプリチャージパルスφＰＣが出力さ
れる。従ってプリチャージパルスφＰＣは、書込制御信
号φＷＥが非活性化された後の読出期間の頭で、遅延器
ＤＬＹによる遅延時間の間活性化されるパルス信号にな
る。
【００２１】データラインプリチャージ手段７２は、書
込制御信号φＷＥに従いプリチャージ及び等化を行うプ
リチャージ部のＰＭＯＳトランジスタＭ５，Ｍ６，Ｍ７
と、プリチャージパルスφＰＣに従いプリチャージ及び
等化を行うサブプリチャージ部のＰＭＯＳトランジスタ
Ｍ８，Ｍ９，Ｍ１０と、から構成される。ＰＭＯＳトラ
ンジスタＭ５は書込制御信号φＷＥにゲート制御されて
電源電圧をデータラインＳＤＬへ提供し、ＰＭＯＳトラ
ンジスタＭ６は書込制御信号φＷＥにゲート制御されて
電源電圧をデータライン／ＳＤＬへ提供する。そしてＰ
ＭＯＳトランジスタＭ７は、書込制御信号φＷＥにゲー
ト制御されてデータラインＳＤＬ，／ＳＤＬの対間を等
化する。従って、読出に際してデータラインＳＤＬ，／
ＳＤＬは、ＰＭＯＳトランジスタＭ５，Ｍ６でプリチャ
ージされ、ＰＭＯＳトランジスタＭ７で等化される。一
方、ＰＭＯＳトランジスタＭ８はプリチャージパルスφ
ＰＣにゲート制御されて電源電圧をデータラインＳＤＬ
へ提供し、ＰＭＯＳトランジスタＭ９はプリチャージパ
ルスφＰＣにゲート制御されて電源電圧をデータライン
／ＳＤＬへ提供する。そしてＰＭＯＳトランジスタＭ１
０は、プリチャージパルスφＰＣにゲート制御されてデ
ータラインＳＤＬ，／ＳＤＬの対間を等化する。従っ
て、プリチャージパルスφＰＣが活性化する期間、即ち
書込終了後の読出開始時の一定期間でデータラインＳＤ
Ｌ，／ＳＤＬは、ＰＭＯＳトランジスタＭ８，Ｍ９によ
りプリチャージされ、ＰＭＯＳトランジスタＭ１０によ
り等化される。つまりＰＭＯＳトランジスタＭ８〜Ｍ１
０は、読出開始に当たって補足的にＳＤＬ，／ＳＤＬを
プリチャージする。
【００２２】サブプリチャージ部を構成するＰＭＯＳト
ランジスタＭ８〜Ｍ１０のサイズは、ＰＭＯＳトランジ
スタＭ１〜Ｍ７のサイズより大きく設計され、駆動能力
を大きくすることができる。従って、このＰＭＯＳトラ
ンジスタＭ８〜Ｍ１０がオンすることにより、迅速なプ
リチャージが行われる。しかしながら、このように大サ
イズのＰＭＯＳトランジスタＭ８〜Ｍ１０をオンさせた
ままでは上述のようにデータ感知が行えないことになる
ので、プリチャージパルスφＰＣにより、読出開始時の
所定期間でのみオンするようにしてある。このプリチャ
ージパルスφＰＣの活性期間は、読出でワードライン駆
動信号（ワードライン電圧）が活性化されるまでの間と
することが好ましい。
【００２３】図４は、書込制御信号φＷＥ及びプリチャ
ージパルスφＰＣとワードラインＷＬ及びビットライン
ＢＬ，／ＢＬとの関係を示したタイミングチャートであ
る。図示のように書込動作になると、書込制御信号φＷ
Ｅが論理“ハイ”に活性化され、これに応じて各プリチ
ャージ手段のＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ５〜
Ｍ７，Ｍ８〜Ｍ１０はオフになり、そして書込駆動手段
７１による入力データＤＩＮ，／ＤＩＮが伝送されて書
込が行われる。
【００２４】この書込動作から読出になると、書込制御
信号φＷＥが論理“ロウ”非活性へ遷移する。この書込
制御信号φＷＥの非活性遷移に応じてプリチャージ手段
のＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ５〜Ｍ７がオン
し、ビットラインＢＬ，／ＢＬ及びデータラインＳＤ
Ｌ，／ＳＤＬのプリチャージが開始される。一方、パル
ス発生手段７３は、書込制御信号φＷＥの非活性遷移に
応じてプリチャージパルスφＰＣを論理“ロウ”に活性
化させ、そして遅延器ＤＬＹによる遅延時間だけ活性維
持した後に論理“ハイ”に非活性化させる。このプリチ
ャージパルスφＰＣの活性化に応じてＰＭＯＳトランジ
スタＭ８〜Ｍ１０はオンし、プリチャージパルスφＰＣ
の論理“ハイ”非活性でオフになるまでの間に、データ
ラインＳＤＬ，／ＳＤＬをプリチャージする。
【００２５】このように、書込後に読出動作が開始され
ると、書込制御信号φＷＥに従ってビットラインプリチ
ャージ手段２０のＰＭＯＳトランジスタＭ１，Ｍ２がオ
ンになり、常時オンの負荷手段３０のＰＭＯＳトランジ
スタＭ３，Ｍ４と共にビットラインＢＬ，／ＢＬがプリ
チャージされる。また、書込及びプリチャージ手段７０
のプリチャージ部をなすＰＭＯＳトランジスタＭ５〜Ｍ
７が書込制御信号φＷＥに従いオンになり、そして、サ
ブプリチャージ部をなすＰＭＯＳトランジスタＭ８〜Ｍ
１０がプリチャージパルスφＰＣに従いオンになること
により、データラインＳＤＬ，／ＳＤＬがプリチャージ
される。更に、データラインＳＤＬ，／ＳＤＬのプリチ
ャージ電圧は、選択された選択手段４０を介してビット
ラインＢＬ，／ＢＬへも伝達され、従ってビットライン
ＢＬ，／ＢＬのプリチャージも迅速に行われることにな
る。この後に、ワードライン駆動信号が提供されてワー
ドラインが駆動される際には、プリチャージパルスφＰ
Ｃが非活性化されて大サイズのＰＭＯＳトランジスタＭ
８〜Ｍ１０はオフとなるので、読出データによるビット
ラインの状態感知に当たっては、従来通り小サイズのＰ
ＭＯＳトランジスタＭ１〜Ｍ７だけが関与することにな
り、データ感知への影響はない。
【００２６】この例のプリチャージ回路によれば、書込
から読出となる場合のデータライン及びビットラインを
迅速にプリチャージすることができ、データアクセスを
高速化することができる。即ち、図５Ａに示すように、
従来の小サイズのトランジスタだけを利用してデータラ
イン及びビットラインのプリチャージを行う場合は、ラ
イン容量の大きさからプリチャージ時間が２９．００ｍ
ｓかかっているが、図５Ｂに示すように、本例の大サイ
ズのトランジスタも加えてデータライン及びビットライ
ンのプリチャージを行えば、２６．００ｍｓまでプリチ
ャージ時間を短縮することができる。
【００２７】尚、プリチャージパルスφＰＣに従うサブ
プリチャージ部は、ビットラインに設ける、或いはビッ
トラインとデータラインの両方に設けることも可能であ
るが、集積性を考慮すればデータラインに設けておくだ
けの方が好ましい。
【図面の簡単な説明】
【図１】従来のプリチャージ回路を示す回路図。
【図２】本発明によるプリチャージ回路を示す回路図。
【図３】図２中の書込及びプリチャージ手段７０の詳細
を示す回路図。
【図４】図２の回路の動作タイミングを示す信号波形
図。
【図５】分図Ａは従来技術によるプリチャージ特性を示
す縦軸−電圧（Ｖ）、横軸−時間（ｍｓ）のグラフ、分
図Ｂは本発明の実施形態によるプリチャージ特性を示す
縦軸−電圧（Ｖ）、横軸−時間（ｍｓ）のグラフ。
【符号の説明】
１０ メモリセル ２０ ビットラインプリチャージ手段 ３０ 負荷手段 ４０ 選択手段 ６０ センスアンプ ７０ 書込及びプリチャージ手段 ７１ 書込駆動手段 ７２ データラインプリチャージ手段 ７３ パルス発生手段 φＷＥ 書込制御信号 φＰＣ プリチャージパルス

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 書込制御信号に従ってビットラインをプ
    リチャージするビットラインプリチャージ手段と、選択
    手段を介してビットラインと接続されるデータラインを
    書込制御信号に従ってプリチャージするデータラインプ
    リチャージ手段と、を備えた半導体メモリ装置のプリチ
    ャージ回路において、 書込制御信号の非活性化後に所定期間活性化するプリチ
    ャージパルスに従ってビットライン及び／又はデータラ
    インをプリチャージするサブプリチャージ手段を設けた
    ことを特徴とするプリチャージ回路。
  2. 【請求項２】 サブプリチャージ手段の駆動能力を他の
    プリチャージ手段の駆動能力よりも大きくする請求項１
    記載のプリチャージ回路。
  3. 【請求項３】 サブプリチャージ手段をデータラインに
    設ける請求項１又は請求項２記載のプリチャージ回路。
  4. 【請求項４】 書込制御信号を遅延させる遅延器と、該
    遅延器の出力及び書込制御信号を論理演算してプリチャ
    ージパルスを生成する論理ゲートと、からなるパルス発
    生手段を設け、前記遅延器の遅延時間でプリチャージパ
    ルスを活性化させる請求項１〜３のいずれか１項に記載
    のプリチャージ回路。
  5. 【請求項５】 プリチャージパルスは、書込制御信号の
    非活性遷移からワードラインが駆動されるまでの間に活
    性化される請求項１〜４のいずれか１項に記載のプリチ
    ャージ回路。
JP8292320A 1995-11-03 1996-11-05 半導体メモリ装置のプリチャージ回路 Pending JPH09167492A (ja)

Applications Claiming Priority (2)

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KR1995P39616 1995-11-03
KR1019950039616A KR970029803A (ko) 1995-11-03 1995-11-03 반도체 메모리장치의 프리차지 회로

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US (1) US5973972A (ja)
EP (1) EP0774757B1 (ja)
JP (1) JPH09167492A (ja)
KR (1) KR970029803A (ja)
DE (1) DE69630858T2 (ja)
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