JPH09167800A - 集積回路デバイス作製における全体的平坦化法 - Google Patents
集積回路デバイス作製における全体的平坦化法Info
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- JPH09167800A JPH09167800A JP8294282A JP29428296A JPH09167800A JP H09167800 A JPH09167800 A JP H09167800A JP 8294282 A JP8294282 A JP 8294282A JP 29428296 A JP29428296 A JP 29428296A JP H09167800 A JPH09167800 A JP H09167800A
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- H10P52/40—Chemomechanical polishing [CMP]
- H10P52/403—Chemomechanical polishing [CMP] of conductive or resistive materials
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/06—Planarisation of inorganic insulating materials
- H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、集積回路デバイス作製における全
体的平坦化法を提供する。 【解決手段】 非平坦基板表面の全体的平坦化は、エッ
チング及び化学−機械研磨（ＣＭＰ）技術とともに、犠
牲となる材料を用いて達成される。犠牲となる材料は、
ＣＭＰプロセス中、基板に対しより大きな除去速度を有
し、エッチングプロセス中、材料に対しより小さな速度
を有する。犠牲となる材料を用いることにより、非平坦
表面中に生じるトポグラフィ的形状の高さが本質的に減
少する。次に、形状に依存する皿型形成が本質的に無い
平坦化された材料表面を生成させるため、エッチングさ
れた材料表面にＣＭＰプロセスを行う。そのようなプロ
セスは、集積回路デバイス作製における材料層の平坦化
とともに、そのようなデバイス中のくぼんだ構造の平坦
化に有用である。
体的平坦化法を提供する。 【解決手段】 非平坦基板表面の全体的平坦化は、エッ
チング及び化学−機械研磨（ＣＭＰ）技術とともに、犠
牲となる材料を用いて達成される。犠牲となる材料は、
ＣＭＰプロセス中、基板に対しより大きな除去速度を有
し、エッチングプロセス中、材料に対しより小さな速度
を有する。犠牲となる材料を用いることにより、非平坦
表面中に生じるトポグラフィ的形状の高さが本質的に減
少する。次に、形状に依存する皿型形成が本質的に無い
平坦化された材料表面を生成させるため、エッチングさ
れた材料表面にＣＭＰプロセスを行う。そのようなプロ
セスは、集積回路デバイス作製における材料層の平坦化
とともに、そのようなデバイス中のくぼんだ構造の平坦
化に有用である。
Description
【０００１】
【本発明の分野】本発明は一般的には集積回路デバイス
の作製、より具体的には、化学−機械研磨及びエッチン
グ技術の組合せを用いた、そのようなデバイスの全体的
平坦化に係る。
の作製、より具体的には、化学−機械研磨及びエッチン
グ技術の組合せを用いた、そのようなデバイスの全体的
平坦化に係る。
【０００２】
【本発明の分野】典型的な超大規模集積（ＵＬＳＩ）及
び非常に大規模な集積（ＶＬＳＩ）半導体チップは、金
属ストライプのパターンにより相互接続された接触を有
する電気的デバイスのアレイを含む。これらのチップ中
の金属ストライプのパターンは、しばしば多層構造で、
絶縁性材料の層により分離されている。作製中、これら
の層を形成する際、本質的に平坦な表面を生成すること
が望ましい。
び非常に大規模な集積（ＶＬＳＩ）半導体チップは、金
属ストライプのパターンにより相互接続された接触を有
する電気的デバイスのアレイを含む。これらのチップ中
の金属ストライプのパターンは、しばしば多層構造で、
絶縁性材料の層により分離されている。作製中、これら
の層を形成する際、本質的に平坦な表面を生成すること
が望ましい。
【０００３】平坦なデバイス層は、マスク形成及びエッ
チングプロセスを容易にするために必要である。平坦な
表面は、フォトリソグラフィ操作中、パターンを露出す
るためにデバイス全体にわたって厳密さを必要とする一
定の焦点深さを作り、対応する層パターン中に、鋭く焦
点のあった形状が生成する。加えて、平坦な表面は、半
導体ウエハ全体にわたって、一定の厚さを有するデバイ
ス層を形成するのにも役立つ。層が一定の厚さである
と、ウエハから切断されるチップの歩留りが改善され、
そのようなチップの信頼性が改善される。
チングプロセスを容易にするために必要である。平坦な
表面は、フォトリソグラフィ操作中、パターンを露出す
るためにデバイス全体にわたって厳密さを必要とする一
定の焦点深さを作り、対応する層パターン中に、鋭く焦
点のあった形状が生成する。加えて、平坦な表面は、半
導体ウエハ全体にわたって、一定の厚さを有するデバイ
ス層を形成するのにも役立つ。層が一定の厚さである
と、ウエハから切断されるチップの歩留りが改善され、
そのようなチップの信頼性が改善される。
【０００４】それにもかかわらず、相互接続ストライプ
のようなくぼみ又は波紋のある構造を含む平坦なデバイ
ス表面の作製は、従来のエッチバック技術では複雑であ
る。現在、レジスト平坦化媒体を有する金属のプラズマ
エッチング又は反応性イオンエッチング（ＲＩＥ）が、
くぼみのある構造を作製する際の平坦化に用いられてい
る。ＲＩＥプロセスの例についての記述は、ここに参照
文献として含まれているアール・クラフト（Ｒ．Ｋｒａ
ｆｔ）及びエス・プレングル（Ｓ．Ｐｒｅｎｇｌｅ）
“０．３５ミクロン・ポリシリコンゲートの高密度プラ
ズマエッチング”ソリッド・ステート・テクノロジー
（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ）、
５７−６０頁（１９９５）年８月にある。しかし、これ
らの技術は、デバイスの形状が０．５μｍより次第に小
さくなるにつれ、歩留りが下がるという傾向がある。
のようなくぼみ又は波紋のある構造を含む平坦なデバイ
ス表面の作製は、従来のエッチバック技術では複雑であ
る。現在、レジスト平坦化媒体を有する金属のプラズマ
エッチング又は反応性イオンエッチング（ＲＩＥ）が、
くぼみのある構造を作製する際の平坦化に用いられてい
る。ＲＩＥプロセスの例についての記述は、ここに参照
文献として含まれているアール・クラフト（Ｒ．Ｋｒａ
ｆｔ）及びエス・プレングル（Ｓ．Ｐｒｅｎｇｌｅ）
“０．３５ミクロン・ポリシリコンゲートの高密度プラ
ズマエッチング”ソリッド・ステート・テクノロジー
（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ）、
５７−６０頁（１９９５）年８月にある。しかし、これ
らの技術は、デバイスの形状が０．５μｍより次第に小
さくなるにつれ、歩留りが下がるという傾向がある。
【０００５】もう１つの平坦化技術は、化学−機械研磨
（ＣＭＰ）である。ＣＭＰは典型的な場合、水を基本と
した溶液中に懸濁させた溶融シリカ又はアルミナを含む
スラリーを用い、回転する基盤上の半導体ウエハを研磨
することにより行う。たとえば、ＣＭＰ法については、
ここに参照文献として含まれるアール・ジェイラース
（Ｒ．Ｊａｉｒａｔｈ）ら、“化学−機械研磨：プロセ
ス生産性”ソリッド・ステート・テクノロジー（Ｓｏｌ
ｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ）、７１−７
７頁（１９９４年７月）に述べられている。しかし、二
酸化シリコンのような誘電体材料又はアルミニウム及び
銅のような金属の全体的な平坦化のための研磨プロセス
は、皿型形成を起こす傾向がある。皿型形成というの
は、平坦化プロセス中、１ないし複数の領域中の材料を
過剰に除去することを指し、そのような領域中の表面
を、周囲の表面領域に比べ低くする。具体的には、基板
中にくぼみをもつ構造にＣＭＰプロセスを応用すると、
平坦化というより、周囲の基板表面に対し、くぼみをも
つ構造の皿型形成を起こす傾向がある。
（ＣＭＰ）である。ＣＭＰは典型的な場合、水を基本と
した溶液中に懸濁させた溶融シリカ又はアルミナを含む
スラリーを用い、回転する基盤上の半導体ウエハを研磨
することにより行う。たとえば、ＣＭＰ法については、
ここに参照文献として含まれるアール・ジェイラース
（Ｒ．Ｊａｉｒａｔｈ）ら、“化学−機械研磨：プロセ
ス生産性”ソリッド・ステート・テクノロジー（Ｓｏｌ
ｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ）、７１−７
７頁（１９９４年７月）に述べられている。しかし、二
酸化シリコンのような誘電体材料又はアルミニウム及び
銅のような金属の全体的な平坦化のための研磨プロセス
は、皿型形成を起こす傾向がある。皿型形成というの
は、平坦化プロセス中、１ないし複数の領域中の材料を
過剰に除去することを指し、そのような領域中の表面
を、周囲の表面領域に比べ低くする。具体的には、基板
中にくぼみをもつ構造にＣＭＰプロセスを応用すると、
平坦化というより、周囲の基板表面に対し、くぼみをも
つ構造の皿型形成を起こす傾向がある。
【０００６】そのような研磨中起る皿型形成の程度は、
形状の寸法に強く依存する。表面中の広くくぼんだ領域
は、狭くくぼんだ領域より、速く研磨される傾向があ
る。その結果、広くくぼんだ領域は典型的な場合、狭く
くぼんだ領域より、より高い皿型形成を経験する。たと
えば、広くくぼんだ構造には、パワーバスが含まれ、そ
れらは０．５μｍより小さい幅をもつ信号相互接続スト
ライプと同じデバイス層上で、しばしば２００μｍ以上
の幅をもつ。
形状の寸法に強く依存する。表面中の広くくぼんだ領域
は、狭くくぼんだ領域より、速く研磨される傾向があ
る。その結果、広くくぼんだ領域は典型的な場合、狭く
くぼんだ領域より、より高い皿型形成を経験する。たと
えば、広くくぼんだ構造には、パワーバスが含まれ、そ
れらは０．５μｍより小さい幅をもつ信号相互接続スト
ライプと同じデバイス層上で、しばしば２００μｍ以上
の幅をもつ。
【０００７】くぼんだ構造の材料よりゆっくり研磨され
るシリコン窒化物のような硬いマスク材料を、皿型形成
の量を減らすため、くぼんだ構造上に堆積させてきた。
硬いマスクを用いる平坦化の例については、ここに参照
文献として含まれる米国特許第５，３６２，６６９号に
述べられている。しかし、硬いマスクを用いることによ
り、皿型形成は減少するが、必ずしも取り除かれない。
更に、硬いマスクは、ＣＭＰプロセス中、くぼんだ構造
材料より、はるかに遅く研磨されなければならない。従
って、そのような平坦化に必要な研磨時間は、他の従来
の平坦化技術よりしばしばはるかに長くなる。その結
果、この技術はデバイス作製時間を著しく増す傾向があ
り、そのことはデバイスの商業的な大量生産では望まし
くない。従って、皿型形成とデバイス作製時間を限定す
る平坦化技術が望ましい。
るシリコン窒化物のような硬いマスク材料を、皿型形成
の量を減らすため、くぼんだ構造上に堆積させてきた。
硬いマスクを用いる平坦化の例については、ここに参照
文献として含まれる米国特許第５，３６２，６６９号に
述べられている。しかし、硬いマスクを用いることによ
り、皿型形成は減少するが、必ずしも取り除かれない。
更に、硬いマスクは、ＣＭＰプロセス中、くぼんだ構造
材料より、はるかに遅く研磨されなければならない。従
って、そのような平坦化に必要な研磨時間は、他の従来
の平坦化技術よりしばしばはるかに長くなる。その結
果、この技術はデバイス作製時間を著しく増す傾向があ
り、そのことはデバイスの商業的な大量生産では望まし
くない。従って、皿型形成とデバイス作製時間を限定す
る平坦化技術が望ましい。
【０００８】
【本発明の要約】基板の非平坦表面の全体的平坦化がエ
ッチングプロセス及び化学−機械研磨（ＣＭＰ）技術と
ともに、犠牲となる材料を用いて行われる。犠牲となる
材料は、ＣＭＰプロセス中、基板に比べより大きな除去
速度を有し、エッチングプロセス中は材料に比べ、より
小さな除去速度を有する必要がある。
ッチングプロセス及び化学−機械研磨（ＣＭＰ）技術と
ともに、犠牲となる材料を用いて行われる。犠牲となる
材料は、ＣＭＰプロセス中、基板に比べより大きな除去
速度を有し、エッチングプロセス中は材料に比べ、より
小さな除去速度を有する必要がある。
【０００９】本発明に従うと、犠牲となる材料は、非平
坦基板表面のくぼんだ領域上に形成される。基板表面及
び犠牲となる材料は次にエッチングされ、くぼんだ領域
の外側の基板表面中に生じるトポグラフィ的な形状の高
さを本質的に減らす。次にエッチングされた基板表面と
残った犠牲となる材料に、ＣＭＰプロセスを施すと、ト
ポグラフィ的形状に依存した皿型形成が本質的にない平
坦化された基板表面が生じる。
坦基板表面のくぼんだ領域上に形成される。基板表面及
び犠牲となる材料は次にエッチングされ、くぼんだ領域
の外側の基板表面中に生じるトポグラフィ的な形状の高
さを本質的に減らす。次にエッチングされた基板表面と
残った犠牲となる材料に、ＣＭＰプロセスを施すと、ト
ポグラフィ的形状に依存した皿型形成が本質的にない平
坦化された基板表面が生じる。
【００１０】犠牲となる材料は、エッチング中、基板よ
り除去速度が遅いから、犠牲となる材料はエッチングプ
ロセス中、くぼんだ領域中の材料層表面の除去を妨げ
る。基板材料がそのように選択的に除去されることによ
り、くぼんだ領域の外側で起る基板表面のトポグラフィ
的な形状は減少する。エッチングプロセス後残る犠牲と
なる材料は、ＣＭＰプロセス中、トポグラフィ的な形状
としては働かない。なぜなら、犠牲となる材料は、その
ようなプロセス中、基板より大きな除去速度をもつから
である。
り除去速度が遅いから、犠牲となる材料はエッチングプ
ロセス中、くぼんだ領域中の材料層表面の除去を妨げ
る。基板材料がそのように選択的に除去されることによ
り、くぼんだ領域の外側で起る基板表面のトポグラフィ
的な形状は減少する。エッチングプロセス後残る犠牲と
なる材料は、ＣＭＰプロセス中、トポグラフィ的な形状
としては働かない。なぜなら、犠牲となる材料は、その
ようなプロセス中、基板より大きな除去速度をもつから
である。
【００１１】この全体的な平坦化プロセスを、集積回路
デバイスの作製中、ウエハの層を平坦化するのに用いる
ことが可能である。更に、このプロセスを集積回路デバ
イス中のくぼんだ構造を平坦化するのに用いることも可
能である。平坦化されたくぼんだ構造又はプラグの形成
において、プラグ材料の層は、くぼみを含む基板の領域
上に形成される。材料層はくぼみを満たし、くぼみの近
くの基板の表面を被覆する。材料層の対応する表面は、
本質的に基板のくぼみの上に生じるくぼんだ領域ととも
に非平坦である。次に、犠牲となる材料を、材料層のく
ぼんだ領域中に形成する。犠牲となる材料及びプラグ材
料層を、次にエッチングし、材料層表面中に生じるトポ
グラフィ的な形状の高さを減らす。次に、犠牲となる材
料及び材料層の一部を除去し、基板の表面を露出し、皿
型形成に依存したトポグラフィ的な形状が本質的にない
平坦化されたプラグを生成させるために、ＣＭＰプロセ
スを行う。本発明はそれが比較的短時間で行えるため、
デバイスの商業的大量生産において特に有利である。
デバイスの作製中、ウエハの層を平坦化するのに用いる
ことが可能である。更に、このプロセスを集積回路デバ
イス中のくぼんだ構造を平坦化するのに用いることも可
能である。平坦化されたくぼんだ構造又はプラグの形成
において、プラグ材料の層は、くぼみを含む基板の領域
上に形成される。材料層はくぼみを満たし、くぼみの近
くの基板の表面を被覆する。材料層の対応する表面は、
本質的に基板のくぼみの上に生じるくぼんだ領域ととも
に非平坦である。次に、犠牲となる材料を、材料層のく
ぼんだ領域中に形成する。犠牲となる材料及びプラグ材
料層を、次にエッチングし、材料層表面中に生じるトポ
グラフィ的な形状の高さを減らす。次に、犠牲となる材
料及び材料層の一部を除去し、基板の表面を露出し、皿
型形成に依存したトポグラフィ的な形状が本質的にない
平坦化されたプラグを生成させるために、ＣＭＰプロセ
スを行う。本発明はそれが比較的短時間で行えるため、
デバイスの商業的大量生産において特に有利である。
【００１２】本発明の付け加えるべき特徴及び利点は、
以下の詳細な記述及び添付された図面から、より容易に
明らかになるであろう。
以下の詳細な記述及び添付された図面から、より容易に
明らかになるであろう。
【００１３】
【詳細な記述】本発明は、特定の性質をもつ犠牲となる
材料を、非平坦基板表面の全体的平坦化を行うために、
エッチング及びＣＭＰ技術とともに使用できるというこ
とを発見したことに基づく。犠牲となる材料は、ＣＭＰ
プロセス中、基板に対しより大きな除去速度をもち、エ
ッチングプロセス中は、より遅い除去速度をもつという
特別の性質をもつ必要がある。その結果、エッチングプ
ロセス中、材料の除去は犠牲となる材料下で、基板表面
のそれらの領域中において、本質的に妨げられる。非平
坦表面中に生じるトポグラフィ的な形状の高さを、本質
的に減らすため、表面のくぼんだ領域上に犠牲となる材
料を形成した後、エッチングプロセスを用いる。エッチ
ングされた基板表面はトポグラフィ的な形状が減少して
いるから、次に、残った犠牲となる材料と表面のトポグ
ラフィ的な形状を除去するため、ＣＭＰプロセスを用
い、皿型形成に依存する形状が本質的にない平坦化され
た表面を形成する。エッチングプロセス後残る犠牲とな
る材料は、ＣＭＰプロセスを妨げたり、トポグラフィ的
形状として働かない。なぜなら、犠牲となる材料は、Ｃ
ＭＰプロセス中、材料層より大きな除去速度をもつから
である。
材料を、非平坦基板表面の全体的平坦化を行うために、
エッチング及びＣＭＰ技術とともに使用できるというこ
とを発見したことに基づく。犠牲となる材料は、ＣＭＰ
プロセス中、基板に対しより大きな除去速度をもち、エ
ッチングプロセス中は、より遅い除去速度をもつという
特別の性質をもつ必要がある。その結果、エッチングプ
ロセス中、材料の除去は犠牲となる材料下で、基板表面
のそれらの領域中において、本質的に妨げられる。非平
坦表面中に生じるトポグラフィ的な形状の高さを、本質
的に減らすため、表面のくぼんだ領域上に犠牲となる材
料を形成した後、エッチングプロセスを用いる。エッチ
ングされた基板表面はトポグラフィ的な形状が減少して
いるから、次に、残った犠牲となる材料と表面のトポグ
ラフィ的な形状を除去するため、ＣＭＰプロセスを用
い、皿型形成に依存する形状が本質的にない平坦化され
た表面を形成する。エッチングプロセス後残る犠牲とな
る材料は、ＣＭＰプロセスを妨げたり、トポグラフィ的
形状として働かない。なぜなら、犠牲となる材料は、Ｃ
ＭＰプロセス中、材料層より大きな除去速度をもつから
である。
【００１４】集積回路デバイスの作製における基板の絶
縁層の全体的平坦化及び基板中の平坦化されたくぼんだ
金属構造の形成に関して、本発明の実施例を以下で詳細
に述べる。しかし、本発明に従う全体的な平坦化はま
た、たとえば他の平坦化されたくぼんだ構造の形成とと
もに、半導体ウエハ上の集積回路作製中、他のデバイス
層を平坦化するのにも有用である。
縁層の全体的平坦化及び基板中の平坦化されたくぼんだ
金属構造の形成に関して、本発明の実施例を以下で詳細
に述べる。しかし、本発明に従う全体的な平坦化はま
た、たとえば他の平坦化されたくぼんだ構造の形成とと
もに、半導体ウエハ上の集積回路作製中、他のデバイス
層を平坦化するのにも有用である。
【００１５】図１は、集積回路デバイスの作製中の基板
１の例の一部を示す。基板１は、たとえばシリコン基板
のような半導体基板１０上に堆積させたリンをドープし
た酸化物のような絶縁層１５を含む。基板１の絶縁層１
５は、本発明の全体的平坦化技術を用いて平坦化できる
非平坦表面３を有する。
１の例の一部を示す。基板１は、たとえばシリコン基板
のような半導体基板１０上に堆積させたリンをドープし
た酸化物のような絶縁層１５を含む。基板１の絶縁層１
５は、本発明の全体的平坦化技術を用いて平坦化できる
非平坦表面３を有する。
【００１６】従来の金属−酸化物−半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）のような複数のトランジスタ
５が基板１０上に形成され、絶縁層１５により被覆され
る。各トランジスタ５に用いられる能動デバイスの具体
的な形は、本発明を実施する上で重要ではなく、ＮＭＯ
Ｓ、ＰＭＯＳ又はＣＭＯＳでよい。他の適当な能動デバ
イスには、たとえばバイポーラ接合トランジスタ及びＧ
ａＡｓＭＥＳＦＥＴが含まれる。各トランジスタ５はた
とえば、ここに参照文献として含まれるエス・エム・シ
ー（Ｓ．Ｍ．Ｓｚｅ）、ＶＬＳＩ技術、１１章、４６６
−５１５頁（マグローヒル１９８８）に詳細に述べられ
ている方法のような従来のプロセス法により作製でき
る。各トランジスタ５はたとえばＳｉＯ2 により形成さ
れ、各トランジスタ５間の絶縁体として働くフィールド
酸化物領域４０を含む。
ンジスタ（ＭＯＳＦＥＴ）のような複数のトランジスタ
５が基板１０上に形成され、絶縁層１５により被覆され
る。各トランジスタ５に用いられる能動デバイスの具体
的な形は、本発明を実施する上で重要ではなく、ＮＭＯ
Ｓ、ＰＭＯＳ又はＣＭＯＳでよい。他の適当な能動デバ
イスには、たとえばバイポーラ接合トランジスタ及びＧ
ａＡｓＭＥＳＦＥＴが含まれる。各トランジスタ５はた
とえば、ここに参照文献として含まれるエス・エム・シ
ー（Ｓ．Ｍ．Ｓｚｅ）、ＶＬＳＩ技術、１１章、４６６
−５１５頁（マグローヒル１９８８）に詳細に述べられ
ている方法のような従来のプロセス法により作製でき
る。各トランジスタ５はたとえばＳｉＯ2 により形成さ
れ、各トランジスタ５間の絶縁体として働くフィールド
酸化物領域４０を含む。
【００１７】各トランジスタ５のソース及びドレイン領
域４５及び５０は、ＮＭＯＳの場合は、砒素又はリンと
いったｎ形不純物をドープすることにより形成される。
各トランジスタ５のゲート５５は、たとえば注入によ
り、ｎ形不純物をドープしたポリシリコン６０を含む。
ゲートポリシリコン６０はゲート酸化物６５上に配置さ
れる。ゲートポリシリコン６０上の必要に応じて設ける
シリサイド７０は、ゲート５５の電気抵抗を減らすため
形成される。各ゲート５５は多層により形成されるか
ら、シリサイドの対応する接触表面は、ソース及びドレ
イン領域４５及び５０のそれぞれの対応する接触表面に
比べ高くなる。
域４５及び５０は、ＮＭＯＳの場合は、砒素又はリンと
いったｎ形不純物をドープすることにより形成される。
各トランジスタ５のゲート５５は、たとえば注入によ
り、ｎ形不純物をドープしたポリシリコン６０を含む。
ゲートポリシリコン６０はゲート酸化物６５上に配置さ
れる。ゲートポリシリコン６０上の必要に応じて設ける
シリサイド７０は、ゲート５５の電気抵抗を減らすため
形成される。各ゲート５５は多層により形成されるか
ら、シリサイドの対応する接触表面は、ソース及びドレ
イン領域４５及び５０のそれぞれの対応する接触表面に
比べ高くなる。
【００１８】絶縁層１５がトランジスタ５のそれぞれの
上に形成され、それを被覆する。絶縁層最上部表面３は
高い領域８０がゲート５５のそれぞれの上の最上部表面
３中に存在するように、半導体基板１０及びトランジス
タ５のトポグラフィにほぼ適合する。最上部表面３のく
ぼんだ領域８５は、高い領域８０間に存在し、フィール
ド酸化物領域４０及びソース及びドレイン領域４５及び
５０のような各トランジスタ５の領域上に生じる。しか
し、絶縁層最上部表面３は半導体基板１０のトポグラフ
ィに、正確には適合しない。なぜなら、高い領域８０を
含む最上部表面３のトポグラフィ的な形状は、広くなる
傾向があり、高くはならず、基板１０上に存在するトラ
ンジスタゲート５５のような突き出したものより、曲が
った形状をもつ傾向があるからである。更に、くぼんだ
表面領域は、図５に関して以下で述べるように、基板中
のくぼみ上に生じる。そのようなくぼんだ領域は、基板
１中の対応するくぼみより、狭くかつ浅くなる傾向があ
る。
上に形成され、それを被覆する。絶縁層最上部表面３は
高い領域８０がゲート５５のそれぞれの上の最上部表面
３中に存在するように、半導体基板１０及びトランジス
タ５のトポグラフィにほぼ適合する。最上部表面３のく
ぼんだ領域８５は、高い領域８０間に存在し、フィール
ド酸化物領域４０及びソース及びドレイン領域４５及び
５０のような各トランジスタ５の領域上に生じる。しか
し、絶縁層最上部表面３は半導体基板１０のトポグラフ
ィに、正確には適合しない。なぜなら、高い領域８０を
含む最上部表面３のトポグラフィ的な形状は、広くなる
傾向があり、高くはならず、基板１０上に存在するトラ
ンジスタゲート５５のような突き出したものより、曲が
った形状をもつ傾向があるからである。更に、くぼんだ
表面領域は、図５に関して以下で述べるように、基板中
のくぼみ上に生じる。そのようなくぼんだ領域は、基板
１中の対応するくぼみより、狭くかつ浅くなる傾向があ
る。
【００１９】本発明に従うと、図４に示されるような平
坦化された表面１０５を形成するために、非平坦絶縁層
表面３を平坦化することが可能である。本発明の方法を
実施する際、表面３を平坦化するプロセス工程の結果
が、図２及び図３に示されている。明確にするため、図
１−図４中の同一の要素には、同様の番号がつけられて
いる。
坦化された表面１０５を形成するために、非平坦絶縁層
表面３を平坦化することが可能である。本発明の方法を
実施する際、表面３を平坦化するプロセス工程の結果
が、図２及び図３に示されている。明確にするため、図
１−図４中の同一の要素には、同様の番号がつけられて
いる。
【００２０】平坦化中、犠牲となる材料９０が図２に示
されるように、最初にくぼんだ領域８５中に形成され
る。犠牲となる材料９０は選択されたＣＭＰプロセス
中、基板絶縁層１５に比べより大きな除去速度をもち、
選択されたエッチングプロセス中、材料に比べ小さな除
去速度をもつという特性をもつ必要がある。犠牲となる
材料９０に適した材料には、たとえばチタン、チタン窒
化物及びフォトレジストが含まれる。犠牲となる材料９
０の適切な厚さは、０．１−０．２５μｍの範囲であ
る。
されるように、最初にくぼんだ領域８５中に形成され
る。犠牲となる材料９０は選択されたＣＭＰプロセス
中、基板絶縁層１５に比べより大きな除去速度をもち、
選択されたエッチングプロセス中、材料に比べ小さな除
去速度をもつという特性をもつ必要がある。犠牲となる
材料９０に適した材料には、たとえばチタン、チタン窒
化物及びフォトレジストが含まれる。犠牲となる材料９
０の適切な厚さは、０．１−０．２５μｍの範囲であ
る。
【００２１】最初、高い領域及びくぼんだ領域８０及び
８５の両方を含む絶縁層１５の一部上に、犠牲となる材
料の層を形成することにより、最上部表面３のくぼんだ
領域８５中に、犠牲となる材料９０を形成することが可
能である。次に、高い領域８０上の犠牲となる材料層の
部分を十分除去し、一方くぼんだ領域８５中に残った犠
牲となる材料９０は残すよう、比較的短時間、ＣＭＰプ
ロセスを行う。長時間ＣＭＰプロセスを行いすぎると、
くぼんだ領域８５から犠牲となる材料の部分が除去され
不利である。典型的な場合、たとえば水を基本とした溶
液中に、溶融シリカ又はアルミナを懸濁させたものを含
むスラリーを用い、回転するローラー上で、基板を研磨
することにより、ＣＭＰプロセスを行うことが可能であ
る。この方法及びＣＭＰの他の方法については、先に引
用したアール・ジェイラース（Ｒ．Ｊａｉｒａｔｈ）ら
の論文に、詳細に述べられている。
８５の両方を含む絶縁層１５の一部上に、犠牲となる材
料の層を形成することにより、最上部表面３のくぼんだ
領域８５中に、犠牲となる材料９０を形成することが可
能である。次に、高い領域８０上の犠牲となる材料層の
部分を十分除去し、一方くぼんだ領域８５中に残った犠
牲となる材料９０は残すよう、比較的短時間、ＣＭＰプ
ロセスを行う。長時間ＣＭＰプロセスを行いすぎると、
くぼんだ領域８５から犠牲となる材料の部分が除去され
不利である。典型的な場合、たとえば水を基本とした溶
液中に、溶融シリカ又はアルミナを懸濁させたものを含
むスラリーを用い、回転するローラー上で、基板を研磨
することにより、ＣＭＰプロセスを行うことが可能であ
る。この方法及びＣＭＰの他の方法については、先に引
用したアール・ジェイラース（Ｒ．Ｊａｉｒａｔｈ）ら
の論文に、詳細に述べられている。
【００２２】犠牲となる材料９０及び絶縁層１５の露出
された高い領域８０は、次にエッチングし、くぼんだ領
域８５に対し、絶縁層１５の高い領域を減らすか低く
し、図３中のエッチングされた絶縁層表面１００を形成
する。エッチング技術の例には、湿式及び乾式エッチン
グプロセスが含まれる。適切な乾式エッチャントには、
たとえばＣ2 Ｆ6 及びＯ2 又はＣＨＦ3 及びＯ2 の混合
物が含まれる。フォトレジストが犠牲となる材料９０と
して用いられる時、湿式エッチャントにはＨＦ及び緩衝
ＨＦが含まれる。用いる具体的な湿式又は乾式エッチャ
ントは、本発明に従う先に述べた方式で、犠牲となる材
料及び絶縁層１５に作用する必要があることを認識すべ
きである。
された高い領域８０は、次にエッチングし、くぼんだ領
域８５に対し、絶縁層１５の高い領域を減らすか低く
し、図３中のエッチングされた絶縁層表面１００を形成
する。エッチング技術の例には、湿式及び乾式エッチン
グプロセスが含まれる。適切な乾式エッチャントには、
たとえばＣ2 Ｆ6 及びＯ2 又はＣＨＦ3 及びＯ2 の混合
物が含まれる。フォトレジストが犠牲となる材料９０と
して用いられる時、湿式エッチャントにはＨＦ及び緩衝
ＨＦが含まれる。用いる具体的な湿式又は乾式エッチャ
ントは、本発明に従う先に述べた方式で、犠牲となる材
料及び絶縁層１５に作用する必要があることを認識すべ
きである。
【００２３】エッチングプロセスにより、最上部表面３
の領域８０の高さが減少する。犠牲となる材料９０は絶
縁層１５より、ゆっくりエッチングされるから、犠牲と
なる材料９０は、くぼんだ領域８５中の絶縁層材料の除
去を本質的に妨げる。その結果、図２中の絶縁層最上部
表面３のトポグラフィ的形状の高さは、領域８０の高さ
がくぼんだ領域８５に近い水準まで減少するにつれ実質
的に減少する。また、犠牲となる材料９０と絶縁層１５
の除去速度の差により、犠牲となる材料の端部領域下の
絶縁層１５の部分を、エッチャントが除去し、図３に示
されるように、犠牲となる材料の高い端部１０２を残す
ことが可能である。エッチング工程後残っている犠牲と
なる材料は、図３中で参照数字９５によって示されてい
る。
の領域８０の高さが減少する。犠牲となる材料９０は絶
縁層１５より、ゆっくりエッチングされるから、犠牲と
なる材料９０は、くぼんだ領域８５中の絶縁層材料の除
去を本質的に妨げる。その結果、図２中の絶縁層最上部
表面３のトポグラフィ的形状の高さは、領域８０の高さ
がくぼんだ領域８５に近い水準まで減少するにつれ実質
的に減少する。また、犠牲となる材料９０と絶縁層１５
の除去速度の差により、犠牲となる材料の端部領域下の
絶縁層１５の部分を、エッチャントが除去し、図３に示
されるように、犠牲となる材料の高い端部１０２を残す
ことが可能である。エッチング工程後残っている犠牲と
なる材料は、図３中で参照数字９５によって示されてい
る。
【００２４】次に、図４に示されるように、平坦化され
た表面１０５を形成するために、残った犠牲となる材料
９５と、エッチングされた絶縁層最上部表面１００の一
部を除去する目的で、ＣＭＰプロセスを行う。上述のよ
うに、ＣＭＰプロセスにより生じるくぼんだ構造の表面
の皿型形成は、研磨すべき材料表面のトポグラフィの差
に著しく依存する。図３に関して上で述べたエッチング
プロセスは、本質的にトポグラフィ的形状の減少した絶
縁層表面１００を生成し有利であるから、最終的なＣＭ
Ｐプロセスにより、皿型形成に依存したトポグラフィ的
形状が本質的にない平坦化された表面１０５が形成され
る。更に、犠牲となる材料は絶縁層１５より速く除去さ
れるから、ＣＭＰプロセスにより、残った犠牲となる材
料９５の除去は、絶縁層のエッチングされた表面１００
の平坦化に有害な影響を及ぼすトポグラフィ的形状とし
て働かない。
た表面１０５を形成するために、残った犠牲となる材料
９５と、エッチングされた絶縁層最上部表面１００の一
部を除去する目的で、ＣＭＰプロセスを行う。上述のよ
うに、ＣＭＰプロセスにより生じるくぼんだ構造の表面
の皿型形成は、研磨すべき材料表面のトポグラフィの差
に著しく依存する。図３に関して上で述べたエッチング
プロセスは、本質的にトポグラフィ的形状の減少した絶
縁層表面１００を生成し有利であるから、最終的なＣＭ
Ｐプロセスにより、皿型形成に依存したトポグラフィ的
形状が本質的にない平坦化された表面１０５が形成され
る。更に、犠牲となる材料は絶縁層１５より速く除去さ
れるから、ＣＭＰプロセスにより、残った犠牲となる材
料９５の除去は、絶縁層のエッチングされた表面１００
の平坦化に有害な影響を及ぼすトポグラフィ的形状とし
て働かない。
【００２５】更に、本発明のプロセスを用いて、基板中
にくぼんだ材料構造を形成することが可能である。たと
えば、アルミニウム、銅、タングステン構造のようなく
ぼんだ金属構造は、パワー・バス及び各トランジスタ５
の局所的相互接続のため、図４の基板１の絶縁層１５中
に形成できる。図５は図４の基板１の一部を示し、それ
は単一のトランジスタ５とくぼんだ金属構造を形成する
ために、絶縁層１５中に、異なる幅及び深さのくぼみ２
０、２２、２４、２６（くぼみ２０−２６）を含む。く
ぼみ２０−２６は、たとえば、ここに参照文献として含
まれるエス・オカザキ（Ｓ．Ｏｋａｚａｋｉ）“将来の
ＵＬＳＩのためのリソグラフィ技術”、アプライド・サ
ーフェイス・サイエンス（Ａｐｐｌｉｅｄ Ｓｕｒｆａ
ｃｅ Ｓｃｉｅｎｃｅ）、７０／７１号、６０３−６１
２頁（１９９３）に述べられている従来のフォトリソグ
ラフィ技術により規定されたパターンを、エッチングす
ることにより、形成することができる。
にくぼんだ材料構造を形成することが可能である。たと
えば、アルミニウム、銅、タングステン構造のようなく
ぼんだ金属構造は、パワー・バス及び各トランジスタ５
の局所的相互接続のため、図４の基板１の絶縁層１５中
に形成できる。図５は図４の基板１の一部を示し、それ
は単一のトランジスタ５とくぼんだ金属構造を形成する
ために、絶縁層１５中に、異なる幅及び深さのくぼみ２
０、２２、２４、２６（くぼみ２０−２６）を含む。く
ぼみ２０−２６は、たとえば、ここに参照文献として含
まれるエス・オカザキ（Ｓ．Ｏｋａｚａｋｉ）“将来の
ＵＬＳＩのためのリソグラフィ技術”、アプライド・サ
ーフェイス・サイエンス（Ａｐｐｌｉｅｄ Ｓｕｒｆａ
ｃｅ Ｓｃｉｅｎｃｅ）、７０／７１号、６０３−６１
２頁（１９９３）に述べられている従来のフォトリソグ
ラフィ技術により規定されたパターンを、エッチングす
ることにより、形成することができる。
【００２６】くぼみ２０−２６中に形成されたくぼんだ
金属構造又は相互接続ストライプは、図８に示されるよ
うに、絶縁層１５の表面１０５と本質的に平坦である表
面２３０をもつ必要がある。図５−図８中の同一の要素
と、図１−図４中の対応する要素は、明確にするため、
同様の番号がつけてある。くぼみ２０−２６は所望の相
互接続のため、基板１中の具体的なパターンに形成され
る。相互接続ストライプは図５中に描かれたくぼみ２０
−２６中に形成されるが、本発明に従うと、任意の形状
のくぼみの中に、平坦なくぼみ構造を形成できることを
理解すべきである。
金属構造又は相互接続ストライプは、図８に示されるよ
うに、絶縁層１５の表面１０５と本質的に平坦である表
面２３０をもつ必要がある。図５−図８中の同一の要素
と、図１−図４中の対応する要素は、明確にするため、
同様の番号がつけてある。くぼみ２０−２６は所望の相
互接続のため、基板１中の具体的なパターンに形成され
る。相互接続ストライプは図５中に描かれたくぼみ２０
−２６中に形成されるが、本発明に従うと、任意の形状
のくぼみの中に、平坦なくぼみ構造を形成できることを
理解すべきである。
【００２７】典型的な場合、相互接続ストライプをトラ
ンジスタソース、ゲート又はドレインに結合するために
接触が用いられる。その結果、相互接続ストライプは典
型的な場合、そのようなトランジスタ領域には直接接触
しない。しかし、図５−図８において、接触は省かれ、
相互接続ストライプ及び対応するくぼみは、図示と議論
を簡単にするために、そのようなトランジスタ領域に直
接接続するように示されている。最初、所望の形の接触
のくぼみと、相互接続ストライプを生成することによ
り、本発明に従い、埋め込まれたくぼみ接触を含む相互
接続ストライプのために、くぼんだ金属構造を形成でき
ることは容易に理解できるはずである。また、トランジ
スタ５のドレイン及びゲート領域５０及び５５のみが、
図５に描かれた集積回路の断面で露出されているが、図
示された断面の外の基板１の別の領域において、ソース
領域４５が露出されることを容易に理解できるはずであ
る。
ンジスタソース、ゲート又はドレインに結合するために
接触が用いられる。その結果、相互接続ストライプは典
型的な場合、そのようなトランジスタ領域には直接接触
しない。しかし、図５−図８において、接触は省かれ、
相互接続ストライプ及び対応するくぼみは、図示と議論
を簡単にするために、そのようなトランジスタ領域に直
接接続するように示されている。最初、所望の形の接触
のくぼみと、相互接続ストライプを生成することによ
り、本発明に従い、埋め込まれたくぼみ接触を含む相互
接続ストライプのために、くぼんだ金属構造を形成でき
ることは容易に理解できるはずである。また、トランジ
スタ５のドレイン及びゲート領域５０及び５５のみが、
図５に描かれた集積回路の断面で露出されているが、図
示された断面の外の基板１の別の領域において、ソース
領域４５が露出されることを容易に理解できるはずであ
る。
【００２８】くぼみ２０−２６の寸法及び形状は、対応
して形成される相互接続ストライプの所望の形状に基づ
いて選択される。たとえば、くぼみ２０−２４はトラン
ジスタ５のドレイン及びゲート領域５０及び５５への相
互接続を形成し、対応する接触を除き、典型的なＵＬＳ
Ｉ及びＶＬＳＩデバイスの場合、たとえば０．３−１．
０μｍの範囲の幅と、０．５−１．５μｍの範囲の深さ
を有する。それに対し、くぼみ２６はパワーバスストラ
イプを形成するために用いられ、それはそのようなデバ
イスにおいて、典型的な場合、５０−２５０μｍの範囲
の幅と、約０．５μｍのくぼみの深さをもつ。図１−図
８に示された基板１は、相対的な寸法の比率が実際とは
異なることに注意されたい。くぼみ２２は局所的な相互
接続を形成するために用いられ、そのようなデバイス中
では、たとえば０．５−１．５μｍの範囲の幅と０．５
−１．５μｍの範囲のくぼみの深さをもつことができ
る。図８は形成されたゲート及びドレイン相互接続スト
ライプ２０５及び２１０が、それぞれ交差相互接続２２
０及び２２５により、得られた相互接続バス２００及び
パワーバス２１５に接続されている構成例を示す。
して形成される相互接続ストライプの所望の形状に基づ
いて選択される。たとえば、くぼみ２０−２４はトラン
ジスタ５のドレイン及びゲート領域５０及び５５への相
互接続を形成し、対応する接触を除き、典型的なＵＬＳ
Ｉ及びＶＬＳＩデバイスの場合、たとえば０．３−１．
０μｍの範囲の幅と、０．５−１．５μｍの範囲の深さ
を有する。それに対し、くぼみ２６はパワーバスストラ
イプを形成するために用いられ、それはそのようなデバ
イスにおいて、典型的な場合、５０−２５０μｍの範囲
の幅と、約０．５μｍのくぼみの深さをもつ。図１−図
８に示された基板１は、相対的な寸法の比率が実際とは
異なることに注意されたい。くぼみ２２は局所的な相互
接続を形成するために用いられ、そのようなデバイス中
では、たとえば０．５−１．５μｍの範囲の幅と０．５
−１．５μｍの範囲のくぼみの深さをもつことができ
る。図８は形成されたゲート及びドレイン相互接続スト
ライプ２０５及び２１０が、それぞれ交差相互接続２２
０及び２２５により、得られた相互接続バス２００及び
パワーバス２１５に接続されている構成例を示す。
【００２９】図５を参照すると、アルミニウムのような
導電性材料層３０が、絶縁層１５の最上部表面１０５上
に形成され、くぼみ２０−２６を完全に満たしている。
アルミニウム層３０は基板１のトポグラフィにほぼ適合
し、基板の最上部表面３１が絶縁層表面１０５及びくぼ
み２２−２６にほぼ適合したトポグラフィを有するよう
になっている。従って、表面３１中のくぼんだ領域３３
は、くぼみ２０−２６上に生じ、高い領域３４は絶縁層
１５の非平坦部上に生じる。
導電性材料層３０が、絶縁層１５の最上部表面１０５上
に形成され、くぼみ２０−２６を完全に満たしている。
アルミニウム層３０は基板１のトポグラフィにほぼ適合
し、基板の最上部表面３１が絶縁層表面１０５及びくぼ
み２２−２６にほぼ適合したトポグラフィを有するよう
になっている。従って、表面３１中のくぼんだ領域３３
は、くぼみ２０−２６上に生じ、高い領域３４は絶縁層
１５の非平坦部上に生じる。
【００３０】くぼみ２０−２６上に形成されたくぼんだ
領域３３は、対応するくぼみの幅より小さい幅をそれぞ
れ有する。更に、くぼみの幅が、たとえば、くぼみの深
さの約２倍より小さい比較的狭いくぼみの上に形成され
たくぼんだ領域３３は、くぼんだ領域３３がより広いく
ぼみの上に形成されたときのくぼみの深さに比べ深くな
い。たとえば、狭いくぼみ２４上のくぼんだ領域３３の
底部は、くぼみ２４の深さまで延びない。それに対し、
著しく広いくぼみ２６上のくぼんだ領域３３は、より広
いくぼみ２６の深さに本質的に対応する深さと、対応す
るくぼみ２６の底部の形に本質的に適合した底部を有す
るであろう。
領域３３は、対応するくぼみの幅より小さい幅をそれぞ
れ有する。更に、くぼみの幅が、たとえば、くぼみの深
さの約２倍より小さい比較的狭いくぼみの上に形成され
たくぼんだ領域３３は、くぼんだ領域３３がより広いく
ぼみの上に形成されたときのくぼみの深さに比べ深くな
い。たとえば、狭いくぼみ２４上のくぼんだ領域３３の
底部は、くぼみ２４の深さまで延びない。それに対し、
著しく広いくぼみ２６上のくぼんだ領域３３は、より広
いくぼみ２６の深さに本質的に対応する深さと、対応す
るくぼみ２６の底部の形に本質的に適合した底部を有す
るであろう。
【００３１】くぼんだ領域３３中のアルミニウム表面３
１が、図示された例では、絶縁層表面１０５の高さにあ
る所望の平坦化された表面の高さより上にあるように、
十分な量のアルミニウムが、基板１上に形成される。ア
ルミニウム表面３１が必要な高さより十分上にあるよう
に確実にする方法の一例は、最も深いくぼみの最も深い
部分のおおよその深さより大きい厚さを有するアルミニ
ウム層３０を形成することである。最も深いくぼみ部分
のおおよその深さより、５％ないし２５％大きな厚さ又
は深さを有する層を形成することにより、そのようなア
ルミニウム層３０を形成することが可能である。たとえ
ば、もし、くぼんだ領域の最も深い部分の深さが約１μ
ｍであるなら、その深さより２０％大きい１．２μｍ程
度の厚さを有するアルミニウム層３０を形成することが
可能である。
１が、図示された例では、絶縁層表面１０５の高さにあ
る所望の平坦化された表面の高さより上にあるように、
十分な量のアルミニウムが、基板１上に形成される。ア
ルミニウム表面３１が必要な高さより十分上にあるよう
に確実にする方法の一例は、最も深いくぼみの最も深い
部分のおおよその深さより大きい厚さを有するアルミニ
ウム層３０を形成することである。最も深いくぼみ部分
のおおよその深さより、５％ないし２５％大きな厚さ又
は深さを有する層を形成することにより、そのようなア
ルミニウム層３０を形成することが可能である。たとえ
ば、もし、くぼんだ領域の最も深い部分の深さが約１μ
ｍであるなら、その深さより２０％大きい１．２μｍ程
度の厚さを有するアルミニウム層３０を形成することが
可能である。
【００３２】図８に示された平坦な相互接続ストライプ
２００−２１５が、以下のように、本発明に従って形成
される。犠牲となる材料３５が図６に示されるように、
アルミニウム層３０のくぼんだ領域３３中に形成され
る。犠牲となる材料３５は用いられる選択されたＣＭＰ
プロセス中、アルミニウム３０に比べ大きな除去速度を
もち、用いられる選択されたエッチングプロセス中、よ
り小さい除去速度をもつという性質をもつ必要がある。
犠牲となる材料３５の適切な厚さは、０．１−０．２５
μｍの範囲である。
２００−２１５が、以下のように、本発明に従って形成
される。犠牲となる材料３５が図６に示されるように、
アルミニウム層３０のくぼんだ領域３３中に形成され
る。犠牲となる材料３５は用いられる選択されたＣＭＰ
プロセス中、アルミニウム３０に比べ大きな除去速度を
もち、用いられる選択されたエッチングプロセス中、よ
り小さい除去速度をもつという性質をもつ必要がある。
犠牲となる材料３５の適切な厚さは、０．１−０．２５
μｍの範囲である。
【００３３】犠牲となる材料３５を形成する方法の例
は、最初くぼんだ領域３３を含むアルミニウム表面３１
の少なくとも一部を被覆する犠牲となる材料の層を形成
することである。次に、高い表面領域３４上の犠牲とな
る材料層の部分を十分に除去し、くぼんだ領域３３中に
残った犠牲となる材料３５を残すよう、比較的短時間、
ＣＭＰプロセスを行う。たとえば、図１−図４に関して
上で述べた犠牲となる材料３５及び具体的なＣＭＰプロ
セス用の材料を用いることが可能である。
は、最初くぼんだ領域３３を含むアルミニウム表面３１
の少なくとも一部を被覆する犠牲となる材料の層を形成
することである。次に、高い表面領域３４上の犠牲とな
る材料層の部分を十分に除去し、くぼんだ領域３３中に
残った犠牲となる材料３５を残すよう、比較的短時間、
ＣＭＰプロセスを行う。たとえば、図１−図４に関して
上で述べた犠牲となる材料３５及び具体的なＣＭＰプロ
セス用の材料を用いることが可能である。
【００３４】犠牲となる材料３５及びアルミニウム層３
０の露出された高い領域３４は、図７に示されるよう
に、表面１５０を形成するために、くぼんだ領域３３に
対し、高い領域３４の高さを減少させるため、次にエッ
チングする。高い領域３４の高さを減らすことにより、
アルミニウム表面３１中のトポグラフィ的形状の高さが
実効的に減少する。犠牲となる材料３５はアルミニウム
よりゆっくりエッチングされるから、それらの領域下の
アルミニウム層表面３１の部分は、エッチャントから本
質的に保護される。適切な湿式エッチング技術は、たと
えばリン酸、硝酸、酢酸及び水を、おおよそ１６：１：
１：２の比で含むリン酸エッチングである。用いる具体
的なエッチャントは、本発明に従う上述の方式で、犠牲
となる材料及び絶縁層に作用する必要があることを理解
する必要がある。
０の露出された高い領域３４は、図７に示されるよう
に、表面１５０を形成するために、くぼんだ領域３３に
対し、高い領域３４の高さを減少させるため、次にエッ
チングする。高い領域３４の高さを減らすことにより、
アルミニウム表面３１中のトポグラフィ的形状の高さが
実効的に減少する。犠牲となる材料３５はアルミニウム
よりゆっくりエッチングされるから、それらの領域下の
アルミニウム層表面３１の部分は、エッチャントから本
質的に保護される。適切な湿式エッチング技術は、たと
えばリン酸、硝酸、酢酸及び水を、おおよそ１６：１：
１：２の比で含むリン酸エッチングである。用いる具体
的なエッチャントは、本発明に従う上述の方式で、犠牲
となる材料及び絶縁層に作用する必要があることを理解
する必要がある。
【００３５】エッチングプロセス中、犠牲となる材料３
５は残った領域１１０、１１５、１２０及び１２５によ
って示されるように、部分的に減少する。犠牲となる材
料３５の端部下の領域のアルミニウムに対する犠牲とな
る材料３５の除去速度の違いにより、犠牲となる材料３
５の高い部分１３０を、領域１１０−１２５中に形成す
ることは可能である。アルミニウム表面３１中のトポグ
ラフィ的形状の高さは、エッチングされた表面１５０に
生じた変化が、その後のＣＭＰプロセスにより、本質的
に除去できるよう、エッチングプロセスによって十分減
少する必要がある。
５は残った領域１１０、１１５、１２０及び１２５によ
って示されるように、部分的に減少する。犠牲となる材
料３５の端部下の領域のアルミニウムに対する犠牲とな
る材料３５の除去速度の違いにより、犠牲となる材料３
５の高い部分１３０を、領域１１０−１２５中に形成す
ることは可能である。アルミニウム表面３１中のトポグ
ラフィ的形状の高さは、エッチングされた表面１５０に
生じた変化が、その後のＣＭＰプロセスにより、本質的
に除去できるよう、エッチングプロセスによって十分減
少する必要がある。
【００３６】残った犠牲となる材料１１０−１２５及び
アルミニウム層３１の一部は、次に絶縁層表面１０５を
露出するため、ＣＭＰプロセスにより除去される。その
結果、くぼんだアルミニウムストライプ２００、２０
５、２１０、２１５は、図８に示されるように、絶縁層
表面１０５と同一平面内にある表面２３０を有するくぼ
み２０−２６中に形成される。上述のように、ＣＭＰプ
ロセスにより生じるくぼんだ構造の表面の皿型形成は、
研磨すべき材料表面のトポグラフィの差に著しく依存す
る。図３に関して上で述べたエッチングプロセスによ
り、本質的にトポグラフィ形状を有するアルミニウム表
面１５０を生じ、有利であるから、最終的なＣＭＰプロ
セスにより、皿型形成に依存したトポグラフィ形状が本
質的にない平坦化されたくぼんだアルミニウムストライ
プ２００−２１５が形成される。更に、エッチングされ
た犠牲となる材料１１０−１２５の残った領域は、ＣＭ
Ｐプロセスにより、アルミニウムより速く除去されるか
ら、それらの領域はＣＭＰプロセス中、トポグラフィ的
形状として働いたり、対応するくぼんだアルミニウムス
トライプ２００−２１５の平坦化に、有害な影響を及ぼ
すことはない。
アルミニウム層３１の一部は、次に絶縁層表面１０５を
露出するため、ＣＭＰプロセスにより除去される。その
結果、くぼんだアルミニウムストライプ２００、２０
５、２１０、２１５は、図８に示されるように、絶縁層
表面１０５と同一平面内にある表面２３０を有するくぼ
み２０−２６中に形成される。上述のように、ＣＭＰプ
ロセスにより生じるくぼんだ構造の表面の皿型形成は、
研磨すべき材料表面のトポグラフィの差に著しく依存す
る。図３に関して上で述べたエッチングプロセスによ
り、本質的にトポグラフィ形状を有するアルミニウム表
面１５０を生じ、有利であるから、最終的なＣＭＰプロ
セスにより、皿型形成に依存したトポグラフィ形状が本
質的にない平坦化されたくぼんだアルミニウムストライ
プ２００−２１５が形成される。更に、エッチングされ
た犠牲となる材料１１０−１２５の残った領域は、ＣＭ
Ｐプロセスにより、アルミニウムより速く除去されるか
ら、それらの領域はＣＭＰプロセス中、トポグラフィ的
形状として働いたり、対応するくぼんだアルミニウムス
トライプ２００−２１５の平坦化に、有害な影響を及ぼ
すことはない。
【００３７】本発明の平坦化法は、皿状形成が本質的に
ない、平坦化されたくぼんだ構造の形成のために、比較
的短時間で行うことができる。図１−図４及び図５−図
８に示された基板１に関して述べた例において、図２及
び図６中の犠牲となる材料領域９０及び３５を形成する
ために、ウエハ基板毎に３０ないし６０秒の最初のＣＭ
Ｐプロセスを行い、たとえば２５−５０ウエハ基板の束
毎に、約２分間のエッチングプロセスを行い、ウエハ基
板毎に３分以下の最終のＣＭＰプロセスを行うことがで
きる。
ない、平坦化されたくぼんだ構造の形成のために、比較
的短時間で行うことができる。図１−図４及び図５−図
８に示された基板１に関して述べた例において、図２及
び図６中の犠牲となる材料領域９０及び３５を形成する
ために、ウエハ基板毎に３０ないし６０秒の最初のＣＭ
Ｐプロセスを行い、たとえば２５−５０ウエハ基板の束
毎に、約２分間のエッチングプロセスを行い、ウエハ基
板毎に３分以下の最終のＣＭＰプロセスを行うことがで
きる。
【００３８】本発明の２つの実施例について、上で詳細
に述べたが、本発明の指針を離れることなく、多くの修
正が可能である。そのような修正のすべてが、特許請求
の範囲内に含まれると考えられる。たとえば、本発明に
ついて、絶縁層の全体的平坦化と平坦化されたくぼんだ
金属ストライプの形成に関して図示し述べたが、本発明
は基板の他の層を平坦化し、他のくぼんだ構造を形成す
るためにも使用できる。ただし、対応する選択された犠
牲となる材料は、ＣＭＰプロセス中、平坦化すべき材料
より速い速度で除去され、エッチング中、材料層より遅
い速度でエッチングされる限りである。本発明は典型的
なＵＬＳＩ及びＶＬＳＩデバイスのような集積回路デバ
イス中の各層に、平坦な表面を形成するのに有用であ
る。
に述べたが、本発明の指針を離れることなく、多くの修
正が可能である。そのような修正のすべてが、特許請求
の範囲内に含まれると考えられる。たとえば、本発明に
ついて、絶縁層の全体的平坦化と平坦化されたくぼんだ
金属ストライプの形成に関して図示し述べたが、本発明
は基板の他の層を平坦化し、他のくぼんだ構造を形成す
るためにも使用できる。ただし、対応する選択された犠
牲となる材料は、ＣＭＰプロセス中、平坦化すべき材料
より速い速度で除去され、エッチング中、材料層より遅
い速度でエッチングされる限りである。本発明は典型的
なＵＬＳＩ及びＶＬＳＩデバイスのような集積回路デバ
イス中の各層に、平坦な表面を形成するのに有用であ
る。
【図面の簡単な説明】
【図１】本発明に従う全体的平坦化の一連の段階におけ
る集積回路デバイスの例の一部の断面図である。
る集積回路デバイスの例の一部の断面図である。
【図２】本発明に従う全体的平坦化の一連の段階におけ
る集積回路デバイスの例の一部の断面図である。
る集積回路デバイスの例の一部の断面図である。
【図３】本発明に従う全体的平坦化の一連の段階におけ
る集積回路デバイスの例の一部の断面図である。
る集積回路デバイスの例の一部の断面図である。
【図４】本発明に従う全体的平坦化の一連の段階におけ
る集積回路デバイスの例の一部の断面図である。
る集積回路デバイスの例の一部の断面図である。
【図５】本発明に従う平坦化されたくぼんだ構造形成に
おける一連の段階での集積回路デバイスの例の一部の断
面図である。
おける一連の段階での集積回路デバイスの例の一部の断
面図である。
【図６】本発明に従う平坦化されたくぼんだ構造形成に
おける一連の段階での集積回路デバイスの例の一部の断
面図である。
おける一連の段階での集積回路デバイスの例の一部の断
面図である。
【図７】本発明に従う平坦化されたくぼんだ構造形成に
おける一連の段階での集積回路デバイスの例の一部の断
面図である。
おける一連の段階での集積回路デバイスの例の一部の断
面図である。
【図８】完成したくぼんだ構造を有する図５−図７のデ
バイスの一部の、一部を断面で示した透視図である。
バイスの一部の、一部を断面で示した透視図である。
１ 基板 ３ 非平坦表面、最上部表面、絶縁層表面 ５ トランジスタ １０ 基板 １５ 絶縁層 ２０、２２、２４、２６ くぼみ ３０ 導電性材料層、アルミニウム層 ３１ 最上部表面、アルミニウム表面 ３３ くぼんだ領域 ３４ 高い領域 ３５ 犠牲となる材料 ４０ フィールド酸化物領域 ４５ ソース領域 ５０ ドレイン領域 ５５ ゲート、ゲート領域 ６０ ポリシリコン ６５ ゲート酸化物 ７０ シリサイド ８０ 高い領域 ８５ くぼんだ領域 ９０ 材料 １００ 絶縁層表面、表面 １０２ 端部 １０５ 表面 １１０、１１５、１２０、１２５ 領域、犠牲となる
材料 １３０ 高い部分 １５０ アルミニウム表面 ２００ 相互接続バス、相互接続ストライプ ２０５ ゲート相互接続ストライプ ２１０ ドレイン相互接続ストライプ ２１５ パワーバス ２２０、２２５ 交差相互接続 ２３０ 表面
材料 １３０ 高い部分 １５０ アルミニウム表面 ２００ 相互接続バス、相互接続ストライプ ２０５ ゲート相互接続ストライプ ２１０ ドレイン相互接続ストライプ ２１５ パワーバス ２２０、２２５ 交差相互接続 ２３０ 表面
Claims (19)
- 【請求項１】 基板の非平坦表面の少なくとも１つのく
ぼんだ領域中に、犠牲となる材料を形成し；基板表面及
び犠牲となる材料をエッチングし、非平坦基板表面中に
生じるトポグラフィ的形状の高さを減少させ；基板表面
及び犠牲となる材料を化学−機械研磨（ＣＭＰ）し、皿
型形成に依存した形状が本質的にない平坦化された基板
表面を形成することを含み、犠牲となる材料の除去速度
は、エッチング工程中、基板より小さく、化学−機械研
磨工程中、大きい集積回路デバイス作製における全体的
平坦化の方法。 - 【請求項２】 犠牲となる材料の形成工程は、 くぼんだ領域を含む基板表面の領域上に、犠牲となる材
料を形成し、 くぼんだ領域の外の基板表面の領域から、犠牲となる材
料を除去するため、形成された犠牲となる材料を化学−
機械研磨することを含む請求項１記載の方法。 - 【請求項３】 前記基板表面は誘電体層表面を含む請求
項１記載の方法。 - 【請求項４】 犠牲となる材料はチタンを含む金属であ
る請求項１記載の方法。 - 【請求項５】 犠牲となる材料はチタン窒化物である請
求項４記載の方法。 - 【請求項６】 エッチング工程はドライエッチャントを
用い、前記基板表面は酸化物層表面を含む請求項５記載
の方法。 - 【請求項７】 エッチング工程はウエットエッチャント
を用い、前記基板表面はアルミニウム層表面を含む請求
項５記載の方法。 - 【請求項８】 犠牲となる材料はフォトレジストである
請求項１記載の方法。 - 【請求項９】 エッチング工程はウエットエッチャント
を用い、前記基板表面は酸化物層表面を含む請求項８記
載の方法。 - 【請求項１０】 エッチング工程はウエットエッチャン
トを用い、前記基板表面はアルミニウム層表面を含む請
求項８記載の方法。 - 【請求項１１】 少なくとも１つのくぼみを有する基板
の少なくとも一部分上に材料層を形成し、前記材料層は
くぼみの近くの基板部分の表面上に形成され、くぼみを
満たし、材料層表面のくぼんだ領域は、くぼみ上に形成
される工程；くぼんだ領域中の材料層表面上に、犠牲と
なる材料の領域を形成する工程；材料層表面及び犠牲と
なる材料をエッチングし、材料層表面中に生じるトポグ
ラフィ的形状の高さを減少させる工程；基板表面を露出
させ、皿型形成に依存した形状が本質的にないくぼみ中
の平坦化されたプラグを形成するため、エッチングされ
た材料層及び犠牲となる材料を化学−機械研磨（ＣＭ
Ｐ）し、犠牲となる材料の除去速度は、エッチング工程
中、材料表面の速度より低く、化学−機械研磨工程中、
大きい工程を含む集積回路デバイス作製におけるくぼん
だ構造の形成方法。 - 【請求項１２】 材料層表面上への犠牲となる材料の形
成工程は、 くぼんだ領域を含む材料層表面の領域上に、犠牲となる
材料を形成すること；及びくぼんだ領域の外の領域か
ら、犠牲となる材料を除去するため、形成された犠牲と
なる材料を化学−機械研磨することを含む請求項１１記
載の方法。 - 【請求項１３】 形成されるくぼんだ構造は、導電性金
属ストライプである請求項１２記載の方法。 - 【請求項１４】 材料層はアルミニウムである請求項１
３記載の方法。 - 【請求項１５】 材料層はタングステンである請求項１
３記載の方法。 - 【請求項１６】 材料層は銅である請求項１３記載の方
法。 - 【請求項１７】 犠牲となる材料はチタンを含む金属で
ある請求項１１記載の方法。 - 【請求項１８】 犠牲となる材料はチタン窒化物である
請求項１７記載の方法。 - 【請求項１９】 犠牲となる材料はフォトレジストであ
る請求項１１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/554501 | 1995-11-07 | ||
| US08/554,501 US5885900A (en) | 1995-11-07 | 1995-11-07 | Method of global planarization in fabricating integrated circuit devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167800A true JPH09167800A (ja) | 1997-06-24 |
Family
ID=24213600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8294282A Pending JPH09167800A (ja) | 1995-11-07 | 1996-11-07 | 集積回路デバイス作製における全体的平坦化法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5885900A (ja) |
| EP (1) | EP0773581A1 (ja) |
| JP (1) | JPH09167800A (ja) |
| KR (1) | KR970030624A (ja) |
| TW (1) | TW327242B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6361708B1 (en) | 1997-05-14 | 2002-03-26 | Nec Corporation | Method and apparatus for polishing a metal film |
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| US6280644B1 (en) * | 1998-06-05 | 2001-08-28 | Agere Systems Guardian Corp. | Method of planarizing a surface on an integrated circuit |
| US6180525B1 (en) * | 1998-08-19 | 2001-01-30 | Micron Technology, Inc. | Method of minimizing repetitive chemical-mechanical polishing scratch marks and of processing a semiconductor wafer outer surface |
| US6140200A (en) | 1998-09-02 | 2000-10-31 | Micron Technology, Inc. | Methods of forming void regions dielectric regions and capacitor constructions |
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| US6287972B1 (en) * | 1999-03-04 | 2001-09-11 | Philips Semiconductor, Inc. | System and method for residue entrapment utilizing a polish and sacrificial fill for semiconductor fabrication |
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- 1996-09-13 TW TW085111201A patent/TW327242B/zh active
- 1996-10-29 EP EP96307796A patent/EP0773581A1/en not_active Withdrawn
- 1996-11-07 JP JP8294282A patent/JPH09167800A/ja active Pending
- 1996-11-15 KR KR1019960054151A patent/KR970030624A/ko not_active Abandoned
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| EP0773581A1 (en) | 1997-05-14 |
| TW327242B (en) | 1998-02-21 |
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