JPH09167965A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH09167965A JPH09167965A JP7327009A JP32700995A JPH09167965A JP H09167965 A JPH09167965 A JP H09167965A JP 7327009 A JP7327009 A JP 7327009A JP 32700995 A JP32700995 A JP 32700995A JP H09167965 A JPH09167965 A JP H09167965A
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- Japan
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- reference voltage
- input
- resistors
- differential amplifier
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】Ａ／Ｄコンバータに入力されるアナログ電圧と
の大小関係を比較するための基準電圧を複数通りのレベ
ルにわたり発生するローコストな基準電圧発生回路を提
供する。 【解決手段】デコーダ１５とアナログスイッチ群１２と
により自在に選択されたラダー抵抗体１１を構成する複
数の抵抗１１＿１，…，１１＿２５のうち隣接する抵抗
どうしが接続されてなるノードの電圧と、定電圧発生部
１４からの電圧Ｖu との差分の電圧を差動増幅器１３で
増幅して基準電圧ＶREF を出力する。
の大小関係を比較するための基準電圧を複数通りのレベ
ルにわたり発生するローコストな基準電圧発生回路を提
供する。 【解決手段】デコーダ１５とアナログスイッチ群１２と
により自在に選択されたラダー抵抗体１１を構成する複
数の抵抗１１＿１，…，１１＿２５のうち隣接する抵抗
どうしが接続されてなるノードの電圧と、定電圧発生部
１４からの電圧Ｖu との差分の電圧を差動増幅器１３で
増幅して基準電圧ＶREF を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、Ａ／Ｄコンバータ
に用いられる基準電圧発生回路に関する。
に用いられる基準電圧発生回路に関する。
【０００２】
【従来の技術】従来よりＡ／Ｄコンバータでは、入力さ
れたアナログ電圧をディジタル値に変換するにあたり、
そのアナログ電圧との大小関係を比較するための基準電
圧を発生する基準電圧発生回路が必要となる。図３は、
特開昭６３−１３８８１４号公報に提案された、基準電
圧発生回路を備えた逐次比較型Ａ／Ｄコンバータの全体
構成図である。
れたアナログ電圧をディジタル値に変換するにあたり、
そのアナログ電圧との大小関係を比較するための基準電
圧を発生する基準電圧発生回路が必要となる。図３は、
特開昭６３−１３８８１４号公報に提案された、基準電
圧発生回路を備えた逐次比較型Ａ／Ｄコンバータの全体
構成図である。
【０００３】図３に示す基準電圧発生回路３１は、所定
の基準電圧を発生しＤ／Ａ変換回路３２に入力する。Ｄ
／Ａ変換回路３２は、入力された基準電圧を複数の電圧
に分圧しそれら複数の電圧のうちいずれか１つの電圧を
電圧比較型コンパレータ３３に入力する。電圧比較型コ
ンパレータ３３は、Ｄ／Ａ変換回路３２からの電圧と外
部から入力されたアナログ電圧ＳＡとの大小関係を比較
し、比較結果を逐次比較レジスタ３４に入力する。逐次
比較レジスタ３４は、入力された比較結果に基づき、タ
イミング回路３５から出力されるタイミングでＤ／Ａ変
換回路３２から出力される電圧を順次切換える。このよ
うにして逐次比較レジスタ３４からアナログ電圧ＳＡの
レベルに対応するディジタル値ＤＡが出力される。
の基準電圧を発生しＤ／Ａ変換回路３２に入力する。Ｄ
／Ａ変換回路３２は、入力された基準電圧を複数の電圧
に分圧しそれら複数の電圧のうちいずれか１つの電圧を
電圧比較型コンパレータ３３に入力する。電圧比較型コ
ンパレータ３３は、Ｄ／Ａ変換回路３２からの電圧と外
部から入力されたアナログ電圧ＳＡとの大小関係を比較
し、比較結果を逐次比較レジスタ３４に入力する。逐次
比較レジスタ３４は、入力された比較結果に基づき、タ
イミング回路３５から出力されるタイミングでＤ／Ａ変
換回路３２から出力される電圧を順次切換える。このよ
うにして逐次比較レジスタ３４からアナログ電圧ＳＡの
レベルに対応するディジタル値ＤＡが出力される。
【０００４】図４は、特開平５−７１５７号公報に提案
された逐次比較型Ａ／Ｄコンバータの回路図である。こ
の公報には、図３に示すＤ／Ａ変換回路の詳細例が示さ
れている。図４に示すスイッチ４５の一端に、図示しな
い基準電圧発生回路から基準電圧ＶREF が供給される。
スイッチ４５の他端とグラウンドＧＮＤとの間に、互い
に直列接続された抵抗４１＿１，４１＿２，…，４１＿
ｎからなるラダー抵抗体４１が配置されている。また抵
抗４１＿１，４１＿２，…，４１＿ｎの各接続点および
グラウンドＧＮＤにそれぞれ対応してスイッチ４２＿
１，４２＿２，…，４２＿ｎの各一端が接続されてい
る。スイッチ４２＿１，４２＿２，…，４２＿ｎの各他
端は互いに接続され、コンパレータ４３の一方の入力端
子に接続されている。またコンパレータ４３の他方の入
力端子にはアナログ電圧ＡＮinが入力される。このアナ
ログ電圧ＡＮinの大きさは、基準電圧ＶREF とグラウン
ドＧＮＤの間の範囲内にある。さらにコンパレータ４３
の出力端子は、逐次比較レジスタ４４に接続されてい
る。
された逐次比較型Ａ／Ｄコンバータの回路図である。こ
の公報には、図３に示すＤ／Ａ変換回路の詳細例が示さ
れている。図４に示すスイッチ４５の一端に、図示しな
い基準電圧発生回路から基準電圧ＶREF が供給される。
スイッチ４５の他端とグラウンドＧＮＤとの間に、互い
に直列接続された抵抗４１＿１，４１＿２，…，４１＿
ｎからなるラダー抵抗体４１が配置されている。また抵
抗４１＿１，４１＿２，…，４１＿ｎの各接続点および
グラウンドＧＮＤにそれぞれ対応してスイッチ４２＿
１，４２＿２，…，４２＿ｎの各一端が接続されてい
る。スイッチ４２＿１，４２＿２，…，４２＿ｎの各他
端は互いに接続され、コンパレータ４３の一方の入力端
子に接続されている。またコンパレータ４３の他方の入
力端子にはアナログ電圧ＡＮinが入力される。このアナ
ログ電圧ＡＮinの大きさは、基準電圧ＶREF とグラウン
ドＧＮＤの間の範囲内にある。さらにコンパレータ４３
の出力端子は、逐次比較レジスタ４４に接続されてい
る。
【０００５】ここで、スイッチ４５がオンされると、基
準電圧ＶREF がラダー抵抗体４１に印加される。ラダー
抵抗体４１は、抵抗４１＿１，４１＿２，…，４１＿ｎ
により構成されているため、このラダー抵抗体４１でグ
ラウンドＧＮＤを含めｎ種類の分圧された電圧（以下、
「分圧電圧」と称する）が生成される。これらの分圧電
圧のうちのいずれか１つの分圧電圧が、スイッチ４２＿
１，４２＿２，…，４２＿ｎ−１，４２＿ｎのいずれか
１つのスイッチがオンされることにより選択される。選
択された分圧電圧はコンパレータ４３に入力され、この
分圧電圧とアナログ電圧ＡＮinがコンパレータ４３で比
較され、比較結果が逐次比較レジスタ４４に入力され
る。逐次比較レジスタ４４は、入力された比較結果を参
照して、コンパレータ４３に入力される分圧電圧がアナ
ログ電圧ＡＮinのレベルに近づくようにスイッチ４２＿
１，４２＿２，…，４２＿ｎ−１，４２＿ｎのいずれか
１つのスイッチを順次オンする。このようにして逐次比
較レジスタ４４からアナログ電圧ＡＮinのレベルに対応
するディジタル値が出力される。
準電圧ＶREF がラダー抵抗体４１に印加される。ラダー
抵抗体４１は、抵抗４１＿１，４１＿２，…，４１＿ｎ
により構成されているため、このラダー抵抗体４１でグ
ラウンドＧＮＤを含めｎ種類の分圧された電圧（以下、
「分圧電圧」と称する）が生成される。これらの分圧電
圧のうちのいずれか１つの分圧電圧が、スイッチ４２＿
１，４２＿２，…，４２＿ｎ−１，４２＿ｎのいずれか
１つのスイッチがオンされることにより選択される。選
択された分圧電圧はコンパレータ４３に入力され、この
分圧電圧とアナログ電圧ＡＮinがコンパレータ４３で比
較され、比較結果が逐次比較レジスタ４４に入力され
る。逐次比較レジスタ４４は、入力された比較結果を参
照して、コンパレータ４３に入力される分圧電圧がアナ
ログ電圧ＡＮinのレベルに近づくようにスイッチ４２＿
１，４２＿２，…，４２＿ｎ−１，４２＿ｎのいずれか
１つのスイッチを順次オンする。このようにして逐次比
較レジスタ４４からアナログ電圧ＡＮinのレベルに対応
するディジタル値が出力される。
【０００６】
【発明が解決しようとする課題】上述したように、Ａ／
Ｄコンバータではアナログ電圧をディジタル値に変換す
るにあたり基準電圧を発生するための基準電圧発生回路
が必要であり、またこの基準電圧発生回路では、Ａ／Ｄ
コンバータに入力されるアナログ電圧の大きさに対応す
る大きさの基準電圧を発生する必要がある。
Ｄコンバータではアナログ電圧をディジタル値に変換す
るにあたり基準電圧を発生するための基準電圧発生回路
が必要であり、またこの基準電圧発生回路では、Ａ／Ｄ
コンバータに入力されるアナログ電圧の大きさに対応す
る大きさの基準電圧を発生する必要がある。
【０００７】しかし、例えば基準電圧発生回路を有する
Ａ／Ｄコンバータが半導体チップ内に形成された場合、
その基準電圧発生回路は、値が固定された素子で形成さ
れている場合が多く、その場合所定の大きさの基準電圧
しか発生されないため、その基準電圧とかけ離れた大き
さのアナログ電圧を取扱う電子機器にそのＡ／Ｄコンバ
ータを適用することはできず、従って、Ａ／Ｄコンバー
タの、電子機器への適用範囲が制限されるという問題が
ある。
Ａ／Ｄコンバータが半導体チップ内に形成された場合、
その基準電圧発生回路は、値が固定された素子で形成さ
れている場合が多く、その場合所定の大きさの基準電圧
しか発生されないため、その基準電圧とかけ離れた大き
さのアナログ電圧を取扱う電子機器にそのＡ／Ｄコンバ
ータを適用することはできず、従って、Ａ／Ｄコンバー
タの、電子機器への適用範囲が制限されるという問題が
ある。
【０００８】一方、半導体チップ内の、基準電圧発生回
路が除かれたＡ／Ｄコンバータに、外付け基準電圧源を
接続して複数通りのレベルにわたり基準電圧を発生する
場合は、外付け部品が必要となりコストアップになる。
本発明は、上記事情に鑑み、Ａ／Ｄコンバータに入力さ
れるアナログ電圧との大小関係を比較するための基準電
圧を複数通りのレベルにわたり発生するローコストな基
準電圧発生回路を提供することを目的とする。
路が除かれたＡ／Ｄコンバータに、外付け基準電圧源を
接続して複数通りのレベルにわたり基準電圧を発生する
場合は、外付け部品が必要となりコストアップになる。
本発明は、上記事情に鑑み、Ａ／Ｄコンバータに入力さ
れるアナログ電圧との大小関係を比較するための基準電
圧を複数通りのレベルにわたり発生するローコストな基
準電圧発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明の基準電圧発生回路は、 （１）２つの入力端子と１つの出力端子とを有し、それ
ら２つの入力端子それぞれから入力された各電圧どうし
の差分の電圧を増幅してその出力端子から出力する差動
増幅器 （２）上記差動増幅器の出力端子とグラウンドとの間に
複数の抵抗が直列に接続されてなるラダー抵抗体 （３）上記差動増幅器の２つの入力端子のうちの一方の
第１の入力端子に接続された、その第１の入力端子に所
定の電圧を印加する電圧発生部 （４）上記ラダー抵抗体を構成する複数の抵抗のうち隣
接する抵抗どうしが接続されてなるノードを、切換自在
に、上記差動増幅器の２つの入力端子のうちの他方の第
２の入力端子に接続するスイッチ回路部を備えたことを
特徴とする。
明の基準電圧発生回路は、 （１）２つの入力端子と１つの出力端子とを有し、それ
ら２つの入力端子それぞれから入力された各電圧どうし
の差分の電圧を増幅してその出力端子から出力する差動
増幅器 （２）上記差動増幅器の出力端子とグラウンドとの間に
複数の抵抗が直列に接続されてなるラダー抵抗体 （３）上記差動増幅器の２つの入力端子のうちの一方の
第１の入力端子に接続された、その第１の入力端子に所
定の電圧を印加する電圧発生部 （４）上記ラダー抵抗体を構成する複数の抵抗のうち隣
接する抵抗どうしが接続されてなるノードを、切換自在
に、上記差動増幅器の２つの入力端子のうちの他方の第
２の入力端子に接続するスイッチ回路部を備えたことを
特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の一実施形態の基準電圧発生
回路が組み込まれたフラッシュ型Ａ／Ｄコンバータの全
体構成図である。図１に示す本実施形態の基準電圧発生
回路１０には差動増幅器１３が備えられている。この差
動増幅器１３は、非反転入力端子１３ａと反転入力端子
１３ｂとの２つの入力端子、および１つの出力端子１３
ｃを有し、それら２つの入力端子１３ａ，１３ｂそれぞ
れから入力された各電圧どうしの差分の電圧を増幅して
出力端子１３ｃから出力する。またこの差動増幅器１３
の非反転入力端子１３ａとグラウンドとの間に、所定の
電圧Ｖu を発生する電圧発生部１４も備えられている。
この電圧発生部１４は例えばダイオードで構成される。
さらに差動増幅器１３の出力端子１３ｃとグラウンドと
の間に複数の抵抗１１＿１，１１＿２，１１＿３，…，
１１＿２５４，１１＿２５５が直列に接続されてなるラ
ダー抵抗体１１も備えられている。これら抵抗１１＿
１，１１＿２，１１＿３，…，１１＿２５４，１１＿２
５５は互いに等しい抵抗値ｒを有する。また基準電圧発
生回路１０にはアナログスイッチ群１２も備えられてい
る。このアナログスイッチ群１２は、各一端が抵抗１１
＿１，１１＿２，１１＿３，…，１１＿２５４，１１＿
２５５の各接続点に接続され、各他端が互いに接続され
るとともに差動増幅器１３の反転入力端子１３ｂに接続
されたアナログスイッチ１２＿１，１２＿２，１２＿
３，…，１２＿２５４から構成されている。さらに基準
電圧発生回路１０には、各出力が各アナログスイッチ１
２＿１，１２＿２，１２＿３，…，１２＿２５４の入力
に接続されたデコーダ１５も備えられている。これらア
ナログスイッチ群１２とデコーダ１５から本発明にいう
スイッチ回路部が構成されている。デコーダ１５の入力
にはアナログスイッチ１２＿１，１２＿２，１２＿３，
…，１２＿２５４のいずれか１つのアナログスイッチを
オン状態にするための信号Ｄ0,…，Ｄ 7が入力され、こ
れによりラダー抵抗体１１を構成する複数の抵抗１１＿
１，１１＿２，１１＿３，…，１１＿２５４，１１＿２
５５のうち隣接する抵抗どうしが接続されてなるノード
が、切換自在に、差動増幅器１３の反転入力端子１３ｂ
に接続される。 このように構成された基準電圧発生回
路１０の抵抗１１＿１，１１＿２，１１＿３，…，１１
＿２５４，１１＿２５５の各接続点それぞれと、アナロ
グ電圧ＡＮinが入力されるコンパレータ群２０を構成す
る複数のコンパレータそれぞれとが接続されている。さ
らに、そのコンパレータ群２０に不一致検出回路３０が
接続され、その不一致検出回路３０にエンコーダ４０が
接続されている。
説明する。図１は、本発明の一実施形態の基準電圧発生
回路が組み込まれたフラッシュ型Ａ／Ｄコンバータの全
体構成図である。図１に示す本実施形態の基準電圧発生
回路１０には差動増幅器１３が備えられている。この差
動増幅器１３は、非反転入力端子１３ａと反転入力端子
１３ｂとの２つの入力端子、および１つの出力端子１３
ｃを有し、それら２つの入力端子１３ａ，１３ｂそれぞ
れから入力された各電圧どうしの差分の電圧を増幅して
出力端子１３ｃから出力する。またこの差動増幅器１３
の非反転入力端子１３ａとグラウンドとの間に、所定の
電圧Ｖu を発生する電圧発生部１４も備えられている。
この電圧発生部１４は例えばダイオードで構成される。
さらに差動増幅器１３の出力端子１３ｃとグラウンドと
の間に複数の抵抗１１＿１，１１＿２，１１＿３，…，
１１＿２５４，１１＿２５５が直列に接続されてなるラ
ダー抵抗体１１も備えられている。これら抵抗１１＿
１，１１＿２，１１＿３，…，１１＿２５４，１１＿２
５５は互いに等しい抵抗値ｒを有する。また基準電圧発
生回路１０にはアナログスイッチ群１２も備えられてい
る。このアナログスイッチ群１２は、各一端が抵抗１１
＿１，１１＿２，１１＿３，…，１１＿２５４，１１＿
２５５の各接続点に接続され、各他端が互いに接続され
るとともに差動増幅器１３の反転入力端子１３ｂに接続
されたアナログスイッチ１２＿１，１２＿２，１２＿
３，…，１２＿２５４から構成されている。さらに基準
電圧発生回路１０には、各出力が各アナログスイッチ１
２＿１，１２＿２，１２＿３，…，１２＿２５４の入力
に接続されたデコーダ１５も備えられている。これらア
ナログスイッチ群１２とデコーダ１５から本発明にいう
スイッチ回路部が構成されている。デコーダ１５の入力
にはアナログスイッチ１２＿１，１２＿２，１２＿３，
…，１２＿２５４のいずれか１つのアナログスイッチを
オン状態にするための信号Ｄ0,…，Ｄ 7が入力され、こ
れによりラダー抵抗体１１を構成する複数の抵抗１１＿
１，１１＿２，１１＿３，…，１１＿２５４，１１＿２
５５のうち隣接する抵抗どうしが接続されてなるノード
が、切換自在に、差動増幅器１３の反転入力端子１３ｂ
に接続される。 このように構成された基準電圧発生回
路１０の抵抗１１＿１，１１＿２，１１＿３，…，１１
＿２５４，１１＿２５５の各接続点それぞれと、アナロ
グ電圧ＡＮinが入力されるコンパレータ群２０を構成す
る複数のコンパレータそれぞれとが接続されている。さ
らに、そのコンパレータ群２０に不一致検出回路３０が
接続され、その不一致検出回路３０にエンコーダ４０が
接続されている。
【００１１】ここで基準電圧発生回路１０の動作原理に
ついて図２を参照して説明する。図２は、図１に示す基
準電圧発生回路１０の動作原理を説明するための図であ
る。図２示す差動増幅器１３の非反転入力端子には、前
述したように定電圧発生部１４から所定の電圧Ｖｕが供
給されている。ここで、図１に示すデコーダ１５に入力
された信号Ｄ0 ，…，Ｄ7 によりアナログスイッチ群１
２のスイッチのうちのｎ番目のスイッチ１２＿ｎがオン
状態になると、ラダー抵抗体１１は、図２に示すように
ｎ個の抵抗１１＿１，…，１１＿ｎからなる第１の抵抗
群１１ａと、ｍ個の抵抗１１＿ｎ＋１，…，１１＿２５
５からなる第２の抵抗群１１ｂとに分割される。これら
第１の抵抗群１１ａと第２の抵抗群１１ｂの接続点が差
動増幅器１３の反転入力端子に接続される。また抵抗１
１＿１，…，１１＿２５５それぞれは、互いに等しい抵
抗値ｒ（Ω）を有するため、ｎ個の抵抗１１＿１，…，
１１＿ｎからなる第１の抵抗群１１ａの抵抗値、ｍ個の
抵抗１１＿ｎ＋１，…，１１＿２５５からなる第２の抵
抗群１１ｂの抵抗値は、それぞれｒ×ｎ（Ω），ｒ×ｍ
（Ω）になる。このため差動増幅器１３の反転入力に
は、第１の抵抗群１１ａと第２の抵抗群１１ｂとが接続
されてなるノードの電圧、即ちｒ×ｎ（Ω），ｒ×ｍ
（Ω）の割り合いで分割された電圧が入力される。非反
転入力には所定の電圧Ｖu が入力されているため、差動
増幅器１３はこれら電圧どうしの差分の電圧を増幅して
基準電圧ＶREF を出力する。差動増幅器１３から出力さ
れる基準電圧ＶREF は、
ついて図２を参照して説明する。図２は、図１に示す基
準電圧発生回路１０の動作原理を説明するための図であ
る。図２示す差動増幅器１３の非反転入力端子には、前
述したように定電圧発生部１４から所定の電圧Ｖｕが供
給されている。ここで、図１に示すデコーダ１５に入力
された信号Ｄ0 ，…，Ｄ7 によりアナログスイッチ群１
２のスイッチのうちのｎ番目のスイッチ１２＿ｎがオン
状態になると、ラダー抵抗体１１は、図２に示すように
ｎ個の抵抗１１＿１，…，１１＿ｎからなる第１の抵抗
群１１ａと、ｍ個の抵抗１１＿ｎ＋１，…，１１＿２５
５からなる第２の抵抗群１１ｂとに分割される。これら
第１の抵抗群１１ａと第２の抵抗群１１ｂの接続点が差
動増幅器１３の反転入力端子に接続される。また抵抗１
１＿１，…，１１＿２５５それぞれは、互いに等しい抵
抗値ｒ（Ω）を有するため、ｎ個の抵抗１１＿１，…，
１１＿ｎからなる第１の抵抗群１１ａの抵抗値、ｍ個の
抵抗１１＿ｎ＋１，…，１１＿２５５からなる第２の抵
抗群１１ｂの抵抗値は、それぞれｒ×ｎ（Ω），ｒ×ｍ
（Ω）になる。このため差動増幅器１３の反転入力に
は、第１の抵抗群１１ａと第２の抵抗群１１ｂとが接続
されてなるノードの電圧、即ちｒ×ｎ（Ω），ｒ×ｍ
（Ω）の割り合いで分割された電圧が入力される。非反
転入力には所定の電圧Ｖu が入力されているため、差動
増幅器１３はこれら電圧どうしの差分の電圧を増幅して
基準電圧ＶREF を出力する。差動増幅器１３から出力さ
れる基準電圧ＶREF は、
【００１２】
【数１】
【００１３】となる。ここで、ｒ×ｎ（Ω）とｒ×ｍ
（Ω）の割り合いはデコーダ１５に入力される信号Ｄ
0 ，…，Ｄ7 の組合せで自在に設定できるため、これに
応じて基準電圧Ｖ REF のレベルが自在に設定される。再
び図１に戻って説明を続ける。図１に示すラダー抵抗体
１１には、上述した基準電圧発生回路１０で発生した、
入力されるアナログ電圧ＡＮinのレベルに対応するレベ
ルの基準電圧ＶREF が印加される。この基準電圧ＶREF
は、ラダー抵抗体１１の各抵抗１１＿１，１１＿２，１
１＿３，…，１１＿２５４，１１＿２５５で分圧され、
分圧された各電圧はコンパレータ群２０に入力される。
コンパレータ群２０は、入力された各電圧のレベルとア
ナログ電圧ＡＮinのレベルとをそれぞれ比較し、各比較
結果を不一致検出回路３０に入力する。不一致検出回路
３０はコンパレータ群２０からの各比較結果を所定のタ
イミングで検出し、各検出結果をエンコーダ４０に出力
する。エンコーダ４０は不一致検出回路３０からの各検
出結果に基づいてディジタル値ＤOUT に変換する。
（Ω）の割り合いはデコーダ１５に入力される信号Ｄ
0 ，…，Ｄ7 の組合せで自在に設定できるため、これに
応じて基準電圧Ｖ REF のレベルが自在に設定される。再
び図１に戻って説明を続ける。図１に示すラダー抵抗体
１１には、上述した基準電圧発生回路１０で発生した、
入力されるアナログ電圧ＡＮinのレベルに対応するレベ
ルの基準電圧ＶREF が印加される。この基準電圧ＶREF
は、ラダー抵抗体１１の各抵抗１１＿１，１１＿２，１
１＿３，…，１１＿２５４，１１＿２５５で分圧され、
分圧された各電圧はコンパレータ群２０に入力される。
コンパレータ群２０は、入力された各電圧のレベルとア
ナログ電圧ＡＮinのレベルとをそれぞれ比較し、各比較
結果を不一致検出回路３０に入力する。不一致検出回路
３０はコンパレータ群２０からの各比較結果を所定のタ
イミングで検出し、各検出結果をエンコーダ４０に出力
する。エンコーダ４０は不一致検出回路３０からの各検
出結果に基づいてディジタル値ＤOUT に変換する。
【００１４】このように本実施形態の基準電圧発生回路
１０では、デコーダ１０とアナログスイッチ群１２とに
より自在に選択された、ラダー抵抗体１１を構成する複
数の抵抗のうち隣接する抵抗どうしが接続されてなるノ
ードの電圧と、所定の電圧Ｖ uトの差分の電圧を差動増幅
器１３で増幅して基準電圧Ｖ REFを発生するため、基準
電圧ＶREF を複数通りのレベルにわたり発生することが
できる。
１０では、デコーダ１０とアナログスイッチ群１２とに
より自在に選択された、ラダー抵抗体１１を構成する複
数の抵抗のうち隣接する抵抗どうしが接続されてなるノ
ードの電圧と、所定の電圧Ｖ uトの差分の電圧を差動増幅
器１３で増幅して基準電圧Ｖ REFを発生するため、基準
電圧ＶREF を複数通りのレベルにわたり発生することが
できる。
【００１５】従って、本実施形態の基準電圧発生回路１
０をＡ／Ｄコンバータに組み込むと、様々なレベルのア
ナログ電圧に対応できるため、Ａ／Ｄコンバータの、電
子機器への適用範囲が拡がる。また動作環境に応じて基
準電圧を微調整することも可能であり、高精度なＡ／Ｄ
変換が実現される。尚、本実施形態では、２５５個の抵
抗からなるラダー抵抗体等を用いた８ビット構成の基準
電圧発生回路で説明したが、これに限られるものでなく
複数ビット構成の基準電圧発生回路で複数通りのレベル
の基準電圧を自在に発生してもよい。また本実施形態の
基準電圧発生回路は、フラッシュ型Ａ／Ｄコンバータに
組み込まれた場合について説明したが、これに限られる
ものではなく、逐次型Ａ／Ｄコンバータ等に組み込んで
もよい。
０をＡ／Ｄコンバータに組み込むと、様々なレベルのア
ナログ電圧に対応できるため、Ａ／Ｄコンバータの、電
子機器への適用範囲が拡がる。また動作環境に応じて基
準電圧を微調整することも可能であり、高精度なＡ／Ｄ
変換が実現される。尚、本実施形態では、２５５個の抵
抗からなるラダー抵抗体等を用いた８ビット構成の基準
電圧発生回路で説明したが、これに限られるものでなく
複数ビット構成の基準電圧発生回路で複数通りのレベル
の基準電圧を自在に発生してもよい。また本実施形態の
基準電圧発生回路は、フラッシュ型Ａ／Ｄコンバータに
組み込まれた場合について説明したが、これに限られる
ものではなく、逐次型Ａ／Ｄコンバータ等に組み込んで
もよい。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
Ａ／Ｄコンバータに入力されるアナログ電圧との大小関
係を比較するための基準電圧を複数通りのレベルにわた
り発生することができる。従って本発明の基準電圧発生
回路が組み込まれたＡ／Ｄコンバータの、電子機器への
適用範囲が拡がる。
Ａ／Ｄコンバータに入力されるアナログ電圧との大小関
係を比較するための基準電圧を複数通りのレベルにわた
り発生することができる。従って本発明の基準電圧発生
回路が組み込まれたＡ／Ｄコンバータの、電子機器への
適用範囲が拡がる。
【００１７】また、半導体チップ内に、Ａ／Ｄコンバー
タの一部として本発明の基準電圧発生回路を形成する
と、半導体チップ内の、基準電圧発生回路が除かれたＡ
／Ｄコンバータに、外付け基準電圧源を接続して基準電
圧を発生する構成と比較し、外付け部品が不要なためコ
ストの低減化が図られる。
タの一部として本発明の基準電圧発生回路を形成する
と、半導体チップ内の、基準電圧発生回路が除かれたＡ
／Ｄコンバータに、外付け基準電圧源を接続して基準電
圧を発生する構成と比較し、外付け部品が不要なためコ
ストの低減化が図られる。
【図１】本発明の一実施形態の基準電圧発生回路が組み
込まれたフラッシュ型Ａ／Ｄコンバータの全体構成図で
ある。
込まれたフラッシュ型Ａ／Ｄコンバータの全体構成図で
ある。
【図２】図１に示す基準電圧発生回路１０の動作原理を
説明するための図である。
説明するための図である。
【図３】特開昭６３−１３８８１４号公報に提案され
た、基準電圧発生回路を有する逐次比較型Ａ／Ｄコンバ
ータの全体構成図である。
た、基準電圧発生回路を有する逐次比較型Ａ／Ｄコンバ
ータの全体構成図である。
【図４】特開平５−７１５７号公報に提案された逐次比
較型Ａ／Ｄコンバータの回路図である。
較型Ａ／Ｄコンバータの回路図である。
１０ 基準電圧発生回路 １１ ラダー抵抗体 １１＿１，１１＿２，１１＿３，…，１１＿２５４，１
１＿２５５ 抵抗 １１ａ 第１の抵抗群 １１ｂ 第１の抵抗群 １２ アナログスイッチ群 １２＿１，１２＿２，１２＿３，…，１２＿２５４
アナログスイッチ １３ 差動増幅器 １４ 定電圧発生部 １５ デコーダ ２０ コンパレータ群 ４０ エンコーダ
１＿２５５ 抵抗 １１ａ 第１の抵抗群 １１ｂ 第１の抵抗群 １２ アナログスイッチ群 １２＿１，１２＿２，１２＿３，…，１２＿２５４
アナログスイッチ １３ 差動増幅器 １４ 定電圧発生部 １５ デコーダ ２０ コンパレータ群 ４０ エンコーダ
Claims (1)
- 【請求項１】 ２つの入力端子と１つの出力端子とを有
し、該２つの入力端子それぞれから入力された各電圧ど
うしの差分の電圧を増幅して該出力端子から出力する差
動増幅器と、 前記差動増幅器の出力端子とグラウンドとの間に複数の
抵抗が直列に接続されてなるラダー抵抗体と、 前記差動増幅器の２つの入力端子のうちの一方の第１の
入力端子に接続された、該第１の入力端子に所定の電圧
を印加する電圧発生部と、 前記ラダー抵抗体を構成する複数の抵抗のうち隣接する
抵抗どうしが接続されてなるノードを、切換自在に、前
記差動増幅器の２つの入力端子のうちの他方の第２の入
力端子に接続するスイッチ回路部とを備えたことを特徴
とする基準電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7327009A JPH09167965A (ja) | 1995-12-15 | 1995-12-15 | 基準電圧発生回路 |
| US08/762,983 US5818210A (en) | 1995-12-15 | 1996-12-10 | Reference voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7327009A JPH09167965A (ja) | 1995-12-15 | 1995-12-15 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167965A true JPH09167965A (ja) | 1997-06-24 |
Family
ID=18194305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7327009A Withdrawn JPH09167965A (ja) | 1995-12-15 | 1995-12-15 | 基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818210A (ja) |
| JP (1) | JPH09167965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429125B1 (ko) * | 2000-12-07 | 2004-04-29 | 미쓰비시덴키 가부시키가이샤 | 방전등 점등 장치 |
| KR100466074B1 (ko) * | 2002-07-10 | 2005-01-13 | 삼성전기주식회사 | 기준전압의 오차보상이 가능한 기준전압발생기 및 이를이용한 자동 이득 조절장치 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703951B2 (en) | 1997-07-18 | 2004-03-09 | Fujitsu Limited | Analog to digital converter with encoder circuit and testing method therefor |
| US6298459B1 (en) * | 1997-07-18 | 2001-10-02 | Fujitsu Limited | Analog to digital converter with encoder circuit and testing method therefor |
| JP3558964B2 (ja) * | 1999-07-23 | 2004-08-25 | シャープ株式会社 | 半導体集積回路の検査装置及びその検査方法 |
| JP4498400B2 (ja) * | 2007-09-14 | 2010-07-07 | Ｏｋｉセミコンダクタ株式会社 | トリミング回路 |
| US20130082998A1 (en) * | 2011-09-30 | 2013-04-04 | Imre Knausz | Display device voltage generation |
| CN109787635A (zh) * | 2019-01-10 | 2019-05-21 | 京东方科技集团股份有限公司 | 数模转换电路及其数模转换方法、显示装置 |
| JP7614950B2 (ja) * | 2021-06-02 | 2025-01-16 | キオクシア株式会社 | 半導体記憶装置 |
| CN116560445A (zh) * | 2023-05-17 | 2023-08-08 | 此芯科技(上海)有限公司 | 一种动态调节输出的低压差线性稳压器及片上系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3441913A (en) * | 1966-04-12 | 1969-04-29 | James J Pastoriza | Multiple signal sampling and storage elements sequentially discharged through an operational amplifier |
| JP2577897B2 (ja) * | 1986-10-31 | 1997-02-05 | 日本テキサス・インスツルメンツ 株式会社 | 定電圧電源回路 |
| JP3132132B2 (ja) * | 1992-04-06 | 2001-02-05 | 富士通株式会社 | Ｄ／ａ変換器 |
| US5570091A (en) * | 1993-09-21 | 1996-10-29 | Yamaha Corporation | Analog-to-digital converter |
| JP3099164B2 (ja) * | 1994-03-09 | 2000-10-16 | 日本プレシジョン・サーキッツ株式会社 | 抵抗網回路装置およびこれを用いた可変利得装置 |
-
1995
- 1995-12-15 JP JP7327009A patent/JPH09167965A/ja not_active Withdrawn
-
1996
- 1996-12-10 US US08/762,983 patent/US5818210A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429125B1 (ko) * | 2000-12-07 | 2004-04-29 | 미쓰비시덴키 가부시키가이샤 | 방전등 점등 장치 |
| KR100466074B1 (ko) * | 2002-07-10 | 2005-01-13 | 삼성전기주식회사 | 기준전압의 오차보상이 가능한 기준전압발생기 및 이를이용한 자동 이득 조절장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5818210A (en) | 1998-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |