JPH09171056A - テスト設計方法とその装置、並びにテスト方法とその装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩテスタにより出荷検査を行うに際し、
テスト内容を決めるテスト設計工数を削減すること。 【解決手段】 テストボード入力処理部１、テストボー
ド図生成部２、テストプログラム生成部３と、テスト仕
様書生成部４と、テスト内容テンプレート記憶部５、テ
スト条件データ記憶部６、テスタハードモデルデータ記
憶部７、テスト方法記憶部８、文法モデル記憶部９、実
機調整データ抽出部１０および実機調整データ登録処理
部１１を要素として含む場合は、テスト設計者は製品の
一部の動作を考えてテスト条件を決めればよく、その
分、テスト設計工数が削減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、製品としてのＬＳ
Ｉの出荷検査でその動作試験が行われるに際し、製品と
しての良否を判定するためのテスト仕様を決定するテス
ト設計方法とその装置、更には、テスト方法とその装置
に関するものである。

【０００２】

【従来の技術】製品としてのＬＳＩの出荷検査でその動
作試験が行われるに際し、通常、テスト仕様は、製品の
機能とテスト順序、テスト項目、動作条件、環境条件、
良否判定条件、期待値（試験の結果、期待される動作）
により構成される。この中で、機能は製品の動作を規定
し、その動作試験の具体的な内容を記述している。従
来、これらテスト仕様は、製品の規格と製品設計者の経
験から製品の機能が細分化された後、その機能毎に必要
と思われるテスト条件を決めた上、必要な周辺回路を設
計し、これらをまとめることにより、その製品のテスト
仕様書とテストボード（テストシステムとのインターフ
ェイスとなる回路）を作成していたのが実情である。

【０００３】ところで、これまで、テスト設計工数を削
減する試みとしては、特開平４−２７６５７２号公報に
記載のように、ＬＳＩの製品規格を入力データとして、
製品規格表、テスト仕様書、テスト周辺回路図（テスト
ボード）、テストプログラムを作成する方式が知られて
いる。また、特開平１−１９５３８１号公報に記載のよ
うに、専用のテスト記述言語により記述されたテスト仕
様を一旦中間言語に変換し、その中間言語を特定テスト
システム向けのテストプログラムに変換し、更に、テス
トボードとテスト仕様書を作成する方式も知られてい
る。

【０００４】

【発明が解決しようとする課題】以上のように、これま
でにあっては、テスト設計者はＤＵＴ（テスト対象）の
機能毎にテスト条件とテスト周辺回路を考慮の上、これ
らを基にテストプログラムとテストボードを作成してい
るが、この作業には膨大な作業量を伴うことから、開発
工数が増大するばかりか、テスト仕様の人的誤りの可能
性も多くなっている。特に、テスト用周辺回路は各機能
毎にそのテストを実現するための回路構成が異なり、そ
れらをテストシステムとのインターフェイスをとる一枚
のテストボード上に纏め、かつテスト毎にテストボード
上で電気的経路の選択等の制御条件を考える必要があ
る。更に、一製品の中で実現されている機能は年々多く
なっていることから、それに伴いテスト設計の作業量も
増加の一途を辿っているのが実情である。

【０００５】一方、上記特開平４−２７６５７２号公報
による場合には、製品規格とテスト仕様、テストボード
回路の関係をルール化することが必要であり、従って、
テストシステムとＬＳＩ製品の種別に依存する部分が多
く、対象製品が多品種に亘る場合には、その製品種別毎
にルールを見直す必要があることから、製品展開が困難
となっているのが実情である。また、また、特開平１−
１９５３８１号公報による場合は、テスト条件、テスト
順序、テストボード回路図のテスト技術者による入力が
前提とされていることから、テスト技術者がテスタのハ
ードウエアのみならず、テスト仕様とテストボードおよ
びＬＳＩテスタの関係を意識しつつ、テスト仕様を作成
する必要があったものである。

【０００６】本発明の第１の目的は、製品としてのＬＳ
Ｉの出荷検査でその動作試験が行われるに際し、製品と
しての良否を判定するためのテスト仕様を、テスト設計
工数が削減された状態として決定し得るテスト設計方法
とその装置を供するにある。本発明の第２の目的は、製
品としてのＬＳＩの出荷検査でその動作試験が行われる
に際し、製品としての良否を判定するためのテスト仕様
を、テスト設計工数が削減された状態として決定した
上、そのＬＳＩをテストし得るテスト方法とその装置を
供するにある。

【０００７】

【課題を解決しようとする手段】上記第１の目的は、基
本的には、テスト対象としてのＬＳＩの機能毎にテスト
条件と該機能を実現するためのテスト用周辺回路とが入
力結果として記憶されるとともに、上記ＬＳＩを検査す
るテストシステムのハードウエア仕様データと上記テス
トシステムを制御するプログラムの文法ルールとが記憶
された上、上記入力結果、上記ハードウエア仕様データ
および上記文法ルールを基にテストプログラムを、機能
毎に入力された入力結果を基に上記テストシステムと上
記ＬＳＩとのインターフェイスをとるテストボードを、
上記入力結果を基にテスト条件、テスト用周辺回路、テ
ストシステム制御プログラムの設計仕様書をそれぞれ生
成する一方、テストシステムにより調整されたテスト条
件を、予め記憶されているテスト条件に反映させること
で達成され、また、装置構成としては、その構成要素と
して、テスト対象としてのＬＳＩの機能毎にテスト条件
と該機能を実現するためのテスト用周辺回路とを入力す
る入力手段と、該入力手段により入力された、機能毎の
テスト条件およびテスト用周辺回路を入力結果として記
憶する入力結果記憶手段と、上記ＬＳＩを検査するテス
トシステムのハードウエア仕様データを記憶する仕様デ
ータ記憶手段と、上記テストシステムを制御するプログ
ラムの文法ルールを記憶する文法ルール記憶手段と、上
記入力結果、上記ハードウエア仕様データおよび上記文
法ルールを基にテストプログラムを生成するテストプロ
グラム生成手段と、機能毎に入力された入力結果を基に
上記テストシステムと上記ＬＳＩとのインターフェイス
をとるテストボードを生成する手段と、上記入力結果を
基にテスト条件、テスト用周辺回路、テストシステム制
御プログラムの設計仕様書を生成する仕様書生成手段
と、テストシステムにより調整されたテスト条件を、予
め記憶されているテスト条件に反映させる手段とを含む
べく構成することで達成される。

【０００８】上記第２の目的はまた、テスト対象として
のＬＳＩの機能毎にテスト条件と該機能を実現するため
のテスト用周辺回路とが入力結果として記憶されるとと
もに、該入力結果を基にテストシステムと上記ＬＳＩと
のインターフェイスをとるテストボードを生成するとと
もに、各テストに必要な該テストボード上での経路を選
択するためのボード制御データを生成し、上記テスト条
件入力結果と上記ボード制御データを基に生成されたテ
スト装置の制御コードにもとづき、ＬＳＩが機能毎にテ
ストされるに際し、テスト用周辺回路各々を部分回路に
分けた上、ＬＳＩの全ピンについての回路マージによる
同形判定によってテストボードを生成するに際しては、
回路の結線情報を解析した上、解析結果を基に部品と該
部品が接続されている信号線と関連付けて記憶し、各部
品の種別と該部品のユニーク値を基に各部品の特徴を表
す値を演算し、かつ各信号線に接続される部品の上記演
算結果を基に該信号線の接続関係の特徴を表す値を演算
し、上記結線情報を基に複数回演算した上、該演算結果
を基に回路の特徴を表す署名値を算出し、該署名値を基
に回路の同形判定が行われることで達成され、また、装
置構成としては、その構成要素として、テスト対象とし
てのＬＳＩの機能毎にテスト条件と該機能を実現するた
めのテスト用周辺回路とを入力する入力手段と、該入力
手段により入力された、機能毎のテスト条件およびテス
ト用周辺回路が入力結果として記憶される入力結果記憶
手段と、該入力結果を基にテストシステムと上記ＬＳＩ
とのインターフェイスをとるテストボードを生成する手
段と、各テストに必要な該テストボード上での経路を選
択するためのボード制御データを生成する手段と、上記
テスト条件入力結果と上記ボード制御データを基にテス
ト装置の制御コードを生成する手段とを少なくとも含
み、テスト用周辺回路各々を部分回路に分けた上、ＬＳ
Ｉの全ピンについての回路マージによる同形判定手段に
よってテストボードを生成するに際し、上記同形判定手
段は、回路の結線情報を解析する手段と、解析結果を基
に部品と該部品が接続されている信号線と関連付けて記
憶する手段と、各部品の種類と該部品のユニーク値を基
に各部品の特徴を表す値を計算する第１の演算手段と、
各信号線に接続される部品の上記演算結果を基に該信号
線の接続関係の特徴を表す値を計算する第２の演算手段
と、第１，第２の演算手段を結線情報を基に複数回演算
せしめる処理手段と、該演算処理結果を基に回路の特徴
を表す署名値を算出する手段と、該署名値を基に回路の
同形判定を行う手段とから構成されていることで達成さ
れる。

【０００９】

【発明の実施の形態】先ず本発明の具体的説明に入る前
に、その概要について説明すれば以下のようである。即
ち、テスト対象としてのＬＳＩの機能毎にテスト用周辺
回路とテスト条件を入力する手段を設けることにより、
テスト設計者は製品の一部の動作を考えてテスト条件を
決めるだけでよくなり、テストシステムを考慮したテス
ト条件の設定は必要がなくなる。その際、機能毎に必要
なテスト周辺回路をＬＳＩのピンに着目して合成する手
段を設けることにより、そのＬＳＩについての全テスト
が考慮された１枚のテストボードが容易に生成され得る
ものである。そして、このテストボードからテスト毎に
必要な周辺回路を選択するためのテストボード制御デー
タを生成する手段を設け、このテストボード制御データ
と上記手段から入力されるテスト条件とテストシステム
のハードウエアデータを基にテストシステムを制御する
テストプログラムを生成する場合は、テスト設計工数が
容易に削減可とされているものである。

【００１０】さて、本発明の一実施例を図１から図２７
により具体的に説明する。先ず本発明によるテスト設計
装置の一構成例について、図１を用いて説明する。図示
のように、本装置２１４は中央処理装置２００を備え、
入力装置としてキーボード２０１とポインティングデバ
イス２０２を、また、出力装置としてディスプレイ２０
３を備えており、更に、アプリケーションプログラム等
の記憶用として主記憶装置２０４を、各種データの記憶
用として補助記憶装置２１２を、ワーク用としてメモリ
２１７をそれぞれ備えたものとして構成されている。こ
こで、入出力装置としては、上記以外にフロッピーディ
スク装置やプリンタ等の装置の追加／代替が可能であ
る。また、メモリ２１７はさておき、記憶装置が主記憶
装置２０４と補助記憶装置２１２に分割されているが、
これは、説明の都合上、本装置の機能を実現したアプリ
ケーションプログラムの記憶場所とデータの記憶場所と
を区別するためである。４つの処理部としてのテストプ
ログラム生成部２０５、テストボード図生成部２０６、
テスト仕様書生成部２０７およびテスト方法登録処理部
２０８は何れもアプリケーションプログラムとして主記
憶装置２０４に格納された上、必要に応じ中央処理装置
２００から呼び出されて処理が行われるものとなってい
る。これらの処理部の処理内容と、本装置全体の動作内
容とについては後述するところである。

【００１１】次に、本装置とネットワークを介し接続さ
れているテスタの動作について図１を用い説明すれば、
本装置２１４はネットワーク２１６を介しテスタ２１３
に接続された状態で、相互にデータが授受可とされたも
のとなっている。尤も、データの授受は、ネットワーク
２１６によることなく、人手やフロッピーディスクによ
るデータ交換によってもよいものである。さて、そのテ
スタ２１３であるが、これは、大別して、テストプログ
ラムのコンパイル作業やネットワーク等を介し接続され
た他コンピュータとのデータ交換等の作業を行うテスタ
制御装置２２５と、テストプログラムに従って、被テス
トＩＣへのテスト信号の印加や、その被テストＩＣから
の出力応答信号の評価といった処理を行うテスタ本体２
１５とから構成されたものとなっている。通常、テスタ
２１３は、以上のように、２つのモジュールから構成さ
れるが、これは、テスタ本体２１５での稼働率を上げる
ため、テスタ本体２１５の機能を直接必要としない処理
は、テスタ制御装置２２５側でオフライン処理可能とす
るためである。このオフライン処理用のテスタ制御装置
２２５は特殊なものではなく、市販されているワークス
テーションを利用している場合が多い。本例では、本装
置２１４と接続されているテスタ２１３はテスタ本体２
１５とテスタ制御装置２２５から構成されているが、両
者が中央処理装置を共有している場合でも、本装置２１
４での処理内容は同じである。

【００１２】ここで、先ずテスタ制御装置２２５につい
て説明すれば、本装置２１４と接続されているテスタ制
御装置２２５は、中央処理装置２２０を始めとして、入
力装置としてキーボード２２１やポインティングデバイ
ス２２２を、また、出力装置としてディスプレイ２２３
を備え、更に、記憶装置２２４を備えている。この構成
は本装置２１４の構成と基本的には同一であり、記憶装
置２２４の容量等に関し、テスタ制御装置２２５に何等
各種制約が加えられていない場合には、主記憶装置２０
４上の処理部２０５〜２０８と同等の機能を実現したア
プリケーションプログラムと、補助記憶装置２１２上に
格納されているデータとは、直接記憶装置２２４上に格
納されてもよいものである。

【００１３】次に、通常のテストにおけるテスタ２１３
上での処理の流れについて説明すれば、先ずユーザがキ
ーボード２０１やポインティングデバイス２０２等の入
力装置、またはフロッピーディスク等の記憶媒体を介し
テストプログラムがテスタ２１３に入力されるが、この
テストプログラムは、結果的には、テスタ制御装置２２
５内の記憶装置２２４に格納される。その後、ユーザが
テストプログラムのコンパイル開始の指示を中央処理装
置２２０に与えると、中央処理装置２２０では、そのテ
ストプログラムが機械語に翻訳された上、機械語プログ
ラムとして記憶装置２２４に再度格納されているもので
ある。ここまでが、テスタ制御装置２２５側での処理で
ある。その後、ユーザが中央処理装置２２０にテストの
実行指示を与えれば、指示を受けた中央処理装置２２０
によりネットワークやその他のデータ伝達手段を介し、
機械語プログラムがテスタ本体２１５上に展開される
が、以降、テスタ本体２１５内の中央処理装置２２６に
よる制御下に、その機械語命令に従って、テスタハード
ウエアによりテスト信号が生成された上、テスタチャネ
ル２２７、テストヘッド、テストボード２２９へのテス
ト信号の印加が行われる一方では、その被テストＩＣ２
３０からの出力応答信号の評価といった処理が行われた
上、被テストＩＣ２３０についてその良否が判定されて
いるものである。最後に、中央処理装置２２０では、そ
の被テストＩＣ２３０についての良否判定結果がディス
プレイ２２３上に表示されることによって、一連の処理
は終了されているものである。以上が、テストにおける
テスタ上の処理の流れである。

【００１４】因みに、ＬＳＩの試験は、一般的に、テス
トシステム（以下、ＬＳＩテスタ）上で被試験ＬＳＩ
（以下、ＤＵＴ）を動作させ、その出力ピンからの出力
応答信号を測定した上、良否判定を行うことにより行わ
れるが、その試験は、具体的には、ＤＵＴとＬＳＩテス
タとの間にテストボードが介在された状態で、テストプ
ログラムによる制御下に行われるものとなっている。こ
こにいうテストボードとは、ＤＵＴを実際に動作させる
際に必要とされる周辺回路が実装されたボードであり、
ＬＳＩテスタとの電気的インターフェイスをとるのに必
要とされているものである。また、テストプログラムと
は、テスト条件に従ってＤＵＴを試験するためのＬＳＩ
テスタ制御手順として定義される。後述のテスト仕様書
とは、ＤＵＴのテスト内容とテストプログラム手順を記
述したものである。

【００１５】ここで、テスタ２１３への入力データであ
るテストプログラムについて説明すれば、テストプログ
ラムは１つ以上のテスト項目から構成される。各テスト
項目はテスト条件の設定を行う命令と、そのテスト条件
下でのテストの実行を指示する命令とから構成されてい
る。テスト時には、図２に示すように、それらテスト項
目が所定順に順次実行されているが、各テスト項目が実
行される度に、ＤＵＴがそのテスト項目をパスしたかフ
ェイルしたかの判定が行われているものである。もし
も、ＤＵＴが全てのテスト項目をパスした場合には、初
めて良品として判定されているものであり、その途中で
フェイルした場合には、その時点で、以降でのテスト項
目の実行は中止された上、そのＤＵＴは不良品として判
定されているものである。図２にテスト処理の一例を示
す。図示のように、テスト開始後、テスタでは、先ず最
初のテスト項目Ｔｅｓｔ＃１（２３１）が実行された
上、ＤＵＴがそのテスト項目Ｔｅｓｔ＃１（２３１）を
パスしたか否かが判定されているが、もしも、フェイル
した場合、以降でのテスト項目の実行は全て中止された
上、ＤＵＴは不良品として判定されているものである。
また、もしも、そのテスト項目Ｔｅｓｔ＃１（２３１）
をパスした場合には、初めて次テスト項目Ｔｅｓｔ＃２
（２３２）が実行された上、ＤＵＴがそのテスト項目Ｔ
ｅｓｔ＃２（２３２）をパスしたか否かが判定されると
いった具合に、以降、同様な処理が繰返し行われ、全テ
スト項目をパスした場合に、初めて良品として判定され
ているものである。

【００１６】図３にＬＳＩの設計が行われる上での一般
的な流れを示す。図示のように、先ず顧客から要求仕様
があった場合（４１）、その要求仕様にもとづきＬＳＩ
の目標仕様を決められた上（４１）、具体的なシステム
設計、回路設計へと進められる（４３，４４）。回路設
計が終了すれば、流れは実際のデバイス作成（４５〜４
９）とテスト設計に分かれるが、このうち、テスト設計
については、先ずＬＳＩテスタのハードウエア制約を考
慮しながら、ＤＵＴにテスト信号を印加し、また、その
ＤＵＴからの出力応答信号を測定し得るよう、テストボ
ードが設計される（５０）。その後、テスト条件をテス
トプログラム作成用に仕様書として纏め（５１）、続い
て、この仕様書を基にテストプログラムが作成された上
（５２）、テスト条件、テストボード、テストプログラ
ムのデバッグが行われるものとなっている（５３）。デ
バイス作成（４５〜４９）により得られたＬＳＩ各々は
ＤＵＴとして、これらＤＵＴに対しては、既述の図２で
説明したように、テストプログラムにより各種テスト項
目についてのテストが行われているものである。

【００１７】ここで、図３におけるテスト設計工程（５
０〜５３）についてより具体的に説明すれば、一例とし
て、内部にＡ／Ｄ変換機能、ＤＳＰ（ディジタル・シグ
ナル・プロセッサ）機能およびＤ／Ａ変換機能といっ
た、各機能ブロックを含むＤＵＴ６１を図４（Ａ）に示
す。テスト設計とは、それら各機能ブロックの動作を保
証するためのテスト内容を決めることであり、通常、Ｄ
ＵＴの内部機能を基に行っている。その際、テスト対象
としての機能ブロック各々を動作させるために、ＤＵＴ
外周周りに周辺回路が設計された上、その周辺回路を考
慮しつつ、印加条件と測定条件が決められているもので
ある。図４（Ｂ）に示すように、Ａ／Ｄ変換機能ブロッ
ク６３をテストすべく、このブロック６３を動作させる
ための周辺回路６４が設計されており、Ｐｉｎ−ｎに付
加されたブロックはテストブロック−１（６２）とされ
る。ここにいうテストブロックとは、ＤＵＴピンまでの
回路特性を考慮してテスト用周辺回路とテスト条件を含
んだものである。同様に、ＤＳＰ機能ブロック６６をテ
ストすべく、周辺回路６７が、また、Ｄ／Ａ変換機能ブ
ロック６９をテストすべく、周辺回路７０がそれぞれＰ
ｉｎ−ｎに付加されたものをテストブロック−２（６
５）、テストブロック−３（６８）として設計する。こ
のように、テスト対象の回路部分やテスト条件、テスタ
の能力によって周辺回路がそれぞれ設計されるが、最終
的には、図５で示すように、ピン毎に各テストブロック
の周辺回路を重ね合せ、冗長となる回路は１つに纏め、
異なる回路であれば、リレー接点の挿入によって、テス
トブロック毎に周辺回路を所望に選択し得るようにすれ
ばよいものである。図４（Ｂ）に示す周辺回路６４，６
７，７０の例からすれば、これら周辺回路６４，６７，
７０はリレー接点を含む周辺回路７４、即ち、テストボ
ードとして構成された上、テスト毎に必要とされる周辺
回路は、それらリレー接点の選択的な組合せを以て所望
に具現されているものである。その後、上記テストボー
ド設計で考慮したテスト条件をテスト仕様書として纏め
る。続いて、このテスト仕様書とテストボードおよびテ
スタのハードウエア資源を考慮しつつ、テストプログラ
ムが作成されているものである。因みに、ハードウエア
資源を考慮するとは、図６に示すように、テストボード
８１からテスタへつなぐテスタチャネル８２にＬＳＩテ
スタの印加／測定装置を接続する際に、テストされるＤ
ＵＴピンのテスト条件により、何れのチャネルに何れの
装置を接続するかを考慮することである。図１で説明し
たように、テストボードをＬＳＩテスタのテストヘッド
に付け、そこにＤＵＴを載せた状態で、テストプログラ
ムがＬＳＩテスタへロードされた上、テスタ本体が制御
されることで、ＤＵＴに対しテストを行い、ＤＵＴの良
否判定が行われているものである。

【００１８】ここで、図５で述べたテストブロックとテ
ストボードとの関係を具体例を以て説明すれば、図７〜
図１３各々は各テストブロックのテスト用周辺回路を示
すが、このうち、図７はそのＤＵＴを動作させるための
必須回路を示す。図７に示すように、ＤＵＴはその内部
機能が９機能ブロックからなるものとして、その内部は
矩形状に９分割されたものとなっている（内部機能分割
イメージ）。残りの図８〜図１３までが、各テストブロ
ックで必要とされる周辺回路をそれぞれ示しており、内
部の網掛け表示に係る矩形部分は何れの機能ブロックが
テストされるかを示したものとなっている。このよう
に、内部機能を全てテストするためのテスト用周辺回路
を、それぞれテストブロック毎に設計することがテスト
設計者にとって非常に自然なやり方であり、現在一般的
な設計方法となっている。また、テスト条件にしても、
テストブロック毎に設計された上、最終的なテスト仕様
書として纏められているものである。図１４にはまた、
図７〜図１３各々に示されているテスト用周辺回路を、
最終的に１枚のテストボードとして纏めた場合での回路
図が示されているが、これからも判るように、ＤＵＴに
おけるピン９、１０、１３、１４、３９各々に対して
は、切替用リレー接点を介しテストブロック毎に必要と
される周辺回路が付加されたものとなっている。

【００１９】さて、図１５に本発明によるテスト設計装
置の一例での全体システム構成を示す。図示のように、
既述の図３に示したテストボード設計（５０）、テスト
仕様作成（５１）、テストプログラム作成（５２）およ
びデバッグ（５３）を含むテスト設計工数を削減するこ
とを目的として、テストボード入力処理部１、テストボ
ード図生成部２、テストプログラム生成部３、テスト仕
様書生成部４、テスト内容テンプレート記憶部５、テス
ト条件データ記憶部６、テスタハードモデルデータ記憶
部７、テスト方法記憶部８、文法モデル記憶部９、実機
調整データ抽出部１０、実機調整データ登録処理部１１
等が備えられたものとなっている。入力処理部１から
は、ＤＵＴの動作条件とこの条件で動作したときに期待
される動作内容を表すテスト仕様が入力されるが、同時
にそのＤＵＴをその入力処理部１で作成した動作条件で
動作させるために必要とされる周辺回路をテスト種類毎
に入力、編集する手段を持つ。ここでいうテスト種類と
は、ＤＵＴの機能を検証するために、その機能を動作さ
せる動作条件をＤＵＴへ印加した際に、期待される応答
出力を機能毎に測定した上、良否判定することを表す。
また、テストボード図生成部２では、テスト条件データ
記憶部６に格納されている、テスト種類毎に入力処理部
１で作成された周辺回路の結線情報が全テストに亘って
統合されることによって、テストボードが生成されるも
のとなっている。更に、テストプログラム生成部３で
は、テスト条件データ記憶部６に格納されているテスト
仕様に従って、ＬＳＩテスタを動作させる制御プログラ
ムが生成されており、更にまた、テスト仕様書生成部４
では、テスト仕様が纏められた状態としてシート出力さ
れるものとなっている。実機調整データ抽出部１０では
また、ＬＳＩテスタ上でテスト条件を調整するために変
更されたテストプログラムが入力された上、動作条件、
期待される動作内容、テスト順序を抽出する処理が行わ
れており、実機調整データ登録処理部１１を介し、実機
調整データ抽出部１０で抽出されたテスト条件はテスト
条件データ記憶部６にフィードバックされたものとなっ
ている。因みに、テスト内容テンプレート記憶部５に
は、ＬＳＩ製品の基本的なテスト内容に基づいたテスト
仕様が格納されており、また、テスタハードデータモデ
ル記憶部７には、ＬＳＩテスタの設定／測定の範囲、レ
ンジ、リミット等、ＬＳＩテスタのハードウエアをモデ
ル化したデータが格納されている。これにより、ＬＳＩ
テスタのテスト条件を作り出す能力を定義して、テスト
ボード生成とテストプログラム生成時のテスタハードウ
エア制約データを生成し得るものである。また、テスト
方法記憶部８には、電圧、電流測定、周波数測定等のテ
スト方法が設定−測定シーケンスとして格納されてお
り、また、文法モデル記憶部９には、ＬＳＩテスタの制
御言語仕様データが格納されたものとなっている。

【００２０】次に、以上の各処理部について説明すれ
ば、先ずテストボード入力処理部１の画面例を図１６に
示す。テストの単位をテストブロック単位とするため、
入力処理部１は、機能ブロック図・測定用周辺回路図入
力画面９１と、その機能ブロックに対するテスト条件群
入力画面９７とを基本入力画面とする。機能ブロック図
とテスト条件は、測定用周辺回路図上のピン９６とテス
ト条件データのピン名で関係付ける。この入力手段を提
供することにより、機能ブロック毎に周辺回路とテスト
条件を定義し、これがテストブロックとなることから、
テスト設計者にとって自然な思考、入力操作でテスト設
計を行える。したがって、このような、ユーザインター
フェースを提供することで、テスト設計データの入力作
業の作業効率も向上される。

【００２１】テストプログラム生成部（３）１１４では
また、図１７に示すように、図１６に示すテスト条件群
入力画面９７から入力されたテスト条件データ１１１
と、テスタハードモデルデータ記憶部（７）１１２から
の、実際にテストに利用可とされているＬＳＩテスタの
電圧源の個数、種類、精度や信号発生源の個数、測定ユ
ニットの種類などのハードウエア資源および制約と、文
法モデル記憶部（９）１１３からの、テストプログラム
の文法ルール１１３とを基にテストプログラム１１５が
生成されているものである。

【００２２】さて、テストボード図生成部２であるが、
先ず本生成部２での処理の流れを図１８に示す。図示の
ように、先ず図１６で入力された測定用周辺回路の接続
データ（ネットリスト、またはスキマティックを含む）
が全テストブロックについて入力されるが（１４１）、
この接続データにＤＵＴ内部のネットリストが含まれる
場合、ＤＵＴ内部の接続データはテストボードには必要
でないため、測定用周辺回路の接続データのみが抜き出
される（１４２）。次いで、全テストブロックの測定用
周辺回路が統合（マージ）された上（１４３）、ＬＳＩ
テスタとの接続されるためのテスタコネクタが決定され
る（１４５）。実際のテストボードでは、テスタの機種
に合せてテスタとのインタフェースを実装する必要があ
る。そこで、テスト条件と測定用周辺回路を基にテスタ
とのインタフェースとなる、テスタコネクタを自動的に
決定する手段を持たせることにより、入力処理部（ユー
ザインタフェース）のテスタ非依存を実現する。また、
１枚のテストボード上で、テストブロック毎に使用され
るる周辺回路を電気的に選択すべく、リレー等の状態を
変化させる部品の制御データ（テストボード制御デー
タ）１４８が生成される。統合した結果は１枚のテスト
ボードネットリスト（スキマティックを含むこともあ
る）として出力されているものである（１４６，１４
７）。

【００２３】ここで、図１８示す処理フロー中、回路マ
ージ処理（１４３）の手順を図１９に示す。先ずマージ
する上で、テストブロック間で共通に使用し得る周辺回
路部分については、テストボード上、１つにし共通的に
使用することとして、冗長性が排除されることで、限ら
れたテストボード上での実装面積が節約されるものとな
っている。これを実現するため、ＤＵＴの全ピンおよび
全テストブロックについて、測定用周辺回路が部分回路
に分けられた状態で同形判定が行われた上、リレーが付
加されるものとなっている（１５１）。部分回路を共通
使用化するに際しては、テストブロック毎にテストボー
ド上の部分回路を選択的に使用すべく、電気的接続状態
切替用のリレー等の部品が実装されることによって、可
能な限り１枚のテストボード上で部分回路が全テストブ
ロックで利用し得るようにされているものである。次
に、テストボードの実装部品数がテスタのテストヘッド
により制限され、そこで許される面積は少ないことか
ら、部品の共通化やＬＳＩテスタのハードウエア資源の
配分を含め回路切換用のリレー数を最小にするよう、最
適化が図られる（１５２）。更に、リレー数を最適化す
るため、ＤＵＴの内部回路の特性により、電気的にリレ
ーが必要でない回路ブロックのリレーは削除されるもの
となっている（１５３）。

【００２４】以上のように、全ピンおよび全テストブロ
ックについて、測定用周辺回路が部分回路に分けられた
状態で同形判定処理が行われているが、この同形判定処
理を高速に行うための方法を図２０（Ａ），（Ｂ）に示
す。図２０（Ａ）に示す回路１５５に例を採って、図２
０（Ｂ）に示す手順フローに従って説明すれば、先ず各
構成部品種別毎にユニークな値が決められる。図２０
（Ａ）に示す回路１５５では、抵抗には“１”が、コン
デンサには“０.１”が、トランジスタのコレクタには
“１００”が、そのベースには“０.０１”といった具
合に、それぞれユニーク値が決められているものであ
る。次に、各構成部品が接続されているノードに各構成
部品の値が渡された上（１５６）、ノードは隣接関係に
ある構成部品の値全てを取り込み計算（または加工）す
るが（１５７）、ここでの計算結果を隣接関係にある部
品全てに渡す（１５８）。隣接関係にあるノードで計算
された結果を、更に、計算（または加工）して新たな部
品の値とする（１５９）。この処理を部品数かノード数
（または両方）に見合った回数繰り返す（１６０）。こ
の結果、計算（または加工）された部品の値、ノードの
値を基に対象回路のシグネチャとする（１６１）。この
シグネチャを比較することにより回路の同形判定を行う
（１６２）。

【００２５】従来、回路を認識するには、各ノードを順
次辿りながら接続関係を認識することが一般的であった
が、この方法では、全ノードを順次辿ることになり、同
形判定を行うときにはバックトラックが発生するため、
現実的な処理時間で解を得ることができる回路規模は非
常に小さいものになる。図２１に上記同形判定方法のメ
モリマップを示す。回路の接続関係を表すネットリスト
データがメモリ（記憶部）のＡ番地以降の領域１７１に
格納されているとする。この例では、各部品名とその部
品からのノード（信号線）を“部品名 ノード１ ノ
ード２ ．．．”の順にＡ番地から格納している。図２
０で示した各部品の初期値および計算結果はＢ番地以降
の部品計算結果領域１７２に格納される。また、ノード
の計算値をＣ番地以降のノード計算結果領域１７４に格
納する。Ａ番地から格納されているネットリストには、
Ｂ番地とＣ番地から始まる計算結果を格納する領域のア
ドレスを格納する領域を設ける。データの流れとして
は、部品の値を演算器１７３へ渡し、予め定義されてい
る関数式（ｆｖ）により計算させる。次に、演算器１７
３はノード計算結果領域１７４からノード計算結果を読
み込み、予め定義した関数式（ｆｎ）により計算し、部
品計算結果領域１７２へ上書きする。この処理を繰り返
し、最終的には関数式（ｆｓ）によりシグネチャを算出
する。このシグネチャを比較することにより回路の同形
判定を行う。本方法は、無向、有向グラフで表せる事象
で、同形判定が必要な全ての事象に対しても使用でき
る。その上、高速、かつ処理時に必要な記憶領域が少な
くて済む。

【００２６】図２２〜図２５にシステム全体の処理フロ
ーと処理関連を示す。先ず図２２，図２３に入力処理部
とテスタハードマッチングの処理フローを示す。テスタ
ハードマッチング処理は、図１におけるテスタハードウ
エアモデルデータを基に、ＬＳＩテスタのハードウエア
制約とテスト条件、また、このテスト条件で生成したテ
ストボードネットリストとのインターフェイスのマッチ
ングを行う。入力処理部は、テスト仕様を入力後、テス
タハードマッチング／チェック処理を呼び出し、ＬＳＩ
テスタのハードウエア制約をチェックして、入力された
データがテスト可能か否かを判定する。また、図２４に
示すように、テストプログラム生成では、先ずテスト順
序が決められる（シーケンスジェネレート）。その後、
テストを行うＬＳＩテスタのテスタハードウエアマッチ
ング処理を行い、その結果を基に対象ＬＳＩテスタの文
法に沿ったテストプログラムを生成する。更に、図２５
に示すように、テストボード図生成では、テストブロッ
ク毎にネットリストを読み込み、接続関係を解析した
後、全テストブロックの周辺回路ネットリストをマージ
する。次に、生成されたテストボードとＬＳＩテスタの
印加／測定装置との接続部分の関係付けをテスタハード
マッチング処理を基に割り付ける。この結果、テストボ
ードのネットリストが生成される。また、マージする過
程で回路を分岐する必要がある部分にはリレーを自動挿
入し、挿入したリレーとテストブロックの対応データを
テストプログラム生成部へ渡す。

【００２７】最後に、本発明によるテスト設計装置の他
の例での全体システム構成を図２６示す。図示のよう
に、図１５に示すものとの実質的な相違は、ＤＵＴの内
部回路データ１８０からテストブロックを分割する回路
分割処理部１８１がテストボード入力処理部１８２に対
し新たに設けられている点である。回路設計ＣＡＤから
のＤＵＴ回路データに回路の結線情報に加え、機能ブロ
ックの階層情報を持たせる。この階層化データを利用し
て、自動的にテストブロックに分割する回路分割処理部
１８１を設けたものである。テストボード入力処理部１
８２では、回路分割処理部１８１で分割された回路デー
タを表示し、テスト条件と周辺回路の入力手段を提供す
る。また、図２７にテストボード入力処理部１９２にＤ
ＵＴ回路データ１９１を読み込む手段を設けたシステム
構成を示す。これにより、テストブロック入力工数が削
減可とされているものである。

【００２８】

【発明の効果】以上、説明したように、請求項１〜８に
よる場合には、テスト設計者は製品の一部の動作を考え
てテスト条件を決めるだけでよく、ＬＳＩテスタを考慮
したテスト条件の設定は必要がなくなるばかりか、テス
トプログラム、テストボード、テスト仕様書も自動生成
され得、テスト設計工数が削減可とされたものとなって
いる。また、請求項９，１０による場合は、テスト設計
工数が削減可とされた状態で、テスト対象としてのＬＳ
Ｉはその機能毎にテストされ得るものとなっている。

【図面の簡単な説明】

【図１】図１は、本発明によるテスト設計装置の一例で
の構成をテスタとともに示す図

【図２】図２は、テストプログラムによるテスト処理の
一例でのフローを示す図

【図３】図３は、ＬＳＩ設計上での一般的な流れを示す
図

【図４】図４（Ａ），（Ｂ）は、一般的なテストボード
設計上での流れを説明するための図

【図５】図５は、テストボード生成処理の概要を説明す
るための図

【図６】図６は、テスト条件とＬＳＩテスタとの関連を
示す図

【図７】図７は、ＤＵＴの機能ブロックと測定用周辺回
路の関係を示す図（その１）

【図８】図８は、ＤＵＴの機能ブロックと測定用周辺回
路の関係を示す図（その２）

【図９】図９は、ＤＵＴの機能ブロックと測定用周辺回
路の関係を示す図（その３）

【図１０】図１０は、ＤＵＴの機能ブロックと測定用周
辺回路の関係を示す図（その４）

【図１１】図１１は、ＤＵＴの機能ブロックと測定用周
辺回路の関係を示す図（その５）

【図１２】図１２は、ＤＵＴの機能ブロックと測定用周
辺回路の関係を示す図（その６）

【図１３】図１３は、ＤＵＴの機能ブロックと測定用周
辺回路の関係を示す図（その７）

【図１４】図１４は、図７〜図１３各々に示されている
テスト用周辺回路を、最終的に１枚のテストボードとし
て纏めた場合での回路図を示す図

【図１５】図１５は、本発明によるテスト設計装置の一
例での全体システム構成を示す図

【図１６】図１６は、本発明に係るテストボード入力処
理部の画面例を示す図

【図１７】図１７は、テストプログラム生成部での処理
を説明するための図

【図１８】図１８は、本発明に係るテストボード図生成
部での処理の流れを示す図

【図１９】図１９は、そのテストボード生成処理におけ
る、回路マージ処理手順の一例を示す図

【図２０】図２０（Ａ），（Ｂ）は、本発明に係る同形
判定処理を高速に行うための方法を説明するための図

【図２１】図２１は、高速同形判定方法の一例でのメモ
リマップを示す図

【図２２】図２２は、システム全体の処理フローと処理
関連を示す図（その１）

【図２３】図２３は、システム全体の処理フローと処理
関連を示す図（その２）

【図２４】図２４は、システム全体の処理フローと処理
関連を示す図（その３）

【図２５】図２５は、システム全体の処理フローと処理
関連を示す図（その４）

【図２６】図２６は、本発明によるテスト設計装置の他
の例での全体システム構成を示す図

【図２７】図２７は、本発明によるテスト設計装置の更
に異なる他の例での全体システム構成を示す図

【符号の説明】

１…入力処理部、２…テストボード図生成部、３…テス
トプログラム生成部、４…テスト仕様書生成部、５…テ
スト内容テンプレート記憶部、６…テスト条件データ記
憶部、７…テスタのハードウエアモデルデータ記憶部、
８…テスト方法記憶部、９…文法ルール記憶部、１０…
実機調整データ抽出部、１１…実機調整データ登録処理
部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮住 雅樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吹上 寛 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 製造されたＬＳＩが確実な動作をするか
   否かを検査するためのテスト設計方法であって、テスト
   対象としてのＬＳＩの機能毎にテスト条件と該機能を実
   現するためのテスト用周辺回路とが入力結果として記憶
   されるとともに、上記ＬＳＩを検査するテストシステム
   のハードウエア仕様データと上記テストシステムを制御
   するプログラムの文法ルールとが記憶された上、上記入
   力結果、上記ハードウエア仕様データおよび上記文法ル
   ールを基にテストプログラムを、機能毎に入力された入
   力結果を基に上記テストシステムと上記ＬＳＩとのイン
   ターフェイスをとるテストボードを、上記入力結果を基
   にテスト条件、テスト用周辺回路、テストシステム制御
   プログラムの設計仕様書をそれぞれ生成する一方、テス
   トシステムにより調整されたテスト条件を、予め記憶さ
   れているテスト条件に反映させるようにしたテスト設計
   方法。
2. 【請求項２】 製造されたＬＳＩが確実な動作をするか
   否かを検査するためのテスト設計装置であって、テスト
   対象としてのＬＳＩの機能毎にテスト条件と該機能を実
   現するためのテスト用周辺回路とを入力する入力手段
   と、該入力手段により入力された、機能毎のテスト条件
   およびテスト用周辺回路を入力結果として記憶する入力
   結果記憶手段と、上記ＬＳＩを検査するテストシステム
   のハードウエア仕様データを記憶する仕様データ記憶手
   段と、上記テストシステムを制御するプログラムの文法
   ルールを記憶する文法ルール記憶手段と、上記入力結
   果、上記ハードウエア仕様データおよび上記文法ルール
   を基にテストプログラムを生成するテストプログラム生
   成手段と、機能毎に入力された入力結果を基に上記テス
   トシステムと上記ＬＳＩとのインターフェイスをとるテ
   ストボードを生成する手段と、上記入力結果を基にテス
   ト条件、テスト用周辺回路、テストシステム制御プログ
   ラムの設計仕様書を生成する仕様書生成手段と、テスト
   システムにより調整されたテスト条件を、予め記憶され
   ているテスト条件に反映させる手段とを含む構成のテス
   ト設計装置。
3. 【請求項３】 製造されたＬＳＩが確実な動作をするか
   否かを検査するためのテスト設計方法であって、ＬＳＩ
   の全体回路を回路設計時の回路ブロックを基に分割した
   上、分割された回路ブロック毎にテスト条件と該機能を
   実現するためのテスト用周辺回路とが入力結果として記
   憶されるとともに、上記ＬＳＩを検査するテストシステ
   ムのハードウエア仕様データと上記テストシステムを制
   御するプログラムの文法ルールとが記憶された上、上記
   入力結果、上記ハードウエア仕様データおよび上記文法
   ルールを基にテストプログラムを、機能毎に入力された
   入力結果を基に上記テストシステムと上記ＬＳＩとのイ
   ンターフェイスをとるテストボードを、上記入力結果を
   基にテスト条件、テスト用周辺回路、テストシステム制
   御プログラムの設計仕様書をそれぞれ生成する一方、テ
   ストシステムにより調整されたテスト条件を、予め記憶
   されているテスト条件に反映させるようにしたテスト設
   計方法。
4. 【請求項４】 製造されたＬＳＩが確実な動作をするか
   否かを検査するためのテスト設計装置であって、ＬＳＩ
   の全体回路を回路設計時の回路ブロックを基に分割する
   回路分割手段と、分割された回路ブロック毎にテスト条
   件と該機能を実現するためのテスト用周辺回路とを入力
   する入力手段と、該入力手段により入力された、機能毎
   のテスト条件およびテスト用周辺回路を入力結果として
   記憶する入力結果記憶手段と、上記ＬＳＩを検査するテ
   ストシステムのハードウエア仕様データを記憶する仕様
   データ記憶手段と、上記テストシステムを制御するプロ
   グラムの文法ルールを記憶する文法ルール記憶手段と、
   上記入力結果、上記ハードウエア仕様データおよび上記
   文法ルールを基にテストプログラムを生成するテストプ
   ログラム生成手段と、機能毎に入力された入力結果を基
   に上記テストシステムと上記ＬＳＩとのインターフェイ
   スをとるテストボードを生成する手段と、上記入力結果
   を基にテスト条件、テスト用周辺回路、テストシステム
   制御プログラムの設計仕様書を生成する仕様書生成手段
   と、テストシステムにより調整されたテスト条件を、予
   め記憶されているテスト条件に反映させる手段とを含む
   構成のテスト設計装置。
5. 【請求項５】 製造されたＬＳＩが確実な動作をするか
   否かを検査するためのテスト設計方法であって、ＬＳＩ
   の全体回路図を編集した後、編集された全体回路図か
   ら、製品の機能を基に抽出された必要な回路図、または
   回路ブロック図を動作させるためのテスト用周辺回路と
   テスト条件とが入力結果として記憶されるとともに、上
   記ＬＳＩを検査するテストシステムのハードウエア仕様
   データと上記テストシステムを制御するプログラムの文
   法ルールとが記憶された上、上記入力結果、上記ハード
   ウエア仕様データおよび上記文法ルールを基にテストプ
   ログラムを、機能毎に入力された入力結果を基に上記テ
   ストシステムと上記ＬＳＩとのインターフェイスをとる
   テストボードを、上記入力結果を基にテスト条件、テス
   ト用周辺回路、テストシステム制御プログラムの設計仕
   様書をそれぞれ生成する一方、テストシステムにより調
   整されたテスト条件を、予め記憶されているテスト条件
   に反映させるようにしたテスト設計方法。
6. 【請求項６】 製造されたＬＳＩが確実な動作をするか
   否かを検査するためのテスト設計装置であって、ＬＳＩ
   の全体回路図を編集する編集手段と、編集された全体回
   路図から、製品の機能を基に必要な回路図、または回路
   ブロック図を抽出する回路図抽出手段と、抽出された回
   路図、または回路ブロック図を動作させるためのテスト
   用周辺回路を入力する周辺回路入力手段と、テスト条件
   を入力するテスト条件入力手段と、入力されたテスト条
   件およびテスト用周辺回路を入力結果として記憶する入
   力結果記憶手段と、上記ＬＳＩを検査するテストシステ
   ムのハードウエア仕様データを記憶する仕様データ記憶
   手段と、上記テストシステムを制御するプログラムの文
   法ルールを記憶する文法ルール記憶手段と、上記入力結
   果、上記ハードウエア仕様データおよび上記文法ルール
   を基にテストプログラムを生成するテストプログラム生
   成手段と、機能毎に入力された入力結果を基に上記テス
   トシステムと上記ＬＳＩとのインターフェイスをとるテ
   ストボードを生成する手段と、上記入力結果を基にテス
   ト条件、テスト用周辺回路、テストシステム制御プログ
   ラムの設計仕様書を生成する仕様書生成手段と、テスト
   システムにより調整されたテスト条件を、予め記憶され
   ているテスト条件に反映させる手段とを含む構成のテス
   ト設計装置。
7. 【請求項７】 製造されたＬＳＩが確実な動作をするか
   否かを検査するためのテスト設計方法にして、テスト対
   象としてのＬＳＩの機能毎にテスト条件と該機能を実現
   するためのテスト用周辺回路とが入力結果として記憶さ
   れるとともに、上記ＬＳＩを検査するテストシステムの
   ハードウエア仕様データと上記テストシステムを制御す
   るプログラムの文法ルールとが記憶された上、上記入力
   結果、上記ハードウエア仕様データおよび上記文法ルー
   ルを基にテストプログラムを、機能毎に入力された入力
   結果を基に上記テストシステムと上記ＬＳＩとのインタ
   ーフェイスをとるテストボードを、上記入力結果を基に
   テスト条件、テスト用周辺回路、テストシステム制御プ
   ログラムの設計仕様書をそれぞれ生成する一方、テスト
   システムにより調整されたテスト条件を、予め記憶され
   ているテスト条件に反映させるようにしたテスト設計方
   法であって、テスト用周辺回路各々を部分回路に分けた
   上、ＬＳＩの全ピンについての回路マージによる同形判
   定によってテストボードを生成するに際しては、回路の
   結線情報を解析した上、解析結果を基に部品と該部品が
   接続されている信号線と関連付けて記憶し、各部品の種
   別と該部品のユニーク値を基に各部品の特徴を表す値を
   演算し、かつ各信号線に接続される部品の上記演算結果
   を基に該信号線の接続関係の特徴を表す値を演算し、上
   記結線情報を基に複数回演算した上、該演算結果を基に
   回路の特徴を表す署名値を算出し、該署名値を基に回路
   の同形判定が行われるようにしたテスト設計方法。
8. 【請求項８】 製造されたＬＳＩが確実な動作をするか
   否かを検査するためのテスト設計装置にして、、テスト
   対象としてのＬＳＩの機能毎にテスト条件と該機能を実
   現するためのテスト用周辺回路とを入力する入力手段
   と、該入力手段により入力された、機能毎のテスト条件
   およびテスト用周辺回路を入力結果として記憶する入力
   結果記憶手段と、上記ＬＳＩを検査するテストシステム
   のハードウエア仕様データを記憶する仕様データ記憶手
   段と、上記テストシステムを制御するプログラムの文法
   ルールを記憶する文法ルール記憶手段と、上記入力結
   果、上記ハードウエア仕様データおよび上記文法ルール
   を基にテストプログラムを生成するテストプログラム生
   成手段と、機能毎に入力された入力結果を基に上記テス
   トシステムと上記ＬＳＩとのインターフェイスをとるテ
   ストボードを生成する手段と、上記入力結果を基にテス
   ト条件、テスト用周辺回路、テストシステム制御プログ
   ラムの設計仕様書を生成する仕様書生成手段と、テスト
   システムにより調整されたテスト条件を、予め記憶され
   ているテスト条件に反映させる手段とを含む構成のテス
   ト設計装置であって、テスト用周辺回路各々を部分回路
   に分けた上、ＬＳＩの全ピンについての回路マージによ
   る同形判定手段によってテストボードを生成するに際
   し、上記同形判定手段は、回路の結線情報を解析する手
   段と、解析結果を基に部品と該部品が接続されている信
   号線と関連付けて記憶する手段と、各部品の種類と該部
   品のユニーク値を基に各部品の特徴を表す値を計算する
   第１の演算手段と、各信号線に接続される部品の上記演
   算結果を基に該信号線の接続関係の特徴を表す値を計算
   する第２の演算手段と、第１，第２の演算手段を結線情
   報を基に複数回演算せしめる処理手段と、該演算処理結
   果を基に回路の特徴を表す署名値を算出する手段と、該
   署名値を基に回路の同形判定を行う手段とから構成され
   ているテスト設計装置。
9. 【請求項９】 製造されたＬＳＩが確実な動作をするか
   否かを検査するためのテスト方法にして、テスト対象と
   してのＬＳＩの機能毎にテスト条件と該機能を実現する
   ためのテスト用周辺回路とが入力結果として記憶される
   とともに、該入力結果を基にテストシステムと上記ＬＳ
   Ｉとのインターフェイスをとるテストボードを生成する
   とともに、各テストに必要な該テストボード上での経路
   を選択するためのボード制御データを生成し、上記テス
   ト条件入力結果と上記ボード制御データを基に生成され
   たテスト装置の制御コードにもとづき、ＬＳＩが機能毎
   にテストされるようにしたテスト方法であって、テスト
   用周辺回路各々を部分回路に分けた上、ＬＳＩの全ピン
   についての回路マージによる同形判定によってテストボ
   ードを生成するに際しては、回路の結線情報を解析した
   上、解析結果を基に部品と該部品が接続されている信号
   線と関連付けて記憶し、各部品の種別と該部品のユニー
   ク値を基に各部品の特徴を表す値を演算し、かつ各信号
   線に接続される部品の上記演算結果を基に該信号線の接
   続関係の特徴を表す値を演算し、上記結線情報を基に複
   数回演算した上、該演算結果を基に回路の特徴を表す署
   名値を算出し、該署名値を基に回路の同形判定が行われ
   るようにしたテスト方法。
10. 【請求項１０】 製造されたＬＳＩが確実な動作をする
    か否かを検査するためのテスト装置にして、テスト対象
    としてのＬＳＩの機能毎にテスト条件と該機能を実現す
    るためのテスト用周辺回路とを入力する入力手段と、該
    入力手段により入力された、機能毎のテスト条件および
    テスト用周辺回路が入力結果として記憶される入力結果
    記憶手段と、該入力結果を基にテストシステムと上記Ｌ
    ＳＩとのインターフェイスをとるテストボードを生成す
    る手段と、各テストに必要な該テストボード上での経路
    を選択するためのボード制御データを生成する手段と、
    上記テスト条件入力結果と上記ボード制御データを基に
    テスト装置の制御コードを生成する手段とを少なくとも
    含む構成のテスト装置であって、テスト用周辺回路各々
    を部分回路に分けた上、ＬＳＩの全ピンについての回路
    マージによる同形判定手段によってテストボードを生成
    するに際し、上記同形判定手段は、回路の結線情報を解
    析する手段と、解析結果を基に部品と該部品が接続され
    ている信号線と関連付けて記憶する手段と、各部品の種
    類と該部品のユニーク値を基に各部品の特徴を表す値を
    計算する第１の演算手段と、各信号線に接続される部品
    の上記演算結果を基に該信号線の接続関係の特徴を表す
    値を計算する第２の演算手段と、第１，第２の演算手段
    を結線情報を基に複数回演算せしめる処理手段と、該演
    算処理結果を基に回路の特徴を表す署名値を算出する手
    段と、該署名値を基に回路の同形判定を行う手段とから
    構成されているテスト装置。