JPH09171963A - 半導体微細構造の製造方法 - Google Patents
半導体微細構造の製造方法Info
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- JPH09171963A JPH09171963A JP33006395A JP33006395A JPH09171963A JP H09171963 A JPH09171963 A JP H09171963A JP 33006395 A JP33006395 A JP 33006395A JP 33006395 A JP33006395 A JP 33006395A JP H09171963 A JPH09171963 A JP H09171963A
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Abstract
(57)【要約】
【課題】自己形成量子箱の位置を正確に制御し、大き
さ、空間的位置の均一な半導体量子箱を得る。 【解決手段】半導体微細構造の底面に覆われる大きさ
と、高さより浅い窪みを形成する工程と、基板の第１半
導体より格子定数が大きい第２半導体を生成させ、窪み
の中に半導体を成長させる工程とによる。
さ、空間的位置の均一な半導体量子箱を得る。 【解決手段】半導体微細構造の底面に覆われる大きさ
と、高さより浅い窪みを形成する工程と、基板の第１半
導体より格子定数が大きい第２半導体を生成させ、窪み
の中に半導体を成長させる工程とによる。
Description
【０００１】
【発明の属する技術分野】本発明は、量子効果を利用し
た電気素子または光素子の高性能化に重要な量子箱およ
び量子細線を、製作するための半導体微細構造の製造方
法に関するものである。
た電気素子または光素子の高性能化に重要な量子箱およ
び量子細線を、製作するための半導体微細構造の製造方
法に関するものである。
【０００２】
【従来の技術】本発明に関連した量子箱の作製方法は、
従来、自然形成量子箱作製法といわれ、以下図８に示す
ようなものである。まず、第１の半導体基板１に分子線
エピタキシー法や有機金属気相成長法などで、緩衝層と
して第１の半導体と同じ半導体２を（ｂ）のように成長
させる。その後、第１の半導体より大きな格子定数を持
った第２の半導体層を同じ方法で成長させる。第２の半
導体層は成長当初基板に一様に成長するが、数原子層
（通常１〜３原子層）成長すると原子の再配列が起こり
島状の原子団３になり、そのまま成長を継続する。これ
は成長層の形状によってきまる過剰エネルギー、すなわ
ち（第１の半導体と第２の半導体の界面のエネルギー）
＋（第１および第２の半導体の表面のエネルギー）＋
（成長層の内部の歪みのエネルギー）が小さくなるよう
に、原子が移動し結合を組み直すためである。つまり、
成長中は高温であるため、ある範囲で成長層を構成する
原子は移動可能である。この際、第２の半導体の原子が
凝集すると、界面の面積と表面の面積の和は大きくな
り、界面および表面のエネルギーの和を大きくする要因
として働くが、凝縮された島状の第２の半導体の内側で
は格子不整合による歪みが緩和されるため、成長層内部
の歪みのエネルギーに対しては小さくする要因として働
く。島内部に存在する原子と表面または界面に存在する
原子の比は、島の大きさが大きくなるほど大きくなるの
で、島が大きくなるほど結晶内部の歪みの緩和の効果は
優勢になる。すなわち、成長が進み第２の半導体の原子
数が増えると、第２の半導体は島状に凝集した方が過剰
エネルギーが小さくなくなる。従って第２の半導体の成
長が進むとある時点から、結晶成長の態様が層状から島
状に遷移する。この過程は原子の結合エネルギーによっ
て規定されるので、島状部の大きさは揃ったものとな
る。
従来、自然形成量子箱作製法といわれ、以下図８に示す
ようなものである。まず、第１の半導体基板１に分子線
エピタキシー法や有機金属気相成長法などで、緩衝層と
して第１の半導体と同じ半導体２を（ｂ）のように成長
させる。その後、第１の半導体より大きな格子定数を持
った第２の半導体層を同じ方法で成長させる。第２の半
導体層は成長当初基板に一様に成長するが、数原子層
（通常１〜３原子層）成長すると原子の再配列が起こり
島状の原子団３になり、そのまま成長を継続する。これ
は成長層の形状によってきまる過剰エネルギー、すなわ
ち（第１の半導体と第２の半導体の界面のエネルギー）
＋（第１および第２の半導体の表面のエネルギー）＋
（成長層の内部の歪みのエネルギー）が小さくなるよう
に、原子が移動し結合を組み直すためである。つまり、
成長中は高温であるため、ある範囲で成長層を構成する
原子は移動可能である。この際、第２の半導体の原子が
凝集すると、界面の面積と表面の面積の和は大きくな
り、界面および表面のエネルギーの和を大きくする要因
として働くが、凝縮された島状の第２の半導体の内側で
は格子不整合による歪みが緩和されるため、成長層内部
の歪みのエネルギーに対しては小さくする要因として働
く。島内部に存在する原子と表面または界面に存在する
原子の比は、島の大きさが大きくなるほど大きくなるの
で、島が大きくなるほど結晶内部の歪みの緩和の効果は
優勢になる。すなわち、成長が進み第２の半導体の原子
数が増えると、第２の半導体は島状に凝集した方が過剰
エネルギーが小さくなくなる。従って第２の半導体の成
長が進むとある時点から、結晶成長の態様が層状から島
状に遷移する。この過程は原子の結合エネルギーによっ
て規定されるので、島状部の大きさは揃ったものとな
る。
【０００３】例えばＧaＡs上にＩnＡsを１〜３原子層成
長するＩnＡsが島状に凝集し、その大きさは量子箱に適
した１０〜１００nｍになる。この原理を応用して、量
子箱を自己形成的に製作する方法が種々報告されてい
る。
長するＩnＡsが島状に凝集し、その大きさは量子箱に適
した１０〜１００nｍになる。この原理を応用して、量
子箱を自己形成的に製作する方法が種々報告されてい
る。
【０００４】
【発明が解決しようとする課題】従来の方法で作られた
自己形成量子箱構造は個々の量子箱の大きさは揃ってい
るが、それが第１の半導体上のどこに形成されるかは制
御不能であった。そこでつぎのような方法が提案され
た。一つ目は第４２回応用物理学関係連合講演会予稿集
Ｎo．３，１２１２，２８a‐ＳＺＫ‐１７に掲載されて
いる方法である（図９）。まず、微傾斜ＧaＡs基板を熱
処理し原子層ステップ２１を形成する。その後、先と同
様にＩnＡsを数原子層成長させるとステップ端に選択的
に量子箱３が形成される。しかし、この方法は個々のス
テップ端の量子箱の位置は制御不能である。二つ目は第
５６回応用物理学会学術講演会予稿集Ｎo．３，１０５
７，２９ｐ‐ＺＭ‐４に掲載されている方法である（図
１０）。これはＧaＡs基板に予めＳiＯ2３１でパターニ
ングを行いＩnＡsを成長させるものである。この方法は
パターンの中に量子箱３を１個あるいは２個形成するこ
とは可能だが、個々のパターンのどの位置に形成される
かは制御不能である。また、この方法でパターンを量子
箱と同程度に小さくすると、再配列によって凝集する原
子の数が限られてくるので、凝集によって低下するエネ
ルギーが減少し、自己形成的に量子箱を形成することが
困難になる。三つ目は、第５６回応用物理学会学術講演
会予稿集Ｎo．３，１０５８，２７ｐ‐ＺＭ‐７に掲載
されているもので、ＧaＡs基板に予めエッチングでＶ溝
（図１１）やピラミッド型（図１２）の凹み５２を形成
して自己形成量子箱を作製する方法である。この方法に
おいて、Ｖ溝のものは個々の斜面での量子箱の位置の制
御が困難である。また、ピラミッド型のものはＶ溝のも
のと同様な問題が存在するのと同時に、拡大図（ｂ）に
示されるピラミッドの頂上に形成される第２の半導体５
３は層状でなく、最初から表面または界面の面積が小さ
い三角錘状なので、量子箱の自己形成機構は働かない。
したがって、個々の量子箱の大きさを制御するのが困難
となる。
自己形成量子箱構造は個々の量子箱の大きさは揃ってい
るが、それが第１の半導体上のどこに形成されるかは制
御不能であった。そこでつぎのような方法が提案され
た。一つ目は第４２回応用物理学関係連合講演会予稿集
Ｎo．３，１２１２，２８a‐ＳＺＫ‐１７に掲載されて
いる方法である（図９）。まず、微傾斜ＧaＡs基板を熱
処理し原子層ステップ２１を形成する。その後、先と同
様にＩnＡsを数原子層成長させるとステップ端に選択的
に量子箱３が形成される。しかし、この方法は個々のス
テップ端の量子箱の位置は制御不能である。二つ目は第
５６回応用物理学会学術講演会予稿集Ｎo．３，１０５
７，２９ｐ‐ＺＭ‐４に掲載されている方法である（図
１０）。これはＧaＡs基板に予めＳiＯ2３１でパターニ
ングを行いＩnＡsを成長させるものである。この方法は
パターンの中に量子箱３を１個あるいは２個形成するこ
とは可能だが、個々のパターンのどの位置に形成される
かは制御不能である。また、この方法でパターンを量子
箱と同程度に小さくすると、再配列によって凝集する原
子の数が限られてくるので、凝集によって低下するエネ
ルギーが減少し、自己形成的に量子箱を形成することが
困難になる。三つ目は、第５６回応用物理学会学術講演
会予稿集Ｎo．３，１０５８，２７ｐ‐ＺＭ‐７に掲載
されているもので、ＧaＡs基板に予めエッチングでＶ溝
（図１１）やピラミッド型（図１２）の凹み５２を形成
して自己形成量子箱を作製する方法である。この方法に
おいて、Ｖ溝のものは個々の斜面での量子箱の位置の制
御が困難である。また、ピラミッド型のものはＶ溝のも
のと同様な問題が存在するのと同時に、拡大図（ｂ）に
示されるピラミッドの頂上に形成される第２の半導体５
３は層状でなく、最初から表面または界面の面積が小さ
い三角錘状なので、量子箱の自己形成機構は働かない。
したがって、個々の量子箱の大きさを制御するのが困難
となる。
【０００５】本発明は自己形成量子箱の位置を正確に制
御し、大きさ、空間的位置の均一な半導体量子箱を得る
ことを目的とする。
御し、大きさ、空間的位置の均一な半導体量子箱を得る
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的は第１半導体よ
りなる基板の主面上に、製造を予定した半導体微細構造
の底面に覆われる大きさをもつ開口部と、上記半導体微
細構造の高さより浅い深さをもつ窪みを形成する工程
と、上記基板上に上記第１半導体より格子定数が大きい
第２半導体を成長し、上記半導体微細構造の上記窪みの
中に成長した半導体よりなる半導体微細構造を形成する
工程とから得られる。
りなる基板の主面上に、製造を予定した半導体微細構造
の底面に覆われる大きさをもつ開口部と、上記半導体微
細構造の高さより浅い深さをもつ窪みを形成する工程
と、上記基板上に上記第１半導体より格子定数が大きい
第２半導体を成長し、上記半導体微細構造の上記窪みの
中に成長した半導体よりなる半導体微細構造を形成する
工程とから得られる。
【０００７】さらに、第１半導体よりなる基板の主面上
に、製造を予定した細線状の半導体微細構造の幅より狭
い幅と、上記細線状の半導体微細構造の高さより浅い深
さをもつ溝を形成する工程と、上記基板上に上記第１半
導体より格子定数が大きい第２半導体を成長し、上記細
線状の半導体微細構造と上記溝の中に成長した半導体よ
りなる半導体微細構造を形成する工程とから得られる。
に、製造を予定した細線状の半導体微細構造の幅より狭
い幅と、上記細線状の半導体微細構造の高さより浅い深
さをもつ溝を形成する工程と、上記基板上に上記第１半
導体より格子定数が大きい第２半導体を成長し、上記細
線状の半導体微細構造と上記溝の中に成長した半導体よ
りなる半導体微細構造を形成する工程とから得られる。
【０００８】上記第１半導体上に成長させる第２半導体
の格子定数が、第１半導体より小さいことにより、それ
ぞれ目的が達成される。
の格子定数が、第１半導体より小さいことにより、それ
ぞれ目的が達成される。
【０００９】また、面指数（ｌｍｎ）を表す整数ｌ，
ｍ，ｎのうち、少なくても１つが１より大きい面を備え
た窪み、または溝を上記窪みまたは溝とすることによ
り、それぞれの目的が達成される。
ｍ，ｎのうち、少なくても１つが１より大きい面を備え
た窪み、または溝を上記窪みまたは溝とすることによ
り、それぞれの目的が達成される。
【００１０】すなわち、本発明は第１半導体基板に、図
１（ａ）のように予めリソグラフィとエッチングなどの
手段により、位置制御された凹み４を作り、その凹み４
の深さを作製しようとする量子箱３の高さより浅く、か
つ基板表面での窪みの開口部の大きさを作製しようとす
る量子箱の底面より小さくすることを特徴とするもので
ある。その基板に第１半導体より格子定数の異なる第２
の半導体を成長させることにより、正確に窪みの位置に
大きさの均一な量子箱（図１（ｂ））のように作製する
ことができる。また、上記窪みを溝にすることにより位
置の制御された量子線を自己形成的に形成することも可
能である。さらに、この窪みまたは溝を高次の指数面
（面指数（ｌｍｎ））を表す整数ｌ，ｍ，ｎのうち、少
なくても１つが１より大きい面で構成することにより、
前記の量子箱または量子細線の形成が容易になる。
１（ａ）のように予めリソグラフィとエッチングなどの
手段により、位置制御された凹み４を作り、その凹み４
の深さを作製しようとする量子箱３の高さより浅く、か
つ基板表面での窪みの開口部の大きさを作製しようとす
る量子箱の底面より小さくすることを特徴とするもので
ある。その基板に第１半導体より格子定数の異なる第２
の半導体を成長させることにより、正確に窪みの位置に
大きさの均一な量子箱（図１（ｂ））のように作製する
ことができる。また、上記窪みを溝にすることにより位
置の制御された量子線を自己形成的に形成することも可
能である。さらに、この窪みまたは溝を高次の指数面
（面指数（ｌｍｎ））を表す整数ｌ，ｍ，ｎのうち、少
なくても１つが１より大きい面で構成することにより、
前記の量子箱または量子細線の形成が容易になる。
【００１１】
【発明の実施の形態】図２に本願発明による量子箱の形
成過程を示す。ここでは第２半導体は基板を構成する第
１半導体の格子定数より大きい場合を示している。半導
体基板７２の上に窪み７１を形成し、基板と格子定数が
異なる第２半導体７３を成長すると当初は層状に成長す
るが、数原子層成長すると成長層内部の歪みエネルギー
が増大する。窪みが原子ステップを有しない低次の指数
面から構成されている場合（図２（ｄ））は、低指数面
同士の交線に原子ステップが存在する。このような原子
ステップを有する溝に第２半導体を成長すると、１原子
あたりの異種原子との結合手の数は原子ステップで最も
高くなる。従って、格子不整合による歪みエネルギー
（界面エネルギーおよび内部の歪みエネルギー）は、こ
の原子ステップに最も集中しているので、この原子ステ
ップより第２半導体の原子の再配列が始まる。すなわ
ち、溝内部の原子ステップで再配列をした原子の集団を
核として、原子の再配列が進行する。この再配列は第２
半導体層の変形をもたらし、これによって歪みが緩和さ
れ（図２（ｅ））、最終的には量子箱３が形成されて終
了する。その後の成長では、供給された原子はこの量子
箱に吸収され量子箱は成長して行く（図２（ｆ））。図
２は第２半導体の格子定数が大きい場合を示したが、格
子定数が小さくても同様にして量子箱は形成される。こ
の時は成長膜に加わる歪みは伸張性歪みとなる。また、
窪みが図２（ｇ）のように高次の指数面で構成される場
合は、この指数面状に最初から原子ステップが存在する
ので、核が容易に形成され再配列が進行しやすい。
成過程を示す。ここでは第２半導体は基板を構成する第
１半導体の格子定数より大きい場合を示している。半導
体基板７２の上に窪み７１を形成し、基板と格子定数が
異なる第２半導体７３を成長すると当初は層状に成長す
るが、数原子層成長すると成長層内部の歪みエネルギー
が増大する。窪みが原子ステップを有しない低次の指数
面から構成されている場合（図２（ｄ））は、低指数面
同士の交線に原子ステップが存在する。このような原子
ステップを有する溝に第２半導体を成長すると、１原子
あたりの異種原子との結合手の数は原子ステップで最も
高くなる。従って、格子不整合による歪みエネルギー
（界面エネルギーおよび内部の歪みエネルギー）は、こ
の原子ステップに最も集中しているので、この原子ステ
ップより第２半導体の原子の再配列が始まる。すなわ
ち、溝内部の原子ステップで再配列をした原子の集団を
核として、原子の再配列が進行する。この再配列は第２
半導体層の変形をもたらし、これによって歪みが緩和さ
れ（図２（ｅ））、最終的には量子箱３が形成されて終
了する。その後の成長では、供給された原子はこの量子
箱に吸収され量子箱は成長して行く（図２（ｆ））。図
２は第２半導体の格子定数が大きい場合を示したが、格
子定数が小さくても同様にして量子箱は形成される。こ
の時は成長膜に加わる歪みは伸張性歪みとなる。また、
窪みが図２（ｇ）のように高次の指数面で構成される場
合は、この指数面状に最初から原子ステップが存在する
ので、核が容易に形成され再配列が進行しやすい。
【００１２】また、前記の窪みを溝にすると、細線状の
微細構造すなわち量子細線を形成することも、既に述べ
たことから容易に判るように可能である。
微細構造すなわち量子細線を形成することも、既に述べ
たことから容易に判るように可能である。
【００１３】
第１実施例 本発明の第１実施例を図３に示す。まず、ＧaＡs（１０
０）基板１に分子線エピタキシー装置で、通常の条件に
より図３（ａ）のようにＧaＡs単一膜を０.１μｍ程度
成長させ、量子箱形成のための基板とする。この様にし
て形成した基板を分子線エピタキシー装置から取り出
し、ＺＥＰレジスト（ＺＥＰ５２０）５を塗布し、ＥＢ
リソグラフィーでパターニングを行う。つぎに現像液
（ＺＥＤ‐Ｎ５０）で現像し、大きさ１０nｍ×１０n
ｍ、深さ２μｍ、ピッチ３０nｍのパターニング基板図
３（ｃ）を作製する。つぎに硫酸：過酸化水素水：水＝
４：１：４で２秒間エッチングする。このエッチングで
はＧaＡsのファセット面は形成されず、図３（ｄ）に示
すような微小な原子層ステップの集まった浅い凹みとな
る。この基板をつぎにＺＥＰ溶剤（ノルマルメチルピロ
リジン）に浸してＺＥＰレジストを取り除き、図３
（ｅ）のように微細なパターンが並んだ基板を作製す
る。この基板を再び分子線エピタキシー装置に入れ、基
板温度が５３０℃でＩnＡsを約２原子層成長させると、
図２（ｆ）のようなＩnＡsの量子箱が図３（ｆ）に示す
ように形成される。つぎにＧaＡsを連続的に成長させる
と、このＩnＡs量子箱３をＧaＡs８８で図３（ｇ）のよ
うに埋め込むことができる。でき上がった量子箱の寸法
は、幅約２０nｍ、高さ約６nｍであった。
０）基板１に分子線エピタキシー装置で、通常の条件に
より図３（ａ）のようにＧaＡs単一膜を０.１μｍ程度
成長させ、量子箱形成のための基板とする。この様にし
て形成した基板を分子線エピタキシー装置から取り出
し、ＺＥＰレジスト（ＺＥＰ５２０）５を塗布し、ＥＢ
リソグラフィーでパターニングを行う。つぎに現像液
（ＺＥＤ‐Ｎ５０）で現像し、大きさ１０nｍ×１０n
ｍ、深さ２μｍ、ピッチ３０nｍのパターニング基板図
３（ｃ）を作製する。つぎに硫酸：過酸化水素水：水＝
４：１：４で２秒間エッチングする。このエッチングで
はＧaＡsのファセット面は形成されず、図３（ｄ）に示
すような微小な原子層ステップの集まった浅い凹みとな
る。この基板をつぎにＺＥＰ溶剤（ノルマルメチルピロ
リジン）に浸してＺＥＰレジストを取り除き、図３
（ｅ）のように微細なパターンが並んだ基板を作製す
る。この基板を再び分子線エピタキシー装置に入れ、基
板温度が５３０℃でＩnＡsを約２原子層成長させると、
図２（ｆ）のようなＩnＡsの量子箱が図３（ｆ）に示す
ように形成される。つぎにＧaＡsを連続的に成長させる
と、このＩnＡs量子箱３をＧaＡs８８で図３（ｇ）のよ
うに埋め込むことができる。でき上がった量子箱の寸法
は、幅約２０nｍ、高さ約６nｍであった。
【００１４】第２実施例 本発明の第２実施例を図４に示す。この例ではＳＴＭ
（走査トンネル顕微鏡）を用いて、第１の半導体基板９
２上に等間隔の凹み９３を形成している。ＳＴＭのトン
ネル電流は凹み９３を形成させるために、通常の像観察
の時より大きくしている。
（走査トンネル顕微鏡）を用いて、第１の半導体基板９
２上に等間隔の凹み９３を形成している。ＳＴＭのトン
ネル電流は凹み９３を形成させるために、通常の像観察
の時より大きくしている。
【００１５】第３実施例 本発明の第３実施例を図５に示す。この例では活性層で
ある量子箱と障壁層のエネルギー差を大きくするため
に、ＧaＡs（１００）基板１につづいてＧaＡs１０１、
さらにＡlＧaＡs１０２を成長させ、第１実施例と同様
なリソグラフィー、エッチングの工程ののち、ＩnＡs３
を２原子層の厚さ成長し、再びＡlＧaＡs１０２を成長
させる。結果としてＡlＧaＡsに囲まれた均一な量子箱
３ができることになる。
ある量子箱と障壁層のエネルギー差を大きくするため
に、ＧaＡs（１００）基板１につづいてＧaＡs１０１、
さらにＡlＧaＡs１０２を成長させ、第１実施例と同様
なリソグラフィー、エッチングの工程ののち、ＩnＡs３
を２原子層の厚さ成長し、再びＡlＧaＡs１０２を成長
させる。結果としてＡlＧaＡsに囲まれた均一な量子箱
３ができることになる。
【００１６】第４実施例 本発明の第４実施例を図６に示す。本実施例では障壁層
のＧaＡs層にＳiをドーピングして、ｎ型変調ドープ構
造１１１としたものである。また、Ｂeをドーピングす
るとｐ型変調ドープ構造が作製できる。
のＧaＡs層にＳiをドーピングして、ｎ型変調ドープ構
造１１１としたものである。また、Ｂeをドーピングす
るとｐ型変調ドープ構造が作製できる。
【００１７】第５実施例 本発明の第５実施例を図７に示す。本実施例ではｎ型Ｇ
aＡs基板１を用いて、まずｎ型のＧaＡs１２１を成長さ
せ、つぎにノンドープのＧaＡs１２２を成長させたのち
に、ＩnＡs３を成長させて自己形成量子箱を作る。その
後、ノンドープＧaＡs１２２、ｐ型ＧaＡs１２３を成長
させてｐ‐ｉ‐ｎ接合を形成する。これにより空間的位
置、大きさの揃った量子箱を活性層にもつｐ‐ｉ‐ｎダ
イオードが出来る。また、窪みを形成するにあたり、Ｂ
rメタノール溶液を用いると低指数面｛１１１｝Ａ面よ
りなる窪みが形成されるが、この場合にも量子箱を形成
することができた。
aＡs基板１を用いて、まずｎ型のＧaＡs１２１を成長さ
せ、つぎにノンドープのＧaＡs１２２を成長させたのち
に、ＩnＡs３を成長させて自己形成量子箱を作る。その
後、ノンドープＧaＡs１２２、ｐ型ＧaＡs１２３を成長
させてｐ‐ｉ‐ｎ接合を形成する。これにより空間的位
置、大きさの揃った量子箱を活性層にもつｐ‐ｉ‐ｎダ
イオードが出来る。また、窪みを形成するにあたり、Ｂ
rメタノール溶液を用いると低指数面｛１１１｝Ａ面よ
りなる窪みが形成されるが、この場合にも量子箱を形成
することができた。
【００１８】以上の例では第２半導体の格子定数が第１
半導体の格子定数より大きいが、第２半導体としてはＧ
aＡsを、第１半導体としてはＩnＰを選択すると格子定
数の大小関係は逆になる。この場合にも、量子箱を形成
することができた。また、窪みの代わりに幅１０nｍ長
さ１００nｍ深さ２nｍからなる溝を基板上に形成する
と、幅２０nｍ長さ１１０nｍ深さ２nｍの量子細線を形
成することができた。
半導体の格子定数より大きいが、第２半導体としてはＧ
aＡsを、第１半導体としてはＩnＰを選択すると格子定
数の大小関係は逆になる。この場合にも、量子箱を形成
することができた。また、窪みの代わりに幅１０nｍ長
さ１００nｍ深さ２nｍからなる溝を基板上に形成する
と、幅２０nｍ長さ１１０nｍ深さ２nｍの量子細線を形
成することができた。
【００１９】
【発明の効果】上記のように本発明による半導体微細構
造の製造方法は、第１半導体よりなる基板の主面上に、
製造を予定した半導体微細構造の底面に覆われる大きさ
をもつ開口部と、上記半導体微細構造の高さより浅い深
さをもつ窪みを形成する工程と、上記基板上に上記第１
半導体より格子定数が大きい第２半導体を成長し、上記
半導体微細構造の上記窪みの中に成長した半導体よりな
る半導体微細構造を形成する工程とからなることによ
り、第１半導体にあらかじめ位置制御された窪みまたは
溝を形成しておくことにより、第２半導体を成長した際
に形成される自己形成量子箱の位置を制御できるため、
互いの大きさ、空間的位置の揃った量子箱または量子細
線を作製することができる。
造の製造方法は、第１半導体よりなる基板の主面上に、
製造を予定した半導体微細構造の底面に覆われる大きさ
をもつ開口部と、上記半導体微細構造の高さより浅い深
さをもつ窪みを形成する工程と、上記基板上に上記第１
半導体より格子定数が大きい第２半導体を成長し、上記
半導体微細構造の上記窪みの中に成長した半導体よりな
る半導体微細構造を形成する工程とからなることによ
り、第１半導体にあらかじめ位置制御された窪みまたは
溝を形成しておくことにより、第２半導体を成長した際
に形成される自己形成量子箱の位置を制御できるため、
互いの大きさ、空間的位置の揃った量子箱または量子細
線を作製することができる。
【図１】本発明による半導体微細構造の構成を示す図
で、（ａ）は位置制御された窪み、（ｂ）は上記窪みの
位置に形成した量子箱を示す図である。
で、（ａ）は位置制御された窪み、（ｂ）は上記窪みの
位置に形成した量子箱を示す図である。
【図２】本発明の基本的作用を説明する図で、（ａ）〜
（ｇ）はそれぞれの段階を説明する図である。
（ｇ）はそれぞれの段階を説明する図である。
【図３】本発明の第１実施例を説明する図で、（ａ）〜
（ｇ）はそれぞれの工程を説明する図である。
（ｇ）はそれぞれの工程を説明する図である。
【図４】本発明の第２実施例を説明する図で、（ａ）は
走査型トンネル顕微鏡による窪みを形成する図、（ｂ）
は形成された窪みを示す図である。
走査型トンネル顕微鏡による窪みを形成する図、（ｂ）
は形成された窪みを示す図である。
【図５】本発明の第３実施例を説明する図である。
【図６】本発明の第４実施例を説明する図である。
【図７】本発明の第５実施例を説明する図である。
【図８】従来技術を説明する図で、（ａ）〜（ｃ）は半
導体微細構造の形成工程を示す図である。
導体微細構造の形成工程を示す図である。
【図９】従来技術の例を説明する図で、（ａ）および
（ｂ）はそれぞれの工程を示す図である。
（ｂ）はそれぞれの工程を示す図である。
【図１０】従来技術の例を説明する図で、（ａ）および
（ｂ）はそれぞれの工程を示す図である。
（ｂ）はそれぞれの工程を示す図である。
【図１１】従来技術の例を説明する図で、（ａ）および
（ｂ）はそれぞれの工程を示す図である。
（ｂ）はそれぞれの工程を示す図である。
【図１２】従来技術の例を説明する図で、（ａ）はその
斜視図、（ｂ）は逆ピラミッド状の窪みの拡大図であ
る。
斜視図、（ｂ）は逆ピラミッド状の窪みの拡大図であ
る。
１…基板 ３…半導体微細構造 ４，９３…窪み
Claims (5)
- 【請求項１】第１半導体よりなる基板の主面上に、製造
を予定した半導体微細構造の底面に覆われる大きさをも
つ開口部と、上記半導体微細構造の高さより浅い深さを
もつ窪みを形成する工程と、上記基板上に上記第１半導
体より格子定数が大きい第２半導体を成長し、上記半導
体微細構造の上記窪みの中に成長した半導体よりなる半
導体微細構造を形成する工程とからなる半導体微細構造
の製造方法。 - 【請求項２】第１半導体よりなる基板の主面上に、製造
を予定した細線状の半導体微細構造の幅より狭い幅と、
上記細線状の半導体微細構造の高さより浅い深さをもつ
溝を形成する工程と、上記基板上に上記第１半導体より
格子定数が大きい第２半導体を成長し、上記細線状の半
導体微細構造と上記溝の中に成長した半導体よりなる半
導体微細構造を形成する工程とからなる細線状の半導体
微細構造の製造方法。 - 【請求項３】第１半導体よりなる基板の主面上に、製造
を予定した半導体微細構造の底面に覆われる大きさをも
つ開口部と、上記半導体微細構造の高さより浅い深さを
もつ窪みを形成する工程と、上記基板上に上記第１半導
体より格子定数が小さい第２半導体を成長し、上記半導
体微細構造と上記の窪みの中に成長した半導体よりなる
半導体微細構造を形成する工程とからなる半導体微細構
造の製造方法。 - 【請求項４】第１半導体よりなる基板の主面上に、製造
を予定した細線状の半導体微細構造の幅より狭い幅と、
上記細線状の半導体微細構造の高さより浅い深さをもつ
溝を形成する工程と、上記基板上に上記第１半導体より
格子定数が小さい第２半導体を成長し、上記細線状の半
導体微細構造と上記窪みの中に成長した半導体よりなる
半導体微細構造を形成する工程とからなる半導体微細構
造の製造方法。 - 【請求項５】面指数（ｌｍｎ）を表す整数ｌ，ｍ，ｎの
うち、少なくても１つが１より大きい面を備えた窪みま
たは溝を、上記窪みまたは溝とする請求項１から請求項
４の、いずれかに記載の半導体微細構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33006395A JP3340899B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体微細構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33006395A JP3340899B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体微細構造の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171963A true JPH09171963A (ja) | 1997-06-30 |
| JP3340899B2 JP3340899B2 (ja) | 2002-11-05 |
Family
ID=18228373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33006395A Expired - Fee Related JP3340899B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体微細構造の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3340899B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098697A1 (en) * | 2002-05-22 | 2003-11-27 | Fujitsu Limited | Method for forming quantum dot, quantum semiconductor device, and its manufacturing method |
| WO2008023821A1 (fr) * | 2006-08-25 | 2008-02-28 | National Institute For Materials Science | Semi-conducteur et son procédé de production |
| JP2012030340A (ja) * | 2010-08-03 | 2012-02-16 | Tokyo Institute Of Technology | ナノドット形成方法 |
-
1995
- 1995-12-19 JP JP33006395A patent/JP3340899B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003098697A1 (en) * | 2002-05-22 | 2003-11-27 | Fujitsu Limited | Method for forming quantum dot, quantum semiconductor device, and its manufacturing method |
| US7307030B2 (en) | 2002-05-22 | 2007-12-11 | Fujitsu Limited | Method for forming quantum dot, and quantum semiconductor device and method for fabricating the same |
| US7755080B2 (en) | 2002-05-22 | 2010-07-13 | Fujitsu Limited | Method for forming quantum dot, and quantum semiconductor device and method for fabricating the same |
| WO2008023821A1 (fr) * | 2006-08-25 | 2008-02-28 | National Institute For Materials Science | Semi-conducteur et son procédé de production |
| GB2455464A (en) * | 2006-08-25 | 2009-06-17 | Nat Inst For Materials Science | Semiconductor and method for producing the same |
| GB2455464B (en) * | 2006-08-25 | 2011-06-29 | Nat Inst For Materials Science | Semiconductor and method for producing the same |
| US7989843B2 (en) | 2006-08-25 | 2011-08-02 | National Institute For Materials Science | Semiconductor and method for producing the same |
| JP5187761B2 (ja) * | 2006-08-25 | 2013-04-24 | 独立行政法人物質・材料研究機構 | 半導体とその製造方法 |
| JP2012030340A (ja) * | 2010-08-03 | 2012-02-16 | Tokyo Institute Of Technology | ナノドット形成方法 |
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| Publication number | Publication date |
|---|---|
| JP3340899B2 (ja) | 2002-11-05 |
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