JPH09172074A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09172074A JPH09172074A JP7330420A JP33042095A JPH09172074A JP H09172074 A JPH09172074 A JP H09172074A JP 7330420 A JP7330420 A JP 7330420A JP 33042095 A JP33042095 A JP 33042095A JP H09172074 A JPH09172074 A JP H09172074A
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- JP
- Japan
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- semiconductor device
- wiring
- connection
- contact hole
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/06—Planarisation of inorganic insulating materials
- H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
- H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/089—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts using processes for implementing desired shapes or dispositions of the openings, e.g. double patterning
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】本発明は、下地層の段差により深さの異なるコ
ンタクトホールを有する半導体装置において、歩留まり
の向上とともに、高信頼性を達成できるようにすること
を最も主要な特徴とする。 【解決手段】たとえば、不純物拡散層１５につながる、
深いコンタクトホール１８ａよりも、ゲート配線１８ｂ
につながる、浅いコンタクトホール１８ｂを小さく形成
する。こうして、浅いコンタクトホール１８ｂでのタン
グステン膜１９の成長を、深いコンタクトホール１８ａ
でのタングステン膜１９の成長よりも遅らせることで、
浅いコンタクトホール１８ｂでのタングステン膜１９の
はみ出しを防ぐ構成となっている。
ンタクトホールを有する半導体装置において、歩留まり
の向上とともに、高信頼性を達成できるようにすること
を最も主要な特徴とする。 【解決手段】たとえば、不純物拡散層１５につながる、
深いコンタクトホール１８ａよりも、ゲート配線１８ｂ
につながる、浅いコンタクトホール１８ｂを小さく形成
する。こうして、浅いコンタクトホール１８ｂでのタン
グステン膜１９の成長を、深いコンタクトホール１８ａ
でのタングステン膜１９の成長よりも遅らせることで、
浅いコンタクトホール１８ｂでのタングステン膜１９の
はみ出しを防ぐ構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえば半導体
装置およびその製造方法に関するもので、特に、下地層
の段差により深さの異なるコンタクトホールを有する半
導体装置に用いられるものである。
装置およびその製造方法に関するもので、特に、下地層
の段差により深さの異なるコンタクトホールを有する半
導体装置に用いられるものである。
【０００２】
【従来の技術】近年、半導体装置の分野においては、デ
バイスの微細化にともなって表面の平坦化が重要になっ
てきており、ＣＭＰ（Chemical Mechanical Polishing
）などのプロセス技術が多用され始めている。
バイスの微細化にともなって表面の平坦化が重要になっ
てきており、ＣＭＰ（Chemical Mechanical Polishing
）などのプロセス技術が多用され始めている。
【０００３】このＣＭＰは段差形状をなくすことができ
るため、リソグラフィ技術、エッチング技術のプロセス
マージンを上げるなど、微細化にとって必要不可欠な技
術となりつつある。
るため、リソグラフィ技術、エッチング技術のプロセス
マージンを上げるなど、微細化にとって必要不可欠な技
術となりつつある。
【０００４】一方、デバイスの微細化にともない、上層
配線と下層配線とを接続するヴィアホール、および、ゲ
ート配線または不純物拡散層との導通をとるコンタクト
ホールへの、タングステンなどの埋め込みもさかんに行
われるようになってきた。
配線と下層配線とを接続するヴィアホール、および、ゲ
ート配線または不純物拡散層との導通をとるコンタクト
ホールへの、タングステンなどの埋め込みもさかんに行
われるようになってきた。
【０００５】従来、このような平坦化および埋め込みの
技術を用いると、たとえば、多層配線を形成するプロセ
スにおいては、下層配線上のヴィアホールおよび上層配
線の形成が容易に可能となる。
技術を用いると、たとえば、多層配線を形成するプロセ
スにおいては、下層配線上のヴィアホールおよび上層配
線の形成が容易に可能となる。
【０００６】しかしながら、下層配線の形成に際して
は、むしろ、その下の下地段差の影響をもろにうけるこ
とになるため、弊害がでる。図３は、半導体装置を平坦
化および埋め込みの技術を用いて製造する際の、構成の
要部を概略的に示すものである。
は、むしろ、その下の下地段差の影響をもろにうけるこ
とになるため、弊害がでる。図３は、半導体装置を平坦
化および埋め込みの技術を用いて製造する際の、構成の
要部を概略的に示すものである。
【０００７】たとえば、下地層の段差により深さの異な
るコンタクトホールを有する半導体装置を製造する場
合、まず、半導体基板１上の絶縁膜（たとえば、ＣＶＤ
ＳｉＯ2 ）２をＣＭＰなどにより平坦化処理する。
るコンタクトホールを有する半導体装置を製造する場
合、まず、半導体基板１上の絶縁膜（たとえば、ＣＶＤ
ＳｉＯ2 ）２をＣＭＰなどにより平坦化処理する。
【０００８】そして、この絶縁膜２に周知の方法によ
り、コンタクトホール３ａ，３ｂをそれぞれ形成する。
この場合、半導体基板１の表面には、素子分離領域４お
よびゲート酸化膜５を介してゲート電極６などがあらか
じめ形成されており、これら素子分離領域４などによっ
て下地段差が形成されている。
り、コンタクトホール３ａ，３ｂをそれぞれ形成する。
この場合、半導体基板１の表面には、素子分離領域４お
よびゲート酸化膜５を介してゲート電極６などがあらか
じめ形成されており、これら素子分離領域４などによっ
て下地段差が形成されている。
【０００９】このため、半導体基板１の表面に形成され
た不純物拡散層７につながる、下地段差の深い場所には
深いコンタクトホール３ａが形成され、上記素子分離領
域４上のゲート配線８につながる、下地段差の浅い場所
には浅いコンタクトホール３ｂが形成される。
た不純物拡散層７につながる、下地段差の深い場所には
深いコンタクトホール３ａが形成され、上記素子分離領
域４上のゲート配線８につながる、下地段差の浅い場所
には浅いコンタクトホール３ｂが形成される。
【００１０】この後、深いコンタクトホール３ａおよび
浅いコンタクトホール３ｂの内部に、たとえばタングス
テン膜９を成長させ、ＳＤＧ上コンタクトおよびゲート
配線上コンタクトをそれぞれ形成する。
浅いコンタクトホール３ｂの内部に、たとえばタングス
テン膜９を成長させ、ＳＤＧ上コンタクトおよびゲート
配線上コンタクトをそれぞれ形成する。
【００１１】ところが、従来は、深いコンタクトホール
３ａおよび浅いコンタクトホール３ｂを、深さに関係な
く、ほぼ同じ大きさで形成していた。このため、深いコ
ンタクトホール３ａおよび浅いコンタクトホール３ｂの
それぞれについて、タングステン膜９を過不足なく成長
させるのが難しいという問題があった。
３ａおよび浅いコンタクトホール３ｂを、深さに関係な
く、ほぼ同じ大きさで形成していた。このため、深いコ
ンタクトホール３ａおよび浅いコンタクトホール３ｂの
それぞれについて、タングステン膜９を過不足なく成長
させるのが難しいという問題があった。
【００１２】すなわち、浅いコンタクトホール３ｂでタ
ングステン膜９が十分に成長するように、タングステン
膜９の成長を浅いコンタクトホール３ｂに合わせると、
深いコンタクトホール３ａでのタングステン膜９の成長
が不十分となって、断線の原因となる。
ングステン膜９が十分に成長するように、タングステン
膜９の成長を浅いコンタクトホール３ｂに合わせると、
深いコンタクトホール３ａでのタングステン膜９の成長
が不十分となって、断線の原因となる。
【００１３】これを防ぐために、深いコンタクトホール
３ａがタングステン膜９によって十分に埋め込まれるよ
うにした場合には、図示の如く、浅いコンタクトホール
３ｂでタングステン膜９が成長しすぎる。成長しすぎた
タングステン膜９は、浅いコンタクトホール３ｂ内から
はみ出て、配線ショートなどを引き起こす原因となる。
３ａがタングステン膜９によって十分に埋め込まれるよ
うにした場合には、図示の如く、浅いコンタクトホール
３ｂでタングステン膜９が成長しすぎる。成長しすぎた
タングステン膜９は、浅いコンタクトホール３ｂ内から
はみ出て、配線ショートなどを引き起こす原因となる。
【００１４】配線ショートなどは歩留まりの低下を招く
ものであり、たとえ、ショートを引き起こさない場合で
あっても信頼性の劣化をもたらすことになる。図４は、
深いコンタクトホール３ａおよび浅いコンタクトホール
３ｂの間隔と、配線ショートなどによる歩留まりとの関
係を示すものである。
ものであり、たとえ、ショートを引き起こさない場合で
あっても信頼性の劣化をもたらすことになる。図４は、
深いコンタクトホール３ａおよび浅いコンタクトホール
３ｂの間隔と、配線ショートなどによる歩留まりとの関
係を示すものである。
【００１５】ここでは、深いコンタクトホール３ａの深
さを、たとえば１２０００オングストロームとし、浅い
コンタクトホール３ｂの深さを、たとえば６３００オン
グストロームとし、開口径をいずれも０．４５〜０．６
５μｍとした場合について示している。
さを、たとえば１２０００オングストロームとし、浅い
コンタクトホール３ｂの深さを、たとえば６３００オン
グストロームとし、開口径をいずれも０．４５〜０．６
５μｍとした場合について示している。
【００１６】この図からも明らかなように、両コンタク
トホール３ａ，３ｂ間の距離ａが０．５５μｍ以下とな
ると、歩留まりが低下し始めるのがわかる。すなわち、
上記した寸法サイズにおいては、深いコンタクトホール
３ａおよび浅いコンタクトホール３ｂを０．５５μｍ以
下に近づけて配置すると、配線ショートなどを引き起こ
す危険性が高くなる。
トホール３ａ，３ｂ間の距離ａが０．５５μｍ以下とな
ると、歩留まりが低下し始めるのがわかる。すなわち、
上記した寸法サイズにおいては、深いコンタクトホール
３ａおよび浅いコンタクトホール３ｂを０．５５μｍ以
下に近づけて配置すると、配線ショートなどを引き起こ
す危険性が高くなる。
【００１７】
【発明が解決しようとする課題】上記したように、従来
においては、深さの異なるコンタクトホール内を同時に
埋め込むことが難しく、浅いコンタクトホールでのタン
グステン膜が成長しすぎると、配線ショートなどを引き
起こし、歩留まりを低下させるなどの問題があった。
においては、深さの異なるコンタクトホール内を同時に
埋め込むことが難しく、浅いコンタクトホールでのタン
グステン膜が成長しすぎると、配線ショートなどを引き
起こし、歩留まりを低下させるなどの問題があった。
【００１８】そこで、この発明は、接続孔の深さにかか
わらず、深さの異なる接続孔内を導電材料によって過不
足なく埋め込むことができ、歩留まりの向上とともに、
高信頼性を達成することが可能な半導体装置およびその
製造方法を提供することを目的としている。
わらず、深さの異なる接続孔内を導電材料によって過不
足なく埋め込むことができ、歩留まりの向上とともに、
高信頼性を達成することが可能な半導体装置およびその
製造方法を提供することを目的としている。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、段差を有する
下地層と、この下地層上に形成された絶縁膜と、この絶
縁膜の、前記下地層の深い場所に形成された第１の接続
孔内に選択的に導電材料を成長させてなる第１の接続配
線と、前記絶縁膜の、前記下地層の浅い場所に形成され
た、前記第１の接続孔よりも開口径の小さな第２の接続
孔内に選択的に導電材料を成長させてなる第２の接続配
線とから構成されている。
めに、この発明の半導体装置にあっては、段差を有する
下地層と、この下地層上に形成された絶縁膜と、この絶
縁膜の、前記下地層の深い場所に形成された第１の接続
孔内に選択的に導電材料を成長させてなる第１の接続配
線と、前記絶縁膜の、前記下地層の浅い場所に形成され
た、前記第１の接続孔よりも開口径の小さな第２の接続
孔内に選択的に導電材料を成長させてなる第２の接続配
線とから構成されている。
【００２０】また、この発明の半導体装置の製造方法に
あっては、段差を有する下地層上の絶縁膜に形成された
接続孔内に導電材料を埋め込んでなる接続配線を形成す
る場合において、前記絶縁膜の、前記下地層の深い場所
には開口径の大きな第１の接続孔を形成し、前記絶縁膜
の、前記下地層の浅い場所には前記第１の接続孔よりも
開口径の小さな第２の接続孔を形成し、この工程の後、
前記第１，第２の接続孔内に選択的に導電材料を成長さ
せて、深さの異なる第１，第２の接続配線を同時に形成
する工程とからなっている。
あっては、段差を有する下地層上の絶縁膜に形成された
接続孔内に導電材料を埋め込んでなる接続配線を形成す
る場合において、前記絶縁膜の、前記下地層の深い場所
には開口径の大きな第１の接続孔を形成し、前記絶縁膜
の、前記下地層の浅い場所には前記第１の接続孔よりも
開口径の小さな第２の接続孔を形成し、この工程の後、
前記第１，第２の接続孔内に選択的に導電材料を成長さ
せて、深さの異なる第１，第２の接続配線を同時に形成
する工程とからなっている。
【００２１】この発明の半導体装置およびその製造方法
によれば、下地層の浅い場所に形成された第２の接続孔
での導電材料の成長の速度を、下地層の深い場所に形成
された第１の接続孔での導電材料の成長の速度よりも遅
らせることができるようにしている。これにより、下地
層の浅い場所に形成された第２の接続孔で、導電材料が
成長しすぎるのを防ぐことが可能となるものである。
によれば、下地層の浅い場所に形成された第２の接続孔
での導電材料の成長の速度を、下地層の深い場所に形成
された第１の接続孔での導電材料の成長の速度よりも遅
らせることができるようにしている。これにより、下地
層の浅い場所に形成された第２の接続孔で、導電材料が
成長しすぎるのを防ぐことが可能となるものである。
【００２２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、半導体装置の構成の要部を概略的に示
すものである。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、半導体装置の構成の要部を概略的に示
すものである。
【００２３】この半導体装置は、たとえば、半導体基板
１１の表面に素子分離領域１２が形成されて、下地段差
が形成されている。素子分離領域１２により隔離され
た、上記半導体基板１１の素子領域上にはゲート酸化膜
１３を介してゲート電極１４が形成されている。
１１の表面に素子分離領域１２が形成されて、下地段差
が形成されている。素子分離領域１２により隔離され
た、上記半導体基板１１の素子領域上にはゲート酸化膜
１３を介してゲート電極１４が形成されている。
【００２４】ゲート電極１４の形成位置を除く、上記素
子領域内の、上記半導体基板１１の表面には不純物拡散
層１５が形成されている。素子分離領域１２の、少なく
とも一方の上部には、これも下地段差となるゲート配線
１６が形成されている。
子領域内の、上記半導体基板１１の表面には不純物拡散
層１５が形成されている。素子分離領域１２の、少なく
とも一方の上部には、これも下地段差となるゲート配線
１６が形成されている。
【００２５】半導体基板１１上には、上記素子分離領域
１２、上記ゲート電極１４、不純物拡散層１５、およ
び、上記ゲート配線１６をそれぞれ覆うようにして、層
間膜となる絶縁膜１７が形成されている。
１２、上記ゲート電極１４、不純物拡散層１５、およ
び、上記ゲート配線１６をそれぞれ覆うようにして、層
間膜となる絶縁膜１７が形成されている。
【００２６】絶縁膜１７は、その表面がＣＭＰによって
平坦化されており、この絶縁膜１７の、上記不純物拡散
層１５につながる下地段差の深い場所には、深いコンタ
クトホール（第１の接続孔）１８ａ内に選択的にタング
ステン膜（導電材料）１９を成長させてなるＳＤＧ上コ
ンタクト（第１の接続配線）が、また、上記ゲート配線
１６につながる下地段差の浅い場所には、上記深いコン
タクトホール１８ａよりも小さな、浅いコンタクトホー
ル（第２の接続孔）１８ｂ内に選択的にタングステン膜
１９を成長させてなるゲート配線上コンタクト（第２の
接続配線）が、それぞれ形成されている。
平坦化されており、この絶縁膜１７の、上記不純物拡散
層１５につながる下地段差の深い場所には、深いコンタ
クトホール（第１の接続孔）１８ａ内に選択的にタング
ステン膜（導電材料）１９を成長させてなるＳＤＧ上コ
ンタクト（第１の接続配線）が、また、上記ゲート配線
１６につながる下地段差の浅い場所には、上記深いコン
タクトホール１８ａよりも小さな、浅いコンタクトホー
ル（第２の接続孔）１８ｂ内に選択的にタングステン膜
１９を成長させてなるゲート配線上コンタクト（第２の
接続配線）が、それぞれ形成されている。
【００２７】このような構成の半導体装置によれば、深
いコンタクトホール１８ａおよび浅いコンタクトホール
１８ｂにタングステン膜１９を選択的に成長させて、同
時に、ＳＤＧ上コンタクトとゲート配線上コンタクトと
を形成する際に、深いコンタクトホール１８ａでのタン
グステン膜１９の成長に合わせて、浅いコンタクトホー
ル１８ｂでのタングステン膜１９の成長を遅らせること
ができるようになる。
いコンタクトホール１８ａおよび浅いコンタクトホール
１８ｂにタングステン膜１９を選択的に成長させて、同
時に、ＳＤＧ上コンタクトとゲート配線上コンタクトと
を形成する際に、深いコンタクトホール１８ａでのタン
グステン膜１９の成長に合わせて、浅いコンタクトホー
ル１８ｂでのタングステン膜１９の成長を遅らせること
ができるようになる。
【００２８】したがって、深さの異なるコンタクトホー
ル１８ａ，１８ｂ内を過不足なく埋め込むことができる
ようになり、浅いコンタクトホール１８ｂでタングステ
ン膜１９が成長しすぎて、ホール１８ｂ内からはみ出す
のを防ぐことが可能となるため、配線ショートなどによ
って歩留まりが低下されるのを改善できるようになるも
のである。
ル１８ａ，１８ｂ内を過不足なく埋め込むことができる
ようになり、浅いコンタクトホール１８ｂでタングステ
ン膜１９が成長しすぎて、ホール１８ｂ内からはみ出す
のを防ぐことが可能となるため、配線ショートなどによ
って歩留まりが低下されるのを改善できるようになるも
のである。
【００２９】これにより、各コンタクトの上面をほぼ平
坦に形成できるようになり、多層配線などを形成する場
合において、特に、有効である。すなわち、下層配線の
形成に際しても、下地段差の影響をうけることなしに形
成できるようになる。
坦に形成できるようになり、多層配線などを形成する場
合において、特に、有効である。すなわち、下層配線の
形成に際しても、下地段差の影響をうけることなしに形
成できるようになる。
【００３０】次に、上記した半導体装置の製造プロセス
について説明する。まず、半導体基板１１の表面に、素
子分離領域１２およびゲート酸化膜１３を形成する。
について説明する。まず、半導体基板１１の表面に、素
子分離領域１２およびゲート酸化膜１３を形成する。
【００３１】続いて、上記ゲート酸化膜１３上にゲート
電極１４を形成するとともに、上記素子分離領域１２上
にゲート配線１６を形成する。そして、上記素子分離領
域１２および上記ゲート電極１４をマスクに不純物をイ
ンプラし、半導体基板１１の表面に、ソース／ドレイン
領域となる不純物拡散層１５を形成する。
電極１４を形成するとともに、上記素子分離領域１２上
にゲート配線１６を形成する。そして、上記素子分離領
域１２および上記ゲート電極１４をマスクに不純物をイ
ンプラし、半導体基板１１の表面に、ソース／ドレイン
領域となる不純物拡散層１５を形成する。
【００３２】この後、リンあるいはボロンを含んだＳｉ
Ｏ2 などのＣＶＤ膜からなる絶縁膜１７を、上記半導体
基板１１上に形成し、その上面をＣＭＰなどにより平坦
化する。
Ｏ2 などのＣＶＤ膜からなる絶縁膜１７を、上記半導体
基板１１上に形成し、その上面をＣＭＰなどにより平坦
化する。
【００３３】また、上記絶縁膜１７に、ＳＤＧ上コンタ
クトおよびゲート配線上コンタクトを形成するための、
深いコンタクトホール１８ａと浅いコンタクトホール１
８ｂとを形成する。
クトおよびゲート配線上コンタクトを形成するための、
深いコンタクトホール１８ａと浅いコンタクトホール１
８ｂとを形成する。
【００３４】その際、深いコンタクトホール１８ａおよ
び浅いコンタクトホール１８ｂの大きさは、深いコンタ
クトホール１８ａの方が浅いコンタクトホール１８ｂよ
りも大きくなるようにする。
び浅いコンタクトホール１８ｂの大きさは、深いコンタ
クトホール１８ａの方が浅いコンタクトホール１８ｂよ
りも大きくなるようにする。
【００３５】具体的には、深いコンタクトホール１８ａ
および浅いコンタクトホール１８ｂの大きさとしては、
たとえば、深いコンタクトホール１８ａの深さを１２０
００オングストロームとしたとき、その開口径は０．４
５〜０．６５μｍであり、浅いコンタクトホール１８ｂ
の深さを６３００オングストロームとしたとき、その開
口径は０．３５〜０．５５μｍである。
および浅いコンタクトホール１８ｂの大きさとしては、
たとえば、深いコンタクトホール１８ａの深さを１２０
００オングストロームとしたとき、その開口径は０．４
５〜０．６５μｍであり、浅いコンタクトホール１８ｂ
の深さを６３００オングストロームとしたとき、その開
口径は０．３５〜０．５５μｍである。
【００３６】また、深いコンタクトホール１８ａおよび
浅いコンタクトホール１８ｂ間の距離ｂは、たとえば
０．４５μｍとなっている。このようにして形成され
た、深いコンタクトホール１８ａおよび浅いコンタクト
ホール１８ｂ内にタングステン膜１９を選択的に成長さ
せて、上記不純物拡散層１５につながるＳＤＧ上コンタ
クトと、上記ゲート配線１６につながるゲート配線上コ
ンタクトとを、同時に形成する。
浅いコンタクトホール１８ｂ間の距離ｂは、たとえば
０．４５μｍとなっている。このようにして形成され
た、深いコンタクトホール１８ａおよび浅いコンタクト
ホール１８ｂ内にタングステン膜１９を選択的に成長さ
せて、上記不純物拡散層１５につながるＳＤＧ上コンタ
クトと、上記ゲート配線１６につながるゲート配線上コ
ンタクトとを、同時に形成する。
【００３７】この結果、浅いコンタクトホール１８ｂで
のタングステン膜１９の成長を遅くすることができるよ
うになるため、浅いコンタクトホール１８ｂでのタング
ステン膜１９のはみ出しを防いで、深いコンタクトホー
ル１８ａおよび浅いコンタクトホール１８ｂでタングス
テン膜１９を過不足なく成長させることができ、特に、
ＳＤＧ上コンタクトとゲート配線上コンタクトとをほぼ
平坦に形成できる。
のタングステン膜１９の成長を遅くすることができるよ
うになるため、浅いコンタクトホール１８ｂでのタング
ステン膜１９のはみ出しを防いで、深いコンタクトホー
ル１８ａおよび浅いコンタクトホール１８ｂでタングス
テン膜１９を過不足なく成長させることができ、特に、
ＳＤＧ上コンタクトとゲート配線上コンタクトとをほぼ
平坦に形成できる。
【００３８】図２は、上記した半導体装置における、深
いコンタクトホール１８ａおよび浅いコンタクトホール
１８ｂの間隔と、配線ショートなどによる歩留まりとの
関係を示すものである。
いコンタクトホール１８ａおよび浅いコンタクトホール
１８ｂの間隔と、配線ショートなどによる歩留まりとの
関係を示すものである。
【００３９】この図からも明らかなように、両コンタク
トホール１８ａ，１８ｂ間の距離ｂが０．１μｍ以下と
なるまで、歩留まりが低下しないのがわかる。すなわ
ち、上記した寸法サイズにおいては、浅いコンタクトホ
ール１８ｂでのタングステン膜１９のはみ出しを防ぐこ
とができるため、深いコンタクトホール１８ａおよび浅
いコンタクトホール１８ｂを０．１μｍ程度まで近づけ
て配置することが可能となる。
トホール１８ａ，１８ｂ間の距離ｂが０．１μｍ以下と
なるまで、歩留まりが低下しないのがわかる。すなわ
ち、上記した寸法サイズにおいては、浅いコンタクトホ
ール１８ｂでのタングステン膜１９のはみ出しを防ぐこ
とができるため、深いコンタクトホール１８ａおよび浅
いコンタクトホール１８ｂを０．１μｍ程度まで近づけ
て配置することが可能となる。
【００４０】上記したように、深いコンタクトホールと
浅いコンタクトホールとで、その大きさを異ならせるよ
うにしている。すなわち、浅いコンタクトホールの大き
さを、深いコンタクトホールのそれよりも小さくするよ
うにしている。これにより、浅いコンタクトホールでの
タングステン膜の成長の速度を、深いコンタクトホール
でのタングステン膜の成長の速度よりも遅らせることが
できるようになるため、浅いコンタクトホールでタング
ステン膜が成長しすぎるのを防ぐことが可能となる。し
たがって、タングステン膜のはみ出しによって配線ショ
ートなどを引き起こし、歩留まりが低下されたり、信頼
性が劣化されるのを改善できるものである。
浅いコンタクトホールとで、その大きさを異ならせるよ
うにしている。すなわち、浅いコンタクトホールの大き
さを、深いコンタクトホールのそれよりも小さくするよ
うにしている。これにより、浅いコンタクトホールでの
タングステン膜の成長の速度を、深いコンタクトホール
でのタングステン膜の成長の速度よりも遅らせることが
できるようになるため、浅いコンタクトホールでタング
ステン膜が成長しすぎるのを防ぐことが可能となる。し
たがって、タングステン膜のはみ出しによって配線ショ
ートなどを引き起こし、歩留まりが低下されたり、信頼
性が劣化されるのを改善できるものである。
【００４１】なお、上記した本発明の実施の一形態にお
いては、下層配線を形成する前の、絶縁膜の平坦化処理
を行った後に、ＳＤＧ上コンタクトおよびゲート配線上
コンタクトを形成する場合について説明したが、これに
限らず、たとえば下層配線を形成する前の絶縁膜の平坦
化処理を行わずに、下層配線（下地層）を形成した後
の、上層配線との間の層間膜の平坦化処理を行った後
の、下層配線と上層配線との導通のためのヴィアを形成
する場合にも適用できる。
いては、下層配線を形成する前の、絶縁膜の平坦化処理
を行った後に、ＳＤＧ上コンタクトおよびゲート配線上
コンタクトを形成する場合について説明したが、これに
限らず、たとえば下層配線を形成する前の絶縁膜の平坦
化処理を行わずに、下層配線（下地層）を形成した後
の、上層配線との間の層間膜の平坦化処理を行った後
の、下層配線と上層配線との導通のためのヴィアを形成
する場合にも適用できる。
【００４２】また、導電材料としてはタングステン膜に
限らず、たとえば、カッパ（銅）などの他の材料を用い
ることもできる。さらに、絶縁膜にＰＳＧやＢＰＳＧな
どを用いてなる場合にも、同様に適用可能である。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
限らず、たとえば、カッパ（銅）などの他の材料を用い
ることもできる。さらに、絶縁膜にＰＳＧやＢＰＳＧな
どを用いてなる場合にも、同様に適用可能である。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
【００４３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、接続孔の深さにかかわらず、深さの異なる接続孔内
を導電材料によって過不足なく埋め込むことができ、歩
留まりの向上とともに、高信頼性を達成することが可能
な半導体装置およびその製造方法を提供できる。
ば、接続孔の深さにかかわらず、深さの異なる接続孔内
を導電材料によって過不足なく埋め込むことができ、歩
留まりの向上とともに、高信頼性を達成することが可能
な半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の一形態にかかる、半導体装置
の構成の要部を概略的に示す断面図。
の構成の要部を概略的に示す断面図。
【図２】同じく、半導体装置におけるコンタクト間隔と
ショート歩留まりとの関係を示す概略図。
ショート歩留まりとの関係を示す概略図。
【図３】従来技術とその問題点を説明するために示す、
半導体装置の概略断面図。
半導体装置の概略断面図。
【図４】同じく、従来の半導体装置におけるコンタクト
間隔とショート歩留まりとの関係を示す概略図。
間隔とショート歩留まりとの関係を示す概略図。
１１…半導体基板、１２…素子分離領域、１３…ゲート
酸化膜、１４…ゲート電極、１５…不純物拡散層、１６
…ゲート配線、１７…絶縁膜、１８ａ…深いコンタクト
ホール、１８ｂ…浅いコンタクトホール、１９…タング
ステン膜。
酸化膜、１４…ゲート電極、１５…不純物拡散層、１６
…ゲート配線、１７…絶縁膜、１８ａ…深いコンタクト
ホール、１８ｂ…浅いコンタクトホール、１９…タング
ステン膜。
Claims (10)
- 【請求項１】 段差を有する下地層と、 この下地層上に形成された絶縁膜と、 この絶縁膜の、前記下地層の深い場所に形成された第１
の接続孔内に選択的に導電材料を成長させてなる第１の
接続配線と、 前記絶縁膜の、前記下地層の浅い場所に形成された、前
記第１の接続孔よりも開口径の小さな第２の接続孔内に
選択的に導電材料を成長させてなる第２の接続配線とを
具備したことを特徴とする半導体装置。 - 【請求項２】 前記下地層は素子分離領域が表面に形成
されてなる半導体基板であり、前記第１の接続配線が前
記半導体基板の表面の不純物拡散層との導通をとるため
のコンタクト、前記第２の接続配線が前記素子分離領域
上のゲート配線との導通をとるためのコンタクトである
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記下地層はトランジスタの下層配線で
あり、前記第１，第２の接続配線が前記下層配線との導
通をとるためのヴィアであることを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 前記絶縁膜は、その表面が平坦化処理さ
れてなることを特徴とする請求項１に記載の半導体装
置。 - 【請求項５】 前記導電材料には、タングステンが用い
られることを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 段差を有する下地層上の絶縁膜に形成さ
れた接続孔内に導電材料を埋め込んでなる接続配線を形
成する半導体装置の製造方法において、 前記絶縁膜の、前記下地層の深い場所には開口径の大き
な第１の接続孔を形成し、 前記絶縁膜の、前記下地層の浅い場所には前記第１の接
続孔よりも開口径の小さな第２の接続孔を形成し、 この工程の後、前記第１，第２の接続孔内に選択的に導
電材料を成長させて、深さの異なる第１，第２の接続配
線を同時に形成する工程とからなることを特徴とする半
導体装置の製造方法。 - 【請求項７】 前記下地層は素子分離領域が表面に形成
されてなる半導体基板であり、前記第１の接続配線が前
記半導体基板の表面の不純物拡散層との導通をとるため
のコンタクト、前記第２の接続配線が前記素子分離領域
上のゲート配線との導通をとるためのコンタクトである
ことを特徴とする請求項６に記載の半導体装置の製造方
法。 - 【請求項８】 前記下地層はトランジスタの下層配線で
あり、前記第１，第２の接続配線が前記下層配線との導
通をとるためのヴィアであることを特徴とする請求項６
に記載の半導体装置の製造方法。 - 【請求項９】 前記絶縁膜は、その表面が平坦化処理さ
れてなることを特徴とする請求項６に記載の半導体装置
の製造方法。 - 【請求項１０】 前記導電材料には、タングステンが用
いられることを特徴とする請求項６に記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330420A JPH09172074A (ja) | 1995-12-19 | 1995-12-19 | 半導体装置およびその製造方法 |
| US09/007,538 US6043158A (en) | 1995-12-19 | 1998-01-15 | Semiconductor device with contact holes differing in depth and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330420A JPH09172074A (ja) | 1995-12-19 | 1995-12-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172074A true JPH09172074A (ja) | 1997-06-30 |
Family
ID=18232413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7330420A Pending JPH09172074A (ja) | 1995-12-19 | 1995-12-19 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6043158A (ja) |
| JP (1) | JPH09172074A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197525A (ja) * | 1997-09-19 | 1999-04-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767724A (en) * | 1986-03-27 | 1988-08-30 | General Electric Company | Unframed via interconnection with dielectric etch stop |
| US4879257A (en) * | 1987-11-18 | 1989-11-07 | Lsi Logic Corporation | Planarization process |
| JPH043457A (ja) * | 1990-04-19 | 1992-01-08 | Nec Corp | 能動層積層素子用配線形成方法 |
| EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
| US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
| JP2875093B2 (ja) * | 1992-03-17 | 1999-03-24 | 三菱電機株式会社 | 半導体装置 |
| JP2966647B2 (ja) * | 1992-06-15 | 1999-10-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5489547A (en) * | 1994-05-23 | 1996-02-06 | Texas Instruments Incorporated | Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient |
| JP3104534B2 (ja) * | 1994-06-27 | 2000-10-30 | ヤマハ株式会社 | 半導体装置とその製法 |
| US5471093A (en) * | 1994-10-28 | 1995-11-28 | Advanced Micro Devices, Inc. | Pseudo-low dielectric constant technology |
-
1995
- 1995-12-19 JP JP7330420A patent/JPH09172074A/ja active Pending
-
1998
- 1998-01-15 US US09/007,538 patent/US6043158A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6043158A (en) | 2000-03-28 |
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