JPH09172078A

JPH09172078A - 半導体装置の配線構造及びその形成方法

Info

Publication number: JPH09172078A
Application number: JP7331739A
Authority: JP
Inventors: 英雄 ▲高▼木; Hideo Takagi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-12-20
Filing date: 1995-12-20
Publication date: 1997-06-30

Abstract

(57)【要約】【課題】製造工程数の増加を回避できるとともに、半導
体装置のより一層の高集積化が可能な半導体装置の配線
構造及びその形成方法を提供する。【解決手段】半導体基板１上に絶縁膜４を形成し、この
絶縁膜４に溝４ａ及びコンタクト孔４ｂを選択的に形成
する。次に、溝４ａ及び孔４ｂにタングステンを埋め込
んで埋め込み配線５及びプラグ６を形成するとともに、
絶縁膜４上にタングステン膜を形成する。次いで、前記
タングステン膜をパターニングして、配線７ｂを形成す
る。なお、基板表面の拡散層２，３は、埋め込み配線５
により相互に電気的に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の配線
構造及びその形成方法に関し、特に半導体装置のより一
層の高密度化が可能な半導体装置の配線構造及びその形
成方法に関する。近年、集積回路（ＩＣ）の高集積化に
伴い、ロジック部とＳＲＡＭ等のメモリ部とを同一チッ
プに高密度で形成することが要求されている。

【０００２】

【従来の技術】図２５は従来の半導体装置の配線構造の
一例を示す平面図、図２６は図２５のＦ−Ｆ線による断
面図である。半導体基板７１の表面には不純物を選択的
に導入して形成された拡散領域７２，７３が設けられて
いる。また、基板７１上には絶縁膜７４が形成されてい
る。この絶縁膜７４の拡散領域７２，７３上にはコンタ
クト孔７４ａ，７４ｂ，７４ｃが選択的に形成されてい
る。これらの孔７４ａ，７４ｂ，７４ｃ内には導電体が
埋め込まれて、プラグ７５ａ，７５ｂ，７５ｃが形成さ
れている。また、絶縁膜７４上には配線７７ａ，７７
ｂ，７７ｃが形成されており、配線７７ａはプラグ７５
ａ，７５ｃを介して拡散領域７２，７３に接続され、配
線７７ｂはプラグ７５ｂを介して拡散領域７２に接続さ
れている。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の配線構造においては、フォトリソ
グラフィ工程におけるマスク形成上の制約から、隣接す
る配線間（例えば、図２５，２６の配線７７ａ，７７ｂ
間）の間隔を小さくすることが困難であるため、配線の
占有面積が増大して高集積化が阻害されたり、配線層の
層数が多くなって製造工程が複雑になるという問題点が
ある。

【０００４】なお、特開平４−２４９３４６号公報に
は、絶縁膜上に第１の配線を形成した後、全面に第２の
絶縁膜を形成しこれをエッチバックして前記第１の配線
の側部に絶縁性側壁を形成し、更に全面に金属層を形成
しこれをエッチバックして前記第１の配線の側方に前記
絶縁性側壁を介して第２の配線を形成することにより、
高集積化を図ることが提案されている。しかし、この方
法では、第２の配線は絶縁性側壁によってパターン幅が
自己整合的に決まるために、所望のパターン幅の第２の
配線が得られない。

【０００５】本発明は、上記の従来例の問題点に鑑みて
創作されたものであり、製造工程数の増加を回避できる
とともに、半導体装置のより一層の高集積化が可能な半
導体装置の配線構造及びその形成方法を提供することを
目的とするものである。

【０００６】

【課題を解決するための手段】上記した課題は、半導体
基板上に形成された絶縁膜と、この絶縁膜に設けられた
溝内に埋め込まれた埋め込み配線と、前記絶縁膜上に形
成された第２の配線とを有し、前記埋め込み配線は、上
から見て異なる位置にある２つの導電層を電気的に接続
するものであることを特徴とする半導体装置により解決
する。

【０００７】また、上記した課題は、半導体基板上に絶
縁膜を形成する工程と、上から見て異なる位置にある２
つの導電層を露出させる溝を前記絶縁膜に形成する工程
と、前記溝内に導電体を埋め込んで埋め込み配線を形成
するとともに、前記絶縁膜上に第２の配線を形成する工
程とを有することを特徴とする半導体装置の配線構造の
形成方法により解決する。

【０００８】本発明においては、絶縁膜に溝を形成し、
この溝内に導電体を埋め込んで配線を形成する。また、
前記絶縁膜上に第２の配線を形成する。この場合に、前
記溝と前記第２の配線とは別工程で形成するので、前記
溝と前記第２の配線（換言すると、埋め込み配線と第２
の配線）とを近接して配置することができる。これによ
り、ＳＲＡＭなどの半導体装置の高集積化が可能にな
る。また、前記溝は、例えば前記絶縁膜にコンタクト孔
を形成する際に同時に形成し、前記溝内への導電体材料
の埋め込みと同時に前記第２の配線となる導電膜を形成
すればよいので、工程数の増加を回避できる。更に、絶
縁膜に配線を埋め込んで形成するので、埋め込み配線部
分の上方が平坦化される。すなわち、コンタクト孔内に
埋めこまれたプラグの形成によって平坦化は図れない。
これに対して、絶縁膜に埋めこまれた配線は、下側の配
線に重ならないように配置することによってプラグなし
で下側の配線に接続でき、多層配線の平坦化を促進す
る。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。（第１の実施形態）図１は本発明の半導体装置の配線構
造の第１の実施形態を示す平面図、図２は図１のＡ−Ａ
線による断面図である。

【００１０】半導体基板１の表面には不純物を拡散して
形成された拡散領域２，３が相互に平行に形成されてい
る。この基板１上には絶縁膜４が形成されている。この
絶縁膜４には、上から見て拡散領域２，３に直交する方
向に延びる溝４ａや、コンタクト孔４ｂが選択的に形成
されており、これらの溝４ａ及び孔４ｂ内には導電体が
埋め込まれて埋め込み配線５及びプラグ６が形成されて
いる。拡散領域２，３は、埋め込み配線５を介して相互
に電気的に接続されている。

【００１１】また、絶縁膜４上には、上から見て埋め込
み配線５と平行に配線７ａ，７ｂが形成されている。配
線７ａは、プラグ６を介して基板１の表面の拡散領域２
に電気的に接続されている。図３〜図６は本実施形態の
半導体装置の配線構造の形成方法を工程順に示す断面図
である。

【００１２】まず、図３に示すように、半導体基板１の
表面の所定領域に不純物を拡散させて拡散領域２，３を
形成する。その後、基板１上に絶縁膜４を所望の厚さに
形成する。絶縁膜４は、例えばＣＶＤ法により基板１上
にＳｉＯ₂を堆積させるなどの方法により形成すること
ができる。次に、図４に示すように、絶縁膜４上にフォ
トレジスト膜１１を形成し、露光及び現像工程を経て、
形成すべき溝４ａ及び孔４ｂに対応する部分のレジスト
膜１１を除去する。そして、このレジスト膜１１をマス
クとして絶縁膜４をエッチングすることにより溝４ａ及
び孔４ｂを形成し、拡散領域２，３の一部を露出させ
る。その後、レジスト膜１１を除去する。

【００１３】次に、図５に示すように、全面に導電体を
被覆して溝４ａ及び孔４ｂ内に前記導電体を埋め込むと
ともに、基板１上の全面に導電膜１２を形成する。な
お、導電体としては、例えばＷ（タングステン）、Ａｌ
（アルミニウム）、Ｃｕ（銅）、Ｔｉ（チタン）、Ｔｉ
Ｎ（窒化チタン）又はこれらのうちから選択された２種
以上の積層体などを使用することができる。

【００１４】次に、図６に示すように、フォトレジスト
法により、導電膜１２上の配線７ａ，７ｂ形成予定領域
上にのみレジスト膜１３を形成する。そして、ＲＩＥ
（反応性イオンエッチング）法にて導電膜１２をエッチ
ングする。このとき、レジスト膜１３に被覆されていな
い部分の絶縁膜４上の導電膜１２が完全に除去された時
点でＲＩＥを停止する。これにより、配線７ａ，７ｂが
形成されるとともに、埋め込み配線５が形成される。そ
の後、レジスト膜１３を除去することにより、図１，２
に示す半導体装置の配線構造が完成する。

【００１５】本実施形態においては、配線５を絶縁膜４
に埋め込み、溝４ａと配線７ａとを別のフォトリソグラ
フィ工程で形成するので、埋め込み配線５と配線７ａと
を近接して配置することができる。このため、半導体装
置のチップサイズを従来に比べてより一層縮小すること
ができる。また、溝４ａはコンタクト孔４ｂと同時に形
成し、溝４ａ内への導電体の埋め込みと配線７ａ，７ｂ
を形成するための導電膜１２の形成とを同時に行うの
で、工程数の増加を回避できる。

【００１６】（第２の実施形態）図７は本発明の半導体
装置の配線構造の第２の実施形態を示す平面図、図８は
図７のＢ−Ｂ線による断面図である。半導体基板１の表
面には拡散領域２，３が相互に平行に形成されており、
基板１上には絶縁膜４が形成されている。この絶縁膜４
には、コンタクト孔４ｂと、上から見て拡散領域２，３
に直交する方向に延びる溝４ａとが形成されており、こ
れらの溝４ａ及び孔４ｂに埋め込まれた導電体（例え
ば、Ｗ、Ａｌ、Ｃｕ、Ｔｉ及びＴｉＮ等）により、埋め
込み配線５ａ及びプラグ５ｂが形成されている。そし
て、埋め込み配線５ａにより拡散領域２，３間が電気的
に接続されている。

【００１７】絶縁膜４上には更に絶縁膜８が形成されて
いる。この絶縁膜８には、上から見て埋め込み配線５ａ
に平行な方向に延びる溝８ａ，８ｂが形成されている。
そして、これらの溝８ａ，８ｂに埋め込まれた導電体
（例えば、Ｗ、Ａｌ、Ｃｕ、Ｔｉ及びＴｉＮ等）によ
り、埋め込み配線７ｃ，７ｄが形成され、埋め込み配線
７ｃはプラグ５ｂを介して拡散領域２に電気的に接続さ
れている。

【００１８】以下、本実施形態の半導体装置の配線構造
の形成方法について、図９〜図１１を参照して説明す
る。なお、図５に示す工程までは第１の実施形態と同様
であるので、それ以降の工程について説明する。図５に
示すように導電膜１２を形成した後、ＲＩＥ法により絶
縁膜４上の導電膜１２を除去し、図９に示すように、溝
４ａ及び孔４ｂ内にのみ導電体を残存させて、埋め込み
配線５ａ及びプラグ５ｂを得る。なお、埋め込み配線５
ａは、上述のいわゆるエッチバック法でなく、ポリッシ
ュ法で形成してもよい。

【００１９】次に、図１０に示すように、基板１上の全
面に絶縁膜８を形成した後、絶縁膜８上にフォトレジス
ト膜１３を形成し、露光及び現像工程を経て溝８ａ，８
ｂ形成予定領域に対応する部分を開口する。そして、こ
のレジスト膜１３をマスクとして絶縁膜８をエッチング
して、溝８ａ，８ｂを形成する。その後、レジスト膜１
３を除去する。

【００２０】次いで、図１１に示すように、溝８ａ，８
ｂに導電体を埋め込むとともに、絶縁膜８上に導電体を
堆積させて導電膜１４を形成する。その後、ＲＩＥ法に
より絶縁膜８上の導電膜１４を除去し、溝８ａ，８ｂ内
にのみ導電体を残存させることにより埋め込み配線７
ｃ，７ｄを形成する。これにより、図７，８に示す半導
体装置の配線構造が完成する。

【００２１】本実施形態においても、配線５ａが絶縁膜
４ａに埋め込まれ、溝４ａと配線７ｃとが別工程で形成
されるので、配線５ａと配線７ｃとを近接して配置する
ことができて、半導体装置の高集積化が達成されるとと
もに、製造工程の増加を回避できる。更に、絶縁膜４、
８上が平坦化される。（第３の実施形態）図１２は本発明の第３の実施形態に
係る半導体装置の配線構造を示す平面図、図１３は図１
２のＣ−Ｃ線による断面図である。

【００２２】半導体基板１の表面には拡散領域２，３が
相互に平行に形成されている。また基板１上には絶縁膜
４が形成されている。この絶縁膜４には、コンタクト孔
４ｂと、上から見て拡散領域２，３に直交する方向に延
びる溝４ａとが形成されており、これらの溝４ａ及びコ
ンタクト孔４ｂに埋め込まれた導電体（例えば、Ｗ、Ａ
ｌ、Ｃｕ、Ｔｉ及びＴｉＮ等）により、埋め込み配線５
ａ及びプラグ５ｂが形成されている。そして、埋め込み
配線５ａにより、拡散領域２，３が電気的に接続されて
いる。

【００２３】絶縁膜４上には、上から見て埋め込み配線
５ａに平行な方向に延びる配線７ｆと、プラグ５ｂに接
続された矩形状の孤立パターン７ｅとが形成されてい
る。そして、絶縁膜４上の全面には絶縁膜８が形成され
ている。この絶縁膜８の孤立パターン７ｅ上の領域には
コンタクト孔８ｃが形成されており、このコンタクト孔
８ｃに導電体が埋め込まれてプラグ９となっている。

【００２４】絶縁膜８上には、上から見て埋め込み配線
５ａと平行な方向に延びる配線１０が形成されている。
この配線１０は、プラグ９、孤立パターン７ｅ及びプラ
グ５ｂを介して基板１の表面の拡散領域２に電気的に接
続されている。以下、本実施形態の半導体装置の配線構
造の形成方法について、図１４，１５を参照して説明す
る。なお、図９に示す工程までは第２の実施形態と同様
であるので、それ以降の工程について説明する。

【００２５】図９に示すように埋め込み配線５ａ及びプ
ラグ５ｂを形成した後、図１４に示すように、全面に導
電膜を形成し、フォトリソグラフィ法により該導電膜を
パターニングして、孤立パターン７ｅ及び配線７ｆを形
成する。このとき、孤立パターン７ｅはプラグ５ｂと接
続するようにする。次に、図１５に示すように、孤立パ
ターン７ｅ及び配線７ｆを覆うようにして全面に絶縁膜
８を形成し、この絶縁膜８上にフォトレジスト１５を形
成する。そして、露光及び現像工程を経てコンタクト孔
８ｃ形成予定領域に対応するレジスト膜部分を開口し、
該レジスト膜１５をマスクとして絶縁膜８をエッチング
し、コンタクト孔８ｃを形成する。その後、レジスト膜
１５を除去する。

【００２６】次いで、導電体によりコンタクト孔８ｃを
埋め込んでプラグ９を形成するとともに絶縁膜８上に導
電膜を形成し、フォトリソグラフィ法により該導電膜を
パターニングして配線１０を形成する。これにより、図
１２，１３に示す半導体装置の配線構造が完成する。本
実施形態においても、第１及び第２の実施形態と同様の
効果が得られる。

【００２７】（第４の実施形態）図１６は本発明の第４
の実施形態に係る半導体装置の配線構造を示す平面図、
図１７は図１６のＤ−Ｄ線による断面図である。半導体
基板１の表面には拡散領域２，３が相互に平行に形成さ
れており、基板１上には絶縁膜４が形成されている。こ
の絶縁膜４には、コンタクト孔４ｂと、上から見て拡散
領域２，３に直交する方向に延びる溝４ａとが形成され
ており、これらの溝４ａ及び孔４ｂに埋め込まれた導電
体（例えば、Ｗ、Ａｌ、Ｃｕ、Ｔｉ及びＴｉＮ等）によ
り、埋め込み配線５ａ及びプラグ５ｂが形成されてい
る。拡散領域２，３は、埋め込み配線５ａを介して相互
に電気的に接続されている。

【００２８】絶縁膜４上には、上から見て埋め込み配線
５ａに平行な方向に延びる配線７ｆが形成されている。
また、この絶縁膜４上には絶縁膜８が形成されている。
この絶縁膜８のプラグ５ｂに整合する位置には、コンタ
クト孔８ｃが形成されている。そして、この孔８ｃ内に
導電体が埋め込まれて、プラグ９となっている。絶縁膜
８上には配線１０が形成されており、この配線１０はプ
ラグ９，５ｂを介して基板１の表面の拡散領域２と電気
的に接続されている。

【００２９】以下、本実施形態の半導体装置の配線構造
の形成方法について、図１８，１９を参照して説明す
る。なお、図９に示す工程までは第２の実施形態と同様
であるので、それ以降の工程について説明する。図９に
示すように埋め込み配線５ａ及びプラグ５ｂを形成した
後、図１８に示すように、全面に導電膜を形成し、フォ
トリソグラフィ法により該導電膜をパターニングして配
線７ｆを形成する。

【００３０】次に、図１９に示すように、配線７ｆを被
覆するようにして全面に絶縁膜８を形成し、この絶縁膜
８上に、フォトレジスト膜１６を形成する。そして、露
光及び現像工程を経て、コンタクト孔８ｃを形成すべき
領域上のレジスト膜１６を開口する。その後、このレジ
スト膜１６をマスクとして絶縁膜８をエッチングするこ
とによりコンタクト孔８ｃを形成する。その後、レジス
ト膜１６を除去する。

【００３１】次いで、コンタクト孔８ｃを埋め込むよう
にして全面に導電体の膜を形成した後、エッチングによ
り絶縁膜８ｃ上の導電体膜を除去し、コンタクト孔８ｃ
内にのみ導電体を残存させることによりプラグ９を形成
する。その後、全面に導電膜を形成し、フォトリソグラ
フィ法によりこの導電膜をパターニングして、配線１０
を形成する。これにより、図１６，１７に示す半導体装
置の配線構造が完成する。本実施形態においても、第１
〜第３の実施形態と同様の効果を得ることができる。

【００３２】（第５の実施形態）図２０は本発明をＳＲ
ＡＭのクロスカップル部の配線構造に適用した例を示す
平面図、図２１はそのＳＲＡＭの回路図である。また、
図２２〜図２４は図２０のＥ−Ｅ線断面から見た製造工
程を示す断面図である。まず、図２０に示すような平面
構造が形成されるまでの工程を説明する。

【００３３】シリコン半導体基板３１には、Ｎウェル３
２及びＰウェル３３が隣接されている。このＮウェル３
２及びＰウェル３３の表面には、ＳｉＯ₂よりなるフィ
ールド絶縁膜３４が選択酸化法により形成されている。
そして、Ｎウェル３２においては、フィールド絶縁膜３
４により第１の活性領域３５が上から見てほぼＴ字形に
区画され、また、Ｐウェル３３においては、フィールド
絶縁膜３４により第２の活性領域３６が上から見てほぼ
Ｕ字形の区画されている。第１及び第２の活性領域３
５，３６は、Ｕ字の底部とＴ字の頭部とが間隔をおいて
向かい合うような位置関係になっている。

【００３４】なお、以下の工程によって、第１の活性領
域３５には図２１に示すＳＲＡＭの負荷トランジスタＱ
₁，Ｑ₂となるｐ型ＭＯＳトランジスタが２つ形成さ
れ、第２の活性領域３６には駆動トランジスタＱ₃，Ｑ
₄及び転送トランジスタＱ₅，Ｑ₆となるｎ型ＭＯＳト
ランジスタが４つ形成される。ＳＲＡＭセルを構成する
ＣＭＯＳインバータのゲート電極は次のような工程で形
成される。

【００３５】第１及び第２の活性領域３５，３６に存在
するＮウェル３２及びＰウェル３３の表面をフッ酸等に
より清浄化した後に、その表面を熱酸化してＳｉＯ₂か
らなるゲート絶縁膜３７を５〜１０ｎｍの厚さに形成す
る。その後に、全面に導電性の多結晶シリコン膜（図示
せず）を１５〜２５ｎｍの厚さに形成し、このシリコン
膜上にＣＶＤ法によりＳｉＯ₂膜を１０〜１００ｎｍの
厚さに形成する。

【００３６】続いて、フォトリソグラフィ法により前記
シリコン膜及びＳｉＯ₂膜をパターニングすることによ
り、第１の活性領域３５と第２の活性領域３６とを通る
２つのストライプ状のデュアルゲートパターン３８，３
９を相互に分離して形成するとともに、ワードラインパ
ターン４０を形成する。なお、デュアルゲートパターン
３８，３９は、第１の活性領域３５のＴ字の横線に対応
する領域を直交して通過するとともに、第２の活性領域
３６のＵ字の下線に対応する領域を跨ぐように配置され
る。また、ワードラインパターン４０は、第２の活性領
域３６のうちＵ字の２つの縦線に対応する領域を通り、
しかも、デュアルゲートパターン３８，３９と直交する
方向に延びるように配置される。また、デュアルゲート
パターン３８は、デュアルゲートパターン３９に向けて
突出する凸部３８ａをＰウェル３３上に有し、デュアル
ゲートパターン３９はデュアルゲートパターン３８に向
けて突出する凸部３９ａをＮウェル３２上に有する。

【００３７】デュアルゲートパターン３８，３９のうち
第１の活性領域３５に重なる部分は、図２１に示す負荷
トランジスタＱ₁，Ｑ₂のゲート電極として機能し、ま
た、第２の活性領域３６に重なる部分は駆動トランジス
タＱ₃，Ｑ₄のゲート電極として機能する。さらに、ワ
ードラインパターン４０のうち第２の活性領域３６に重
なる部分は、転送トランジスタＱ₅，Ｑ₆のゲート電極
として機能する。

【００３８】このように、デュアルゲートパターン３
８，３９を形成した後に、ＭＯＳトランジスタのソース
・ドレイン領域を形成する工程に入る。すなわち、基板
上の全面にフォトレジストを塗布してこれを露光及び現
像することによりＰウェル３３を覆い隠すレジストパタ
ーンを形成する。続いて、デュアルゲートパターン３
８，３９をマスクに使用して第１の活性領域３５にホウ
素などのｐ型不純物をイオン注入し、デュアルゲートパ
ターン３８，３９の両側の第１活性領域３５にトランジ
スタＱ₁，Ｑ₂のソース・ドレイン領域を形成する。

【００３９】次に、レジストを新たなものとすることに
より、Ｎウェル３２の領域を選択的に覆う。そして、デ
ュアルゲートパターン３８，３９及びワードラインパタ
ーン４０をマスクに使用して第２の活性領域３６にヒ素
又はリン等のｎ型不純物をイオン注入し、デュアルゲー
トパターン３８，３９及びワードラインパターン４０の
両側の第２の活性領域３６にトランジスタＱ₃〜Ｑ₆の
ソース・ドレイン領域４１を形成する。

【００４０】なお、これらのトランジスタＱ₁〜Ｑ₆は
ＬＤＤ構造としてもよい。この場合は、デュアルゲート
パターン３８，３９及びワードラインパターン４０の両
側の第１及び第２の活性領域３５，３６にｐ型不純物又
はｎ型不純物を低濃度に注入し、その後デュアルゲート
パターン３８，３９及びワードラインパターン４０の両
側にサイドウォールを形成した後、再度デュアルゲート
パターン３８，３９及びワードラインパターン４０の両
側の第１及び第２の活性領域３５，３６にｐ型不純物又
はｎ型不純物を高濃度にイオン注入する。

【００４１】このようにして、負荷トランジスタＱ₁，
Ｑ₂、駆動トランジスタＱ₃，Ｑ₄及び転送トランジス
タＱ₅，Ｑ₆を形成した後、次にローカルインターコネ
クト（局所配線）を形成する工程に移る。まず、図２２
に示すように、デュアルゲートパターン３８，３９の凸
部３８ａ，３９ａ上の絶縁膜４３の一部を除去してシリ
コン層が露出する窓４３ａを開ける。次に、全面に、ス
パッタ法によりコバルト（Ｃｏ）又はチタン（Ｔｉ）の
膜を４０ｎｍの厚さに形成する。その後、基板全体を６
００〜７００℃に加熱して、Ｎウェル３２、Ｐウェル３
３及びデュアルゲートパターン３８，３９を構成するシ
リコンとコバルト又はチタンとを反応させる。これによ
り、デュアルゲートパターン３８，３９の窓４３ａの部
分及びトランジスタＱ₁〜Ｑ₆のソース・ドレイン領域
４１の表面にサリサイド（ＣｏＳｉ₂又はＴｉＳｉ₂）
膜４４を形成する。

【００４２】なお、コバルト又はチタンとシリコンとの
反応を安定化させるために、前記コバルト又はチタンの
膜の上に、キャップ膜として、例えば窒化チタンの膜を
形成してもよい。次に、図２３に示すように、エッチン
グストッパ層４５として全面に例えばＡｌ₂Ｏ₃又はＳ
ｉＮの膜を約１５ｎｍの厚さに形成する。

【００４３】次に、ＣＶＤ法により、全面にＳｉＯ₂を
２５０ｎｍの厚さに堆積させて、更にＳＯＧ（Spin-On-
Glass ）塗布により表面が平坦化された絶縁膜４６を得
る。なお、このような絶縁膜４６に替えて、ケミカルポ
リッシング又はＢＰＳＧ（Boron-doped Silicate Glas
s）リフローにより表面を平坦化した絶縁膜を形成して
もよい。

【００４４】その後、絶縁膜４６上にレジストをパター
ン形成し、例えばＨＦを主成分とするエッチング液によ
り絶縁膜４６をエッチングしてコンタクト孔４６ｃ及び
埋め込み配線用の溝４６ａ，４６ｂを形成する。これら
の溝４６ａ，４６ｂは、上から見てデュアルゲートパタ
ーン３８，３９の外側にあってデュアルゲートパターン
３８，３９と平行に延びる部分と、デュアルゲートパタ
ーン３８，３９を跨いで他方のデュアルゲートパターン
３８，３９にまで延びる部分とを有し、上から見てほぼ
Ｔ字状の形状をなす。また、溝４６ａ，４６ｂの幅は、
例えば０．３μｍとする。このエッチングは、エッチン
グストッパ層４５が露出したところで停止する。

【００４５】その後、溝４６ａ，４６ｂ及びプラグホー
ル４６ｃ内のエッチングストッパ層４５をスパッタエッ
チにより選択的に除去する。次いで、図２４に示すよう
に、埋め込み配線４８，４９及びプラグ５０を形成する
部分に、ＴｉＮ（又はＴｉとＴｉＮ）膜４７をスパッタ
法により５０ｎｍの厚さに形成する。

【００４６】その後、ＣＶＤ法により、溝４６ａ，４６
ｂ及び孔４６ｃ内にタングステン（Ｗ）を埋め込んで埋
め込み配線４８，４９を形成するとともに、絶縁膜４６
上にタングステンを３００ｎｍの厚さに堆積させて、タ
ングステン膜を形成する。そして、このタングステン膜
をパターニングして、孤立パターン５１を形成する。な
お、このとき、基板上にメモリセルと同時に形成される
ロジック部では、絶縁膜４６上のタングステン膜を同時
にパターニングして配線を形成する。

【００４７】その後、全面に層間絶縁膜５５を形成した
後、孤立パターン５１上にビアホール５５ａを形成し、
このビアホール５５ａにタングステンを埋め込んでプラ
グ５６を形成する。その後、層間絶縁膜５５上にＴｉＮ
／Ａｌ／Ｔｉ（１００ｎｍ／６００ｎｍ／５０ｎｍ）の
積層体を形成し、フォトリソグラフィ法によりこの積層
体をパターニングして、配線５７を形成する。このよう
にして、クロスカップル部に埋め込み配線４８，４９を
有するＳＲＡＭが完成する。

【００４８】ところで、本実施形態においては、溝４６
ａ，４６ｂ及びコンタクト孔４６ｃを形成する際に、予
めエッチングストッパ層４５としてＡｌ₂Ｏ₃又はＳｉ
Ｎ膜を形成しておくので、絶縁膜４６のエッチングがこ
のエッチングストッパ層４５が露出した時点で停止す
る。これにより、エッチング条件の設定が容易になり、
オーバーエッチング及びエッチング不足を回避できる。

【００４９】また、クロスカップル部の配線４８，４９
が絶縁膜４６に埋め込まれているので、クロスカップル
部の上方が平坦化される。更に、埋め込み配線４８，４
９は同一の基板に形成されるロジック部の配線と同時に
形成すればよいので、製造工程の増加を回避できる。な
お、上述の実施形態ではいずれも埋め込み配線がその下
方に配置された複数の導電層（拡散領域又は配線等）間
を接続する場合について説明したが、本発明はこれに限
定されるものではなく、埋め込み配線はその上方に配置
された複数の導電層間を接続するものであってもよく、
また、その下方に配置された導電層と上方に配置された
導電層との間を接続するものであってもよい。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
絶縁膜に設けられた溝内に埋め込み配線が埋め込まれて
形成されているので、該埋め込み配線と前記絶縁膜上の
第２の配線とを近接して配置することができて、半導体
装置のより一層の高集積化が達成できる。また、本発明
によれば、前記埋め込み配線と前記第２の配線となる導
電膜とを同一の工程で形成することができるので、製造
工程の増加を回避できる。更に、前記埋め込み配線上が
平坦化されるという利点もある。

【図面の簡単な説明】

【図１】本発明の半導体装置の配線構造の第１の実施形
態を示す平面図である。

【図２】図１のＡ−Ａ線による断面図である。

【図３】第１の実施例に係る半導体装置の配線構造の形
成方法を示す図（その１）である。

【図４】第１の実施例に係る半導体装置の配線構造の形
成方法を示す図（その２）である。

【図５】第１の実施例に係る半導体装置の配線構造の形
成方法を示す図（その３）である。

【図６】第１の実施例に係る半導体装置の配線構造の形
成方法を示す図（その４）である。

【図７】本発明の半導体装置の配線構造の第２の実施形
態を示す平面図である。

【図８】図７のＢ−Ｂ線による断面図である。

【図９】第２の実施例に係る半導体装置の配線構造の形
成方法を示す図（その１）である。

【図１０】第２の実施例に係る半導体装置の配線構造の
形成方法を示す図（その２）である。

【図１１】第２の実施例に係る半導体装置の配線構造の
形成方法を示す図（その３）である。

【図１２】本発明の第３の実施形態に係る半導体装置の
配線構造を示す平面図である。

【図１３】図１２のＣ−Ｃ線による断面図である。

【図１４】第３の実施例に係る半導体装置の配線構造の
形成方法を示す図（その１）である。

【図１５】第３の実施例に係る半導体装置の配線構造の
形成方法を示す図（その２）である。

【図１６】本発明の第４の実施形態に係る半導体装置の
配線構造を示す平面図である。

【図１７】図１６のＤ−Ｄ線による断面図である。

【図１８】第４の実施例に係る半導体装置の配線構造の
形成方法を示す図（その１）である。

【図１９】第４の実施例に係る半導体装置の配線構造の
形成方法を示す図（その２）である。

【図２０】本発明をＳＲＡＭのクロスカップル部の配線
構造に適用した第５の実施形態を示す平面図である。

【図２１】そのＳＲＡＭの回路図である。

【図２２】第５の実施例に係る配線構造を有する半導体
装置の製造工程を示す図（その１）である。

【図２３】第５の実施例に係る配線構造を有する半導体
装置の製造工程を示す図（その２）である。

【図２４】第５の実施例に係る配線構造を有する半導体
装置の製造工程を示す図（その３）である。

【図２５】従来の半導体装置の配線構造の一例を示す平
面図である。

【図２６】図２５のＦ−Ｆ線による断面図である。

【符号の説明】

１，３１基板２，３拡散領域４，８，４３，４６，５５絶縁膜４ａ，８ａ，８ｂ溝４ｂ，８ｃ，７４ａ，７４ｂ，７４ｃ孔５，５ａ，７ｃ，７ｄ，４８，４９埋め込み配線６，５ｂ，９，５０，７５ａ，７５ｂ，７５ｃプラグ７ａ，７ｂ，７ｆ，１０配線７ｅ孤立パターン１１，１３，１５，１６フォトレジスト膜１２，１４導電膜３２Ｎウェル３３Ｐウェル３４フィールド絶縁膜３５，３６活性領域３８，３９デュアルゲートパターン４０ワードラインパターン４３ａ窓４４サリサイド膜４５エッチングストッパ層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁膜と、この絶縁膜に設けられた溝内に埋め込まれた埋め込み配
線と、前記絶縁膜上に形成された第２の配線とを有し、前記埋め込み配線は、上から見て異なる位置にある２つ
の導電層を電気的に接続するものであることを特徴とす
る半導体装置の配線構造。
【請求項２】前記埋め込み配線は、該埋め込み配線の
下方の配線と上方の配線とを電気的に接続するものであ
ることを特徴とする請求項１に記載の半導体装置の配線
構造。
【請求項３】前記埋め込み配線は、ＳＲＡＭの負荷ト
ランジスタ及び駆動トランジスタの各ゲートとなる１対
のデュアルゲートパターンの一方に交差して配置され、
他方のデュアルゲートパターンと転送トランジスタとを
接続するものであることを特徴とする請求項１に記載の
半導体装置の配線構造。
【請求項４】半導体基板上に絶縁膜を形成する工程
と、上から見て異なる位置にある２つの導電層を露出させる
溝を前記絶縁膜に形成する工程と、前記溝内に導電体を埋め込んで埋め込み配線を形成する
とともに、前記絶縁膜上に第２の配線を形成する工程と
を有することを特徴とする半導体装置の配線構造の形成
方法。
【請求項５】前記溝を形成する際に用いるエッチャン
トに対し前記絶縁膜よりもエッチングレートが低い材料
を用いてエッチングストッパ層を前記絶縁膜の下に形成
する工程を有することを特徴とする請求項４に記載の半
導体装置の配線構造の形成方法。