JPH09172099A

JPH09172099A - 埋込コントロールゲートを有する単層多結晶シリコンスプリットゲートｅｅｐｒｏｍセル

Info

Publication number: JPH09172099A
Application number: JP8220201A
Authority: JP
Inventors: Sety Rakesh; ラケシュ・セティ; Teing Uenchi; ウェンチ・ティング
Original assignee: Cypress Semiconductor Corp
Current assignee: Cypress Semiconductor Corp
Priority date: 1995-08-21
Filing date: 1996-08-21
Publication date: 1997-06-30

Abstract

(57)【要約】（修正有）【課題】電気的消去書込み可能な読出し専用メモリ
（ＥＥＰＲＯＭ）セルを提供する。【解決手段】スプリットゲート読取り用トランジスタ３
４と埋込Ｎプレートコントロールゲート３２とを有す
る。スプリットゲートトランジスタ３４は、ドレーン域
４２、ソース域４０、及び両者の間のチャンネル４４を
有する。二酸化シリコンがドレーン域、チャンネル域及
びソース域を覆う。チャンネル４４の一部及びドレーン
の上に形成された二酸化シリコンは、残りのチャンネル
及びソースの上に乗っている二酸化シリコン６２より厚
い。多結晶シリコンの単層３６がチャンネル４４の上に
設けられる。埋込Ｎ−プレートが、ソース域，ドレーン
域及びチャンネル域から横方向に間隔を取って設けられ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路記憶デバ
イス（メモリ素子）に係り、特に、埋込プレート式のコ
ントロールゲートを備える単層多結晶シリコンスプリッ
トゲートを有する電気的消去書込み可能な読出し専用メ
モリ（ＥＥＰＲＯＭ）セルに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】超大規
模集積回路（ＶＬＳＩ）構造、特に不揮発性メモリデバ
イス（即ち、デバイスへの電源が切られた後も記憶デー
タを保持するタイプのメモリデバイス）において、デバ
イスの設置エリア（面積）及び記憶／検索（読み取り）
動作速度を一層効率的にすると共に、デバイスの構成及
び製造（これはコストに直結する）の一層の効率化・簡
素化を図ることは、最大の目標であり課題である。

【０００３】特に、従来のＥＥＰＲＯＭデバイスは複数
のメモリセルを有し、これらメモリセルの各々が、所謂
フローティングゲート（floating gate ）付き記憶用ト
ランジスタを有する。このような記憶用トランジスタ
は、その特徴の１つとして、そこに書き込まれた情報を
ＥＥＰＲＯＭデバイス（素子）への電源が切られても維
持することができ、そのうえ、記憶トランジスタ内に記
憶されたデータを消去させることもできる。さらに具体
的に言うと、従来の所謂フラッシュＥＥＰＲＯＭメモリ
セルの基本的な操作（動作）については、プログラミン
グのためにチャンネルホット電子注入を行うこと、及び
データ消去のためFowler-Nordhiem トンネリング（トン
ネル現象）を使用することは既知である。複数のセルか
らなる配列（アレイ）を有するフラッシュＥＥＰＲＯＭ
半導体装置において、各セルは独立してプログラム可能
であると共に独立して読み取り可能である。ところが、
各セルのサイズを縮小しようとする（これによりデバイ
ス当りの記憶容量を増加できるので）結果、選択用トラ
ンジスタ（select transistor)（このトランジスタによ
り各セルは独立して消去可能であった）がしばしば省略
された。従って、全てのセルが１つのブロックとして同
時に消去された。

【０００４】上記の構成から生じる問題は、当業者には
“過剰消去・オーバーイレース（over-erasure）”とし
て知られている。具体的に言うと、消去の間、消去され
ているブロック中のセルの幾つかが、他のセルが充分消
去される前に過剰消去されてしまうのである。“過剰消
去”されたセルのフローティングゲートはそれゆえ電子
を奪われた（空乏）状態となり、実効電荷がプラスにな
る。この正の実効電荷により、“過剰消去”されたセル
は、空乏形トランジスタ、即ち通常の操作電圧（動作電
圧）を印加してもターンオフ(turn off)できないトラン
ジスタとして機能してしまう。この条件の下、次の読み
取り操作において漏れ電流が発生し、この漏れ電流がメ
モリ装置の性能・一貫性（integrity ) に悪影響を及ぼ
す可能性がある。

【０００５】従来のＥＥＰＲＯＭデバイスの上記“過剰
消去”問題を解決する１つの手段として、スプリットゲ
ート構造を設けることがある。従来のスプリットゲート
構造は、少なくとも２層の多結晶シリコンを用いて形成
されると共に、１つのフローティングゲートトランジス
タを有する。多結晶シリコンの第１の層がフローティン
グゲートを形成する。しかし、このフローティングゲー
トはソースとドレーンとの間のチャンネル域の一部分し
かカバーしない。チャンネル域の残りの部分は、多結晶
シリコンの第２の層（コントロールゲート）により直接
制御される。このコントロールゲートは、フローティン
グゲートの上にも設けられている。よって、従来のスプ
リットゲートメモリセルの構成は、直列に接続された絶
縁用トランジスタ及びフローティングゲートトランジス
タと同じものである。絶縁用トランジスタはフローティ
ングゲートの状態には影響されず、その（絶縁用トラン
ジスタの）コントロールゲートが活性化されていないと
きは（即ちメモリセルが選択されていないときは）、フ
ローティングゲートトランジスタが“過剰消去”され、
それゆえ導電状態にあるときでも、オフのままである。
それゆえ、上記の“過剰消去”の問題にも拘わらず、メ
モリ装置の一貫性が維持される。しかし、“過剰消去”
の問題に対するこの解決策では、多結晶シリコンの層が
２層必要であり、ゆえに構成が複雑になって製造コスト
が増加する。

【０００６】他の当業者により試みられたもう一つの解
決方法は、読取り通路において１つの絶縁用あるいはア
クセス用トランジスタを分離して用い、選択されていな
いセルに対する読取り操作の間、漏れ電流の発生を防止
することである。この手法については図１に示されてお
り、参照番号１０は従来のＥＥＰＲＯＭメモリセルであ
る。メモリセル１０は、高電圧呼び出し用トランジスタ
１２と、トンネル（シリコン）酸化物層１４と、フロー
ティングゲート１６と、埋込コントロールゲート１８
と、低電圧呼び出し用トランジスタ２０と、フローティ
ングゲート１６を共有するフローティングゲートトラン
ジスタ２２とを有する。当業者であれば、下記の表を参
照することによりセル１０の操作について理解できよ
う。

【０００７】

【表１】

【０００８】セル１０により代表されている技術は、単
層の多結晶シリコン構成を有し、フローティングゲート
１６のみが多結晶シリコン素材でできていることに注目
されたい。このメモリセルにおいては、その読取り通路
に、１つの絶縁用トランジスタ（アイソレーショントラ
ンジスタ）２０が分離して設けられている。さらに、セ
ル１０には、セル１０が選択されていない場合トンネル
酸化物層１４／フローティングゲート１６を高電圧ビッ
ト線（ＨＶＢＬ）の高電圧から絶縁するべく、トラン
ジスタ１２が設けられる。トランジスタ１２には、ＨＶ
ＢＬの従来の高電圧（例えば、１５ボルト）に耐える
ため、ソースとドレーンが特殊な構成で連結・接合（ジ
ャンクション）している（例えば拡散ピッチの幅がずっ
と大きい等）。その結果、（それでなくとも）貴重なセ
ル内のスペースが、上記の特殊な構成により占拠されて
しまう。要するに、図１に示されている４．５トランジ
スタ構成は、かなり複雑であり、ゆえにメモリのセル密
度が小さくなると共にコストが増加し、競争力の低い製
品になる。

【０００９】従って、上記の問題の少なくとも１つを軽
減もしくは排除でき、それゆえフラッシュＥＥＰＲＯＭ
デバイス等のメモリデバイスでの使用に適する改良され
たメモリ構成を提供する必要がある。

【００１０】

【発明の概要】本発明の目的は、上記の“過剰消去（オ
ーバーイレース）”の問題に取り組むと共に、この問題
に対する従来の取り組みに付随する高コストや複雑な構
成を回避できるＥＥＰＲＯＭ装置を提供することであ
る。

【００１１】本発明によるメモリセルにより、上記の目
的が達成されるだけでなく、従来のセル構成より小型の
セルが提供される。これらの改良は、埋込プレートコン
トロールゲートを有する単層多結晶シリコンフローティ
ングゲート構造により達成される。埋込コントロールゲ
ートは外部から印加された電位に反応して、セルのプロ
グラミング及び読取り操作を制御する。スプリットゲー
トトランジスタはフローティングゲート部分を有し、こ
のフローティングゲート部分は、埋込コントロールゲー
トに接続するよう操作可能である。スプリットゲートト
ランジスタと埋込コントロールゲートとを結合・接合す
ることにより、従来の技術における複雑な構造を克服で
きると共に、一般市場において要求される水準を満たす
機能性がもたらされる。

【００１２】好適実施形態において、本発明による装置
は第１の導電性タイプの半導体基板（Ｐ型シリコンが望
ましい）を含む。第１の導電性タイプとは反対の第２の
導電性タイプ（ｎ型のシリコンが望ましい）のソース域
及びドレーン域が上記の基板内に形成される。このソー
ス域及びドレーン域は互いに間隔を置いて設けられ、そ
の結果、その間にチャンネル域が形成される。チャンネ
ル域は第１の部分域を含み、第１の部分域はドレーン域
からソース域へ延びると共に選択用（あるいは絶縁用）
ゲートの一部を形成する。チャンネルは、第１の部分域
とソースとの間を延びる第２の部分域をさらに含み、こ
の第２の部分域は読取り用トランジスタの一部を形成す
る。埋込コントロールゲート域（ｎ型のシリコンが望ま
しい）が基板内に形成され、この埋込コントロールゲー
ト域はソース域、ドレーン域及びチャンネルからは間隔
を置いて設けられる。誘電性を有する素材（シリコン酸
化物が望ましい）からなる単層が上記の基板を覆って形
成される。この層は、誘電性トンネル域を有し、誘電性
トンネル域は、チャンネルの（上述の）第２の部分域と
ソースの少なくとも一部分とにまたがって延びる。誘電
性トンネル域部分のシリコン酸化物層は、チャンネルの
残りの部分及びドレーン域の上に乗っているシリコン酸
化物層よりその厚さが薄い。

【００１３】フローティングゲート（多結晶シリコンが
望ましい）が上記のシリコン酸化物からなる層の上に位
置される。フローティングゲートは、チャンネルの上を
延びる第１の部分と、埋込コントロールゲートの上を延
びる第２の部分とを含む。選択用トランジスタがチャン
ネルの第１の部分域に形成され、選択用トランジスタ
は、メモリセルが選択されていない場合、既に生じてい
るフローティングゲートの“過剰消去”が望ましくない
ターンオン状態を引き起こすことを防止する（即ち、メ
モリセルが選択されていない場合、絶縁機能を発揮す
る）。読取り用トランジスタがチャンネルの第２の部分
域に形成され、読取り用トランジスタはメモリセルが選
択された場合、メモリの状態を決定する。選択用トラン
ジスタは閾電圧（Ｖｔ）を有し、この閾電圧（Ｖｔ）は
読取用トランジスタの電圧より高いが、これは、選択用
トランジスタのゲートのシリコン酸化物の層が、読取り
用トランジスタ部分のそれより厚いためである。この、
より高い閾電圧（Ｖｔ）により、選択（あるいは絶縁）
機能がもたらされる。プログラミングは、チャンネルホ
ット電子注入によりドレーン域で発生し、一方、消去
（即ち、フローティングゲートから電子を除去するこ
と）は、よく知られたFowler-Nordhiem トンネルリング
現象により、スプリットゲートトランジスタのソース域
付近の薄いシリコン酸化物（の層）を介して発生する。

【００１４】本発明の他の目的，特徴及び有利な点は、
以下の詳細な説明及び添付図面（本発明の特徴を具体的
な例で示すものであり何等制限をもたらすものでない）
を参照すれば、当業者には明らかであろう。

【００１５】

【発明の実施の形態】以下、添付図面に基づいて本発明
の実施の形態を説明するが、添付図面にあっては異なる
図においても同じ部品・要素には同一（同様）の参照符
号を付してある。図２は、本発明に係る好適なメモリセ
ル３０の実施形態を示している。メモリセル３０は、埋
込みコントロールゲート３２と、フローティングゲート
部３６を有するスプリットゲートトランジスタ３４とか
ら成っている。コントロールゲート３２は外部から供給
される電圧（ポテンシャル）に応じ、メモリセル３０の
リーディング（読取り動作）やプログラミングを制御す
る。フローティングゲート３６は、コントロールゲート
３２に接続・連結することができ、スプリットゲートト
ランジスタ３４の一部を構成する。フローティングゲー
ト３６は第１部分３６ａと第２部分３６ｂとを有してい
る（図３）。

【００１６】次の略記号が図２において用いられてい
る。

【００１７】ＨＶＢＬは、ＨｉｇｈＶｏｌｔａｇｅ
ＢｉｔＬｉｎｅ（高圧ビット線）の略である。

【００１８】ＣＧは、コントロールゲートの略である。

【００１９】Ｖｓｏｕｒｃｅは、スプリットゲートトラ
ンジスタ３４の電源ターミナル（ソース側端子）の電圧
を示す記号である。

【００２０】メモリセル３０は、他の多くの場合におけ
るのと同様に、２つの状態を取り得る２進値データを格
納・保存するのに適したものであり、且つ、ＥＥＰＲＯ
Ｍセル構造で（に）用いるのに適したものである。従っ
て、図２に示された構造では、メモリセル３０は、大き
なメモリセルアレイ（複数のメモリセル３０の行列によ
り構成されるアレイ）の一部を構成すると考えることも
でき、この場合、各行のメモリセルは一本の共通のワー
ド線（word line ）ＷＬに接続されたコントロールゲー
トをそれぞれ有し、また、同じ列（各列）のメモリセル
３は一本の行ビット線（コラムビット線）に接続された
高圧ビット線（ＨＶＢＬ）をそれぞれ有する。このよ
うなメモリセル３０の用い方は単なる例示にしかすぎな
い。即ち、メモリセル３０は他の方法・方式・場合に用
いることも当然できる（例えば、プログラマブル論理装
置（ＰＬＤ：programmable logic device にも用いるこ
とができる）。

【００２１】好適な実施形態に係る装置の詳細な構造を
参照・考察することによって、本発明はより良く理解さ
れるであろう。従って、次に、図３−図６を参照・説明
する。

【００２２】図３は、好適な実施形態に係るメモリセル
（その概略は図２に示した）の平面レイアウト図であ
る。図３は、本発明に係る装置を当業者が製造し且つ使
用できるようにするために添付された図である。また、
図３は、後に説明する図４及び図５の関連性がよくわか
るようにするための案内図的なもの（説明図）として添
付された図である。以下において明らかにされる理由に
より、メモリセル３０の面積は従来のものと比べてかな
り小さくなっている。図３に示されたメモリセル３０に
より占められる面積は、５．２５×５．６μｍ、また
は、約２９平方ミクロン（０．６５μｍ設計定規を用い
て）である。メモリセル３０がより小さな設計定規を用
いて作られるならば、上記面積をさらに小さくすること
もできる（例えば、０．５μｍ定規を用いて１８平方ミ
クロンとすることができる）。これと比較される従来の
設計・構造（作用・機能的には等価なもの）（例えば、
図１に示したメモリセル１０の設計・構造）では、上記
面積は１１０平方ミクロンから２２０平方ミクロンある
いはそれ以上となる。このように面積が著しく小さくな
ることは、当業者には理解できるであろう種々の理由に
より、非常に重要なことである（例えば、ユニット価格
当たりの密度が高くなり、性能も良くなる等の理由）。

【００２３】メモリセル３０は、第１伝導性型の半導体
基板３８と、第１伝導性型とは反対の第２伝導性型を有
し基板３８に形成されたソース域４０と、第２伝導性型
を有し基板３８に形成されたドレーン域４２とを有して
いる。ここで、ソース域４０とドレーン域４２は隔てら
れて、これらの間にチャンネル域４４が形成される。

【００２４】図４はフローティングゲート部３６に垂直
な面で切断した場合の断面図であると共に、図３の４−
４線に沿って切断した場合の断面図であり、且つ、図３
の矢印４の方向から見た図である。図４は、メモリセル
３０のスプリットゲートトランジスタ部分３４の一般的
な・概略的な構造を示している。基板３８は好ましくは
Ｐ型シリコンである。通常のフィールド酸化物（膜）域
（conventional fieldoxide region ）（図示せず）が
設けられ、同じ基板３８上の他のメモリセル（３０）の
他のスプリットゲートトランジスタ３４からスプリット
ゲートトランジスタ（３４）を分離している。また、こ
のオキサイド域（酸化物域）は、例えば約５０００オン
グストロームの厚さの二酸化シリコン（二酸化珪素）材
料から成っている。

【００２５】図４に最も良く示されているように、ソー
ス域４０は大量・多量にドーピングされたＮ＋オーム接
触域（ohmic contact region）４６と、わずかに下に位
置して少量ドーピングされたＮ型域４８とを有する。Ｎ
型域４８は全体的には上記接触域４６からドレーン域４
２に向かって延びている。同様に、ドレーン域４２は、
多量ドーピングされたＮ＋オーム接触域５０と、わずか
に下に位置して少量ドーピングされたＮ型域５２とを有
している。Ｎ型域５２は全体的には、上記接触域５０か
ら電源域４０に向かって延びている。上記域４６／４８
及び５０／５２は、装置の突抜け特性・パンチスルー特
性（punchthrough characteristics）を改善・向上する
ために設けられたものである。即ち、ドレーン／ソース
がソース／ドレーンに対して十分高い電圧を有している
とき、空乏（depletion ）域がチャンネルを超えて（横
切って）延びてしまい、その結果、電流がゲート電圧に
拘らず（つまり、ゲート電圧がゼロでも）流れてしま
う。この状態は、パンチスルー状態（突抜け現象）とし
て知られている。上記Ｎ＋／Ｎ構造は、それぞれのドレ
ーン及びソース空乏域における電界・電場を減少させる
ために設けられたものである。オームＮ＋接触域４６と
５０は、基板３８におけるドーピング域から成り、１平
方センチメートル当たり１０¹⁵−１０¹⁶原子の平均濃度
のヒ素（好ましくは、１平方センチメートル当たり１０
¹⁶原子の平均濃度のヒ素）を含む。同様に、Ｎ型域４８
と５２は１平方センチメートル当たり１０¹⁴−１０¹⁵原
子の平均濃度（好ましくは、１平方センチメートル当た
り約１０¹⁵原子の平均濃度）でドーピングされる。尚、
当業者であれば他のＮ種不純物（N-specie impurities
）を用いて上記ソース域４０とドレーン域４２の双方
を形成してもよいことは理解できるであろう。また同様
に、ドーピングはいくらか異なるものでもよく、その程
度の変形は本発明の技術的範囲内に入るものである。

【００２６】チャンネル４４は基本的には２つの区域に
分けられる。第１の区域５４はセレクト（select )
（用）又はアクセス（用）トランジスタを形成するため
のものであり、第２の区域５６はフローティングゲート
又はリード（read :読取り・読出し）（用）トランジス
タを形成するためのものである。

【００２７】誘電性材料の層５８（例えば、シリコンの
酸化物）が基板３８上に形成される。この層５８は、チ
ャンネル４４の第１区域５４上に形成された厚い酸化物
区域６０と、第２区域５６及び少なくともソース区域４
０の一部の上に延びる薄いトンネル酸化物（誘電性）区
域６２とから成る。好ましくは、上記厚い酸化物の区域
６０は、約１４５−３００オングストロームの厚さを有
する二酸化シリコン材料である（特に好ましくはその厚
さは１９０オングストロームである）。また、上記薄い
酸化物の区域６２は好ましくは約７０−１００オングス
トロームの厚さを有する二酸化シリコン材料である（特
に好ましくはその厚さは８０オングストロームであ
る）。

【００２８】フローティングゲート３６は好ましくは多
結晶シリコン材料（poly：ポリ）から成る。フローティ
ングゲート３６は、１．０−２．０キロオングストロー
ムの厚さを有する（好適な実施例では２キロオングスト
ローム）。フローティングゲート３６は好ましくはＮ＋
に（で）ドーピングされ、約８０−１５０オームパース
クエア（Ω／□）の面積抵抗率（sheet resistance）を
有するようにされる。上記抵抗値を得るための適切なド
ーパントの選択及びその量・大きさ（magnitude ）の決
定は、半導体製造の分野における当業者が通常行う思索
・努力等以上のものを要求しない。第１部分３６ａは、
ほぼチャンネル４４を覆って延び、一方、第２部分３６
ｂはほぼ埋込みコントロールゲート３２を覆って延びる
（図５）。

【００２９】次に、図５を参照すると、ウエル区域（we
ll region ）（例えば、Ｐウエル）６３が基板３８に形
成されている。埋込みコントロールゲート区域３２は、
基板３８とは反対の導電性・伝導性を有し、好ましくは
Ｎ型シリコンである。このようなＮ（型）プレートの形
成・作成手法（適切な不純物の選択及びその濃度の決定
を含む）は当該技術分野では良く知られている。埋込み
コントロールゲート３２は接点部・接触子６６によりコ
ントロールゲートシグナルに接続される。この接点部６
６は例えばメタルコンタクト（金属製接点）である。

【００３０】次に、図４及び図５を参照すると、説明の
都合上、コントロールゲート３２は本明細書の「従来の
技術」に記載した従来の二重多結晶シリコン材料スプリ
ットゲート構造（double poly split gate structure）
のところで説明した多結晶シリコン材料の第２層の機能
・役割を果たす（即ち、コントロールゲート）。つま
り、静電結合・容量結合により接点部６６に電圧供給す
ると（その結果、コントロールゲート３２に電圧供給す
ることになる）、フローティングゲート３６にポテンシ
ャルが誘発される。従って、正の電圧をコントロールゲ
ート３２に印加すると、正の電圧をフローティングゲー
ト３６に静電的に・容量的に（capacitively）結合する
ことになる。静的結合の程度・度合いについては当該技
術分野ですでに研究がなされており、例えば米国特許第
4,649,520 号（特許権者Eitan 。特許発行日1987年 3月
10日）に示されている。この米国特許の内容は本明細書
に記載されているものとする。

【００３１】特に図４を参照すると、図示されたスプリ
ットゲート構造は２つの直列接続されたトランジスタを
形成している。第１のトランジスタはセレクト又はアク
セストランジスタ６８であり、第１区域５４と、厚い酸
化物区域６０と、フローティングゲート３６とにより構
成されている。第２のトランジスタはリード（read）又
はフローティングゲートトランジスタ７０であり、第２
区域５６と、薄いトンネル酸化物区域６２と、フローテ
ィングゲート３６とにより構成されている。ドレーン区
域４２はトランジスタ６８のドレーンに接続され、ソー
ス区域４０はトランジスタ７０のソースに接続され、一
方、トランジスタ６８と７０はチャンネル４４により接
続されている。

【００３２】トランジスタ６８や７０等の電界効果トラ
ンジスタの閾値電圧はゲートの酸化物の厚さの関数とし
て変化するというのが基本的原理である。これによれ
ば、酸化物６０は酸化物６２より厚いので、トランジス
タ６８の閾値電圧はトランジスタ７０の閾値電圧より高
くなる。トランジスタ６８の閾値電圧がより高いので、
本明細書の「従来の技術」で説明した「オーバーイレー
ス（over-erase）」という問題点に対し、効果的に且つ
効率的に対処することができる（上記問題点を解決する
ことができる）。特に、メモリセル３０のフローティン
グゲート３６がオーバーイレースされた場合、トランジ
スタ７０を導電状態に維持するのに十分な正味の正電荷
（net positive charge ）が存在するであろう。（即
ち、空乏（depletion ）形装置である。）このことは、
コントロールゲート３２を介してコントロールゲートに
正電位が全く供給されなくても言える。しかし、厚い酸
化物６０がトランジスタ６８の閾値電圧を上げているの
で、製造許容誤差により生ずるオーバーイレースは、第
１区域５４において周知の逆転・反転チャンネル(inver
sion channel）を誘発するのには不十分である。従っ
て、トランジスタ６８は非伝導状態に維持される（真正
のエンハンスメント形装置）（truly enhancement-mode
device ）。図６は、スプリットゲートトランジスタ３
４の電気等価回路を示している。

【００３３】スプリットゲート構造３４は好ましくは以
下のゲート長を有するように設計・作成される。Ｌ１
（図４）で示されたゲート長（即ち、トランジスタ６８
のゲート長）は０．９ミクロンプラスＬＶに等しく、ゲ
ート長Ｌ２（即ち、リードトランジスタ７０のゲート
長）は０．３ミクロンプラスＬＶに等しい。ここでＬＶ
とは０．２５ミクロンのリンチ値（Lynch Value ）であ
る。上記ゲート長は、スプリットゲートトランジスタ３
４がプログラミング，イレージング（erasing ）及びリ
ーディング（reading ）に用いられるときに適用され
る。

【００３４】次に、図３−図５を参照しながら、図２に
概略的に示された好適なメモリセル３０の実施形態の作
用・動作を詳細に説明する。表２に示されたバイアス条
件をメモリセル３０の動作モードであるプログラムモー
ド，イレースモード及びリードモードに適用する。

【００３５】

【表２】

【００３６】メモリセル３０をプログラムするために、
表２に示されたバイアス条件をメモリセル３０に適用す
る。特に、Ｖｐｐは１１．５Ｖ，Ｖｃｃは５．０Ｖ、ま
たＶｔは１．３Ｖとされる。図４に最もはっきりと図示
されているように、フローティングゲート３６はチャン
ネルホットエレクトロンプロミラング（Channel HotEle
ctron Programming）を用いてチャージされる。特に、
ソース４０がアースされた状態で、且つ、プログラミン
グ電圧Ｖｐｐが高圧ビット線ＨＶＢＬに供給される
と、比較的大きなプログラミング電流がドレーンからソ
ースへ流れる。換言すると、電子がソースからドレーン
へ流れるように加速される。コントロールゲート３２を
介して供給されるプログラミング（高）電圧はフローテ
ィングゲート３６に結合される。従って、電子はシリコ
ン−二酸化シリコンのエネルギバリアをジャンプする
（飛び超える）のに十分なエネルギを獲得し、よって、
酸化物６０を貫通し（ペネトレートし）、フローティン
グゲート３６に流れる。フローティングゲート３６自身
は酸化物に完全に囲まれている。注入された電子は、ト
ランジスタ６８及び７０の閾値電圧を所定値だけ上昇さ
せる。

【００３７】イレースモードの間、表２に示されたバイ
アス条件を適用すると、トンネル酸化物６２を介してイ
レース（消去）（即ち、フローティングゲート３６から
電荷を除去すること）が起こる。図４に最も良く示され
ているように、このイレースは、電子が薄いトンネル酸
化物６２を介してフローティングゲート３６からソース
４０にトンネル移動することによって起こる現象であ
る。このトンネル現象はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｎのトンネル現象である。

【００３８】リードモードの間、表２のバイアス条件が
適用されると、メモリセル３０はフローティングゲート
３６に予め存在している電荷に応じて２つの所定のレス
ポンスのうちの１つをとる。フローティングゲート３６
がプログラムされている（即ち、チャージされている）
のならば、トランジスタ６８と７０はいずれも、コント
ロールゲート３２に供給されたＶｃｃに応じてＯＮにな
ることはない。よって、スプリットゲートトランジスタ
３４において電流は、ソースからドレーンへ流れない。
反対に、もしフローティングゲート３６がプログラムさ
れていなければ（即ち、チャージされていなければ）、
トランジスタ６８と７０はいずれもＯＮされ、読取り用
の電流（リード電流）Ｉｄｓｒがスプリットゲートトラ
ンジスタ３４のソースターミナルから高圧ビット線ＨＶ
ＢＬへ流れる。例えば、高圧ビット線ＨＶＢＬは電
流検知アンプ（図示せず）に接続される。電流検知アン
プは上記ビット線の電流を連続的にモニタするアンプで
ある。この電流検知アンプは所定の閾値を有すように構
成されており、読取り用電流Ｉｄｓｒが上記所定の閾値
レベルを超えるとトリガされるようになっている。電流
検知アンプがトリガされると、その出力が状態を変える
（出力の状態が変化する）。電流検知アンプの出力状態
が、選択されたメモリセルの状態を示す。また、メモリ
セル３０が選択されないと、そのメモリセルはセレクト
トランジスタ６８により、ビット線へ電流を供給するこ
とができない。従って、選択されたメモリセルの状態の
読取りを妨げない。上述したように、もしフローティン
グゲート３６がオーバーイレースされると、トランジス
タ７０は空乏形装置の形式をとる（即ち、コントロール
ゲートに供給された通常の作動電圧の下で、ＯＮに保持
される装置となる）。しかし、トランジスタ６８はその
閾値電圧が高いので、フローティングゲートのオーバー
イレースの影響を受けない。特に、メモリセル３０が選
択されないとき、コントロールゲート３２はアースされ
ており（つまり、Ｖｓｓ）、従って、トランジスタ６８
はＯＮしない（セレクトトランジスタ６８がなければト
ランジスタ７０は電流を伝導したであろうが）。

【００３９】要するに、トランジスタ３４は、プログラ
ミング，イレース，リーディング及びアイソレーション
（絶縁）の各機能（もし選択されていなければ）を行
う。このように機能を高度に集積化・統合化することに
より、面積を大きく縮小・減少することが可能になる。
特に、メモリセル１０（図１）に基づいて説明した従来
の技術・手法と比較して大きな面積減少を達成すること
ができる。

【００４０】メモリセル３０（特にスプリットゲートト
ランジスタ３４に関連する構造）は、当業者に公知の従
来の方法（公知の方法は複数あるであろうが、そのいず
れの方法でもよい）により形成することができるが、好
ましくは、次のステップを含む方法によりメモリセル３
０を作る。まず、スプリットゲートトランジスタ３４の
アクティブエリア５４，５６を形成する。次に、誘電性
二酸化シリコン約１４５オングストロームの層（即ち、
区域６０）を基板３８上に作る。そして、周囲・周部ゲ
ートマスク（periphery gate mask ）を用いて、メモリ
コアの外側のアクティブエリアをはっきりさせる・露出
させる・準備する。当該技術分野では公知の酸化物ディ
ップ（dip ：浸す、つける、浸せきコーティング）ステ
ップの後、薄いゲート酸化物（７０−１５０オングスト
ローム）を周部・周囲に形成する。このステップによ
り、図４に示す様に、区域６０の酸化物の全厚が約２０
０−３２５オングストロームに増大する。次に、標準セ
ル閾値電圧Ｖｔ調整インプラント(adjust implant)及び
周囲閾値電圧Ｖｔ調整インプラントが行われる。その
後、トンネルマスクを用いて薄いトンネル酸化物６２を
形作る（図３及び図４）。そして、このマスクを用いて
埋込みｎ＋インプラントを作る。当該技術分野では周知
のレジストストリップステップ（resist strip step ：
レジストを施した条片を設ける工程）の後、符号６２で
示されたトンネルマスクエリアにはプレクリーン（prec
lean）ステップが施される。プレクリーンステップは当
該技術分野では周知のものであり、エリア６０の酸化物
の厚さを約１００−２００オングストロームに減少する
ための工程である。このステップの後、上質の誘電体層
（厚さ７０−１００オングストローム）を形成する。こ
の上質誘電体層形成ステップにより、厚い酸化物区域６
０の厚さが１７０−３００オングストロームに増加し、
一方、トンネル酸化物区域６２の厚さは７０−１００オ
ングストロームになる。次に、ポリシリコン（polysili
con ）層３６が形成される。これに続き、標準の従来の
ＣＭＯＳ（相補型金属酸化膜半導体）プロセスを用いて
トランジスタ及び周辺デバイスが形成される。

【００４１】次に図７を参照すると、図４に示されたス
プリットゲート構造の変形例が示されている。この変形
例に係るスプリットゲートトランジスタ３４´は、半導
体基板３８（好ましくはＰ型）と、ソース区域４０´
と、ソース区域４０´から離されたドレーン区域４２´
とからなっている。ソース区域４０´とドレーン区域４
２´の間には低閾値チャンネル区域４４´が形成され
る。ソース区域４０´は、多量にドーピングされたＮ＋
オーム接触区域４６´と、これの下に位置するＰ型ドー
ピング区域７２とを含む。同様に、ドレーン区域４２´
は、多量にドーピングされたＮ＋オーム接触区域５０´
と、これの下に位置するＰ型区域７４とを含む。上記区
域７２と７４は、基板３８よりも多量にドーピングされ
ている。スプリットゲートトランジスタ３４´はさら
に、誘電体層５８´を含んでいる。この誘電体層は、薄
いトンネル誘電体部分６２´を含んでおり、好ましく
は、この部分は酸化シリコン材料から作られている。ま
た、その厚さは約７０−１００オングストロームである
（特に好ましくは約８０オングストロームである）。ト
ランジスタ３４´はさらに、フローティングゲート３６
も含んでいる。

【００４２】スプリットゲートトランジスタ３４´の作
用・動作・機能の背後に存在する原理・原則は、より多
量にドーピングされた区域７２及び７４が符号７６及び
７８で示される接合部を形成するということ、及びこれ
ら接合部が基板３８と区域４６´，５０´との間に形成
されたｐｎ接合部より高い閾値を有しているということ
である。従って、フローティングゲート３６がたとえオ
ーバーイレースされていても、そこに存在する正味正電
荷はソース区域４０´からドレーン区域４２´へのチャ
ンネルを形成するのに不十分な電荷である。よって、ス
プリットゲートトランジスタ３４´を含むメモリセルが
選択されないと、漏洩電流は全く流れない。表３に示さ
れたバイアス条件は、図４に示されたスプリットゲート
トランジスタ３４の代わりにスプリットフローティング
ゲートトランジスタ３４´が用いられる場合のメモリセ
ル３０の３つの動作モード「プログラム」，「イレー
ス」及び「リード」に適用される。

【００４３】

【表３】

【００４４】トランジスタ３４´が設けられた場合のメ
モリセル３０の動作「プログラム」，「イレース」及び
「リード」の説明は、スプリットゲートトランジスタ３
４が設けられた場合のメモリセル３０について上記にお
いてした説明と同じである。

【００４５】次に図８を参照すると、別の実施形態に係
るメモリセル８０が示されている。このメモリセル８０
は、埋込みコントロールゲート８２と、スプリットゲー
トトランジスタ８４（好ましくはスプリットゲートトラ
ンジスタ３４の構造を採用したもの）と、フローティン
グゲート８６と、イレースノード８８とを有している。
フローティングゲート８６は、第１部分８６ａと、第２
部分８６ｂと、第３部分８６ｃとから成る（図９）。図
８中の符号・略号の説明は以下の通りである。

【００４６】ＬＶＢＬは、低電圧ビット線ＣＧＮ＋は、コントロールゲートＥＲＬは、イレース線Ｖｓｏｕｒｃｅは、スプリットゲートトランジスタ８４
のソースターミナルの電位。

【００４７】メモリセル８０は、スプリットゲートトラ
ンジスタ８４から隔てられた別個のイレースノード８８
をさらに有していることを除いて、メモリセル３０とほ
ぼ同一である。

【００４８】次に、図９及び図１０を参照すると、メモ
リセル８０は、基板９０（好ましくはＰ型シリコン）
と、全体的には非対称なソース区域及びドレーン区域
（即ち、ソース区域９２とドレーン区域９４）と、埋込
みＰ型ウエル区域９７と、イレースノードコントロール
ゲートを形成する埋込みＮ型プレート９８と、トンネル
誘電体１００（好ましくはトンネル酸化物）とから成っ
ている。ドレーン区域９４はソース区域９２から隔てら
れ、これらの間にはチャンネル区域９６が形成される。
上記トンネル酸化物は例えば、７０−１００オングスト
ローム（好ましくは８０オングストローム）の厚さを有
する二酸化シリコン材料である。メモリセル８０の作用
は当業者であれば表４を参照することにより理解できる
であろう。

【００４９】

【表４】

【００５０】上述したように、メモリセル８０は、別個
のイレースノード８８を含むという点を除けばセル３０
と同一である。トンネル酸化物６２ではなくイレースノ
ード８８によりイレース（消去）が行われるので（スプ
リットゲートトランジスタ３４を用いる場合）、ゲート
長さは低電圧ビット線接合部の低電圧という性質を反映
して（するために）短くされるかもしれない。特に、ス
プリットゲートトランジスタ３４が用いられるときのメ
モリセル８０については、以下のゲート長さが適用され
る。

【００５１】トランジスタ６８：０．２ミクロントランジスタ７０：０．４ミクロンプラスＬＶここで、ＬＶは０．２５ミクロンのリンチ値（Lynch va
lue ）に等しい。

【００５２】表４を参照する。今、Ｖｐｐ，Ｖｃｃ及び
Ｖｔが上述のような公称値（名目上の値）をとるとする
と、プログラミングはこの場合も、上記のような順序・
手法でチャンネルホットエレクトロンプログラミング
（Channel Hot Electron Programming）を用いて、トラ
ンジスタ６８と７０を介して行われる。

【００５３】しかしながら、表４に示したバイアス条件
が適用されるイレースモードの間は、イレースはイレー
スノード８８を介して起きる（行われる）。特に、イレ
ースは、電子がフローティングゲート８６（特に部分８
６ｃ）からトンネル酸化物１００を介してｎ⁺プレート
９８及びイレース線ＥＲＬへトンネル動作（Ｆｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍのトンネル現象）することにより
起きる。

【００５４】メモリセル８０のリード（読取り）は、メ
モリセル３０の場合に説明したのと全く同様な順序・手
法で行われる。別個のイレースノードを用いているの
で、スプリットゲートトランジスタ８４により占められ
るエリア（面積）を小さくすることができる。なぜなら
比較的低い電圧を低電圧ビット線ＬＶＢＬに供給する
だけでよいからである。

【００５５】本発明に係る第４の実施形態は、図８に示
されたメモリセル８０を用いると共に、図７に示された
スプリットゲートトランジスタ３４´を採用する。スプ
リットゲートトランジスタ３４´はスプリットゲートト
ランジスタ３４の代わりに用いられるものである。この
実施形態の作用は当業者であれば表５を参照することに
より理解することができるであろう。

【００５６】

【表５】

【００５７】スプリットゲートトランジスタ３４´を備
えたメモリセル８０の作用は、上記においてスプリット
ゲートトランジスタ３４を備えたメモリセル８０につい
て説明した作用と同じである。

【００５８】上記において本発明は好適な実施形態を用
いて説明され図示されてきたが、当業者であれば上記実
施形態に対して本発明の範囲内で種々の変形・変更を行
い得るであろう。

【図面の簡単な説明】

【図１】従来技術に係る４．５トランジスタシングルポ
リＥＥＰＲＯＭセルの簡略図である。

【図２】本発明の好適なメモリセルの実施形態を示す簡
略図である。

【図３】図２に示された好適なメモリセルの実施形態に
対応（相当）する半導体構造の平面レイアウト図であ
る。

【図４】図３の４−４線矢視断面図であって、簡略化且
つ拡大化された図である。この図は、厚い酸化物（膜）
と、本発明に係る薄い酸化物とを具備するシングルポリ
・スプリットゲート構造（single-poly split-gate str
ucture）を示している。

【図５】図３の５−５線矢視断面であって、簡略化且つ
拡大化された図である。この図は、本発明に係るコント
ロールゲートとして用いられる埋込プレートを示してい
る。

【図６】図２に概略的に示されているメモリセルの電気
等価回路を示す簡略図である。

【図７】図４に示されたシングルポリ・スプリットフロ
ーティングゲート構造の変形例の簡略拡大断面図であ
る。

【図８】本発明に係る図２のメモリセルの変形例の簡略
図であり、セレクトトランジスタから分離した（離れ
た、隔てられた）イレースノード（erase node）を特に
含んでいる。

【図９】図８に示されたメモリセルの変形例に対応（相
当）する半導体構造の平面レイアウト図である。

【図１０】図９の１０−１０線矢視断面図であって簡略
化且つ拡大化された図である。この図は、図８に概略的
に示されたメモリセルの変形例のイレースノード構造の
一部を示している。

【符号の説明】

３０メモリセル３２埋込みコントロールゲート３４スプリットゲートトランジスタ３６フローティングゲート３８基板４０ソース区域４２ドレーン区域４４チャンネル区域４６，５０多量ドーピングＮ＋オーム接触区域４８，５２少量ドーピングＮ型区域５４チャンネル４４の第１区域５６チャンネル４４の第２区域５８誘電体材料の層６８，７０トランジスタ８０メモリセル８８イレースノードＨＶＢＬ高電圧ビット線ＣＧコントロールゲートＬＶＢＬ低電圧ビット線ＥＲＬイレース線

───────────────────────────────────────────────────── フロントページの続き (71)出願人 596123420 3901 ＮｏｒｔｈＦｉｒｓｔＳｔｒｅｅｔ，ＳａｎＪｏｓｅ，Ｃａｌｉｆｏｒｎｉａ, (72)発明者ウェンチ・ティングアメリカ合衆国カリフォルニア州サンホゼラゴ・ヴィスタ・サークル 4837

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリセルであって、外部から印加された電位に反応して上記セルのプログラ
ミング及び検索（読取り）操作を制御する埋込コントロ
ールゲートと、上記埋込コントロールゲートに接続するよう操作可能な
フローティングゲート部分を有するスプリットゲートト
ランジスタとを含むことを特徴とする不揮発性メモリセ
ル。
【請求項２】上記スプリットゲートトランジスタが上
記不揮発性メモリセルを消去する消去ノード（erase no
de）部分をさらに有する請求項１記載の不揮発性メモリ
セル。
【請求項３】上記不揮発性メモリセルを消去するため
上記スプリットゲートトランジスタから間隔を取って設
けられた消去ノードをさらに含む請求項１記載の不揮発
性メモリセル。
【請求項４】上記スプリットゲートトランジスタが、ソース域と、ドレーン域と、上記ソース域と上記ドレーン域との間に形成されたチャ
ンネルと、上記ソース域、上記ドレーン域及び上記チャンネルの上
に配置された誘電性を有する素材からなる単層とをさら
に含み、上記フローティングゲート部分が上記層の上に配置さ
れ、上記層が、上記ソース域及び上記ドレーン域の一方
と上記チャンネルの一部の上を延びる誘電性を有するト
ンネル域を含み、上記誘電性を有するトンネル域が、誘
電性を有する素材からなる上記層の残りの部分により薄
い請求項１記載の不揮発性メモリセル。
【請求項５】上記スプリットゲートトランジスタが、第１の導電性タイプの基板と、上記第１の導電性タイプと反対の第２の導電性タイプの
第１の部分を含むソース域と、上記第２の導電性タイプの第１の部分を有するドレーン
域とをさらに含み、上記ソース域と上記ドレーン域が間隔を置いて設けられ
その間にチャンネルを形成し、上記ソース域が上記第２の導電性タイプの第２の部分を
さらに含み、上記ソース域の上記第２の部分が上記ソー
ス域の上記第１の部分から上記ドレーン域へと延びて第
１の比較的高い閾値ジャンクションを形成し、上記ドレーン域が、上記第２の導電性タイプを有する第
２の部分をさらに有し、上記ドレーン域の上記第２の部
分が上記ドレーン域の上記第１の部分から上記ソース域
へと延びて第２の比較的高い閾ジャンクションを形成す
る請求項１記載の不揮発性メモリセル。
【請求項６】第１の導電性タイプの半導体基板を含む
電気的消去書込み可能な読出専用メモリ（ＥＥＰＲＯ
Ｍ）セルであって、上記基板内に形成された上記第１の導電性タイプとは反
対の性質を有する第２の導電性タイプのソース域と、上記基板内に形成された上記第２の導電性タイプのドレ
ーン域とを含み、上記ソース域と上記ドレーン域とが間隔を取って設けら
れその間にチャンネル域を形成し、上記チャンネル域
が、上記ドレーン域から上記ソース域へと延びる第１の
部分域と、上記第１の部分域と上記ソース域との間の第
２の部分域とを有し、また、上記セルが、上記ソース域、上記ドレーン域及び上記チャンネルから
間隔を取って上記基板内に形成されると共に、上記第２
の導電性タイプの埋込コントロールゲート域と、上記基板を覆って形成された誘電性料材からなる単層
と、上記誘電性料材からなる層の上に配置されたフローティ
ングゲートとをさらに含み、上記層が、上記第２の部分域及び上記ソース域の少なく
とも一部分の上を延びる第１の誘電性を有するトンネル
域を有し、上記第１の誘電性を有するトンネル域の厚さ
が、上記チャンネルの上記第１の部分域及び上記ドレー
ン域の上に設けられた上記層の厚さより薄く、上記フローティングゲートが、上記チャンネルの上を延
びる第１の部分と、上記埋込コントロールゲートの上を
延びる第２の部分とを含み、上記チャンネルの上記第１
の部分域を含んで選択用トランジスタが形成され、該選
択用トランジスタが、上記メモリセルが選択されない場
合に上記フローティングゲートの過剰消去がターンオン
を引き起こすのを防止し、上記チャンネルの上記第２の
部分域を含んで読取り用トランジスタが形成され、該読
取り用トランジスタが、上記メモリセルが選択される場
合にメモリの状態を決定することを特徴とする第１の導
電性タイプの半導体基板を含む電気的消去書込み可能な
読出専用メモリ（ＥＥＰＲＯＭ）セル。
【請求項７】電子を上記誘電性を有する層を通して上
記フローティングゲートに注入可能にすることにより、
上記選択用トランジスタが上記メモリセルをプログラム
するために用いられ、又、電子を上記フローティングゲ
ートから上記誘電性を有する第１のトンネル域を通して
上記ソース域に除去可能にすることにより、上記誘電性
を有する第１のトンネル域が上記メモリセルを消去する
ために用いられる請求項６記載のメモリセル。
【請求項８】上記メモリセルが上記第２の導電性タイ
プの消去ノード域をさらに有し、上記消去ノード域が上
記基板中に形成されると共に上記埋込制御用ゲート域及
び上記ドレーン域及び上記ソース域から間隔を取って設
けられ、上記誘電性を有する層が上記消去ノード域の上
に配置された誘電性を有する第２のトンネル域をさらに
有し、上記フローティングゲートが上記誘電性を有する
第２のトンネル域の上を延びる第３の部分を含み、電子を上記誘電性を有する層を通して上記フローティン
グゲートに注入可能にすることにより、上記選択用トラ
ンジスタが上記メモリセルをプログラムするために用い
られ、又、電子を上記フローティングゲートから上記誘
電性を有する第２のトンネル域を通して上記消去ノード
域に除去可能にすることにより、上記誘電性を有する第
２のトンネル域が上記メモリセルを消去するために用い
られる請求項６記載のメモリセル。
【請求項９】上記第１の導電性タイプがｐ型のシリコ
ンであり、上記第２の導電性タイプがｎ型のシリコンで
ある請求項７記載のメモリセル。
【請求項１０】上記第１の導電性タイプがｐ型のシリ
コンであり、上記第２の導電性タイプがｎ型のシリコン
である請求項８記載のメモリセル。
【請求項１１】上記ソース域及び上記ドレーン域が各
々比較的重くドープされたｎ⁺部分と比較的軽くドープ
されたｎ部分とを有し、これにより突抜け現象における
特性が改良される請求項９記載のメモリセル。
【請求項１２】第１の導電性タイプの半導体基板を有
する電気的消去書込み可能な読出し専用メモリ（ＥＥＰ
ＲＯＭ）セルであって、上記第１の導電性タイプと反対の第２の導電性タイプの
第１の部分と上記第１の導電性タイプの第２の部分とを
有すると共に上記基板内に形成されるソース域と、上記第２の導電性タイプの第１の部分と上記第１の導電
性タイプの第２の部分とを有すると共に上記基板内に形
成されるドレーン域とを含み、上記ソース域の上記第２の部分が、上記ソース域の上記
第１の部分から上記ドレーン域に延びると共に上記基板
よりも重くドープされ、又、上記ドレーン域の上記第２
の部分が、上記ドレーン域の上記第１の部分から上記ソ
ース域へと延びると共に上記基板よりも重くドープさ
れ、上記ソース域及び上記ドレーン域が間隔を取って設
けられてその間にチャンネルを形成し、上記メモリセルが、上記基板内に形成され且つ上記ソース域及び上記ドレー
ン域及び上記チャンネルから間隔を取って設けられた上
記第２の導電性タイプの埋込コントロールゲート域と、上記基板質の上に形成された誘電性を有する料材からな
る単層と、上記誘電性を有する料材からなる単層の上に配置された
フローティングゲートとをさらに含み、上記誘電性を有する素材の層が、上記ドレーン域及び上
記チャンネル域及び上記ソース域の上を延びる第１の部
分を有し、上記フローティングゲートが、上記チャンネルの上を延
びる第１の部分と上記埋込コントロールゲートの上を延
びる第２の部分とを有し、上記ソース域の上記第１の部
分及び上記第２の部分と、上記ドレーン域の上記第１の
部分及び上記第２の部分とが、各々ジャンクションを形
成し、これらのジャンクション（接合部）に第１の閾値
が付随し、上記第１の閾値は上記チャンネルに付随した
第２の閾値よりもマグニチュードにおいて大きく、その
結果、上記メモリセルが選択されない場合に上記フロー
ティングゲートの過剰消去によるターンオン（turn on)
の発生が防止されることを特徴とする第１の導電性タイ
プの半導体基板を有する電気的消去書込み可能な読出し
専用メモリ（ＥＥＰＲＯＭ）セル。
【請求項１３】上記メモリセルが上記第２の導電性タ
イプの消去ノード域をさらに含み、上記消去ノード域が
上記基板内に形成されると共に上記埋込コントロールゲ
ート域及び上記ドレーン域及び上記ソース域から間隔を
取って設けられ、上記誘電性を有する素材の層が上記消
去ノード域の上を延びる第２の部分をさらに含み、上記
フローティングゲートが上記消去ノード域の上を延びる
第３の部分をさらに有し、電子を上記誘電性を有する素
材の層を通して上記フローティングゲートに注入可能に
することにより、上記誘電性を有する素材の層の上記第
１の部分が上記メモリセルをプログラムするのに用いら
れ、電子を上記フローティングゲートから上記誘電性を
有する素材の層の上記第２の部分を通して上記消去ノー
ド域に除去可能にすることにより、上記誘電性を有する
素材の層の上記第２の部分が上記メモリセルを消去する
ために用いられる請求項記載１２のメモリセル。