JPH09172185A - 順スタガ型薄膜トランジスタ - Google Patents
順スタガ型薄膜トランジスタInfo
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- JPH09172185A JPH09172185A JP31598796A JP31598796A JPH09172185A JP H09172185 A JPH09172185 A JP H09172185A JP 31598796 A JP31598796 A JP 31598796A JP 31598796 A JP31598796 A JP 31598796A JP H09172185 A JPH09172185 A JP H09172185A
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- thin film
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Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 ソース・ドレイン領域特性が均一であり、高
いキャリア走行特性を有する順スタガ型薄膜トランジス
タを実現する。 【解決手段】 本発明の順スタガ型薄膜トランジスタ
は、ガラス基板１上に、少なくともソース・ドレイン層
２、半導体膜３、ゲート絶縁膜４およびゲート電極５と
を順次積層して形成される構造を有しており、前記半導
体膜３と前記ゲート絶縁膜４との間の境界面が、ソース
・ドレイン領域２から所定のチャネル領域に亘って平坦
に形成されることを特徴としている。これにより、ソー
ス・ドレイン領域特性が均一であり、且つ高いキャリア
走行特性を有する順スタガ型薄膜トランジスタが実現さ
れる。
いキャリア走行特性を有する順スタガ型薄膜トランジス
タを実現する。 【解決手段】 本発明の順スタガ型薄膜トランジスタ
は、ガラス基板１上に、少なくともソース・ドレイン層
２、半導体膜３、ゲート絶縁膜４およびゲート電極５と
を順次積層して形成される構造を有しており、前記半導
体膜３と前記ゲート絶縁膜４との間の境界面が、ソース
・ドレイン領域２から所定のチャネル領域に亘って平坦
に形成されることを特徴としている。これにより、ソー
ス・ドレイン領域特性が均一であり、且つ高いキャリア
走行特性を有する順スタガ型薄膜トランジスタが実現さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は順スタガ型薄膜トラ
ンジスタおよびその製造方法に関し、特に液晶ディスプ
レイ、密着型イメージセンサおよび蛍光表示管等に対す
る応用を目的として、汎用ガラス基板上に形成される薄
膜トランジスタならびに当該薄膜トランジスタを用いて
形成される薄膜トランジスタアレイを含む順スタガ型薄
膜トランジスタ及びその製造方法に関する。
ンジスタおよびその製造方法に関し、特に液晶ディスプ
レイ、密着型イメージセンサおよび蛍光表示管等に対す
る応用を目的として、汎用ガラス基板上に形成される薄
膜トランジスタならびに当該薄膜トランジスタを用いて
形成される薄膜トランジスタアレイを含む順スタガ型薄
膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】従来、前記液晶ディスプレイ等の低コス
ト化および高精細化に伴ない、従来液晶駆動用として用
いられてきている水素化アモルファスシリコン薄膜トラ
ンジスタに比較して、よりスイッチング動作の速い能動
素子が必要とされ、その実現が要求されている。その一
つとして、エキシマレーザアニール法により形成される
多結晶シリコン薄膜を、その能動層として形成される多
結晶シリコン薄膜トランジスタの開発が進んでいる。エ
キシマレーザアニール法とは、ガラス基板上に形成され
るシリコン薄膜に、紫外線・短パルスレーザであるエキ
シマレーザを照射することにより、シリコン薄膜のみの
溶融再結晶化、もしくは欠陥のアニールを行うことによ
り、良質の多結晶シリコン薄膜を得る方法である。この
方法においては、紫外線・短パルスレーザを用いるため
に、レーザ吸収はシリコン表面のみにおいて行われ、基
板に対する熱的ダメージを与えることがないので、シリ
コンの高温処理が可能となる。従って、基板材料には、
軟化点の低い汎用ガラスを使用することも可能である。
ト化および高精細化に伴ない、従来液晶駆動用として用
いられてきている水素化アモルファスシリコン薄膜トラ
ンジスタに比較して、よりスイッチング動作の速い能動
素子が必要とされ、その実現が要求されている。その一
つとして、エキシマレーザアニール法により形成される
多結晶シリコン薄膜を、その能動層として形成される多
結晶シリコン薄膜トランジスタの開発が進んでいる。エ
キシマレーザアニール法とは、ガラス基板上に形成され
るシリコン薄膜に、紫外線・短パルスレーザであるエキ
シマレーザを照射することにより、シリコン薄膜のみの
溶融再結晶化、もしくは欠陥のアニールを行うことによ
り、良質の多結晶シリコン薄膜を得る方法である。この
方法においては、紫外線・短パルスレーザを用いるため
に、レーザ吸収はシリコン表面のみにおいて行われ、基
板に対する熱的ダメージを与えることがないので、シリ
コンの高温処理が可能となる。従って、基板材料には、
軟化点の低い汎用ガラスを使用することも可能である。
【０００３】このような多結晶シリコン薄膜を用いた薄
膜トランジスタの構造には、プレーナ型、順スタガ型お
よび逆スタガ型などがあるが、順スタガ型トランジスタ
（例えば、Ｋ．Ｓｅｒａ，ｅｔ ａｌ．Ｅｘｔｅｎｄｅ
ｄ Ａｂｓｔｒａｃｔｓ ｏｆ １９９１ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅ
ｒｉａｌｓ，Ｙｏｋｏｈａｍａ，１９９１，ｐｐ５９０
−５９２）は、プレーナ型等のトランジスタに比較し
て、リーク電流の低減を図ることが可能であるという特
徴がある。図４に示されるのは、従来の多結晶シリコン
薄膜を用いた薄膜トランジスタの一例の断面図であり、
ガラス基板１に対して、ゲート電極５、ゲート絶縁膜
４、活性層Ｐｏｌｙ−Ｓｉ６、リンが注入されているｎ
+ シリコン層９およびＷＳｉ（タングステン・シリサイ
ド：以下、原子記号を用いてＷＳｉと略称する）７が積
層されて形成されている。
膜トランジスタの構造には、プレーナ型、順スタガ型お
よび逆スタガ型などがあるが、順スタガ型トランジスタ
（例えば、Ｋ．Ｓｅｒａ，ｅｔ ａｌ．Ｅｘｔｅｎｄｅ
ｄ Ａｂｓｔｒａｃｔｓ ｏｆ １９９１ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅ
ｒｉａｌｓ，Ｙｏｋｏｈａｍａ，１９９１，ｐｐ５９０
−５９２）は、プレーナ型等のトランジスタに比較し
て、リーク電流の低減を図ることが可能であるという特
徴がある。図４に示されるのは、従来の多結晶シリコン
薄膜を用いた薄膜トランジスタの一例の断面図であり、
ガラス基板１に対して、ゲート電極５、ゲート絶縁膜
４、活性層Ｐｏｌｙ−Ｓｉ６、リンが注入されているｎ
+ シリコン層９およびＷＳｉ（タングステン・シリサイ
ド：以下、原子記号を用いてＷＳｉと略称する）７が積
層されて形成されている。
【０００４】
【発明が解決しようとする課題】上述した従来の多結晶
シリコン薄膜を用いた薄膜トランジスタにおいては、そ
の構造上ならびに製造上において以下に示す欠点があ
る。
シリコン薄膜を用いた薄膜トランジスタにおいては、そ
の構造上ならびに製造上において以下に示す欠点があ
る。
【０００５】第１点として、構造に関する点において
は、図４の従来例の薄膜トランジスタの断面図における
活性層・ドレイン（もしくはソース）の結合領域Ｃにお
いて、構造的な段差が生じる。この段差により、薄膜ト
ランジスタの動作時において、ソース・ドレイン方向お
よびゲート・ドレイン方向に向って、不均一な電界分布
が誘起される。このような過度のドレイン端に対する電
界集中は、当該薄膜トランジスタの耐性を低下させ、駆
動電圧および信頼性の点において性能劣化をもたす要因
になるという欠点がある。また、その構造上、製造工程
においても、ソース・ドレイン領域のパターニング時
に、端部テーパー角の不均一性および段差に伴う活性層
堆積膜厚のばらつき等が発生して、耐圧の不均一性およ
びトランジスタ特性のばらつきにつながるという欠点が
ある。
は、図４の従来例の薄膜トランジスタの断面図における
活性層・ドレイン（もしくはソース）の結合領域Ｃにお
いて、構造的な段差が生じる。この段差により、薄膜ト
ランジスタの動作時において、ソース・ドレイン方向お
よびゲート・ドレイン方向に向って、不均一な電界分布
が誘起される。このような過度のドレイン端に対する電
界集中は、当該薄膜トランジスタの耐性を低下させ、駆
動電圧および信頼性の点において性能劣化をもたす要因
になるという欠点がある。また、その構造上、製造工程
においても、ソース・ドレイン領域のパターニング時
に、端部テーパー角の不均一性および段差に伴う活性層
堆積膜厚のばらつき等が発生して、耐圧の不均一性およ
びトランジスタ特性のばらつきにつながるという欠点が
ある。
【０００６】また、第２点としては、レーザアニール工
程を経て形成される薄膜トランジスタの場合には、ソー
ス・ドレイン電極層であるｎ+ 層もしくはｐ+ 層の形成
パターニング後に、チャネル層を形成するシリコン層を
堆積してレーザを照射するという工程を経ている。この
場合、従来例においては、図４における領域Ａおよび領
域ＢにおけるＳｉ層の厚さが異なるために、レーザアニ
ール・プロセスにおける温度プロセスに差異が生じ、領
域Ａと領域ＢとのＳｉの結晶構造が異なるという問題が
ある。このことは、プレーナ型薄膜トランジスタにおい
て、チャネル層の厚さの異なる薄膜トランジスタを製作
した場合に、最も高い移動度を与える最適照射強度が変
化することによっても確認されている。即ち、チャネル
層の厚さが大きくなるに従い最適照射強度も大きくな
る。従って、そのときのレーザアニール条件を、領域Ａ
に対応するチャネル領域の最適形成条件に設定するもの
とすると、領域Ｂにおけるシリコン層の厚さが領域Ａに
おけるシリコン層の厚さに比較して大きくなるために熱
容量が大きくなり、領域Ａに比較して結晶性の低い多結
晶シリコンが形成される。この結果、領域Ｂのキャリア
伝導特性が領域Ａにおけるキャリア伝導性に比較して低
く、これにより、形成される薄膜トランジスタの性能低
下および特性のばらつきの拡大等が促進されるという欠
点がある。
程を経て形成される薄膜トランジスタの場合には、ソー
ス・ドレイン電極層であるｎ+ 層もしくはｐ+ 層の形成
パターニング後に、チャネル層を形成するシリコン層を
堆積してレーザを照射するという工程を経ている。この
場合、従来例においては、図４における領域Ａおよび領
域ＢにおけるＳｉ層の厚さが異なるために、レーザアニ
ール・プロセスにおける温度プロセスに差異が生じ、領
域Ａと領域ＢとのＳｉの結晶構造が異なるという問題が
ある。このことは、プレーナ型薄膜トランジスタにおい
て、チャネル層の厚さの異なる薄膜トランジスタを製作
した場合に、最も高い移動度を与える最適照射強度が変
化することによっても確認されている。即ち、チャネル
層の厚さが大きくなるに従い最適照射強度も大きくな
る。従って、そのときのレーザアニール条件を、領域Ａ
に対応するチャネル領域の最適形成条件に設定するもの
とすると、領域Ｂにおけるシリコン層の厚さが領域Ａに
おけるシリコン層の厚さに比較して大きくなるために熱
容量が大きくなり、領域Ａに比較して結晶性の低い多結
晶シリコンが形成される。この結果、領域Ｂのキャリア
伝導特性が領域Ａにおけるキャリア伝導性に比較して低
く、これにより、形成される薄膜トランジスタの性能低
下および特性のばらつきの拡大等が促進されるという欠
点がある。
【０００７】
【課題を解決するための手段】絶縁性基板上に順次形成
された、少なくともソース・ドレイン領域、半導体膜、
ゲート絶縁膜およびゲート電極とからなる薄膜トランジ
スタにおいて、前記半導体膜は前記ソース・ドレイン領
域となる低抵抗シリコン層の上部に配置されると共に、
チャネル領域を構成する。さらに、チャネル領域におけ
る前記半導体膜の厚さｔ１、前記ソース・ドレイン領域
上部に配置された上記半導体膜の厚さｔ２とソース・ド
レイン領域の厚さｔ３とが ｔ１＝ｔ２＋ｔ３ の関係にあることを特徴としている。
された、少なくともソース・ドレイン領域、半導体膜、
ゲート絶縁膜およびゲート電極とからなる薄膜トランジ
スタにおいて、前記半導体膜は前記ソース・ドレイン領
域となる低抵抗シリコン層の上部に配置されると共に、
チャネル領域を構成する。さらに、チャネル領域におけ
る前記半導体膜の厚さｔ１、前記ソース・ドレイン領域
上部に配置された上記半導体膜の厚さｔ２とソース・ド
レイン領域の厚さｔ３とが ｔ１＝ｔ２＋ｔ３ の関係にあることを特徴としている。
【０００８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００９】図１は本発明の第１の実施例の断面構造を
示す図である。図１に示されるように、本実施例は、ガ
ラス基板１上に、ゲート電極５、ゲート絶縁膜４、半導
体膜３およびソース・ドレイン層２が積層されて形成さ
れる。図１に示されるように、本発明の特徴とするとこ
ろは、積層構造において、半導体膜３とゲート絶縁膜４
との間の界面に段差がないことである。
示す図である。図１に示されるように、本実施例は、ガ
ラス基板１上に、ゲート電極５、ゲート絶縁膜４、半導
体膜３およびソース・ドレイン層２が積層されて形成さ
れる。図１に示されるように、本発明の特徴とするとこ
ろは、積層構造において、半導体膜３とゲート絶縁膜４
との間の界面に段差がないことである。
【００１０】一般に、ソース・ドレイン耐圧は、ドレイ
ン端における過度の電界集中に起因するキャリアのイン
パクト・イオン化により低下する。従って、ドレイン端
付近における電界集中を緩和することにより、耐圧の低
下を防止することができる。従来の順スタガ型薄膜トラ
ンジスタにおいては、前述の課題の項において説明した
ように、図４の領域Ｃに示されるような段差が存在する
ために、ゲート・ドレイン方向の電界とソース・ドレイ
ン方向の電界が複合的に集中し易い状態となっている。
しかしながら、本発明においては、図１に示されるよう
に段差が排除されるために、段差に起因する電界集中を
防止することが可能である。また、製造上のプロセスの
面においても、従来例においては、ソース・ドレイン膜
のパターン・エッジ部におけるテーパ角の変化により段
差形状にも変化を生じ、製造上における不安定性をもた
らすことになるが、本実施例においては、図１に見られ
るように段差が形成されないことにより、上記の段差形
状に起因する電界集中のばらつきを防止することができ
る。従って、本発明により段差に伴う高電界領域が緩和
され、耐圧の低下が防止される。
ン端における過度の電界集中に起因するキャリアのイン
パクト・イオン化により低下する。従って、ドレイン端
付近における電界集中を緩和することにより、耐圧の低
下を防止することができる。従来の順スタガ型薄膜トラ
ンジスタにおいては、前述の課題の項において説明した
ように、図４の領域Ｃに示されるような段差が存在する
ために、ゲート・ドレイン方向の電界とソース・ドレイ
ン方向の電界が複合的に集中し易い状態となっている。
しかしながら、本発明においては、図１に示されるよう
に段差が排除されるために、段差に起因する電界集中を
防止することが可能である。また、製造上のプロセスの
面においても、従来例においては、ソース・ドレイン膜
のパターン・エッジ部におけるテーパ角の変化により段
差形状にも変化を生じ、製造上における不安定性をもた
らすことになるが、本実施例においては、図１に見られ
るように段差が形成されないことにより、上記の段差形
状に起因する電界集中のばらつきを防止することができ
る。従って、本発明により段差に伴う高電界領域が緩和
され、耐圧の低下が防止される。
【００１１】次に、図１に示される第１の実施例の順ス
タガ型薄膜トランジスタを形成する処理手順について説
明する。先ず、無アルカリのガラス基板１上に、アモル
ファス・シリコン膜を堆積し、ソース・ドレイン領域に
イオン注入法によりリン（Ｐ）を注入する。従来例の場
合には、この段階においてソース・ドレイン層のパター
ニングが行われるが、本実施例においては、パターニン
グを行うことなく、チャネル層となるアモルファス・シ
リコン膜を積層する。次に、固相成長法により、上記ア
モルファス・シリコン膜を多結晶化して、チャネル層の
形成ならびにソース・ドレイン層２の活性化を行う。そ
の後、ゲート絶縁膜４として二酸化シリコンを積層し、
またゲート電極５としてアルミニウムをそれぞれ積層し
て薄膜トランジスタを製作する。これにより、移動度：
６１（cm2 ／Vsec）、しきい値：２．６（Ｖ）の特性を
示し、図３に示されるドレイン電流−ドレイン電圧特性
により明らかなように、ソース・ドレイン耐圧が１５Ｖ
以上という、従来の段差を有する薄膜トランジスタに比
較して極めて高いソース・ドレイン耐圧の薄膜トランジ
スタが実現される。
タガ型薄膜トランジスタを形成する処理手順について説
明する。先ず、無アルカリのガラス基板１上に、アモル
ファス・シリコン膜を堆積し、ソース・ドレイン領域に
イオン注入法によりリン（Ｐ）を注入する。従来例の場
合には、この段階においてソース・ドレイン層のパター
ニングが行われるが、本実施例においては、パターニン
グを行うことなく、チャネル層となるアモルファス・シ
リコン膜を積層する。次に、固相成長法により、上記ア
モルファス・シリコン膜を多結晶化して、チャネル層の
形成ならびにソース・ドレイン層２の活性化を行う。そ
の後、ゲート絶縁膜４として二酸化シリコンを積層し、
またゲート電極５としてアルミニウムをそれぞれ積層し
て薄膜トランジスタを製作する。これにより、移動度：
６１（cm2 ／Vsec）、しきい値：２．６（Ｖ）の特性を
示し、図３に示されるドレイン電流−ドレイン電圧特性
により明らかなように、ソース・ドレイン耐圧が１５Ｖ
以上という、従来の段差を有する薄膜トランジスタに比
較して極めて高いソース・ドレイン耐圧の薄膜トランジ
スタが実現される。
【００１２】図２は、本発明の第２の実施例の積層断面
を示す図である。図２に示されるように、本実施例は、
ガラス基板１上に、ゲート電極５、ゲート絶縁膜４、活
性層Ｐｏｌｙ−Ｓｉ６、リン（Ｐ）が注入されたｎ+ シ
リコン層９、成膜されたままレーザアニールされたシリ
コン層９およびＷＳｉ層７が積層されて形成されてい
る。本実施例における処理手順としては、日本電気硝子
（株）製のＯＡ−２基板によるガラス基板１上に、ソー
ス・ドレイン電極層として、ＷＳｉ層７をスパッタ法に
より５０（nm）形成し、ホトリソグラフィおよびドライ
エッチングによりパターニング形成する。次に、アモル
ファス・シリコン層を、減圧化学気相成長法（以下ＬＰ
ＣＶＤ法という）により５５０℃において７５（nm）堆
積した後に、チャネル領域下部となる部分を、フォトレ
ジストをマスクとしてリン（Ｐ）をイオン注入し、ｎ+
シリコン層９を形成する。以上のようにソース・ドレイ
ン領域を形成した後に、活性層となるａ−Ｓｉ薄膜より
なる半導体膜をＬＰＣＶＤ法により５５０℃において７
５（nm）堆積し、エキシマレーザを照射して、活性層Ｐ
ｏｌｙ−Ｓｉ６を形成する。レーザの照射条件として
は、強度：４５０mJ／cm2 、一箇所当りのレーザ照射回
数：５ショットにより行った。エキシマレーザ照射によ
り、上記半導体膜は多結晶シリコンとなり、電気伝導性
が向上される。
を示す図である。図２に示されるように、本実施例は、
ガラス基板１上に、ゲート電極５、ゲート絶縁膜４、活
性層Ｐｏｌｙ−Ｓｉ６、リン（Ｐ）が注入されたｎ+ シ
リコン層９、成膜されたままレーザアニールされたシリ
コン層９およびＷＳｉ層７が積層されて形成されてい
る。本実施例における処理手順としては、日本電気硝子
（株）製のＯＡ−２基板によるガラス基板１上に、ソー
ス・ドレイン電極層として、ＷＳｉ層７をスパッタ法に
より５０（nm）形成し、ホトリソグラフィおよびドライ
エッチングによりパターニング形成する。次に、アモル
ファス・シリコン層を、減圧化学気相成長法（以下ＬＰ
ＣＶＤ法という）により５５０℃において７５（nm）堆
積した後に、チャネル領域下部となる部分を、フォトレ
ジストをマスクとしてリン（Ｐ）をイオン注入し、ｎ+
シリコン層９を形成する。以上のようにソース・ドレイ
ン領域を形成した後に、活性層となるａ−Ｓｉ薄膜より
なる半導体膜をＬＰＣＶＤ法により５５０℃において７
５（nm）堆積し、エキシマレーザを照射して、活性層Ｐ
ｏｌｙ−Ｓｉ６を形成する。レーザの照射条件として
は、強度：４５０mJ／cm2 、一箇所当りのレーザ照射回
数：５ショットにより行った。エキシマレーザ照射によ
り、上記半導体膜は多結晶シリコンとなり、電気伝導性
が向上される。
【００１３】従来は、上記イオン注入を行わずに、残さ
れたシリコン層８をエッチング除去していたが、本発明
によれば、当該シリコン層８は、ソース・ドレイン領域
とともに活性層下部に存在するため、ソース・ドレイン
領域と同様の熱特性を示す。従って、レーザ・アニール
時においては、活性層となるべく堆積されたａ−Ｓｉ薄
膜よりなる半導体膜３に吸収された熱エネルギーは、シ
リコン層８およびソース・ドレイン領域中において均一
に拡散して加熱し、これにより、ソース・ドレイン間の
活性層領域においては、水平方向に均一な多結晶シリコ
ン層が形成される。その後、ゲート絶縁膜４を生成する
二酸化シリコン層を、ＬＰＣＶＤ法により１２０（nm）
堆積して形成し、ゲート電極５を生成するアルミニウム
層をスパッタ法により３０００（nm）の厚さで形成す
る。このようにして、１５０（mm）平方にわたり薄膜ト
ランジスタ群を形成したことにより、移動度：３．６
（cm2／Vsec）、しきい値：２．６（Ｖ）±０．０８
（Ｖ）と、略±３％のばらつきの範囲において、高移動
度であり、且つ均一性の高い薄膜トランジスタが製作さ
れた。従来の方法によれば、１４０（cm2 ／Vsec）程度
の移動度が得られていたにもかかわらず、特性の分布と
しては±１０％程度とのひろがりとなり、特性の均一性
に乏しいという問題があったのに対比して、本実施例に
おいては、高均一のレーザ・アニール順スタガ型薄膜ト
ランジスタの製造が可能となる。
れたシリコン層８をエッチング除去していたが、本発明
によれば、当該シリコン層８は、ソース・ドレイン領域
とともに活性層下部に存在するため、ソース・ドレイン
領域と同様の熱特性を示す。従って、レーザ・アニール
時においては、活性層となるべく堆積されたａ−Ｓｉ薄
膜よりなる半導体膜３に吸収された熱エネルギーは、シ
リコン層８およびソース・ドレイン領域中において均一
に拡散して加熱し、これにより、ソース・ドレイン間の
活性層領域においては、水平方向に均一な多結晶シリコ
ン層が形成される。その後、ゲート絶縁膜４を生成する
二酸化シリコン層を、ＬＰＣＶＤ法により１２０（nm）
堆積して形成し、ゲート電極５を生成するアルミニウム
層をスパッタ法により３０００（nm）の厚さで形成す
る。このようにして、１５０（mm）平方にわたり薄膜ト
ランジスタ群を形成したことにより、移動度：３．６
（cm2／Vsec）、しきい値：２．６（Ｖ）±０．０８
（Ｖ）と、略±３％のばらつきの範囲において、高移動
度であり、且つ均一性の高い薄膜トランジスタが製作さ
れた。従来の方法によれば、１４０（cm2 ／Vsec）程度
の移動度が得られていたにもかかわらず、特性の分布と
しては±１０％程度とのひろがりとなり、特性の均一性
に乏しいという問題があったのに対比して、本実施例に
おいては、高均一のレーザ・アニール順スタガ型薄膜ト
ランジスタの製造が可能となる。
【００１４】以上、本発明の実施例について示してきた
が、成膜方法としては、上述のように、ＬＰＣＶＤ法お
よびスパッタリング法に限定されるものではなく、蒸
着、プラズマＣＶＤ法および常圧ＣＶＤ法等の他の手段
を用いても、本発明が有効に適用されることはいうまで
もない。また、イオン注入手段についても、イオンドー
ピング法およびレーザドーピング法等の他の手段を用い
る場合においても、本発明が有効に適用される。
が、成膜方法としては、上述のように、ＬＰＣＶＤ法お
よびスパッタリング法に限定されるものではなく、蒸
着、プラズマＣＶＤ法および常圧ＣＶＤ法等の他の手段
を用いても、本発明が有効に適用されることはいうまで
もない。また、イオン注入手段についても、イオンドー
ピング法およびレーザドーピング法等の他の手段を用い
る場合においても、本発明が有効に適用される。
【００１５】
【発明の効果】以上説明したように、本発明は、ガラス
基板上に、少なくともソース・ドレイン層、半導体膜、
ゲート絶縁膜およびゲート電極とを順次積層して形成さ
れる構造を有し、前記半導体膜と前記ゲート絶縁膜との
間の境界面を、前記ソース・ドレイン領域から所定のチ
ャネル領域に亘って平坦に形成することにより、ソース
・ドレイン領域とチャネル領域とのレーザ・アニール・
プロセスを均一に行うことが可能となり、これにより、
均一な特性を有し、且つより高いキャリア走行特性を有
する順スタガ型薄膜トランジスタを実現することができ
るという効果がある。
基板上に、少なくともソース・ドレイン層、半導体膜、
ゲート絶縁膜およびゲート電極とを順次積層して形成さ
れる構造を有し、前記半導体膜と前記ゲート絶縁膜との
間の境界面を、前記ソース・ドレイン領域から所定のチ
ャネル領域に亘って平坦に形成することにより、ソース
・ドレイン領域とチャネル領域とのレーザ・アニール・
プロセスを均一に行うことが可能となり、これにより、
均一な特性を有し、且つより高いキャリア走行特性を有
する順スタガ型薄膜トランジスタを実現することができ
るという効果がある。
【図１】本発明の第１の実施例の積層断面図である。
【図２】本発明の第２の実施例の積層断面図である。
【図３】ドレイン電流／ドレイン電圧特性を示す図であ
る。
る。
【図４】従来例の積層断面図である。
１ ガラス基板 ２ ソース・ドレイン層 ３ 半導体膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ 活性層Ｐｏｌｙ−Ｓｉ ７ ＷＳｉ層 ８ シリコン層 ９ ｎ+ シリコン層
Claims (1)
- 【請求項１】絶縁性基板上に順次形成された、少なくと
もソース・ドレイン領域、半導体膜、ゲート絶縁膜およ
びゲート電極とからなる薄膜トランジスタにおいて、前
記半導体膜は前記ソース・ドレイン領域上部およびチャ
ネル領域に配置され、チャネル領域における前記半導体
膜の厚さが、前記ソース・ドレイン領域上部に配置され
た前記半導体膜の厚さと前記ソース・ドレイン領域の厚
さとの和に等しいことを特徴とする順スタガ型薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31598796A JP3190841B2 (ja) | 1996-11-27 | 1996-11-27 | 順スタガ型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31598796A JP3190841B2 (ja) | 1996-11-27 | 1996-11-27 | 順スタガ型薄膜トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297141A Division JP2646977B2 (ja) | 1993-11-29 | 1993-11-29 | 順スタガ型薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172185A true JPH09172185A (ja) | 1997-06-30 |
| JP3190841B2 JP3190841B2 (ja) | 2001-07-23 |
Family
ID=18071985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31598796A Expired - Lifetime JP3190841B2 (ja) | 1996-11-27 | 1996-11-27 | 順スタガ型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190841B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105577A (ja) * | 1987-10-16 | 1989-04-24 | Fujitsu Ltd | 薄膜トランジスタマトリクスパネルの製造方法 |
| JPH04324683A (ja) * | 1991-04-25 | 1992-11-13 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH04334065A (ja) * | 1991-05-09 | 1992-11-20 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
-
1996
- 1996-11-27 JP JP31598796A patent/JP3190841B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105577A (ja) * | 1987-10-16 | 1989-04-24 | Fujitsu Ltd | 薄膜トランジスタマトリクスパネルの製造方法 |
| JPH04324683A (ja) * | 1991-04-25 | 1992-11-13 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH04334065A (ja) * | 1991-05-09 | 1992-11-20 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3190841B2 (ja) | 2001-07-23 |
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