JPH09178785A - パルス計数回路およびｆｖ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 パルス計数回路の応答性を向上する。 【解決手段】 パルス計数回路１１は、入力信号を入力
信号カウンタ１６で計数し、（Ｂ）で示すカウント期間
設定用タイマ回路１５からのタイマ信号によって設定さ
れる計数期間毎にラッチ１７にラッチし、ラッチ１７の
記憶値をＤ／Ａ変換回路１２に与え、周波数から電圧値
へのＦＶ変換を行う。コンパレータ１９は、入力信号カ
ウンタ１６の計数値とラッチ１７の記憶値とを比較し、
小さくない方の値をセレクタ２０によって選択してＤ／
Ａ変換回路１２に与える。入力信号の周波数が急上昇す
るようなときには、入力信号カウンタ１６の計数値が直
接パルス計数値として導出されるので、入力信号急上昇
時の応答性を向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定時間当たりに
入力される各種パルス信号の数を計数するパルス計数回
路、およびパルス計数回路を用いて各種入力信号の周波
数を電圧に変換するＦＶ変換回路に関する。

【０００２】

【従来の技術】従来からのパルス計数回路およびＦＶ変
換回路の典型的な構成を図２０に示す。入力信号は、パ
ルス計数回路１で所定時間当たりのパルス数として計数
されてデジタル値に変換され、Ｄ／Ａ変換回路２によっ
てデジタル値からアナログ値を表す信号に変換される。
パルス計数回路１およびＤ／Ａ変換回路２を含むＦＶ変
換回路３は、入力信号の周波数を単位時間内のパルス数
として検出し、検出したパルス数に対応する電圧レベル
を有するアナログ出力を導出する。

【０００３】パルス計数回路１内には、各種入力信号を
波形整形してパルス波に変換する波形整形回路４と、パ
ルス波を計数する所定時間であるカウント期間Ｔを決定
するタイマ信号を出力するカウント期間設定用タイマ５
と、カウント期間Ｔの間に入る波形整形回路４からの出
力パルスの数をＮビットのデジタル値で計数する入力信
号カウンタ６と、タイマ信号によってカウント期間終了
時の入力信号カウンタ６の出力値を保持するラッチ７
と、カウント期間設定用タイマ５からのタイマ信号を一
定時間遅らせて入力信号カウンタ６をクリアする遅延回
路８とを含む。Ｄ／Ａ変換回路２は、ラッチ７からのデ
ジタル出力をアナログ出力に変換する。

【０００４】図２１は、図２０のパルス計数回路１の主
要部分の信号波形を示す。カウント期間設定用タイマ５
から出力されるタイマ信号は（ｂ）で示すラッチ信号と
してラッチ７のクロック入力ＣＫおよび遅延回路８の入
力に与えられる。遅延回路８は、タイマ信号を時間Δｔ
だけ遅らせて、（ｃ）で示すクリア信号を入力信号カウ
ンタ６のクリア入力ＣＬに与える。カウント期間設定用
タイマ５は、（ａ）で示すリセット入力が解除される
と、カウント周期Ｔでタイマ出力をラッチ信号（ｂ）と
して導出する。時刻ｔ１でラッチ信号（ｂ）が立上がる
時点で、ラッチ７にはその直前の入力信号カウンタ６の
計数値ｍが取込まれて保持される。入力信号カウンタ６
は、（ｃ）のクリア信号によって計数値が零にクリアさ
れ、波形整形回路４から出力され、（ｄ）で示す入力パ
ルス信号を改めて計数する。時刻ｔ２までのカウント期
間Ｔの間に入力パルス信号（ｄ）の立上がりがｎ回あれ
ば、時刻ｔ２以降、ラッチ７からの（ｆ）で示すラッチ
出力はｍからｎに変わる。

【０００５】

【発明が解決しようとする課題】図２０および図２１で
説明したパルス計数回路１では、カウント期間Ｔが一定
であり、またラッチのデジタル出力やＤ／Ａ変換回路２
からのアナログ出力は、カウント期間Ｔ毎のラッチ信号
（ｂ）が入らないと出力値が変化しないため、変換の応
答性もカウント期間Ｔで決定される。このため、広い周
波数領域の信号をＦＶ変換する場合には、カウント期間
Ｔを低周波側に合わせて長くしておかなければならな
ず、応答性が悪くなり、高周波領域での周波数の変化に
追従することができなくなってしまう。

【０００６】図２０に示すパルス計数回路１やＦＶ変換
回路３は、種々の分野に使用される。たとえば自動車の
エンジン回転数を検出し、回転数に応じて各種制御を円
滑に行うためには、正確な回転数を常に応答性良く計測
可能な必要がある。

【０００７】本発明の目的は、パルス発生周期の広範囲
な変化に追従することができる応答性の良いパルス計数
回路、および入力信号の周波数の広範囲な変化に追従す
ることができる応答性の良いＦＶ変換回路を提供するこ
とである。

【０００８】

【課題を解決するための手段】本発明は、入力されるパ
ルス信号の数を計数し、パルス計数値を表す信号を導出
するパルス計数回路であって、計数期間が設定され、計
数期間毎にクロック信号を導出するタイマと、タイマか
らのクロック信号によってクリアされ、入力されるパル
ス信号を計数し、計数値を表す信号を導出するカウンタ
と、タイマからのクロック信号によってクリアされる直
前のカウンタの計数値を記憶し、記憶値を表す信号を導
出するラッチと、カウンタおよびラッチからの信号に応
答し、計数値および記憶値を比較し、小さくない方の値
をパルス計数値として表す信号を導出する比較手段とを
含むことを特徴とするパルス計数回路である。本発明に
従えば、タイマからのクロック信号によって設定される
計数期間内に入力されるパルス信号をカウンタが計数
し、先行する計数期間の計数値はラッチに記憶される。
比較手段は、カウンタの計数値とラッチの記憶値を比較
し、小さくない方の値をパルス計数値として表す信号を
導出する。入力されるパルス信号の周期が短縮され、計
数期間内にカウンタの計数値の方がラッチの記憶値より
も大きくなれば、残余の計数期間ではカウンタの計数値
が直接パルス計数値として導出される。したがって入力
されるパルス信号の発生周期が短縮され、パルス数が増
大するような入力信号の周波数上昇時における追従性を
改善し、応答性を向上させることができる。

【０００９】さらに本発明は、入力されるパルス信号の
数を計数し、パルス計数値を表す信号を導出するパルス
計数回路であって、計数期間が設定され、計数期間毎に
クロック信号を導出するタイマと、タイマからのクロッ
ク信号に応答し、クロック信号の周期に対応する計数期
間を予め定める複数個の整数から選択される１つの選択
値で除算した値の選択期間毎にセレクト信号を導出する
セレクタと、セレクタからのセレクト信号によってクリ
アされ、入力されるパルス信号を計数し、計数値を表す
信号を導出するカウンタと、カウンタからの信号に応答
し、カウンタの計数値と前記選択値とを乗算し、乗算値
を表す信号を導出する乗算手段と、セレクタからのセレ
クト信号によってカウンタがクリアされる直前の乗算手
段からの信号に応答し、乗算手段の乗算値を記憶し、記
憶値をパルス計数値として表す信号を導出するラッチ
と、ラッチからの信号に応答し、パルス計数値を予め設
定される複数個の基準値と比較し、その結果に応じてセ
レクタを制御する比較手段とを含むことを特徴とするパ
ルス計数回路である。本発明に従えば、セレクタによっ
て予め定める複数個の整数から選択される１つの選択値
で計数期間を除算した選択期間毎にカウンタは入力され
るパルス信号を計数する。カウンタの計数値には選択値
を乗算するので、選択期間内で計数期間とほぼ同等のパ
ルス計数を行うことができる。カウンタの計数値を選択
値で除算し、再び同じ選択値を乗算したときは、元の計
数値と同一になるとは限らないけれども、元の計数値が
比較的大きければ、除算して乗算した結果の誤差は小さ
くなる。比較手段はカウンタの計数値が１つの基準値以
上であるときには、さらに除算し乗算する選択値として
より大きな値の整数を選択し、選択期間を短くして、高
周波時など入力されるパルス信号の数が増大するときの
追従性を改善することができる。入力信号のパルス数が
減少するときには、係数値が１つの基準値以下であれば
除算し乗算する選択値としてより小さな値の整数を選択
するので、選択期間を長くして誤差の増大を防ぐことが
できる。

【００１０】また本発明で前記比較手段は、ラッチから
のパルス計数値を表すデジタル信号を、アナログ信号に
変換し、前記第１および第２の基準値に対応する基準レ
ベルと比較し、比較結果に従って前記選択値の選択を行
うようにセレクタを制御することを特徴とする。本発明
に従えば、比較手段はパルス計数値を変換したアナログ
信号と第１および第２の基準値に対応する基準レベルと
比較し、除算し乗算する整数値の選択を行うので、ＦＶ
変換回路などアナログ信号が容易に得られる場合に、特
に高周波時の応答性の向上を図ることができる。

【００１１】また本発明は、入力されるパルス信号の有
無を検出する入力検出手段を備え、前記比較手段は、入
力検出手段からの出力に応答し、セレクタからのセレク
ト信号によってカウンタがクリアされるまでにパルス信
号が入力されないとき、カウンタをクリアしないで前記
選択値としてその時点で選択されている値より小さな値
を選択するようにセレクタを制御することを特徴とす
る。本発明に従えば、入力されるパルス信号が急激に減
少するような場合に、選択期間を長く切換えて、誤差の
増大を防ぐことができる。

【００１２】また本発明で前記比較手段は、カウンタか
らの信号に応答し、セレクタからのセレクト信号によっ
てカウンタがクリアされるまでの計数値が予め定める基
準値以下であるとき、カウンタをクリアしないで前記選
択値としてその時点で選択されている値より小さな値を
選択するようにセレクタを制御することを特徴とする。
本発明に従えば、カウンタが計数する入力信号のパルス
数が小さいときには、計数期間を除算する選択値が小さ
くなるように選択し、カウンタの計数値をそのまま利用
してパルスの計数を続けるので、改めて計数を開始する
場合に比較して、入力信号のパルス数が減少する方向に
変化するときの応答性を改善することができる。

【００１３】また本発明で前記セレクタは、初期状態で
最大の整数を選択することを特徴とする。本発明に従え
ば、初期状態ではセレクタによって最大の整数が選択さ
れるので、計数開始時に高周波の入力信号が入力されて
も充分に追従することができ、応答性を改善することが
できる。

【００１４】また本発明で前記比較手段は、カウンタか
らの信号に応答し、セレクタからのセレクト信号によっ
てカウンタがクリアされるまでの計数値が予め定める基
準値以上であるとき、前記選択値としてその時点で選択
されている値より大きな値を選択するようにセレクタを
制御することを特徴とする。本発明に従えば、入力信号
の周波数が急激に上昇するような、パルス数が急増する
場合に、カウンタがクリアされるまでの計数値は予め定
める基準値以上となるので、比較手段はセレクタを制御
し、その時点で選択されている値より大きな整数値を選
択させる。これによって、周波数の急上昇時などの追従
性を改善し、応答性を向上させることができる。

【００１５】また本発明で前記セレクタは、初期状態で
最小の整数値を選択することを特徴とする。本発明に従
えば、初期状態ではセレクタによって選択される選択値
は最小の整数であるので、パルス信号の周期が長い周波
数の低い入力信号に対して充分な選択期間を設定し、正
確な計数を行うことができる。入力パルス数が大きいと
きには、セレクタで選択される選択値が大きくなるの
で、高周波側への追従性を向上させることができる。

【００１６】さらに本発明は、入力されるパルス信号の
数を計数し、パルス計数値を表す信号を導出するパルス
計数回路であって、計数期間が設定され、計数期間毎に
クロック信号を導出する複数個のタイマであって、各タ
イマはその個数で計数期間を除算した値に対応する分割
周期ずつずれた時点毎にクロック信号を導出するタイマ
と、各タイマ毎に設けられ、各タイマからのクロック信
号によってクリアされ、入力されるパルス信号を計数
し、計数値を表す信号を導出し、前記複数個設けられる
カウンタと、各タイマおよび各カウンタからの信号に応
答し、前記分割周期毎にその時点で計数値がクリアされ
るカウンタからの計数値を記憶し、記憶値をパルス計数
値として表す信号を導出するラッチ手段とを含むことを
特徴とするパルス計数回路である。本発明に従えば、タ
イマおよびカウンタをそれぞれ１つずつ含む複数組によ
って、同一の長さで異なるタイミングの計数期間で入力
信号を計数し、ラッチ手段が順次ラッチする。入力信号
の計数およびラッチのタイミングが各組で異なるので、
ラッチ手段は、分割期間毎に異なるカウンタからの計数
値を計数に要する時間よりも短い時間間隔で得ることが
できる。

【００１７】さらに本発明は、入力されるパルス信号の
数を計数し、パルス計数値を表す信号を導出するパルス
計数回路であって、計数期間が設定され、計数期間毎に
クロック信号を導出する複数個のタイマであって、各タ
イマはその個数で計数期間を除算した値に対応する分割
周期ずつずれた時点毎にクロック信号を導出するタイマ
と、各タイマ毎に設けられ、各タイマからのクロック信
号によってクリアされ、入力されるパルス信号を計数
し、計数値を表す信号を導出し、前記複数個設けられる
カウンタと、各タイマ毎に設けられ、各タイマからのク
ロック信号によってクリアされる直前のカウンタの計数
値を記憶し、記憶値を表す信号を導出するラッチと、各
ラッチおよび各タイマからの信号に応答し、前記分割周
期毎に組合わせを切換えながら、予め定める数のラッチ
からの計数値を平均し、平均値をパルス計数値として表
す信号を導出する平均演算手段とを含むことを特徴とす
るパルス計数回路である。本発明に従えば、タイマ、カ
ウンタおよびラッチをそれぞれ１つずつ含む複数の組合
わせを用い、各タイマから同一の計数周期で組合わせの
数である整数分の１の分割周期ずつずれたクロック信号
を導出し、各カウンタおよびラッチによるパルスの計数
を行う。平均演算手段は、分割周期毎に組合わせを切換
えながら予め定めるラッチからの計数値を平均し、平均
値をパルス計数値として表す信号を導出するので、入力
されるパルス信号にノイズやパルス抜けなどがあってカ
ウンタの計数値が大きく変動しても、最終的な平均演算
手段からのパルス計数値に対する誤差を減少させ、真の
入力信号に対する応答性を改善することができる。

【００１８】さらにまた本発明は、以上の特徴を有する
パルス計数回路と、パルス計数回路からの信号に応答
し、パルス計数値をアナログ値に変換するＤ／Ａ変換手
段とを含むことを特徴とするＦＶ変換回路である。入力
信号の周波数をアナログ値に変換するＦＶ変換回路に、
周波数の変化したときの応答性が改善されるパルス計数
回路からの計数値を変換したアナログ値を用いるので、
応答性の良好なＦＶ変換回路を得ることができる。

【００１９】

【発明の実施の形態】図１は、本発明の実施の第１形態
の概略的な電気的構成を示す。パルス計数回路１１は、
入力信号の周波数に対応するパルス数を計数し、パルス
計数値を表す信号をＤ／Ａ変換回路１２に与える。Ｄ／
Ａ変換回路１２は、入力されたパルス計数値を表すデジ
タル信号をアナログ信号に変換する。パルス計数回路１
１およびＤ／Ａ変換回路１２を含むＦＶ変換回路１３
は、入力信号の周波数を対応するアナログ信号、たとえ
ば周波数に比例する電圧レベルに変換する。入力信号は
波形整形回路１４によって波形整形され、一定の振幅の
パルス波に変換される。計数期間はカウント期間設定用
タイマ１５から導出されるクロック信号の周期によって
設定される。この計数期間内で、入力信号カウンタ１６
が入力信号のパルス数をＮビットのデジタル値として計
数し、計数値をラッチ１７によって記憶して保持し、ラ
ッチ１７が計数値を記録するタイミングと入力信号カウ
ンタ１６をクリアするタイミングとを調整するために遅
延回路１８が用いられる。コンパレータ１９は、入力信
号カウンタ１６の計数値とラッチ１７の記憶値とを比較
し、小さくない方の値をパルス計数値として導出する。

【００２０】図２は、図１のパルス計数回路１１の動作
を示す。ステップａ１から制御を開始し、ステップａ２
では入力信号カウンタ１６のカウント、すなわち計数動
作を開始する。ステップａ３では、入力信号カウンタ１
６の計数値Ｅ１とラッチ１７の記憶値Ｅ２との値を比較
する。Ｅ１の方がＥ２よりも大きければ、ステップａ４
でセレクタ２０が入力信号カウンタ１６の計数値Ｅ１を
選択する。ステップａ３でＥ１よりもＥ２の方が大きい
ときには、ステップａ５でセレクタ２０はラッチ１７の
記憶値Ｅ２を選択する。次にステップａ６では、カウン
ト期間が終了しているか否かが判断される。カウント期
間の終了はクロック信号の立上がりであるラッチタイミ
ングか否かで判断する。終了でないと判断されるときに
はステップａ３に戻り、終了のときはステップａ７に移
る。ステップａ７では、入力信号カウンタ１６の計数値
Ｅ１をラッチ１７にラッチして記憶保持し、ラッチ１７
の記憶値Ｅ２に対してそれまでの入力信号カウンタ１６
の計数値Ｅ１を代入する。その後、ステップａ８では入
力信号カウンタ１６がクリアされ、ステップａ２に戻
る。

【００２１】図３は、図１のパルス計数回路の動作タイ
ミングを示す。カウント期間設定用タイマ回路１５から
のクロック信号（Ｂ）は、計数期間Ｔ毎に導出される。
時刻ｔ１０からｔ１１までの計数期間に、波形整形回路
１４から入力信号カウンタ１６のクロック入力ＣＫに、
（Ｄ）に示すように４つのパルス信号が入力されると、
入力信号カウンタ１６の計数値Ｅ１は増加し、ラッチ１
７の記憶値Ｅ２は初期値であるたとえば零のままであ
る。コンパレータ１９の出力は、入力パルスが最初に与
えられる時刻ｔ１０ａ以降は、Ｅ１の方がＥ２よりも大
きいことを表すハイレベルとなる。次の計数期間が開始
される時刻ｔ１１では、入力信号カウンタ１６はクリア
入力ＣＬに遅延回路１８からクリア信号が与えられるの
で計数値は零となる。一方ラッチ１７には、クロック入
力ＣＫにクロック信号が与えられて入力信号カウンタ１
６の計数値「４」を記憶するので、時刻ｔ１１からの計
数期間では「４」を計数値として保持する。時刻ｔ１１
からの計数期間では、入力信号カウンタ１６の計数値は
時刻ｔ１１ｂ以降ラッチ１７の記憶値「４」よりも大き
くなる。このためコンパレータ１９の出力（Ｇ）も時刻
ｔ１１ｂ以降はハイレベルとなり、セレクタ２０は入力
信号カウンタ１６からの出力（Ｅ１）をパルス計数値と
して導出する。時刻ｔ１２以降の計数期間では、ラッチ
１７には記憶値「７」が保持され、入力信号カウンタ１
６の計数値が７を超えるまではラッチ１７の記憶値（Ｅ
２）がセレクタ２０によって選択される。したがってセ
レクタ２０によって選択され、Ｄ／Ａ変換回路１２に入
力されるパルス計数値（Ｆ）は、太線で示すような信号
となる。

【００２２】図４は、本発明の実施の第２形態の概略的
な電気的構成を示す。本実施形態で第１実施形態に対応
する部分には同一の参照符を付し、説明を省略する。パ
ルス計数回路２１とＤ／Ａ変換回路１２と比較手段２２
は、ＦＶ変換回路２３を構成する。パルス計数回路２１
内には、セレクタ２４、カウント期間設定回路２５およ
び乗算回路２６が含まれる。比較手段２２内には、２つ
のコンパレータ２７，２８が含まれる。セレクタ２４
は、カウント期間設定回路２５から導出される計数期間
Ｔ、その１／２の分周期間Ｔ／２、およびそのさらに１
／２の分周期間Ｔ／４をそれぞれ表すクロック信号から
１つを選択し、（Ｂ）で示すセレクト信号としてラッチ
１７および遅延回路１８に与える。乗算回路２６は、入
力信号カウンタ１６の計数値ｎをα倍した乗算値Ｐ＝ｎ
×αを出力（Ｅ）として導出する。選択値である乗算値
αの値は、セレクタ２４が選択するセレクト信号の表す
期間がＴ／αとなるように選択される。コンパレータ２
７，２８は、ラッチ１７の保持するデジタル記憶値Ｐ
を、第１の規定値Ｒ１および第２の規定値Ｒ２とそれぞ
れ比較し、比較結果を表す信号Ｇ１，Ｇ２をそれぞれセ
レクタ２４および乗算回路２６に与え、αの値の選択を
制御する。

【００２３】図５は、図４のパルス計数回路２１および
比較手段２２の動作を示す。ステップｂ１から動作を開
始し、ステップｂ２ではＤ／Ａ変換回路１２への入力値
Ｐと規定値Ｒ１，Ｒ２とを比較する。ＰがＲ１およびＲ
２よりも小さいときにはステップｂ３でカウント期間と
してｔ＝Ｔが選択され、ステップｂ４で倍数αに１が設
定される。ＮがＲ１以上でＲ２よりも小さいときには、
ステップｂ５でカウント期間としてｔ＝Ｔ／２が選択さ
れ、ステップｂ６で倍数αが２に設定される。ＮがＲ１
およびＲ２以上であるときには、ステップｂ７でカウン
ト期間としてｔ＝Ｔ／４が選択され、ステップｂ８で倍
数α＝４が設定される。次にステップｂ９で入力信号カ
ウンタ１６のカウント値ｎが得られると、ステップｂ１
０で乗算回路２６によってＰ＝ｎ×αの演算が行われ、
ステップｂ１１でラッチ１７にＰの値が記憶される。ス
テップｂ１２では入力信号カウンタ１６がクリアされ、
ステップｂ２に戻る。

【００２４】図６は、図４のパルス計数回路２１の動作
タイミングを示す。（Ａ）のリセット入力が立上がる
と、カウント期間設定回路２５からは、３種類のクロッ
ク信号がＴ、Ｔ／２およびＴ／４の周期でそれぞれ導出
される。セレクタ２４は、（Ｂ）に示すようにクロック
信号を選択し、（Ｄ）で示すような入力信号を入力信号
カウンタ１６によって計数させる。最初の計数期間では
ラッチ１７の出力（Ｆ）は零であり、コンパレータ２
７，２８の出力（Ｇ１），（Ｇ２）も零であるので、ク
ロック信号Ｔおよび倍数α＝１がそれぞれ選択される。
基準値Ｒ１＝８、基準値Ｒ２＝１６であれば、次のクロ
ック信号はＴ／２が選択され，倍数α＝２となる。さら
に次のクロック信号はＴ／４が選択され、倍数α＝４と
なる。その期間では入力信号（Ｄ）のパルス数が少なく
なるので、次の計数期間ではクロック信号Ｔ／２に戻
り、倍数α＝２が設定される。

【００２５】図７は、本発明の実施の第３形態の電気的
構成を示す。本実施形態で、第１および第２実施形態に
対応する部分には同一の参照符を付し、説明を省略す
る。パルス計数回路２１内のセレクタ２４および乗算回
路２６における選択は、比較手段３０内のアナログのコ
ンパレータ３１，３２からの出力（Ｇ１），（Ｇ２）に
よって行われる。コンパレータ３１，３２に入力される
信号は、Ｄ／Ａ変換回路１２からのアナログ信号であ
る。コンパレータ３１，３２は、第１および第２の基準
値に対応する基準電圧Ｖ１，Ｖ２とＤ／Ａ変換回路１２
のアナログ出力とを比較し、比較結果に従って第２実施
形態と同様の切換えを行う。この第３実施形態の動作
は、第２実施形態の動作と同様である。

【００２６】図８は、本発明の実施の第４形態の概略的
な電気的構成を示す。本実施形態で第１〜第３実施形態
に対応する部分には同一の参照符号を付し説明を省略す
る。本実施形態では、比較手段４０、パルス計数回路４
１、入力信号検知回路４２およびＤ／Ａ変換回路１２を
含んでＦＶ変換回路４３が構成される。パルス計数回路
４１内には、セレクタ２４および入力信号検知回路４２
からの出力に応答するＡＮＤゲート４４が含まれる。比
較手段４０内には、セレクタ２４および入力信号検知回
路４２からの出力に応答する演算用信号生成回路４５、
およびコンパレータ２７，２８からの出力に応答する演
算回路４６が含まれる。

【００２７】入力信号検出回路４２内には、カウンタ４
７およびコンパレータ４８が含まれる。コンパレータ４
８は、カウンタ４７の計数値ｎｉと予め設定される設定
値ｍとを比較し、比較結果を表す信号を導出する。

【００２８】図９は、図８の比較手段４０、パルス計数
回路４１および入力信号検知回路４２の動作を示す。ス
テップｃ１から動作を開始し、ステップｃ２からステッ
プｃ８までは図５のステップｂ２からステップｂ８まで
の各ステップの動作とそれぞれ同様である。ステップｃ
９では、入力信号検知回路４２内のカウンタ４７のカウ
ント値ｎｉを検出する。ステップｃ１０では、入力信号
検知回路４２内のコンパレータ４８が、カウント値ｎｉ
と設定値ｍとを比較する。ｎｉがｍより大きいときに
は、ステップｃ１１からステップｃ１３で、図５のステ
ップｂ１０からステップｂ１２までの各ステップとそれ
ぞれ同様の動作を行う。ステップｃ１０でカウント値ｎ
ｉが設定値ｍ以下であると判断されるときには、ステッ
プｃ１４でカウント期間ｔがＴに等しいか否かを判断す
る。等しいときには、それ以上カウント期間を長くする
ことができないのでステップｃ１１に移る。ステップｃ
１４でカウント期間ｔがＴに等しくないときには、ステ
ップｃ１５でカウント期間ｔを２倍し、ステップｃ１６
で倍数αの値を１／２にし、ステップｃ９に戻る。入力
信号検知回路４２内のカウンタ４７は、設定値ｍが零で
あるときには入力信号の有無を判断するだけでよく、フ
リップフロップなどに置き換えて回路構成を簡略化する
ことができる。またカウンタ４７の代わりに入力信号カ
ウンタ１６からの計数値を比較するようにすることもで
きる。

【００２９】図１０は、図８の比較手段４０およびパル
ス計数回路４１の動作タイミングを示す。カウント期間
設定回路２５からは、（Ａ）のリセット信号が立上がっ
た後、Ｔ、Ｔ／２およびＴ／４の３種類のクロック信号
が導出される。セレクタ２４によって（Ｂ）に示すよう
なクロック信号が選択され、セレクト信号としてＡＮＤ
ゲート４４を介してラッチ１７および遅延回路１８に与
えられる。（Ｄ）の入力信号が途切れる期間には入力信
号検知回路４２からの出力はローレベルのままであり、
クロック信号がラッチ１７および遅延回路１８に与えら
れない一方、演算用信号生成回路４５からは２ビットの
出力（Ｇ３）が導出される。コンパレータ２７，２８か
らの出力（ｇ１），（ｇ２）は図４のコンパレータ２
７，２８からの（Ｇ１），（Ｇ２）と同様に導出される
けれども、演算回路４２からセレクタ２４および乗算回
路２６に与えられる出力（Ｇ１），（Ｇ２）は演算用信
号生成回路４５からの出力（Ｇ３）が導出された後、α
の値を大きくし、カウント期間ｔの時間が長くなるよう
に変化させる。

【００３０】図１１は、本発明の実施の第５形態の部分
的構成を示す。本実施形態の他の部分は、図８に示す実
施形態と同一である。初期状態設定回路５０の出力をＯ
Ｒゲート（ＡＮＤゲートでも可。ただし、そのときは
（ｇ１），（ｇ２）の論理は逆）５１，５２に与え、コ
ンパレータ２７，２８の出力（ｇ１），（ｇ２）を、初
期状態には強制的に一定の値に変換し、演算回路４６に
与える。

【００３１】図１２は、本発明の実施の第６形態の部分
的な構成を示す。他の部分の構成は図４と同様である。
コンパレータ５５は、入力信号カウンタ１６の計数値を
予め設定される設定値ｂと比較し、図９のステップｃ７
から動作を開始させる。出力（ｇ１），（ｇ２）とし
て、図７に示すようなアナログのコンパレータ３１，３
２からの出力を用いることもできる。

【００３２】また本発明の実施の第７形態として、図１
２の構成を用い、図１３に示すような動作を行わせるこ
ともできる。図１３のステップｄ１からステップｄ９ま
では、図５のステップｂ１からステップｂ９までの各ス
テップとそれぞれ同様である。ステップｄ１０では、入
力信号カウンタ１６のカウント値ｎが設定値ｂより小さ
いか否かを判断する。小さくないと判断されるときに
は、ステップｄ１１でカウント期間ｔを１／２にし、ス
テップｄ２で倍数αを２倍にし、ステップｄ９に戻る。
ステップｄ１０でｎがｂよりも小さいと判断されるとき
には、ステップｄ１３からステップｄ１５まで、図５の
ステップｂ１０からステップｂ１２までの各ステップと
それぞれ同様の動作を行う。

【００３３】図１４は、本発明の実施の第８形態の電気
的構成を示す。パルス計数回路１００にはシフトレジス
タ１０１およびセレクタ１０２が含まれ、Ｄ／Ａ変換回
路１２とともにＦＶ変換回路１０３を構成する。パルス
計数回路１００内には、さらに最初のエッジ検出回路１
０４，１１４，１２４、カウント期間タイマカウンタ１
０５，１１５，１２５，１３５、入力信号カウンタ１０
６，１１６，１２６，１３６、ラッチ１０７，１１７，
１２７，１３７、遅延回路１０８，１１８，１２８，１
３８、ＡＮＤゲート１１３，１２３，１３３が含まれ
る。

【００３４】図１５は、図１４の構成の動作を示す。ス
テップｅ１から制御を開始し、ステップｅ２ではで示
すカウント期間タイマカウンタ１０５によるカウントを
開始する。ステップｅ３ではＴ／ｋの時間が経過したか
否かを判断する。本実施形態では、組合わせの数ｋ＝４
の場合を想定して説明する。Ｔ／ｋの時間が経過した後
は、ステップｅ４でのカウント期間タイマカウンタ１
１５のカウントを開始する。ステップｅ５では、２Ｔ／
ｋの時間が経過したか否かを判断する。以下同様に繰返
し、ステップｅ６でｋ番目、すなわち４番目のカウント
期間タイマカウンタ１３５のカウント開始を行い、ステ
ップｅ７でｋＴ／ｋ時間、すなわちＴ時間経過したか否
かを判断する。Ｔ時間が経過すると、ステップｅ８で、
の入力信号カウンタ１０６のカウント値をラッチ１０
７に記憶させる。ステップｅ９では（ｋ＋１）Ｔ／ｋ時
間が経過したか否かを判断する。その時間が経過すると
ステップｅ１０でセレクタ１０２からの出力（Ｆ）を
の入力信号カウンタ１１６からの計数値をラッチしたラ
ッチ１１７からの出力に変更する。以下ステップｅ１１
までにｋ回の切換えを行い、再びのラッチ１０７から
の出力を導出するように変更し、ステップｅ８に戻る。

【００３５】図１６は、図１４の回路の動作波形を示
す。各カウント期間タイマカウンタ１０５，１１５，１
２５，１３５からの出力（Ｂ１），（Ｂ２），（Ｂ
３），（Ｂ４）は、分割された期間毎にずれてＴずつの
カウント期間を表すタイマ信号を導出する。各タイマ信
号の最初のエッジを最初のエッジ検出回路１０４，１１
４，１２４で検出し、ＡＮＤゲート１１３，１２３，１
３３を介してカウント期間タイマカウンタ１１５，１２
５，１３５をそれぞれリセットし、カウント期間をずら
した計数を行う。各カウント期間タイマカウンタ１０
５，１１５，１２５，１３５からの出力をシフトレジス
タ１０１を介してセレクタ１０２に与え、カウント期間
をずらした計数値Ｙ１，Ｙ２，Ｙ３，Ｙ４をセレクタ１
０２で切換えることによって、その出力（Ｆ）は入力信
号（Ｄ）の変化に対応し、計数期間Ｔよりも短い期間で
応答することができる。

【００３６】図１７は、本発明の実施の第９形態の部分
的な構成を示す。本実施形態の残余の部分の構成は図１
４と同様である。平均演算手段２００内には、加算回路
２０１，２１１，２２１，２３１および除算回路２０
２，２１２，２２２，２３２がそれぞれ設けられる。シ
フトレジスタ１０１からの出力に応答するリセット解除
後５Ｔ／４経過検知回路２４０もセレクタ１０２との間
に付加される。

【００３７】図１８は本実施形態の動作を示す。ステッ
プｆ１から動作を開始し、ステップｆ２ではのカウン
ト期間タイマカウンタ１０５のカウントを開始する。ス
テップｆ３でＴ／ｋ時間経過すると判断されるときに
は、ステップｆ４でのカウント期間タイマカウンタ１
１５のカウントを開始する。ステップｆ５では２Ｔ／ｋ
経過したか否かを判断し、次のカウント期間タイマカウ
ンタのカウントを開始させる。以下同様に順次Ｔ／ｋ時
間毎に次のカウント期間タイマカウンタのカウントを開
始させ、ステップｆ６で最後のｋ番目のカウント期間タ
イマカウンタ１３５のカウントを開始させる。ステップ
ｆ７では、（ｋ＋１）Ｔ／ｋの時間が経過したか否かを
判断する。経過するとステップｆ８に移り、の入力信
号カウンタ１０６の出力をラッチ１０７に記憶させる。
ステップｆ９では、リセット解除後５Ｔ／４経過検知回
路２４０を作動させ、ステップｆ１０でセレクタ１０２
を切換え、ラッチ１１７からの出力Ｙ２を導出させる。
ステップｆ１１では（ｋ＋２）Ｔ／ｋ経過したか否かを
判断する。経過したと判断されるときにはステップｆ１
２でセレクタ１０２からラッチ１２７からの出力Ｙ３を
導出させる。以下Ｔ／ｋ時間毎にセレクタ１０２の切換
えを行い、ステップｆ１３でステップｆ７〜ステップｆ
１１までのパラメータｋにｋ＋ｋを代入した後、ステッ
プｆ７に戻る。

【００３８】図１９は、図１７の実施形態の動作を示
す。リセット後５Ｔ／４時間経過後からセレクタ１０２
の出力（Ｆ）が導出され、加算回路と除算回路で平均化
された出力が得られる。各加算回路２０１，２１１，２
２１，２３１は２つのラッチ１３７，１０７；１０７，
１１７；１１７，１２７；１２７，１３７からの出力を
加算し、後続する除算回路２０２，２１２，２２２，２
３２で２分の１の平均値を算出しているけれども、より
多くの数を平均することもできる。

【００３９】以上の各実施形態で、コンパレータの数お
よびカウント期間と倍数の設定値や組合わせの数および
ｋの数については代表的な例について説明してあるけれ
ども、他の値にすることも可能である。

【００４０】

【発明の効果】以上のように本発明によれば、カウンタ
の計数値とラッチの記憶値とを比較して小さくない方の
値をパルス計数値として導出するので、入力信号の急増
するときの追従性を改善し、応答性を向上させることが
できる。

【００４１】さらに本発明によれば、入力信号のパルス
数が急増するときにはカウンタで計数する期間を短縮す
ることができるので、応答性を向上させることができ
る。

【００４２】また本発明によれば、入力信号のパルス数
の増大を出力されるパルス計数値を表す信号を変換した
アナログ信号のレベルで比較し、パルス数の増大時に応
答性を改善することができる。これによってＦＶ変換回
路などで入力信号の周波数が急増するときの応答性を改
善することがでできる。

【００４３】また本発明によれば、入力されるパルス信
号が少なくなるときには、短い期間では入力信号が検出
されず、それまでの計数結果は次の計数にそのまま継続
し、計数期間を増大させて低周波側の応答性を改善する
ことができる。

【００４４】また本発明によれば、短い計数期間ではカ
ウンタが予め定める基準値以下の計数値までしか計数し
ないような場合であっても、計数期間を増大させ周波数
の低くなる方への応答性を向上させることができる。

【００４５】また本発明によれば、初期状態では計数期
間を分割する選択値が最大となるので、急に多くのパル
スが入力されても短時間でパルス計数値を導出し、応答
性を向上させることができる。

【００４６】本発明によれば、パルスの計数中に計数値
が予め定める基準値以上となるときには、セレクタによ
って選択される選択値をその時点で選択されている選択
値よりも大きくし、入力信号のパルス数が増大するとき
の応答性を向上させることができる。

【００４７】また本発明によれば、セレクタは初期状態
では最小の整数を選択するので、始めに周波数の低い少
ない個数のパルス信号が入力されても充分な精度で計数
することができる。

【００４８】さらに本発明によれば、発生状態が変動し
ているようなパルス信号を、短期間にかつ精度よく計数
することができるので、応答性を向上させることができ
る。

【００４９】さらに本発明によれば、入力信号にノイズ
やパルス抜けなどがあっても平均演算手段からは異常の
少ないパルス計数値を表す信号を導出し、真の入力信号
に対する応答性を向上させることができる。

【００５０】さらにまた本発明によれば、入力信号に対
する応答性を改善したＦＶ変換回路を簡単な構成で得る
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の第１形態の概略的な電気的構成
を示すブロック図である。

【図２】図１の実施形態の動作を示すフローチャートで
ある。

【図３】図１の実施形態の動作を示すタイムチャートで
ある。

【図４】本発明の実施の第２形態の概略的な電気的構成
を示すブロック図である。

【図５】図４の実施形態の動作を示すフローチャートで
ある。

【図６】図４の実施形態の動作を示すタイムチャートで
ある。

【図７】本発明の実施の第３形態の概略的な電気的構成
を示すブロック図である。

【図８】本発明の実施の第４形態の概略的な電気的構成
を示すブロック図である。

【図９】図８の実施形態の動作を示すフローチャートで
ある。

【図１０】図８の実施形態の動作を示すタイムチャート
である。

【図１１】本発明の実施の第５形態の部分的な電気的構
成を示すブロック図である。

【図１２】本発明の実施の第６形態の部分的な電気的構
成を示すブロック図である。

【図１３】図１２の実施形態の動作を示すフローチャー
トである。

【図１４】本発明の実施の第８形態の電気的構成を示す
ブロック図である。

【図１５】図１４の実施形態の動作を示すフローチャー
トである。

【図１６】図４の実施形態の動作を示すタイムチャート
である。

【図１７】本発明の実施の第９形態の部分的な電気的構
成を示すブロック図である。

【図１８】図１７の実施形態の動作を示すフローチャー
トである。

【図１９】図１７の実施形態の動作を示すタイムチャー
トである。

【図２０】先行技術の電気的構成を示すブロック図であ
る。

【図２１】図２０の先行技術の動作を示すタイムチャー
トである。

【符号の説明】

２２，３０，４０ 比較手段 １１，２１，４１，１００ パルス計数回路 １２ Ｄ／Ａ変換回路 １３，２３，３３，４３，１０３ ＦＶ変換回路 １４ 波形整形回路 １５ カウント期間設定用タイマ １６，１０６，１１６，１２６，１３６ 入力信号カウ
ンタ １７，１０７，１１７，１２７，１３７ ラッチ １９，２７，２８，３１，３２，４８，５５ コンパレ
ータ ２４，１０２ セレクタ ２５ カウント期間設定回路 ４２ 入力信号検知回路 ４５ 演算用信号生成回路 ４６ 演算回路 ５０ 初期状態設定回路 １０１ シフトレジスタ １０４，１１４，１２４ 最初のエッジ検出回路 １０５，１１５，１２５，１３５ カウント期間タイマ
カウンタ ２００ 平均演算手段 ２０１，２１１，２２１，２３１ 加算回路 ２０２，２１２，２２２，２３２ 除算回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 入力されるパルス信号の数を計数し、パ
   ルス計数値を表す信号を導出するパルス計数回路であっ
   て、 計数期間が設定され、計数期間毎にクロック信号を導出
   するタイマと、 タイマからのクロック信号によってクリアされ、入力さ
   れるパルス信号を計数し、計数値を表す信号を導出する
   カウンタと、 タイマからのクロック信号によってクリアされる直前の
   カウンタの計数値を記憶し、記憶値を表す信号を導出す
   るラッチと、 カウンタおよびラッチからの信号に応答し、計数値およ
   び記憶値を比較し、小さくない方の値をパルス計数値と
   して表す信号を導出する比較手段とを含むことを特徴と
   するパルス計数回路。
2. 【請求項２】 入力されるパルス信号の数を計数し、パ
   ルス計数値を表す信号を導出するパルス計数回路であっ
   て、 計数期間が設定され、計数期間毎にクロック信号を導出
   するタイマと、 タイマからのクロック信号に応答し、クロック信号の周
   期に対応する計数期間を予め定める複数個の整数から選
   択される１つの選択値で除算した値の選択期間毎にセレ
   クト信号を導出するセレクタと、 セレクタからのセレクト信号によってクリアされ、入力
   されるパルス信号を計数し、計数値を表す信号を導出す
   るカウンタと、 カウンタからの信号に応答し、カウンタの計数値と前記
   選択値とを乗算し、乗算値を表す信号を導出する乗算手
   段と、 セレクタからのセレクト信号によってカウンタがクリア
   される直前の乗算手段からの信号に応答し、乗算手段の
   乗算値を記憶し、記憶値をパルス計数値として表す信号
   を導出するラッチと、 ラッチからの信号に応答し、パルス計数値を予め設定さ
   れる複数個の基準値と比較し、その結果に応じてセレク
   タを制御する比較手段とを含むことを特徴とするパルス
   計数回路。
3. 【請求項３】 前記比較手段は、ラッチからのパルス計
   数値を表すデジタル信号を、アナログ信号に変換し、複
   数個の基準値に対応する基準レベルと比較し、比較結果
   に従って前記選択値の選択を行うようにセレクタを制御
   することを特徴とする請求項２記載のパルス計数回路。
4. 【請求項４】 入力されるパルス信号の有無を検出する
   入力検出手段を備え、前記比較手段は、入力検出手段か
   らの出力に応答し、セレクタからのセレクト信号によっ
   てカウンタがクリアされるまでにパルス信号が入力され
   ないとき、カウンタをクリアしないで前記選択値として
   その時点で選択されている値より小さな値を選択するよ
   うにセレクタを制御することを特徴とする請求項２また
   は３記載のパルス計数回路。
5. 【請求項５】 前記比較手段は、カウンタからの信号に
   応答し、セレクタからのセレクト信号によってカウンタ
   がクリアされるまでの計数値が予め定める基準値以下で
   あるとき、 カウンタをクリアしないで前記選択値としてその時点で
   選択されている値より小さな値を選択するようにセレク
   タを制御することを特徴とする請求項２または３記載の
   パルス計数回路。
6. 【請求項６】 前記セレクタは、初期状態で最大の整数
   を選択することを特徴とする請求項２または３記載のパ
   ルス計数回路。
7. 【請求項７】 前記比較手段は、カウンタからの信号に
   応答し、セレクタからのセレクト信号によってカウンタ
   がクリアされるまでの計数値が予め定める基準値以上で
   あるとき、前記選択値としてその時点で選択されている
   値より大きな値を選択するようにセレクタを制御するこ
   とを特徴とする請求項２または３記載のパルス計数回
   路。
8. 【請求項８】 前記セレクタは、初期状態で最小の整数
   値を選択することを特徴とする請求項７記載のパルス計
   数回路。
9. 【請求項９】 入力されるパルス信号の数を計数し、パ
   ルス計数値を表す信号を導出するパルス計数回路であっ
   て、 計数期間が設定され、計数期間毎にクロック信号を導出
   する複数個のタイマであって、各タイマはその個数で計
   数期間を除算した値に対応する分割周期ずつずれた時点
   毎にクロック信号を導出するタイマと、 各タイマ毎に設けられ、各タイマからのクロック信号に
   よってクリアされ、入力されるパルス信号を計数し、計
   数値を表す信号を導出し、前記複数個設けられるカウン
   タと、 各タイマおよび各カウンタからの信号に応答し、前記分
   割周期毎にその時点で計数値がクリアされるカウンタか
   らの計数値を記憶し、記憶値をパルス計数値として表す
   信号を導出するラッチ手段とを含むことを特徴とするパ
   ルス計数回路。
10. 【請求項１０】 入力されるパルス信号の数を計数し、
    パルス計数値を表す信号を導出するパルス計数回路であ
    って、 計数期間が設定され、計数期間毎にクロック信号を導出
    する複数個のタイマであって、各タイマはその個数で計
    数期間を除算した値に対応する分割周期ずつずれた時点
    毎にクロック信号を導出するタイマと、 各タイマ毎に設けられ、各タイマからのクロック信号に
    よってクリアされ、入力されるパルス信号を計数し、計
    数値を表す信号を導出し、前記複数個設けられるカウン
    タと、 各タイマ毎に設けられ、各タイマからのクロック信号に
    よってクリアされる直前のカウンタの計数値を記憶し、
    記憶値を表す信号を導出するラッチと、 各ラッチおよび各タイマからの信号に応答し、前記分割
    周期毎に組合わせを切換えながら、予め定める数のラッ
    チからの計数値を平均し、平均値をパルス計数値として
    表す信号を導出する平均演算手段とを含むことを特徴と
    するパルス計数回路。
11. 【請求項１１】 請求項１〜１０のいずれかに記載のパ
    ルス計数回路と、 パルス計数回路からの信号に応答し、パルス計数値をア
    ナログ値に変換するＤ／Ａ変換手段とを含むことを特徴
    とするＦＶ変換回路。