JPH0917880A - 半導体記憶装置および該半導体記憶装置のデータ保持、データ読み取り並びにデータ書き込み方法 - Google Patents

半導体記憶装置および該半導体記憶装置のデータ保持、データ読み取り並びにデータ書き込み方法

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JPH0917880A
JPH0917880A JP8062777A JP6277796A JPH0917880A JP H0917880 A JPH0917880 A JP H0917880A JP 8062777 A JP8062777 A JP 8062777A JP 6277796 A JP6277796 A JP 6277796A JP H0917880 A JPH0917880 A JP H0917880A
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emitter
memory cell
potential
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Toshihiko Mori
俊彦 森
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Abstract

(57)【要約】 【課題】 より少ない素子数で、小さな面積で構成し得
る新規なメモリセルからなる半導体記憶装置および該半
導体記憶装置の駆動方法の提供を目的とする。 【解決手段】 メモリセルは、１つのコレクタ電極およ
び第１および第２のエミッタ電極を有し、ベース・エミ
ッタ間電流電圧特性にＮ型負性微分特性を示し、該Ｎ型
負性微分特性におけるピーク電流部までの領域ではゲイ
ンが相対的に小さく、且つ、該Ｎ型負性微分特性におけ
るバレー電流部以後の領域ではゲインが相対的に大きな
特性を有するダブルエミッタ構造のトランジスタを備
え、該トランジスタの第１のエミッタ電極はグランド線
に接続され、該トランジスタの第２のエミッタ電極はワ
ード線に接続され、且つ、該トランジスタのコレクタ電
極はビット線に接続されるように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ（Static
Random Access Memory)等に好適な記憶装置に係り、よ
り詳細にはメモリセルとして負性微分特性およびしきい
値特性を有するＲＨＥＴ／ＲＢＴ等のトランジスタを用
いた記憶装置とその情報読み出し方法、情報書き込み方
法に関する。
【０００２】近年、半導体メモリの大規模化が進み、今
日では２５６Ｍbit のＤＲＡＭ（Dynamic Random Acces
s Memory) や６４Ｍbit のＳＲＡＭの開発が試みられて
いる。しかしながら、現状のメモリセル構造では高密度
化に限界があり、より高密度化することができる新規な
半導体メモリセルの開発が望まれており、さらに、該高
密度化が可能なメモリセルを安定して駆動することが要
望されている。
【０００３】
【従来の技術】一般に、ＤＲＡＭのメモリセルは情報を
記憶するためのＦＥＴ（Field EffectTransister)の接
合容量を利用したコンデンサとこのコンデンサに対する
情報の書き込み、読み出しを行うためのＦＥＴから構成
されている。一方、ＳＲＡＭは、フリップフロップ形の
メモリセル構造からなり、通常６個のＦＥＴを用いて構
成されている。すなわち、従来のＳＲＡＭのメモリセル
は少なくとも６個分のＦＥＴの面積を必要とするため、
微細化を進めるには限界があった。
【０００４】そして、従来、より少ない素子数で、小さ
な面積で構成し得るメモリセルを備えて構成された半導
体記憶装置および該半導体記憶装置のデータ読み取り並
びにデータ書き込み方法を提供するものとして、特開平
５−２３４３６１号公報および特開平５−２３５２９１
号公報が提案されている。これらの公報に記載された半
導体記憶装置のメモリセルは、ダブルエミッタ構造のト
ランジスタにおける負性微分特性を有する２つのベース
・エミッタ接合部によって、双安定状態が得られるよう
になっており、この２つの安定状態に対してそれぞれデ
ータ“１”および“０”を割り当てるようになってい
る。そして、この従来のメモリセルは、ビット線，ワー
ド線およびグランド線のそれぞれに対して個別に電圧を
印加したとしても、双安定状態（データ“１”および
“０”）が崩れることはなく、また、データ保持時にお
いては、しきい値特性を有するベース・コレクタ接合部
を流れる電流も存在しない。
【０００５】そして、上記メモリセルは、ビット線およ
びワード線（グランド線）に対して所定の電圧が同時に
印加された場合、記憶状態（安定状態）に応じてしきい
値特性のベース・コレクタ接合部を流れる電流が発生し
たり、また、一方の安定状態を他方の安定状態に切り換
えることができるようになっている。これにより、特定
のメモリセルに対して選択的に情報を書き込んだり、或
いは、情報を読み出したりすることが可能な半導体記憶
装置（ＳＲＡＭ）を構成することができる。
【０００６】
【発明が解決しようとする課題】上述したように、従
来、１つのメモリセルを１つのダブルエミッタ構造のト
ランジスタにより構成して、より高い集積化（高密度
化）を可能としたＳＲＡＭが提案されている。この従来
のＳＲＡＭセルでは、読み取りの際ビット線に流れる電
流量は、ピーク電流以下でないと破壊読み出しとなるた
め、この電流量がスピード（読み出し速度）を律則する
ことになる。一方、消費電力を決めているのがバレー電
流であるが、共鳴トンネルのピーク対バレー比がスピー
ド消費電力積を決定することになる。
【０００７】また、前述したダブルエミッタ構造のトラ
ンジスタを用いたＳＲＡＭセルでは、メモリセル（トラ
ンジスタ）の順方向および逆方向の各耐圧を越えるだけ
の電位差をコレクタ・エミッタ間に加えることにより書
き込みを行うようになっている。従って、耐圧は低い方
が好ましく、例えば、周辺に同じトランジスタを用いる
場合には、耐圧が大きい方が良いため問題となる。
【０００８】さらに、特開平５−２３４３６１号公報お
よび特開平５−２３５２９１号公報で提案されたＳＲＡ
Ｍセルは、マルチエミッタ共鳴トンネルホットエレクト
ロントランジスタ（ＭＥ−ＲＨＥＴ）であり、室温動作
は可能ではあるが、性能を最大限に出すためには、低温
動作が必須となる。また、バイポーラ系のトランジスタ
で、ＭＥ−ＲＨＥＴと同様の特性を持っていれば、室温
動作が可能となるが、例えば、ＨＢＴにおいて、ベース
・エミッタ間に負性微分特性を持たせる方法として、Ｒ
ＢＴが知られている。しかしながら、ＲＢＴに対して、
ＳＲＡＭを構成する場合に要求される順逆両方向で対称
的な負性微分特性を持たせることは極めて困難である。
【０００９】さらに、ＭＥ−ＲＨＥＴでは、ベース・エ
ミッタ接合が順逆の両バイアスでコンダクティブである
ため、二つのエミッタのうち、高い電位にバイアスされ
た方のエミッタがベース中で散乱を受けてエネルギーを
失った電子の引き抜きを行うベース電極として働くこと
ができるが、バイポーラの場合は逆バイアスでは基本的
にはコンダクティブではない。これを解決する方法とし
て、エミッタの濃度を上げて、ツェナートンネルにより
引き抜く、マルチエミッタＨＢＴが知られているが、高
濃度にドープされた場所に、共鳴トンネルバリアを埋め
込むことは、高いＰ／Ｖ比を得ることが難しくなる。
【００１０】本発明の目的は、より少ない素子数で、小
さな面積で構成し得る新規なメモリセルからなる半導体
記憶装置および該半導体記憶装置のデータ保持、データ
読み取り並びにデータ書き込み方法を提供することにあ
る。さらに、本発明の他の目的は、室温動作が可能な素
子（トランジスタ）によりメモリセルを構成して、より
少ない素子数で、小さな面積で構成し得る新規なメモリ
セルからなる半導体記憶装置および該半導体記憶装置の
データ保持、データ読み取り並びにデータ書き込み方法
を提供することにある。
【００１１】
【課題を解決するための手段】本発明の第１の形態によ
れば、ビット線ＢＬと、該ビット線ＢＬに交差するワー
ド線ＷＬおよびグランド線ＧＬと、該ビット線ＢＬと該
ワード線ＷＬおよび該グランド線ＧＬとの交差個所に設
けられたメモリセルＭＣとを備えた半導体記憶装置であ
って、前記メモリセルＭＣは、１つのコレクタ電極Ｃお
よび第１および第２のエミッタ電極Ｅ１，Ｅ２を有し、
ベース・エミッタ間電流電圧特性にＮ型負性微分特性を
示し、該Ｎ型負性微分特性におけるピーク電流部までの
領域ではゲインが相対的に小さく、且つ、該Ｎ型負性微
分特性におけるバレー電流部以後の領域ではゲインが相
対的に大きな特性を有するダブルエミッタ構造のトラン
ジスタＴｒを備え、前記トランジスタＴｒの第１のエミ
ッタ電極Ｅ１は前記グランド線ＧＬに接続され、該トラ
ンジスタＴｒの第２のエミッタ電極Ｅ２は前記ワード線
ＷＬに接続され、且つ、該トランジスタＴｒのコレクタ
電極Ｃは前記ビット線ＢＬに接続されるようになってい
ることを特徴とする半導体記憶装置が提供される。
【００１２】本発明の第２の形態によれば、前記メモリ
セルＭＣは、第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース・
エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によ
って生成される二つの安定な動作点Ｓ１，Ｓ２を有し、
該メモリセルＭＣを構成するトランジスタＴｒの第１ま
たは第２のエミッタ電極Ｅ１，Ｅ２のどちらか一方のエ
ミッタ電極に対して前記Ｎ型負性微分特性のバレーにバ
イアスされるような電位ＶWmidを与え、そして、前記ビ
ット線ＢＬに、グランドに対して該トランジスタＴｒに
ゲインが出ない程度で、且つ、ベース・コレクタ接合Ｄ
３の逆耐圧電圧Ｖｒbrよりも高い電位ＶBmidを与えるよ
うにすることを特徴とする半導体記憶装置のデータ保持
方法が提供される。
【００１３】本発明の第３の形態によれば、前記メモリ
セルＭＣは、第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース・
エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によ
って生成される二つの安定な動作点Ｓ１，Ｓ２を有し、
該メモリセルＭＣを構成するトランジスタＴｒにゲイン
が充分でるような電位ＶBhigh を対応する前記ビット線
ＢＬに与えた状態において、前記二つの安定な動作点Ｓ
１，Ｓ２の内、ベースの電位が低い側の第１の安定動作
点Ｓ１ではゲインが低く、且つ、該ベースの電位が高い
側の第２の安定動作点Ｓ２ではゲインが高くなってお
り、そして、該メモリセルＭＣに対して当該メモリセル
に記憶されたデータが破壊されない程度に対応するワー
ド線に対して、データ保持時よりも高い電位ＶWhigh を
与えて、該ビット線ＢＬに流れる電流の二つの状態によ
り差を検出してデータを読み取るようにしたことを特徴
とする半導体記憶装置のデータ読み取り方法が提供され
る。
【００１４】本発明の第４の形態によれば、前記メモリ
セルＭＣは、第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース・
エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によ
って生成される二つの安定な動作点Ｓ１，Ｓ２を有し、
該二つの安定な動作点Ｓ１，Ｓ２の内、ベースの電位が
低い側の第１の安定動作点Ｓ１へのデータ書き込みを行
うメモリセルＭＣに対しては、該メモリセルＭＣに対応
するビット線ＢＬに対してデータ保持時よりも低い電位
ＶBlowを与え、対応するワード線ＷＬに対して前記二つ
の安定な動作点Ｓ１，Ｓ２が崩れるのに十分な高い電位
ＶWhigh を与え、さらに、当該ワード線ＷＬをデータ保
持時の電位ＶWmidに戻し、そして、該二つの安定な動作
点Ｓ１，Ｓ２の内、ベースの電位が高い側の第２の安定
動作点Ｓ２へのデータ書き込みを行うメモリセルＭＣに
対しては、該メモリセルＭＣに対応するビット線ＢＬに
対してデータ保持時の電位ＶBmidを保持したまま、対応
するワード線ＷＬに対して前記二つの安定な動作点Ｓ
１，Ｓ２が崩れるのに十分な低い電位ＶWlowを与え、さ
らに、当該ワード線ＷＬをデータ保持時の電位ＶWmidに
戻して所定のデータを書き込むようにしたことを特徴と
する半導体記憶装置のデータ書き込み方法が提供され
る。
【００１５】本発明の第５の形態によれば、前記各メモ
リセルＭＣは、第１および第２のベース・エミッタ接合
層Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース
・エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路に
よって生成される二つの安定な動作点Ｓ１，Ｓ２を有
し、前記ビット線ＢＬに対するデータ保持時の電位ＶBm
idを保持したまま、任意の１本のワード線ＷＬに対して
当該ワード線ＷＬに接続された複数のメモリセルＭＣの
該二つの安定な動作点Ｓ１，Ｓ２が崩れるのに十分な低
い電位ＶWlowを与え、さらに、当該ワード線ＷＬをデー
タ保持時の電位ＶWmidに戻すことにより、該複数のメモ
リセルＭＣを前記二つの安定な動作点Ｓ１，Ｓ２の内、
ベースの電位の高い側の安定点Ｓ２へのデータ書き込み
を行い、該ベースの電位の高い側の安定点Ｓ２へのデー
タ書き込みを行った複数のメモリセルＭＣの内、前記二
つの安定な動作点Ｓ１，Ｓ２の内、ベースの電位の低い
側の安定点Ｓ１へのデータ書き込みを行う必要のあるメ
モリセルに接続されたビット線ＢＬに対してデータ保持
時よりも低い電位ＶBlowを与え、そして、前記任意の１
本のワード線ＷＬに対して前記二つの安定な動作点Ｓ
１，Ｓ２が崩れるのに十分な高い電位ＶWhigh を与え、
さらに、当該ワード線ＷＬをデータ保持時の電位ＶWmid
に戻して所定のデータを書き込むようにしたことを特徴
とする半導体記憶装置のデータ書き込み方法が提供され
る。
【００１６】本発明の第６の形態によれば、前記メモリ
セルＭＣは、第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース・
エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によ
って生成される二つの安定な動作点Ｓ１，Ｓ２を有し、
該二つの安定な動作点Ｓ１，Ｓ２の内、ベースの電位が
低い側の第１の安定動作点Ｓ１へのデータ書き込みを行
うメモリセルＭＣに対しては、該メモリセルＭＣに対応
するビット線ＢＬに対してデータ保持時よりも低い電位
ＶBlowを与え、該二つの安定な動作点Ｓ１，Ｓ２の内、
ベースの電位が高い側の第２の安定動作点Ｓ２へのデー
タ書き込みを行うメモリセルＭＣに対しては、該メモリ
セルＭＣに対応するビット線ＢＬに対してデータ保持時
の電位ＶBmidを与え、そして、前記ワード線ＷＬに対し
て前記二つの安定な動作点Ｓ１，Ｓ２が崩れるのに十分
な低い電位ＶWlowを与え、さらに、該ワード線ＷＬをデ
ータ保持時の電位ＶWmidに戻して所定のデータを書き込
むようにしたことを特徴とする半導体記憶装置のデータ
書き込み方法が提供される。
【００１７】
【発明の実施の形態】本発明の第１の形態の半導体記憶
装置によれば、メモリセルＭＣは、ダブルエミッタ構造
のトランジスタＴｒとして構成され、１つのコレクタ電
極Ｃおよび第１および第２のエミッタ電極Ｅ１，Ｅ２を
有し、ベース・エミッタ間電流電圧特性にＮ型負性微分
特性を示している。このＮ型負性微分特性におけるピー
ク電流部までの領域ではゲインが相対的に小さく、且
つ、該Ｎ型負性微分特性におけるバレー電流部以後の領
域ではゲインが相対的に大きくなっている。トランジス
タＴｒの第１のエミッタ電極Ｅ１はグランド線ＧＬに接
続され、第２のエミッタ電極Ｅ２はワード線ＷＬに接続
され、そして、コレクタ電極Ｃは前記ビット線ＢＬに接
続されるている。
【００１８】本発明の第２の形態の半導体記憶装置のデ
ータ保持方法によれば、メモリセルＭＣを構成するトラ
ンジスタＴｒの第１または第２のエミッタ電極Ｅ１，Ｅ
２のどちらか一方のエミッタ電極に対してＮ型負性微分
特性のバレーにバイアスされるような電位ＶWmidを与え
る。そして、ビット線ＢＬに、グランドに対してトラン
ジスタＴｒにゲインが出ない程度で、且つ、ベース・コ
レクタ接合Ｄ３の逆耐圧電圧Ｖｒbrよりも高い電位ＶBm
idを与えるようにすることでデータ保持をおこなうよう
になっている。
【００１９】本発明の第３の形態の半導体記憶装置のデ
ータ読み取り方法によれば、メモリセルＭＣを構成する
トランジスタＴｒにゲインが充分でるような電位ＶBhig
h を対応するビット線ＢＬに与えた状態において、二つ
の安定な動作点Ｓ１，Ｓ２の内、ベースの電位が低い側
の第１の安定動作点Ｓ１ではゲインが低くなるように、
且つ、該ベースの電位が高い側の第２の安定動作点Ｓ２
ではゲインが高くなるようにする。そして、メモリセル
ＭＣに対して当該メモリセルに記憶されたデータが破壊
されない程度に対応するワード線に対して、データ保持
時よりも高い電位ＶWhigh を与えて、これにより、ビッ
ト線ＢＬに流れる電流の二つの状態により差を検出して
データを読み取るようになっている。
【００２０】本発明の第４の形態の半導体記憶装置のデ
ータ書き込み方法によれば、ベースの電位が低い側の第
１の安定動作点Ｓ１へのデータ書き込みを行うメモリセ
ルＭＣに対しては、該メモリセルＭＣに対応するビット
線ＢＬに対してデータ保持時よりも低い電位ＶBlowを与
える。さらに、対応するワード線ＷＬに対して二つの安
定な動作点Ｓ１，Ｓ２が崩れるのに十分な高い電位ＶWh
igh を与えた後、該ワード線ＷＬをデータ保持時の電位
ＶWmidに戻す。そして、ベースの電位が高い側の第２の
安定動作点Ｓ２へのデータ書き込みを行うメモリセルＭ
Ｃに対しては、メモリセルＭＣに対応するビット線ＢＬ
に対してデータ保持時の電位ＶBmidを保持したまま、対
応するワード線ＷＬに対して前記二つの安定な動作点Ｓ
１，Ｓ２が崩れるのに十分な低い電位ＶWlowを与える。
さらに、該ワード線ＷＬをデータ保持時の電位ＶWmidに
戻して所定のデータを書き込むようになっている。
【００２１】本発明の第５の形態の半導体記憶装置のデ
ータ書き込み方法によれば、ビット線ＢＬに対するデー
タ保持時の電位ＶBmidを保持したまま、任意の１本のワ
ード線ＷＬに対して該ワード線ＷＬに接続された複数の
メモリセルＭＣの該二つの安定な動作点Ｓ１，Ｓ２が崩
れるのに十分な低い電位ＶWlowを与え、さらに、該ワー
ド線ＷＬをデータ保持時の電位ＶWmidに戻す。これによ
り、複数のメモリセルＭＣに対して二つの安定な動作点
Ｓ１，Ｓ２の内、ベースの電位の高い側の安定点Ｓ２へ
のデータ書き込みを行う。さらに、安定点Ｓ２へのデー
タ書き込みを行った複数のメモリセルＭＣの内、ベース
の電位の低い側の安定点Ｓ１へのデータ書き込みを行う
必要のあるメモリセルに接続されたビット線ＢＬに対し
てデータ保持時よりも低い電位ＶBlowを与える。その
後、任意の１本のワード線ＷＬに対して前記二つの安定
な動作点Ｓ１，Ｓ２が崩れるのに十分な高い電位ＶWhig
h を与え、さらに、当該ワード線ＷＬをデータ保持時の
電位ＶWmidに戻す。これにより、各メモリセルＭＣに対
して所定のデータを書き込むようになっている。
【００２２】本発明の第６の形態の半導体記憶装置のデ
ータ書き込み方法によれば、ベースの電位が低い側の第
１の安定動作点Ｓ１へのデータ書き込みを行うメモリセ
ルＭＣに対しては、該メモリセルＭＣに対応するビット
線ＢＬに対してデータ保持時よりも低い電位ＶBlowを与
え、また、ベースの電位が高い側の第２の安定動作点Ｓ
２へのデータ書き込みを行うメモリセルＭＣに対して
は、該メモリセルＭＣに対応するビット線ＢＬに対して
データ保持時の電位ＶBmidを与える。そして、ワード線
ＷＬに対して二つの安定な動作点Ｓ１，Ｓ２が崩れるの
に十分な低い電位ＶWlowを与え、さらに、該ワード線Ｗ
Ｌをデータ保持時の電位ＶWmidに戻す。これにより、各
メモリセルＭＣに対して所定のデータを書き込むように
なっている。
【００２３】ところで、高濃度にドープされたｎｐ接合
（ｎ+ ｐ+ 接合）は、エサキトンネルダイオードで知ら
れる様に、順方向には負性微分が現われ、逆方向は先に
述べたツェナートンネルできなるような電流が流れる。
従って、ｐｎｐ接合（ｐ+ ｎ + ｐ+ 接合は、順逆両方向
に、負性微分特性が現われる。従って、高濃度のｎチャ
ネル型のエミッタ、高濃度のｐチャネル型のベースから
なる、ＨＢＴのエミッタの上に、さらに、高濃度のｐチ
ャネル型層を設けたＨＢＴでは、エミッタ・ベース間に
順逆両方向で負性微分を持ち、ＳＲＡＭのメモリセルと
して使用することの可能な特性が得られる。そして、二
つのエミッタ間に適当な電圧を加えることで双安定が実
現され、これにより、１ビット（Ｓ１またはＳ２）の記
憶ができる。
【００２４】しかしながら、前述した従来技術（特開平
５−２３４３６１号公報等）における読み込み書き込み
動作では、メモリセル（トランジスタ）の順逆の各耐圧
を超えるだけの電位差をベース・コレクタ間に加えるこ
とで行っている。バイポーラトランジスタの場合、ベー
ス・コレクタ間の逆バイアスの場合は耐圧はバンドギャ
ップでほぼ決まる値で、ＧａＡｓ系の場合で約１．４ボ
ルト，ＩｎＧａＡｓ系で約０．８ボルトであるが、順方
向では、アバランシェで決まるので、ゆうに１０ボルト
を越える電圧をかける必要があり非現実である。これに
対しては、以下に記載の方法を用いることにより読み書
きができる。
【００２５】本発明の半導体記憶装置は、Ｎ型負性微分
の２度目の立ち上がりまでの電圧範囲においては、エミ
ッタ電流の成分は、ホールの逆注入であるからエミッタ
からの少数キャリアの注入はない。そこで、読み取りの
際には、コレクタに正の電位を加えると、二つの安定点
の内、エミッタ側の共鳴バリアに加わる電圧が低い側の
安定点Ｓ１ではコレクタ電流は流れず、高い側の安定点
Ｓ２ではコレクタ電流が流れるので、この差の検出によ
って読み取ることでどちらの状態にいるかを検知でする
ことがきる。
【００２６】実際には、その差を大きくするために、ワ
ード線に保持の時より高い電位を与えることで、動作点
でのエミッタからの注入電流量を増やすことができる。
さらに、この方法を用いると、コレクタにはピーク電流
より大きな電流を原理的に流すことができ、これまでの
ダブルエミッタＲＨＥＴメモリの問題点であった、読み
だしの際のスピードを決めているピーク電流と、消費電
力を決めているバレー電流のトレードオフから逃れるこ
とができる。
【００２７】また、書き込みに対しても、Ｓ２の書き込
みの際には、コレクタはコレクタベース・コレクタ接合
が負性微分特性に影響を与えないような電圧に設定、す
なわち、ゲインもでなければ、逆耐圧を越える電圧にも
ならないようにする（実際的には、グランドと同じ電位
（０ボルト）にすればよい）。そして、最初に設定した
二つのベース・エミッタ接合のＮ型負性微分特性のいわ
ゆるピーク電流の違いにより、一度、ワード線の電位を
下げて、再び上げてやる動作を行った時の単安定双安定
の遷移の際に、ＭＯＢＩＬＥの動作原理のように、安定
点が、一義的にＳ２に定まる。一方、Ｓ１の書き込みの
際には、コレクタベース・コレクタ接合の逆耐圧のしき
い値を越えることにより流れ込む電流により、ワード線
の電位を上げて、再び下げてやる動作を行った時の単安
定から双安定への遷移の際に、安定点が一義的にＳ１に
定まる。このように、コレクタに加わる電圧によって書
き込まれる情報を決定できる。その際には、少なくと
も、周辺回路の動作マージンに深くかかわっている順方
向に無関係に書き込みができる。
【００２８】さらに、Ｓ２の書き込みの際には、コレク
タ電圧を保持と同じ値とし、Ｓ１の書き込みの際には、
コレクタ電圧を保持時より低い値にし、ワード線の電位
を保持時より低い値にする。その後、ワード線の電位を
保持時より高い電位に振ってから、保持の電位に戻すよ
うにすれば、ワード線のドライバー側がに対してＳ１，
Ｓ２のそれぞれを書き込むための選択信号を与えること
なく所定のデータを書き込むことができる。
【００２９】
【実施例】以下、添付図面を参照して、本発明に係る半
導体記憶装置および該半導体記憶装置のデータ保持、デ
ータ読み取り並びにデータ書き込み方法の各実施例を説
明する。図１は本発明に係る半導体記憶装置におけるメ
モリセルの等価回路を示す図である。同図において、参
照符号ＢＬはビット線，ＷＬはワード線，ＧＬはグラン
ド線，そして，ＭＣはメモリセルを示している。
【００３０】メモリセルＭＣは、ビット線ＢＬと、該ビ
ット線ＢＬに交差するワード線ＷＬおよびグランド線Ｇ
Ｌとの交差個所に設けられ、１つのコレクタ電極Ｃおよ
び第１および第２のエミッタ電極Ｅ１，Ｅ２を有するダ
ブルエミッタ構造のトランジスタＴｒとして構成されて
いる。このメモリセルＭＣを構成するトランジスタＴｒ
は、ベース・エミッタ間の電流電圧特性にＮ型負性微分
特性を示し、該Ｎ型負性微分特性におけるピーク電流部
までの領域ではゲインが相対的に小さく、且つ、該Ｎ型
負性微分特性におけるバレー電流部以後の領域ではゲイ
ンが相対的に大きな特性を有するダブルエミッタ構造の
トランジスタとして形成されている。
【００３１】図１に示されるように、トランジスタ（例
えば、マルチエミッタエサキトンネルヘテロ接合トラン
ジスタ：ＭＥ−ＥＨＢＴ）Ｔｒの第１のエミッタ電極Ｅ
１はグランド線ＧＬに接続され、第２のエミッタ電極Ｅ
２はワード線ＷＬに接続され、且つ、コレクタ電極Ｃは
ビット線ＢＬに接続されている。なお、以下の記載で
は、ベース・第１エミッタ接合Ｂ−Ｅ１をＤ１とし、ベ
ース・第２エミッタ接合Ｂ−Ｅ２をＤ２とし、そして、
ベース・コレクタ接合Ｂ−ＣをＤ３として説明する。
【００３２】図２は本発明に係る半導体記憶装置におけ
るメモリセルの立体構造を示す斜視図である。図２に示
されるように、ワード線ＷＬおよびグランド線ＧＬは、
ビット線ＢＬに交差するようにして２本一対で平行の信
号配線層として配設され、該ワード線ＷＬおよびグラン
ド線ＧＬの信号配線層とビット線ＢＬの信号配線層との
間にはメモリセルＭＣ用の層が設けられている。すなわ
ち、ビット線ＢＬとワード線ＷＬおよびグランド線ＧＬ
との間に所定のしきい値電圧Ｖthで電流を流す特性を有
するベース・コレクタ接合Ｄ３がその一面においてビッ
ト線ＢＬに電気的に接触して形成され、ベース・コレク
タ接合Ｄ３の他面と前記グランド線ＧＬとの間にベース
・第１エミッタ接合Ｄ１が電気的に接触して形成され、
かつ、ベース・コレクタ接合Ｄ３の他面と前記列ワード
線ＷＬとの間にベース・第２エミッタ接合Ｄ２が電気的
に接触して積層状に形成されている。
【００３３】ここで、メモリセルＭＣを構成するトラン
ジスタＴｒは、以下に示す層構造により形成されてい
る。 （ＭＥ−ＨＢＴ） ［ドーピング濃度］ ［厚さ］ 基板：Ｆe-doped Ｉn Ｐ（半導体層） １）バッファー層： ｉ−Ｉn Ａl Ａs ２００nm ２）サブコレクタ層： ｎ++−Ｉn Ｇa Ａs ５×１０18 ３５０nm ３）コレクタ層： ｎ−Ｉn Ｇa Ａs ５×１０16 ３００nm ４）ベース層： ｐ++−Ｉn Ｇa Ａs ３×１０19 ８０nm ５）エミッタ層： ｎ++−Ｉn Ａl Ａs ３×１０18 １５０nm ｐ++−Ｉn Ｇa Ａs Ｎ×１０19 ２００nm 図３は本発明の半導体記憶装置におけるメモリセルの第
１実施例の層構造およびそのエネルギバンドを示す図で
あり、また、図４は本発明の半導体記憶装置におけるメ
モリセルの第２実施例の層構造およびそのエネルギバン
ドを示す図である。ここで、図３および図４における参
照符号（ａ）はそれぞれＭＥ−ＲＢＴ（マルチエミッタ
ヘテロ接合バイポーラトランジスタ：例えば、マルチエ
ミッタエサキトンネルヘテロ接合バイポーラトランジス
タ（ＭＥ−ＥＨＢＴ))により構成したメモリセルの各層
構造の断面図を示し、また、参照符号（ｂ）はそれぞれ
ＭＥ−ＲＢＴのエネルギバンド図である。
【００３４】図３のメモリセルは、上記の層構造におい
て、パラメータＮを、Ｎ＝３に設定したものに対応し、
また、図４のメモリセルは、上記の層構造において、パ
ラメータＮを、Ｎ＝４に設定したものに対応している。
図から明らかなように、ＭＥ−ＲＢＴによるメモリセル
は、Ｆe-doped Ｉn Ｐ基板（１００）上に、順次バッフ
ァー層、サブコレクタ層、コレクタ層、ベース層、およ
び、エミッタ層を積層して構成されている。
【００３５】まず、図３に示す第１実施例は、層構造の
パラメータをＮ＝３とした場合であり、特に、エミッタ
層における厚さが２００nmのｐ++−Ｉn Ｇa Ａs のドー
ピング濃度を３×１０19としたものである。すなわち、
メモリセルＭＣを構成するトランジスタＴｒを、高濃度
にドープされたマルチエミッタヘテロ接合バイポーラト
ランジスタの第１のエミッタ層（エミッタ層におけるｎ
++−Ｉn Ａl Ａs 層）の上にさらに、該第１のエミッタ
層とは異なる導電型で且つ高濃度にドープされた第２の
エミッタ層（エミッタ層におけるＰ++−Ｉn Ｇa Ａs
層）を有するマルチエミッタエサキトンネルヘテロ接合
トランジスタとして構成するようになっている。
【００３６】また、図４に示す第２実施例は、層構造の
パラメータをＮ＝４とした場合であり、特に、エミッタ
層における厚さが２００nmのｐ++−Ｉn Ｇa Ａs のドー
ピング濃度を４×１０19としたものである。すなわち、
メモリセルＭＣを構成するトランジスタＴｒにおいて、
第２のエミッタ層（エミッタ層におけるＰ++−Ｉn Ｇa
Ａs 層）におけるドーピング濃度を、該第２のエミッタ
層がｐチャネル型の場合には高くなるようにしている。
なお、第２のエミッタ層がｎチャネル型の場合には、該
第２のエミッタ層のドーピング濃度を低くなるようにし
ている。
【００３７】図５は本発明に係る半導体記憶装置（ＳＲ
ＡＭ）の一構成例を示すブロック回路図である。同図に
おいて、参照符号１はビットアドレスデコーダ、２はワ
ードアドレスデコーダ、そして、３はセンス回路を示し
ている。この図５に示すＳＲＡＭは、図１のメモリセル
ＭＣを複数個マトリクス状に配置して構成されている。
【００３８】すなわち、図５に示されるように、本実施
例のＳＲＡＭは、複数のビット線（ビット線群）ＢＬ
１，ＢＬ２，…と、該ビット線に対して垂直に交差し、
且つ、互いに平行に配置された複数のワード線（ワード
線群）ＷＬ１，ＷＬ２，…およびグランド線（グランド
線群）ＧＬ１，ＧＬ２，…と、これら各ビット線ＢＬ
１，ＢＬ２，…と各ワード線ＷＬ１，ＷＬ２，…および
各グランド線ＧＬ１，ＧＬ２，…との交差個所にそれぞ
れ設けられた複数のメモリセルＭＣ１，ＭＣ２，…とを
備えている。
【００３９】さらに、本実施例のＳＲＡＭは、ビット線
ＢＬ１，ＢＬ２，…が接続され該各ビット線に対してア
ドレス信号（ビットアドレス信号）を供給するビット線
アドレスデコーダ１および各メモリセルＭＣ１，ＭＣ
２，…の記憶情報を検出するセンス回路３と、ワード線
ＷＬ１，ＷＬ２，…が接続され該各ワード線に対してア
ドレス信号（ワードアドレス信号）を供給するワード線
アドレスデコーダ２とが設けられている。ここで、グラ
ンド線ＧＬ１，ＧＬ２，…は、それぞれ接地（ＧＮＤ）
されている。
【００４０】図６は本発明に係る半導体記憶装置（ＳＲ
ＡＭ）の一例の立体構成を示す斜視図であり、図７は図
６のＳＲＡＭの平面配置を示す図である。図６および図
７に示されるように、本実施例のＳＲＡＭにおいては、
ビット線ＢＬ１〜ＢＬ５が平行に配置され、これらビッ
ト線ＢＬ１〜ＢＬ５に対して電気的に非接触で直行する
各２本一対のワード線およびグランド線ＷＬ１，ＧＬ１
〜ＷＬ５，ＧＬ５が配置されている。これらビット線Ｂ
Ｌ１〜ＢＬ５とワード線およびグランド線ＷＬ１，ＧＬ
１〜ＷＬ５，ＧＬ５の各交差個所にはそれぞれベース・
第１エミッタ接合Ｄ１，ベース・第２エミッタ接合Ｄ２
およびベース・コレクタ接合Ｄ３を有するメモリセルＭ
Ｃ（図１参照）が設けられている。
【００４１】このように、図６および図７に示す実施例
では、各ワード線ＷＬ１，ＷＬ２，…と各グランド線Ｇ
Ｌ１，ＧＬ２，…が１本ずつ交互に配置されている。こ
れにより、１つのメモリセルＭＣをベース・エミッタ接
合部２個程度の面積に形成することができ、高密度化が
可能となる。図８は本発明に係る半導体記憶装置（ＳＲ
ＡＭ）の他の例の立体構成を示す斜視図であり、図９は
図８のＳＲＡＭの平面配置を示す図である。
【００４２】図８および図９に示されるように、本実施
例のＳＲＡＭは、ワード線ＷＬ１，ＷＬ２，…およびグ
ランド線ＧＬ１，ＧＬ２，…が２本ずつ交互に配置され
ている。図１０は本発明に係る半導体記憶装置（ＳＲＡ
Ｍ）のさらに他の例の立体構成を示す斜視図であり、図
１１は図１０のＳＲＡＭの平面配置を示す図である。
【００４３】図１０および図１１に示されるように、本
実施例のＳＲＡＭは、図８および図９に示す実施例にお
いて、隣接する２本のグランド線ＧＬ１，ＧＬ２；ＧＬ
３，ＧＬ４；…を１本として形成するようになってい
る。このように、隣接する２本のグランド線ＧＬ１，Ｇ
Ｌ２；ＧＬ３，ＧＬ４；…を１本として形成することに
より、同じ面積でＳＲＡＭを製造下場合にはグランド線
に流す電流値を大きくすることができ、或いは、グラン
ド線に必要な配線領域を低減してより一層の高密度化が
可能となる。
【００４４】以上、図６〜図１１を参照して説明した各
実施例において、メモリセルＭＣへのデータの書込み
は、必要なビットアドレスデータおよびワードアドレス
データをそれぞれビットアドレスデコーダ１およびワー
ドアドレスデコーダ２与えて所定のアドレスを選択して
実行される。このように、各メモリセルＭＣがアドレス
選択性を持つため、任意のアドレスのメモリセルＭＣに
データを書き込んだり、或いは、読み出したりすること
ができる。なお、各メモリセルＭＣにおけるビット線Ｂ
Ｌおよびワード線ＷＬへの印加電圧態様および書込み時
の動作等は、以下に図１２〜図３１を参照して説明す
る。
【００４５】図１２は本発明の半導体記憶装置における
メモリセルを説明するための接合特性を示す図であり、
同図（ａ）はｎ+ ｐ+ 接合（エサキダイオード）の電流
−電圧特性を示す図であり、また、同図（ｂ）はｐ+ ｎ
+ ｐ+ 接合の電流−電圧特性を示す図である。図１２
（ａ）に示されるように、ｎ+ ｐ+ 接合では、１つのピ
ークおよび１つのバレーを有するＮ字型の特性（Ｎ型負
性微分特性）が現れ、また、図１２（ｂ）に示されるよ
うに、ｐ+ ｎ+ ｐ+ 接合では、２つのピークおよび２つ
のバレーを有する特性が現れる。
【００４６】図１３は本発明の半導体記憶装置における
メモリセルの保持状態の一例を説明するための図であ
る。図１３において、参照符号Ｓ１およびＳ２は二つの
安定な動作点、ＩE1-B（ＩE1）は第１のエミッタＥ１か
らベースＢへ流れる電流、ＩE1 -Cは第１のエミッタＥ１
からコレクタＣへ流れる電流、そして、ＩB-E2はベース
Ｂから第２のエミッタＥ２へ流れる電流を示している。
ここで、ビット線ＢＬの電圧（コレクタ電圧）Ｖc およ
びワード線ＷＬの電圧（第２のエミッタ電圧）Ｖ E2は、
それぞれ、Ｖc ＝ＶBmid＝０ボルト、ＶE2＝ＶWmidであ
る。
【００４７】すなわち、図１３に示されるように、本実
施例のメモリセルの保持状態の一例において、メモリセ
ルＭＣは、第１および第２のベース・エミッタ接合層Ｄ
１，Ｄ２を備え、且つ、該第１および第２のベース・エ
ミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によっ
て生成される二つの安定な動作点Ｓ１，Ｓ２を有してい
る。そして、メモリセルＭＣを構成するトランジスタＴ
ｒの第１または第２のエミッタ電極Ｅ１，Ｅ２のどちら
か一方のエミッタ電極（具体的には、第２のエミッタ電
極Ｅ２：ＶE2）に対して前述したＮ型負性微分特性のバ
レーにバイアスされるような電位（ＶWmid）を与え、さ
らに、ビット線ＢＬ（Ｖc)に、グランド（ＧＮＤ）に対
して該トランジスタＴｒにゲインが出ない程度で、且
つ、ベース・コレクタ接合Ｄ３の逆耐圧電圧（Ｖｒbr）
よりも高い電位（ＶBmid）を与えるようにして、メモリ
セルＭＣに書き込まれたデータの保持を行う。ここで、
ビット線ＢＬに与える電位（ＶBmid）は、グランドと同
じ電位（０ボルト）となっている。
【００４８】図１４および図１５は本発明の半導体記憶
装置におけるメモリセルの読み出し動作の一例（その１
〜その３）を説明するための図である。ここで、前述し
たように、メモリセルＭＣは、第１および第２のベース
・エミッタ接合層Ｄ１，Ｄ２を備え、且つ、該第１およ
び第２のベース・エミッタ接合層Ｄ１，Ｄ２とベース層
との直列回路によって生成される二つの安定な動作点Ｓ
１，Ｓ２を有している。
【００４９】まず、図１４（ａ）に示されるように、メ
モリセルＭＣを構成するトランジスタ（ＭＥ−ＨＢＴ，
ＭＥ−ＥＨＢＴ）Ｔｒにゲインが充分でるような電位
（ＶBhigh)を対応するビット線ＢＬに与えた状態（Ｖc
＝ＶBhigh)においては、二つの安定な動作点Ｓ１，Ｓ２
の内、ベースの電位が低い側の第１の安定動作点（Ｓ
１）ではゲインが低く、且つ、ベースの電位が高い側の
第２の安定動作点（Ｓ２）ではゲインが高くなってい
る。そして、図１４（ｂ）に示されるように、メモリセ
ルＭＣに対して当該メモリセルに記憶されたデータが破
壊されない程度に対応するワード線ＷＬに対して、デー
タ保持時よりも高い電位（ＶWhigh)を与えて（ＶE2＝Ｖ
Whigh)、該ビット線（ＢＬ）に流れる電流（コレクタ電
流）の二つ状態により差を検出してデータを読み取る。
【００５０】ここで、図１４（ａ）はビット線ＢＬだけ
が選択された場合、図１４（ｂ）はワード線ＷＬだけが
選択された場合、そして、図１５はビット線ＢＬおよび
ワード線ＷＬの両方が選択された場合に対応している。
すなわち、ビット線ＢＬだけ、または、ワード線ＷＬだ
け、或いは、ビット線ＢＬおよびワード線ＷＬの両方を
選択することにより、二つの安定な動作点Ｓ１，Ｓ２の
内、ベースの電位が低い側の第１の安定動作点Ｓ１では
ゲインを低く、且つ、ベースの電位が高い側の第２の安
定動作点Ｓ２ではゲインを高く設定し、メモリセルＭＣ
を構成するトランジスタＴｒに対して記憶されたデータ
が破壊されない程度に対応するワード線ＷＬ（第２のエ
ミッタ電圧ＶE2）に対して、データ保持時よりも高い電
位（ＶE2＝ＶWhigh)を与えて、該ビット線ＢＬに流れる
電流の二つの状態により差を検出してデータを読み取る
ようになっている。
【００５１】図１６は本発明の半導体記憶装置における
メモリセルを説明するための濃度が薄い場合および濃い
場合の接合特性を示す図であり、同図（ａ）はドーピン
グ濃度が薄い場合（図４に示すエミッタ層におけるＰ++
−Ｉn Ｇa Ａs 層（第２のエミッタ層）のドーピング濃
度が薄い場合）のｎ+ ｐ+ 接合特性を示し、また、同図
（ｂ）はドーピング濃度が濃い場合（第２のエミッタ層
のドーピング濃度が濃い場合）のｎ+ ｐ+ 接合特性を示
している。すなわち、ドーピング濃度が濃い場合の方が
薄い場合よりもＮ字型の特性（Ｎ型負性微分特性）のピ
ークが高くなることが判る。
【００５２】本実施例においては、メモリセルＭＣを構
成するトランジスタＴｒにおいて、第２のエミッタ層
（図４のエミッタ層におけるＰ++−Ｉn Ｇa Ａs 層）の
ドーピング濃度を、該第２のエミッタ層がｐチャネル型
の場合には高くなるようにするまた、第２のエミッタ層
がｎチャネル型の場合には、該第２のエミッタ層のドー
ピング濃度を低くなるようにする。
【００５３】図１７は本発明の半導体記憶装置における
メモリセルの保持状態の他の例を説明するための図であ
る。図１７に示されるように、メモリセルＭＣを構成す
るトランジスタＴｒは、第１のエミッタ電極Ｅ１の順方
向のピーク電流Ｉpf1 よりも、前記第２のエミッタ電極
Ｅ２の逆方向のピーク電流Ｉpr2 が大きくなるような負
性微分特性Ｉpf1 ＜Ｉpr2 を有している。このような特
性を有するトランジスタＴｒの第１または第２のエミッ
タ電極Ｅ１，Ｅ２のどちらか一方のエミッタ電極（具体
的には、第２のエミッタ電極Ｅ２：ＶE2）に対して前述
したＮ型負性微分特性のバレーにバイアスされるような
電位（ＶWmid）を与え、さらに、ビット線ＢＬ（Ｖc)
に、グランド（ＧＮＤ）に対して該トランジスタＴｒに
ゲインが出ない程度で、且つ、ベース・コレクタ接合Ｄ
３の逆耐圧電圧（Ｖｒbr）よりも高い電位（ＶBmid）を
与えるようにして、メモリセルＭＣに書き込まれたデー
タの保持を行うようになっている。なお、ビット線ＢＬ
に与える電位（ＶBmid）は、グランドと同じ電位（０ボ
ルト）とすることができる。
【００５４】図１８〜図１９は本発明の半導体記憶装置
におけるメモリセルの読み出し動作の他の例（その１〜
その３）を説明するための図である。ここで、図１８〜
図１９に示す実施例において、メモリセルＭＣを構成す
るトランジスタＴｒは、第１のエミッタ電極Ｅ１の順方
向のピーク電流Ｉpf1 よりも、前記第２のエミッタ電極
Ｅ２の逆方向のピーク電流Ｉpr2 が大きくなるような負
性微分特性Ｉpf1 ＜Ｉpr2 を有している。また、前述し
たように、メモリセルＭＣは、第１および第２のベース
・エミッタ接合層Ｄ１，Ｄ２を備え、且つ、該第１およ
び第２のベース・エミッタ接合層Ｄ１，Ｄ２とベース層
との直列回路によって生成される二つの安定な動作点Ｓ
１，Ｓ２を有している。
【００５５】まず、図１８（ａ）に示されるように、メ
モリセルＭＣを構成するトランジスタＴｒにゲインが充
分でるような電位ＶBhigh を対応するビット線ＢＬに与
えた状態（Ｖc ＝ＶBhigh)においては、二つの安定な動
作点Ｓ１，Ｓ２の内、ベースの電位が低い側の第１の安
定動作点Ｓ１ではゲインが低く、且つ、ベースの電位が
高い側の第２の安定動作点Ｓ２ではゲインが高くなって
いる。そして、図１８（ｂ）に示されるように、メモリ
セルＭＣに対して当該メモリセルに記憶されたデータが
破壊されない程度に対応するワード線ＷＬに対して、デ
ータ保持時よりも高い電位ＶWhigh を与えて（ＶE2＝Ｖ
Whigh)、該ビット線ＢＬに流れる電流（コレクタ電流）
の二つ状態により差を検出してデータを読み取るように
なっている。
【００５６】なお、図１８（ａ）はビット線ＢＬだけが
選択された場合、図１８（ｂ）はワード線ＷＬだけが選
択された場合、そして、図１９はビット線ＢＬおよびワ
ード線ＷＬの両方が選択された場合に対応している。図
２０〜図２３は本発明の半導体記憶装置におけるメモリ
セルの書き込み動作の一例での一方の書き込み処理（そ
の１〜その７）を説明するための図であり、ベースの電
位の高い側の安定点Ｓ２への書き込み処理を示すもので
ある。ここで、メモリセルＭＣは、第１および第２のベ
ース・エミッタ接合層Ｄ１，Ｄ２を備えており、該第１
および第２のベース・エミッタ接合層Ｄ１，Ｄ２とベー
ス層との直列回路によって生成される二つの安定な動作
点Ｓ１，Ｓ２を有している（図２１（ａ）参照）。な
お、各図において、参照符号ＩB-c はメモリセルＭＣを
構成するトランジスタ（ＭＥ−ＲＢＴ，ＭＥ−ＥＲＢ
Ｔ）のベースＢからコレクタＣに向かって流れる電流を
示し、ＩE1-BはメモリセルＭＣの第１のエミッタＥ１か
らベースＢに向かって流れる電流を示し、ＩB-E2はメモ
リセルＭＣのベースＢから第２のエミッタＥ２に向かっ
て流れる電流を示し、そして、ＩE1-cはメモリセルＭＣ
の第１のエミッタＥ１からコレクタＣに向かって流れる
電流を示している。さらに、参照符号ＶE2は第２のエミ
ッタＥ２の電圧（ワード線ＷＬの電位）を示し、また、
Ｖc はメモリセルＭＣのコレクタＣの電圧（ビット線Ｂ
Ｌの電位）を示している。
【００５７】まず、図２０（ａ）に示されるように、メ
モリセルに書き込まれたデータは、Ｓ１またはＳ２の何
れか一方のデータである。そして、図２０（ｂ）に示さ
れるように、このＳ１またはＳ２の何れかのデータを保
持しているメモリセルＭＣにおいて、ワード線ＷＬに対
して該メモリセルＭＣの二つの安定な動作点（Ｓ１，Ｓ
２）が崩れるのに十分な低い電位ＶWlowを与える（ＶE2
＝ＶWlow）。これにより、Ｓ１およびＳ２の双安定状態
がＳ０だけの単安定状態となる。ここで、ビット線ＢＬ
には、データ保持時の電位ＶBmidを印加しておく（Ｖc
＝ＶBmid＝０ボルト）。
【００５８】その後、図２１（ｂ）に示されるように、
ビット線ＢＬの電圧（コレクタ電圧）Ｖc ＝ＶBmid＝０
ボルトとしたまま、ワード線ＷＬをデータ保持時の電位
ＶWmidに戻す（ＶE2＝ＶWmid）。これにより、メモリセ
ルＭＣ（ワード線ＷＬに接続された全てのメモリセル）
に対してＳ２の書き込みが行われる。なお、図２１
（ａ）は、ワード線ＷＬの電圧（第２のエミッタＥ２電
圧）ＶE2が、低電圧ＶWlowから保持電圧ＶWmidに向かう
過渡状態（ＶWlow＜ＶE2＜ＶWmid）を示している。
【００５９】次いで、図２２（ｂ）に示されるように、
ワード線ＷＬに対して二つの安定な動作点（Ｓ１，Ｓ
２）が崩れるのに十分な高い電位ＶWhigh を与える（Ｖ
E2＝ＶWhigh)。なお、図２２（ａ）は、ワード線ＷＬの
電圧ＶE2が、データ保持時の電圧ＶWmidから高電圧ＶWh
igh に向かう過渡状態（ＶWmid＜ＶE2＜ＶWhigh)を示し
ている。
【００６０】そして、図２３に示されるように、ワード
線ＷＬをデータ保持時の電位ＶWmidに戻す（ＶE2＝ＶWm
id）。これにより、メモリセルＭＣに対してデータＳ２
の書き込みを行うことができる。図２４〜図２７は本発
明の半導体記憶装置におけるメモリセルの書き込み動作
の一例での他方の書き込み処理（その１〜その７）を説
明するための図であり、ベースの電位の低い側の安定点
Ｓ１への書き込み処理を示すものである。
【００６１】まず、図２４（ａ）に示されるように、メ
モリセルに書き込まれたデータは、Ｓ１またはＳ２の何
れか一方のデータである。このＳ１またはＳ２の何れか
のデータを保持しているメモリセルＭＣに対して、ビッ
ト線ＢＬの電圧（コレクタ電圧）Ｖc に対してデータ保
持時よりも低い電位ＶBlowを与え（Ｖc ＝ＶBlow）、そ
して、図２４（ｂ）に示されるように、ワード線ＷＬを
データ保持時の電位ＶWmidからより低い電位ＶWlowとし
（ＶE2＝ＶWlow）、その後、図２５（ｂ）に示されるよ
うに、ワード線ＷＬを再びデータ保持時の電位ＶWmidに
戻す（ＶE2＝ＶWmid）。これにより、メモリセルＭＣ
（ワード線ＷＬに接続された全てのメモリセル）に対し
てＳ２の書き込みが行われる。なお、図２５（ａ）は、
ワード線ＷＬの電圧ＶE2が、低電圧ＶWlowからデータ保
持時の電圧ＶWmidに向かう過渡状態（ＶWlow＜ＶE2＜Ｖ
Wmid) を示している。
【００６２】さらに、図２６（ｂ）に示されるように、
ワード線ＷＬに対して該メモリセルＭＣの二つの安定な
動作点（Ｓ１，Ｓ２）が崩れるのに十分な高い電位ＶWh
ighを与える（ＶE2＝ＶWhigh)。なお、図２６（ａ）
は、ワード線ＷＬの電圧ＶE2が、データ保持時の電圧Ｖ
Wmidから高電圧ＶWhigh に向かう過渡状態（ＶWmid＜Ｖ
E2＜ＶWhigh)を示している。
【００６３】そして、図２７に示されるように、ワード
線ＷＬをデータ保持時の電位ＶWmidに戻す（ＶE2＝ＶWm
id）。これにより、メモリセルＭＣに対してデータＳ１
の書き込みを行うことができる。すなわち、上述したＳ
１およびＳ２の書き込みを組み合わせることにより、各
メモリセルＭＣに対して所定のデータ（Ｓ１またはＳ
２）を書き込むことができる。そして、この書き込み処
理は、メモリセルＭＣを構成しているトランジスタのコ
レクタに対してピーク電流よりも大きな電流を原理的に
流すことができるため、読み出し動作の速度を規定して
いるピーク電流および消費電力を規定しているバレー電
流）のトレードオンから逃れることが可能となる。
【００６４】以下、図２０〜図２７を参照して説明した
メモリセルへの書き込み（Ｓ１，Ｓ２の書き込み）処理
を適用した半導体記憶装置におけるメモリセルＭＣの書
き換え動作の例を説明する。図２８は本発明の半導体記
憶装置におけるメモリセルの書き換えを行わないビット
での動作の一例を説明するための図であり、図２９は本
発明の半導体記憶装置におけるメモリセルの書き換えを
行うビットでの動作の一例を説明するための図である。
ここで、各メモリセルＭＣは、第１および第２のベース
・エミッタ接合層Ｄ１，Ｄ２を備え、且つ、該第１およ
び第２のベース・エミッタ接合層Ｄ１，Ｄ２とベース層
との直列回路によって生成される二つの安定な動作点Ｓ
１，Ｓ２を有している。なお、図２８およ図２９におい
て、参照符号（ａ）は記憶情報がＳ２の場合を示し、ま
た、（ｂ）は記憶情報がＳ１の場合を示している。
【００６５】まず、図２８（ａ）に示されるように、書
き換えを行わないビットでの動作において、記憶情報が
Ｓ２（二つの安定な動作点の内、ベースの電位が高い側
の第２の安定動作点）の場合、ビット線ＢＬの電圧ＶBL
（メモリセルＭＣのコレクタ電圧Ｖc)を時間Ｔ0 〜Ｔ3
で中間電圧ＶBmidから高電圧ＶBhigh とし、また、ワー
ド線ＷＬの電圧ＶWL（メモリセルＭＣの第２のエミッタ
電圧ＶE2）を時間Ｔ1で中間電圧ＶWmidから高電圧ＶWhi
gh として、読み出し動作を行う。さらに、ワード線電
圧ＶWLを時間Ｔ4 で中間電圧ＶWmidから低電圧ＶWlowと
した後、再び中間電圧ＶWmidとして、それまでメモリセ
ルＭＣに記憶されていたのと同じ記憶情報Ｓ２をそのま
ま書き込む。
【００６６】一方、図２８（ｂ）に示されるように、書
き換えを行わないビットでの動作において、記憶情報が
Ｓ１（二つの安定な動作点の内、ベースの電位が低い側
の第１の安定動作点）の場合、ビット線電圧ＶBLを時間
Ｔ0 〜Ｔ3 で中間電圧ＶBmidから高電圧ＶBhigh とし、
また、ワード線電圧ＶWLを時間Ｔ1 で中間電圧ＶWmidか
ら高電圧ＶWhigh として、読み出し動作を行う。さら
に、ワード線電圧ＶWLを時間Ｔ4 で中間電圧ＶWmidから
低電圧ＶWlowとした後、再び中間電圧ＶWmidとし、ま
た、時間Ｔ6 で中間電圧ＶWmidから高電圧ＶWhigh とし
た後、再び中間電圧ＶWmidとして、それまでメモリセル
ＭＣに記憶されていたのと同じ記憶情報Ｓ１をそのまま
書き込む。
【００６７】ここで、図２８（ａ）および（ｂ）から明
らかなように、記憶情報がＳ２の場合、ビット線電流Ｉ
BL（ビット線ＢＬを流れる電流）は、時間Ｔ1 において
大きく流れることになるが、記憶情報がＳ１の場合に
は、ビット線電流ＩBLは時間Ｔ1 においては流れずに時
間Ｔ5 において瞬間的に流れるだけである。次に、図２
９（ａ）に示されるように、書き換えをするビットでの
動作において、記憶情報がＳ２（Ｓ２書き込み）の場
合、ワード線電圧ＶWL（ＶE2）を時間Ｔ1 で中間電圧Ｖ
Wmidから高電圧ＶWhigh として、読み出し動作を行い、
さらに、ワード線電圧ＶWLを時間Ｔ4 で中間電圧ＶWmid
から低電圧ＶWlowとした後、再び中間電圧ＶWmidとし
て、それまで記憶されていた情報Ｓ１とは逆の記憶情報
Ｓ２の書き込みを行う。
【００６８】一方、図２９（ｂ）に示されるように、書
き換えをするビットでの動作において、記憶情報がＳ１
（Ｓ１書き込み）の場合、ワード線電圧ＶWLを時間Ｔ1
で中間電圧ＶWmidから高電圧ＶWhigh とし、時間Ｔ4 で
中間電圧ＶWmidから低電圧ＶWlowとし、そして、時間Ｔ
6 で中間電圧ＶWmidから高電圧ＶWhigh とした後、再び
中間電圧ＶWmidとする。さらに、ビット線電圧ＶBLを時
間Ｔ6 で中間電圧ＶBmidから高電圧ＶBhigh とした後、
再び中間電圧ＶBmidとして、それまで記憶されていた情
報Ｓ２とは逆の記憶情報Ｓ１の書き込みを行う。ここ
で、図２９（ａ）および（ｂ）から明らかなように、記
憶情報がＳ１の場合には、ビット線電流ＩBLは時間Ｔ5
において瞬間的に流れる。
【００６９】ここで、図２８および図２９を参照して説
明した実施例において、メモリセルＭＣの内、任意の１
本のワード線に接続されたメモリセルＭＣの数が、所定
のデータに対応したデータ書き込みを行うビット数より
も少ない場合には、該所定のデータに対応したデータ書
き込みを行わないメモリセルの情報を一度読み込んでお
き（時間Ｔ1)、書き込みのタイミングにおいて該読み込
んでおいた情報を書き込むようになっている。
【００７０】このように、本実施例では、まず、図２８
（ａ）および図２９（ａ）に示されるように、ビット線
ＢＬの電位ＶBL（メモリセルＭＣのコレクタ電圧Ｖc)を
保持したまま、任意の１本のワード線ＷＬに対して該ワ
ード線ＷＬに接続された複数のメモリセルＭＣの二つの
安定な動作点（Ｓ１，Ｓ２）が崩れるのに十分な低い電
位ＶWlowを与え（ＶWL（ＶE2）＝ＶWlow：時間Ｔ4)、さ
らに、当該ワード線ＷＬをデータ保持時の電位ＶWmidに
戻すことにより、該複数のメモリセルＭＣを二つの安定
な動作点（Ｓ１，Ｓ２）の内、ベースの電位の高い側の
安定点Ｓ２へのデータ書き込みを行う。すなわち、Ｓ２
の書き込みを行う際には、メモリセルＭＣのコレクタに
対して、コレクタベース・コレクタ接合が負性微分特性
に影響を与えないような電圧を印加し、換言すると、ゲ
インもでなければ、逆耐圧を越える電圧にもならないよ
うな電圧を印加する（実際には、グランドと同じ電位に
すればよい）。これにより、最初に設定した２つのベー
ス・エミッタ接合のＮ型負性微分特性のいわゆるピーク
電流の違いで、一度、ワード線の電位を下げて、再び上
げてやる動作を行った時の単安定双安定の遷移の際に、
ＭＯＢＩＬＥの動作原理のように、安定点が一義的にＳ
２に定まることになる。
【００７１】さらに、ベースの電位の高い側の安定点Ｓ
２へのデータ書き込みを行った複数のメモリセルＭＣの
内、ベースの電位の低い側の安定点Ｓ１へのデータ書き
込みを行う必要のあるメモリセルに接続されたビット線
ＢＬに対してデータ保持時よりも低い電位ＶBlowを与え
（ＶBL（Ｖc)＝ＶBlow：時間Ｔ6)、そして、上記任意の
１本のワード線ＷＬに対して前記二つの安定な動作点が
崩れるのに十分な高い電位ＶWhigh を与え（ＶWL
（ＶE2）＝ＶWhigh ：時間Ｔ6)、さらに、当該ワード線
ＷＬをデータ保持時の電位ＶWmidに戻して（ＶWL
（ＶE2）＝ＶWmid：時間Ｔ7)所定のデータを書き込むよ
うになっている。すなわち、Ｓ１の書き込みを行う際に
は、コレクタベース・コレクタ接合の逆耐圧のしきい値
を越えることで流れ込む電流により、実効的にピーク電
流に大小が以前と逆になるため、一度、ワード線の電位
を下げて、再び上げてやる動作を行った時の単安定双安
定の遷移の際に、ＭＯＢＩＬＥの動作原理のように、安
定点が一義的にＳ１に定まる。このように、本実施例に
よれば、メモリセルＭＣのコレクタに加わる電圧によっ
て書き込まれる情報を決定することができる。その際に
は、少なくとも、周辺回路の動作マージンに深くかかわ
っている順方向の特性に無関係に書き込みを行うことが
できる。
【００７２】図３０は本発明の半導体記憶装置における
メモリセルの書き換えを行わないビットでの動作の他の
例を説明するための図であり、図３１は本発明の半導体
記憶装置におけるメモリセルの書き換えを行うビットで
の動作の他の例を説明するための図である。ここで、各
メモリセルＭＣは、第１および第２のベース・エミッタ
接合層Ｄ１，Ｄ２を備え、且つ、該第１および第２のベ
ース・エミッタ接合層Ｄ１，Ｄ２とベース層との直列回
路によって生成される二つの安定な動作点Ｓ１，Ｓ２を
有している。なお、図３０およ図３１において、参照符
号（ａ）は記憶情報がＳ２の場合を示し、また、（ｂ）
は記憶情報がＳ１の場合を示している。
【００７３】まず、図３０（ａ）に示されるように、書
き換えを行わないビットでの動作において、記憶情報が
Ｓ２の場合、ビット線電圧ＶBL（メモリセルＭＣのコレ
クタ電圧Ｖc)を時間Ｔ0 〜Ｔ3 で中間電圧ＶBmidから高
電圧ＶBhigh とし、また、ワード線ＷＬの電圧ＶWL（メ
モリセルＭＣの第２のエミッタ電圧ＶE2）を時間Ｔ1で
中間電圧ＶWmidから高電圧ＶWhigh として、読み出し動
作を行う。さらに、ワード線電圧ＶWLを時間Ｔ5 で中間
電圧ＶWmidから高電圧ＶWhigh とした後、再び中間電圧
ＶWmidとして、それまでメモリセルＭＣに記憶されてい
たのと同じ記憶情報Ｓ２をそのまま書き込む。
【００７４】一方、図３０（ｂ）に示されるように、書
き換えを行わないビットでの動作において、記憶情報が
Ｓ１の場合、ビット線電圧ＶBLを時間Ｔ0 〜Ｔ3 で中間
電圧ＶBmidから高電圧ＶBhigh とし、また、ワード線電
圧ＶWLを時間Ｔ1 で中間電圧ＶWmidから高電圧ＶWhigh
として、読み出し動作を行う。さらに、ワード線電圧Ｖ
WLを時間Ｔ4 で中間電圧ＶWmidから低電圧ＶWlowとした
後、時間Ｔ5 で高電圧ＶWhigh とし、その後、再び中間
電圧ＶWmidとして、それまでメモリセルＭＣに記憶され
ていたのと同じ記憶情報Ｓ１をそのまま書き込む。
【００７５】ここで、図３０（ａ）および（ｂ）から明
らかなように、記憶情報がＳ２の場合、ビット線電流Ｉ
BLは、時間Ｔ1 において大きく流れることになるが、記
憶情報がＳ１の場合には、ビット線電流ＩBLは時間Ｔ1
においては流れずに時間Ｔ5において瞬間的に流れるだ
けである。次に、図３１（ａ）に示されるように、書き
換えをするビットでの動作において、記憶情報がＳ２
（Ｓ２書き込み）の場合、ワード線電圧ＶWL（ＶE2）を
時間Ｔ1 で中間電圧ＶWmidから高電圧ＶWhigh として、
読み出し動作を行い、さらに、ワード線電圧ＶWLを時間
Ｔ4 で中間電圧ＶWmidから低電圧ＶWlowとした後、時間
Ｔ5 で高電圧ＶWhigh とし、その後、再び中間電圧ＶWm
idとして、それまで記憶されていた情報Ｓ１とは逆の記
憶情報Ｓ２の書き込みを行う。
【００７６】一方、図３１（ｂ）に示されるように、書
き換えをするビットでの動作において、記憶情報がＳ１
（Ｓ１書き込み）の場合、ワード線電圧ＶWLを時間Ｔ1
で中間電圧ＶWmidから高電圧ＶWhigh とし、時間Ｔ4 で
中間電圧ＶWmidから低電圧ＶWlowとした後、時間Ｔ5 で
高電圧ＶWhigh とし、その後、再び中間電圧ＶWmidとす
る。さらに、ビット線電圧ＶBLを時間Ｔ3 〜Ｔ6 で中間
電圧ＶBmidから低電圧ＶBlowとした後、再び中間電圧Ｖ
Bmidとして、それまで記憶されていた情報Ｓ２とは逆の
記憶情報Ｓ１の書き込みを行う。ここで、図３１（ａ）
および（ｂ）から明らかなように、記憶情報がＳ１の場
合には、ビット線電流ＩBLは時間Ｔ5 において瞬間的に
流れる。
【００７７】ここで、図３０および図３１を参照して説
明した実施例において、メモリセルＭＣの内、任意の１
本のワード線に接続されたメモリセルＭＣの数が、所定
のデータに対応したデータ書き込みを行うビット数より
も少ない場合には、該所定のデータに対応したデータ書
き込みを行わないメモリセルの情報を一度読み込んでお
き（時間Ｔ1)、書き込みのタイミングにおいて該読み込
んでおいた情報を書き込むようになっている。
【００７８】このように、本実施例では、まず、図３０
（ｂ）および図３１（ｂ）に示されるように、ベースの
電位が低い側の第１の安定動作点Ｓ１へのデータ書き込
みを行うメモリセルＭＣに対しては、該メモリセルＭＣ
に対応するビット線ＢＬに対してデータ保持時よりも低
い電位ＶBlow（時間Ｔ3 〜Ｔ6 ）を与える。一方、図３
０（ａ）および図３１（ａ）に示されるように、ベース
の電位が高い側の第２の安定動作点Ｓ２へのデータ書き
込みを行うメモリセルＭＣに対しては、該メモリセルＭ
Ｃに対応するビット線ＢＬに対してデータ保持時の電位
ＶBmid（時間Ｔ3 〜Ｔ6 ）を与える。
【００７９】そして、この状態において、図３０（ａ),
（ｂ）および図３１（ａ),（ｂ）に示されるように、ワ
ード線ＷＬに対して二つの安定な動作点（Ｓ１，Ｓ２）
が崩れるのに十分な低い電位ＶWlowを与え（時間Ｔ4)、
その後、データ保持時よりも高い電位ＶWhigh を与え
（時間Ｔ5)、さらに、該ワード線ＷＬをデータ保持時の
電位ＶWmidに戻して（時間Ｔ6)所定のデータを書き込む
ようになっている。
【００８０】このように、本実施例では、Ｓ２の書き込
みの際には、ビット線ＢＬの電位ＶBL（メモリセルＭＣ
のコレクタ電圧Ｖc)をデータ保持時と同じ電位（ＶBmi
d）とし、また、Ｓ１の書き込みの際には、コレクタ電
圧Ｖc をデータ保持時よりも低い値（ＶBlow）にしてお
く。そして、この状態で、ワード線の電位を保持時より
低い値ＶWlowからデータ保持時よりも高い電位ＶWhigh
とし、さらに、データ保持時の電位ＶWmidに戻すことに
よって、選択信号を与えることなく、Ｓ１およびＳ２の
それぞれの書き込みを行うことができる。
【００８１】図３２は図４に示すメモリセルの読み出し
動作を説明するための図であり、同図（ａ）は以下の説
明に使用するエサキトンネルの簡略化された特性を示
し、また、同図（ｂ）はメモリセルの読み出し動作を説
明するための図を示している。ここで、メモリセルＭＣ
は、第１および第２のベース・エミッタ接合層Ｄ１，Ｄ
２を備え、且つ、該第１および第２のベース・エミッタ
接合層Ｄ１，Ｄ２とベース層との直列回路によって生成
される二つの安定な動作点Ｓ１，Ｓ２を有している。な
お、以下の説明では、第1 のエミタＥ１はグランドに接
続されているものとする。
【００８２】図３２（ｂ）に示されるように、ビット線
ＢＬおよびワード線ＷＬの両方を選択する場合には、二
つの安定な動作点Ｓ１，Ｓ２の内、ベースの電位が低い
側の第１の安定動作点Ｓ１ではゲインを低く、且つ、ベ
ースの電位が高い側の第２の安定動作点Ｓ２ではゲイン
を高く設定し、メモリセルＭＣを構成するトランジスタ
Ｔｒに対して記憶されたデータが破壊されない程度に対
応するワード線ＷＬ（第２のエミッタ電圧ＶE2）に対し
て、データ保持時よりも高い電位（ＶE2＝ＶWhigh)を与
えて、該ビット線ＢＬに流れる電流の二つの状態により
差を検出してデータを読み取るようになっている。
【００８３】図３３〜図３５は図４に示すメモリセルに
よる読み出し動作（その１〜その３）の改良の必要性を
説明するための図である。まず、図３３に示されるよう
に、メモリセルＭＣを構成するトランジスタ（ＭＥ−Ｈ
ＢＴ，ＭＥ−ＥＨＢＴ）Ｔｒにゲインが充分でるような
電位（ＶBhigh)を対応するビット線ＢＬに与えた状態
（Ｖc ＝ＶBhigh)においては、二つの安定な動作点Ｓ
１，Ｓ２の内、ベースの電位が低い側の第１の安定動作
点（Ｓ１）ではゲインが低く、且つ、ベースの電位が高
い側の第２の安定動作点（Ｓ２）ではゲインが高くなっ
ている。
【００８４】そして、図３４に示されるように、コレク
タ電流の差を大きくするために、ワード線に対して十分
に高い電位を与えると、メモリセルに記憶されたデータ
が破壊されてしまう危険があった。そこで、メモリセル
ＭＣに対しては、当該メモリセルに記憶されたデータが
破壊されない程度に対応するワード線ＷＬに対して、デ
ータ保持時よりも高い電位を与え、該ビット線（ＢＬ）
に流れる電流（コレクタ電流）の二つ状態により差を検
出してデータを読み取るようになっている（図１４(b)
参照）。
【００８５】このように、例えば、図４に示す層構造を
有するメモリセルを使用してＳＲＡＭを構成した場合、
トランジスタは、ベース・エミッタ間電圧がバレー電圧
よりも高くなってからゲインを出力するため、読み取り
の際には、コレクタに正の電位を加えると、二つの安定
点の内、エミッタ側の共鳴バリアに加わる電圧が低い側
の安定点（Ｓ１）ではコレクタ電流は流れず、高い側の
安定点（Ｓ２）ではコレクタ電流が流れる。そして、こ
のコレクタ電流の差を検出することにより、当該メモリ
セルが二つの安定点のどちらの状態であるか（蓄えられ
たデータが“０”か“１”か）を読み取ることができる
ようになっている。
【００８６】実際には、上記コレクタ電流の差を大きく
するために、ワード線に対して保持の時よりも高い電位
を与えることで、動作点（Ｓ２）でのエミッタからの注
入電流量を増やすようにしているが、順方向および逆方
向でのバレー後の立ち上がり電圧に差は無いため、ワー
ド線にかけられる電圧は、一方の安定点（Ｓ１）の状態
が破壊されない程度、すなわち、他方の安定点（Ｓ２）
側においても、エミッタ電流が逆方向のピーク電流を越
えない程度までしかバイアスをかけられなかった。
【００８７】従って、コレクタに電圧をかけてゲインが
出ることで、バイアス点が高電圧側にシフト（ΔＶ）し
（バイアス点はベース電流とエミッタ２の電流が等しく
なる点）、そのシフト分で注入電流量が増える分（ＥＸ
Ｐ（ΔＶ／ｎｋB Ｔ）倍）に相当する分だけ（Ｉｐ２×
ＥＸＰ（ΔＶ／ｎｋB Ｔ）×（１−ｈFE／ｈFEとなる。
なお、ΔＶはピーク電圧よりは低く、エサキトンネルの
ピーク電圧は０．１Ｖ程度であり、ｎ値（上記の式の
（ΔＶ／ｎｋB Ｔ）における定数ｎ）は、実際には２に
近いことから、ゲインが無限大としてもたかだか１０倍
以下の改善でしかなかった。
【００８８】図３５はビット線ＢＬおよびワード線ＷＬ
の両方が選択された場合を示し、ビット線ＢＬおよびワ
ード線ＷＬの両方を選択することにより、二つの安定な
動作点Ｓ１，Ｓ２の内、ベースの電位が低い側の第１の
安定動作点Ｓ１ではゲインを低く、且つ、ベースの電位
が高い側の第２の安定動作点Ｓ２ではゲインを高く設定
し、メモリセルＭＣを構成するトランジスタＴｒに対し
て記憶されたデータが破壊されない程度に対応するワー
ド線ＷＬ（第２のエミッタ電圧ＶE2）に対して、データ
保持時よりも高い電位（ＶE2＝ＶWhigh)を与えて、該ビ
ット線ＢＬに流れる電流の二つの状態により差を検出し
てデータを読み取ることができる。
【００８９】しかしながら、例えば、ビット線およびワ
ード線の電位を十分に上げて読み取り処理を行い、その
後、ビット線の電位を下げてからワード線の電位を下げ
てしまうとメモリセルに書き込まれたデータを破壊して
しまうことにもなりかねない。或いは、後述するよう
に、読み取り時のビット線およびワード線に与える電位
のシーケンスを所定の順番で行わないと、十分なゲイン
を得ることができない。
【００９０】これを数式を用いて示すと、以下のように
なる。
【００９１】
【数１】
【００９２】
【数２】
【００９３】従って、例えば、図４に示す層構造を有す
るメモリセルを使用した場合の読み出し動作は、Ｕ/(ｋ
B Ｔ）＝３のとき、ＩE1→c(ＶS2）≒ｅ2 ×ＩP2≒ 7.4
×Ｉ P2……（Ａ）となり、Ｕ/(ｋB Ｔ）＝４＋ｌn((3/4
-U/(4kB T)) のとき、ＩE1→ C (VS2）≒ 3.8×ＩP2……
（Ｂ）となり、そして、Ｕ/(ｋB Ｔ）＝３＋ｌn((3/4-U
/(4kB T)) のとき、ＩE1→C (VS2）≒ 1.9×ＩP2……
（Ｃ）となる。
【００９４】そこで、本実施例では、メモリセルＭＣを
構成するトランジスタＴｒの層構造を改良し、例えば、
次のような層構造として形成する。具体的に、トランジ
スタＴｒの第２のエミッタ層をｐ++−Ｉn ＡｌＡs によ
り形成することにより、第１のエミッタ電極Ｅ１におけ
る順方向のバレー後の電流の立ち上がる電圧Ｖｒｌより
も、第２のエミッタ電極Ｅ２における逆方向のバレー後
の電流の立ち上がる電圧Ｖｒ２が高くなるようになって
いる。すなわち、トランジスタＴｒは、第２のエミッタ
層Ｅ２のバンドギャップが、該トランジスタＴｒのベー
ス層のバンドギッャプより大きくなるようにして形成さ
れ、これにより、Ｖｒ１＜Ｖｒ２となるようにされてい
る。ここで、共鳴準位形成層は、Ｐ／Ｖ比（ピーク値と
バレー値との比）を増大するために第１のエミッタ層と
第２のエミッタ層との間に設けられている。すなわち、
バンドギャップのより大きな半導体層を用いて、より高
いピーク電流密度を保つために共鳴準位形成層を第１の
エミッタ層と第２のエミッタ層の間に挿入し、該共鳴準
位形成層による電子準位の共鳴トンネル効果を利用する
ようになっている。
【００９５】 （ＭＥ−ＨＢＴ） ［ドーピング濃度］ ［厚さ］ 基板：Ｆe-doped Ｉn Ｐ（半導体層） １）バッファー層： ｉ−Ｉn Ａl Ａs ２００nm ２）サブコレクタ層： ｎ++−Ｉn Ｇa Ａs ５×１０18 ３５０nm ３）コレクタ層： ｎ−Ｉn Ｇa Ａs ５×１０16 ３００nm ４）ベース層： ｐ++−Ｉn Ｇa Ａs ３×１０19 ８０nm ５）第１のエミッタ層： ｎ++−Ｉn ＡｌＡs ３×１０18 １００nm ６）共鳴準位形成層： ｉ−ＩｎＧａＡs ４nm ｉ−ＩｎＡｌＡs ２nm ｉ−ＩｎＧａＡs ４nm ７）第２のエミッタ層： ｐ++−Ｉn ＡｌＡs ３×１０19 １００nm ８）エミッタコンタクト層：ｐ++−Ｉn Ｇa Ａs ３×１０19 １００nm 図３６は本発明の半導体記憶装置におけるメモリセルの
第３実施例の層構造およびそのエネルギバンドを示す図
である。ここで、図３６（ａ）はＭＥ−ＲＢＴ（マルチ
エミッタヘテロ接合バイポーラトランジスタ：例えば、
マルチエミッタエサキトンネルヘテロ接合バイポーラト
ランジスタ（ＭＥ−ＥＨＢＴ))により構成したメモリセ
ルの各層構造の断面図を示し、また、図３６（ｂ）はそ
れぞれＭＥ−ＲＢＴのエネルギバンド図である。
【００９６】図３６のメモリセル（ＭＥ−ＲＢＴ）は、
Ｆe-doped Ｉn Ｐ基板（１００）上に、順次バッファー
層、サブコレクタ層、コレクタ層、ベース層、第１のエ
ミッタ層、共鳴準位形成層、第２のエミッタ層、およ
び、エミッタコンタクト層を積層して構成されている。
図３６に示す第３実施例は、図４との比較から明らかな
ように、第１および第２のエミッタ層をＩn ＡｌＡs に
より構成し、ベース層の上に、厚さが１００nmでドーピ
ング濃度が３×１０18のｎ++−Ｉn ＡｌＡs による第１
のエミッタ層を形成し、さらに、厚さが４nmのｉ−Ｉｎ
ＧａＡs,厚さ２nmのｉ−ＩｎＡｌＡs,および, 厚さが４
nmのｉ−ＩｎＧａＡs による共鳴準位形成層を形成し、
その上に、厚さが１００nmでドーピング濃度が３×１０
19のｐ++−Ｉn ＡｌＡs による第２のエミッタ層を形成
する。すなわち、メモリセルＭＣを構成するトランジス
タＴｒを、高濃度にドープされたマルチエミッタヘテロ
接合バイポーラトランジスタの第１のエミッタ層（エミ
ッタ層におけるｎ++−Ｉn ＡｌＡs 層）の上にさらに、
該第１のエミッタ層とは異なる導電型で且つ高濃度にド
ープされた第２のエミッタ層（エミッタ層におけるＰ++
−Ｉn ＡｌＡs 層）を共鳴準位形成層（ｉ−ＩｎＧａＡ
s,ｉ−ＩｎＡｌＡs,ｉ−ＩｎＧａＡs の積層部）を介し
て設けたマルチエミッタエサキトンネルヘテロ接合トラ
ンジスタとして構成するようになっている。
【００９７】図３７は図３６のメモリセルの特性を示す
図である。同図において、参照符号Ｖｒｌはｎ++−Ｉn
ＡｌＡs/ｐ++−Ｉn Ｇa Ａs 接合の特性（第１のエミッ
タ／ベース間の特性）を示し、また、Ｖｒ２はｎ++−Ｉ
n ＡｌＡs/ｉ−ＩｎＧａＡs/ｉ−ＩｎＡｌＡs/ｉ−Ｉｎ
ＧａＡs/ｐ++−Ｉn Ａl Ａs 接合の特性（第１のエミッ
タ／共鳴準位形成層／第２のエミッタ間の特性）を示し
ている。
【００９８】このように、本実施例のメモリセル（トラ
ンジスタＴｒ）は、第１のエミッタ電極Ｅ１における順
方向のバレー後の電流の立ち上がる電圧Ｖｒｌよりも、
第２のエミッタ電極Ｅ２における逆方向のバレー後の電
流の立ち上がる電圧Ｖｒ２が高くなるようなＮ型負性微
分特性を有している。図３８は図３６に示すメモリセル
の読み出し動作（ビット線およびワード線の制御シーケ
ンスを規定しない場合）を説明するための図であり、同
図（ａ）は以下の説明に使用するエサキトンネルの簡略
化された特性を示し、また、同図（ｂ）はメモリセルの
読み出し動作を説明するための図を示している。ここ
で、メモリセルＭＣは、第１および第２のベース・エミ
ッタ接合層Ｄ１，Ｄ２を備え、且つ、該第１および第２
のベース・エミッタ接合層Ｄ１，Ｄ２とベース層との直
列回路によって生成される二つの安定な動作点Ｓ１，Ｓ
２を有している。なお、以下の説明では、第1 のエミタ
Ｅ１はグランドに接続されているものとする。
【００９９】図３８（ｂ）に示されるように、本実施例
では、マルチエミッタＥ−ＨＢＴの特性として、順方向
のバレー後の電流の立ち上がる電圧（Ｖｒｌ）よりも、
逆方向のバレー後の電流の立ち上がる電圧（Ｖｒ２）が
高くなるようなＮ型負性微分特性（Ｖｒｌ＜Ｖｒ２）を
有しているように設計することで、読み取り動作のため
にビット線に正の電圧を加え、ワード線の電圧を高くし
た際の状態において、安定点Ｓ２でのゲインの出方にか
かわらず、安定点Ｓ１においてはまだ逆方向のバレー後
の電流が立ち上がっていないようにすることができる。
【０１００】すなわち、読み取り動作のためにビット線
に正の電圧を加えてワード線の電圧を高くした状態は、
バレー領域にあるため、Ｓ１の状態は破壊されず、Ｓ１
の状態を考えずに電圧を決定することができる。換言す
ると、Ｓ２の状態において、ベース電流が逆方向のピー
ク電流を越さない程度にワード線の電位を高くし、外部
に取り出せる電流としては、原理的には、そのようなバ
イアス点での電流ゲインをｈFEとし、逆方向のピーク電
流をＩP2とした時に、ＩP2×ｈFEとなり、電流ゲインが
大きければその改善はゲインに比例して大きくなる。
【０１０１】エキサトンネルダイオードの特性における
バレー電流の立ち上がり電圧は、Ｐ型半導体のバンドギ
ャップでほぼ決まるため、トランジスタ（Ｔｒ）の第２
のエミッタ層のバンドギャップが当該トランジスタ（Ｔ
ｒ）のベース層のバンドギャップより大きくなるように
して形成すればよい。さらに、バンドギャップの大きな
材料は、一般的に、電子の有効質量が大きくトンネルし
にくいため、ピーク電流密度が下がる傾向になる。そこ
で、１９９２年の固体素子コンファレンスのＬＤ−１２
の論文に記載の共鳴インターバンドトンネルの概念を導
入する方法が考えられる。幸いなことに、この構造は、
同じ濃度のＰＮ接合でのエサキトンネル効果のピーク電
流密度を上げるだけでなく、現在しられている負性微分
特性のＰ／Ｖ比として最も高い値を得ている構造であ
る。
【０１０２】上述した本実施例の層構造（例えば、図３
６に示す層構造）を有するトランジスタをＳＲＡＭのメ
モリセルＭＣとして使用した場合を、数式を用いて示す
と、以下のようになる。
【０１０３】
【数３】
【０１０４】
【数４】
【０１０５】従って、例えば、図３６に示す層構造を有
するメモリセルを使用した場合の読み出し動作は、Ｕ/
(ｋB Ｔ）＝４のとき、ＩE1→c(ＶS2）≒ｅ3 ×ＩP2≒2
0.0×ＩP2……（Ａ')となり、Ｕ/(ｋB Ｔ）＝４＋ｌn
((1-U/(4kB T)) のとき、ＩE1→ C (VS2）≒ 5.7×ＩP2
……（Ｂ')となり、そして、Ｕ/(ｋB Ｔ）＝３＋ｌn((1
-U/(4kB T)) のとき、ＩE1→C (VS2）≒ 2.9×ＩP2……
（Ｃ')となる。従って、図４に示す層構造を有するメモ
リセルを使用した場合（式（Ａ）〜（Ｃ））と比較する
と、ゲインを大幅に増大することが可能である。具体的
に、例えば、Ｕ/(ｋ B Ｔ）＝４［Ｕ/(ｋB Ｔ）＝３］の
とき、 7.4×ＩP2:(Ａ) が20.0×ＩP2:(Ａ')と約 2.7倍
となることが判る。
【０１０６】図３９は、図３６に示すメモリセルの読み
出し動作（ビット線およびワード線の制御シーケンスを
規定する場合）を説明するための図である。本実施例の
読み取り動作としては、まず、ビット線（ＢＬ）に対し
てトランジスタにゲインが充分でるような電位（ＶBhig
h)を与えた後、ワード線（ＷＬ）に対してデータ保持時
よりも高い電位（ＶWhigh)を与え、そして、データの読
み取りを行う。さらに、データの読み取りの後、ワード
線の電位を下げ、それから、ビット線の電位を下げるよ
うにする。これにより、メモリセルに書き込まれたデー
タを破壊することなく、十分なゲインにより読み取り処
理を行うことができる。すなわち、原理的には、ＩP2の
電流ゲイン倍までコレクタ電流を流すことができる。
【０１０７】
【発明の効果】以上、詳述したように、本発明によれ
ば、より少ない素子数で、小さな面積で構成し得る新規
なメモリセルからなる半導体記憶装置および該半導体記
憶装置のデータ保持、データ読み取り並びにデータ書き
込み方法を提供することができる。さらに、本発明によ
れば、室温動作が可能な素子（トランジスタ）によりメ
モリセルを構成して、より少ない素子数で、小さな面積
で構成し得る新規なメモリセルからなる半導体記憶装置
および該半導体記憶装置のデータ保持、データ読み取り
並びにデータ書き込み方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置におけるメモリセ
ルの等価回路を示す図である。
【図２】本発明に係る半導体記憶装置におけるメモリセ
ルの立体構造を示す斜視図である。
【図３】本発明の半導体記憶装置におけるメモリセルの
第１実施例の層構造およびそのエネルギバンドを示す図
である。
【図４】本発明の半導体記憶装置におけるメモリセルの
第２実施例の層構造およびそのエネルギバンドを示す図
である。
【図５】本発明に係る半導体記憶装置（ＳＲＡＭ）の一
構成例を示すブロック回路図である。
【図６】本発明に係る半導体記憶装置（ＳＲＡＭ）の一
例の立体構成を示す斜視図である。
【図７】図６の半導体記憶装置（ＳＲＡＭ）の平面配置
を示す図である。
【図８】本発明に係る半導体記憶装置（ＳＲＡＭ）の他
の例の立体構成を示す斜視図である。
【図９】図８の半導体記憶装置（ＳＲＡＭ）の平面配置
を示す図である。
【図１０】本発明に係る半導体記憶装置（ＳＲＡＭ）の
さらに他の例の立体構成を示す斜視図である。
【図１１】図１０の半導体記憶装置（ＳＲＡＭ）の平面
配置を示す図である。
【図１２】本発明の半導体記憶装置におけるメモリセル
を説明するための接合特性を示す図である。
【図１３】本発明の半導体記憶装置におけるメモリセル
の保持状態の一例を説明するための図である。
【図１４】本発明の半導体記憶装置におけるメモリセル
の読み出し動作の一例（その１，その２）を説明するた
めの図である。
【図１５】本発明の半導体記憶装置におけるメモリセル
の読み出し動作の一例（その３）を説明するための図で
ある。
【図１６】本発明の半導体記憶装置におけるメモリセル
を説明するための濃度が薄い場合および濃い場合の接合
特性を示す図である。
【図１７】本発明の半導体記憶装置におけるメモリセル
の保持状態の他の例を説明するための図である。
【図１８】本発明の半導体記憶装置におけるメモリセル
の読み出し動作の他の例（その１，その２）を説明する
ための図である。
【図１９】本発明の半導体記憶装置におけるメモリセル
の読み出し動作の他の例（その３）を説明するための図
である。
【図２０】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での一方の書き込み処理（その
１，その２）を説明するための図である。
【図２１】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での一方の書き込み処理（その
３，その４）を説明するための図である。
【図２２】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での一方の書き込み処理（その
５，その６）を説明するための図である。
【図２３】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での一方の書き込み処理（その
７）を説明するための図である。
【図２４】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での他方の書き込み処理（その
１，その２）を説明するための図である。
【図２５】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での他方の書き込み処理（その
３，その４）を説明するための図である。
【図２６】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での他方の書き込み処理（その
５，その６）を説明するための図である。
【図２７】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での他方の書き込み処理（その
７）を説明するための図である。
【図２８】本発明の半導体記憶装置におけるメモリセル
の書き換えを行わないビットでの動作の一例を説明する
ための図である。
【図２９】本発明の半導体記憶装置におけるメモリセル
の書き換えを行うビットでの動作の一例を説明するため
の図である。
【図３０】本発明の半導体記憶装置におけるメモリセル
の書き換えを行わないビットでの動作の他の例を説明す
るための図である。
【図３１】本発明の半導体記憶装置におけるメモリセル
の書き換えを行うビットでの動作の他の例を説明するた
めの図である。
【図３２】図４に示すメモリセルの読み出し動作を説明
するための図である。
【図３３】図４に示すメモリセルによる読み出し動作
（その１）の改良の必要性を説明するための図である。
【図３４】図４に示すメモリセルによる読み出し動作
（その２）の改良の必要性を説明するための図である。
【図３５】図４に示すメモリセルによる読み出し動作
（その３）の改良の必要性を説明するための図である。
【図３６】本発明の半導体記憶装置におけるメモリセル
の第３実施例の層構造およびそのエネルギバンドを示す
図である。
【図３７】図３６のメモリセルの特性を示す図である。
【図３８】図３６に示すメモリセルの読み出し動作（ビ
ット線およびワード線の制御シーケンスを規定しない場
合）を説明するための図である。
【図３９】図３６に示すメモリセルの読み出し動作（ビ
ット線およびワード線の制御シーケンスを規定する場
合）を説明するための図である。
【符号の説明】
１…ビットアドレスデコーダ ２…ワードアドレスレコーダ ３…センス回路 Ｂ…ベース ＢＬ…ビット線 Ｃ…コレクタ Ｄ１…ベース・第１エミッタ接合（Ｂ−Ｅ１） Ｄ２…ベース・第２エミッタ接合（Ｂ−Ｅ２） Ｄ３…ベース・コレクタ接合（Ｂ−Ｃ） Ｅ１…第１のエミッタ Ｅ２…第２のエミッタ ＧＮＤ…接地電位 ＧＬ…グランド線 ＩB-c …メモリセルのベースからコレクタに向かって流
れる電流 ＩE1-B…メモリセルの第１のエミッタからベースに向か
って流れる電流 ＩB-E2…メモリセルのベースから第２のエミッタに向か
って流れる電流 ＩE1-c…メモリセルの第１のエミッタからコレクタに向
かって流れる電流 Ｉpf1 …メモリセルの第１のエミッタ電極の順方向のピ
ーク電流 Ｉpr2 …メモリセルの第２のエミッタ電極の逆方向のピ
ーク電流 ＭＣ…メモリセル ＶE2…メモリセルの第２のエミッタの電圧（ワード線の
電位） Ｖc …メモリセルのコレクタの電圧（ビット線の電位） ＷＬ…ワード線

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 ビット線（ＢＬ）と、該ビット線（Ｂ
    Ｌ）に交差するワード線（ＷＬ）およびグランド線（Ｇ
    Ｌ）と、該ビット線（ＢＬ）と該ワード線（ＷＬ）およ
    び該グランド線（ＧＬ）との交差個所に設けられたメモ
    リセル（ＭＣ）とを備えた半導体記憶装置であって、 前記メモリセル（ＭＣ）は、１つのコレクタ電極（Ｃ）
    および第１および第２のエミッタ電極（Ｅ１，Ｅ２）を
    有し、ベース・エミッタ間電流電圧特性にＮ型負性微分
    特性を示し、該Ｎ型負性微分特性におけるピーク電流部
    までの領域ではゲインが相対的に小さく、且つ、該Ｎ型
    負性微分特性におけるバレー電流部以後の領域ではゲイ
    ンが相対的に大きな特性を有するダブルエミッタ構造の
    トランジスタ（Ｔｒ）を備え、 前記トランジスタ（Ｔｒ）の第１のエミッタ電極（Ｅ
    １）は前記グランド線（ＧＬ）に接続され、該トランジ
    スタ（Ｔｒ）の第２のエミッタ電極（Ｅ２）は前記ワー
    ド線（ＷＬ）に接続され、且つ、該トランジスタ（Ｔ
    ｒ）のコレクタ電極（Ｃ）は前記ビット線（ＢＬ）に接
    続されるようになっていることを特徴とする半導体記憶
    装置。
  2. 【請求項２】 前記トランジスタ（Ｔｒ）は、高濃度に
    ドープされたマルチエミッタヘテロ接合バイポーラトラ
    ンジスタの第１のエミッタ層の上にさらに、該第１のエ
    ミッタ層とは異なる導電型で且つ高濃度にドープされた
    第２のエミッタ層を有するマルチエミッタエサキトンネ
    ルヘテロ接合トランジスタであることを特徴とする請求
    項１の半導体記憶装置。
  3. 【請求項３】 前記第１のエミッタ層はｎ型のＩｎＡｌ
    Ａｓにより形成され、そして、前記第２のエミッタ層は
    ｐ型のＩｎＧａＡｓにより形成されていることを特徴と
    する請求項２の半導体記憶装置。
  4. 【請求項４】 前記トランジスタ（Ｔｒ）は、前記第１
    のエミッタ電極（Ｅ１）の順方向のピーク電流（Ipf1）
    よりも、前記第２のエミッタ電極（Ｅ２）の逆方向のピ
    ーク電流（Ipr2）が大きくなるような負性微分特性（Ip
    f1＜Ipr2）を有していることを特徴とする請求項１の半
    導体記憶装置。
  5. 【請求項５】 前記トランジスタ（Ｔｒ）は、前記第１
    のエミッタ電極（Ｅ１）のエミッタ・ベース接合部の面
    積が、前記第２のエミッタ電極（Ｅ２）のエミッタ・ベ
    ース接合部より小さくなるようにして形成されているこ
    とを特徴とする請求項４の半導体記憶装置。
  6. 【請求項６】 前記トランジスタ（Ｔｒ）は、前記第２
    のエミッタ層におけるドーピング濃度を、該第２のエミ
    ッタ層がｐチャネル型の場合には高く、ｎチャネル型の
    場合には低くなるようにして形成されていることを特徴
    とする請求項４の半導体記憶装置。
  7. 【請求項７】 前記トランジスタ（Ｔｒ）は、前記第１
    のエミッタ電極（Ｅ１）における順方向のバレー後の電
    流の立ち上がる電圧（Ｖｒｌ）よりも、前記第２のエミ
    ッタ電極（Ｅ２）における逆方向のバレー後の電流の立
    ち上がる電圧（Ｖｒ２）が高くなるようなＮ型負性微分
    特性（Ｖｒｌ＜Ｖｒ２）を有していることを特長とする
    請求項１の半導体記憶装置。
  8. 【請求項８】 前記トランジスタ（Ｔｒ）は、前記第２
    のエミッタ層のバンドギャップが、該トランジスタ（Ｔ
    ｒ）のベース層のバンドギッャプより大きくなるように
    して形成されていることを特長とする請求項７の半導体
    記憶装置。
  9. 【請求項９】 前記トランジスタ（Ｔｒ）は、バンドギ
    ャップのより大きな半導体層を用いて、より高いピーク
    電流密度を保つために共鳴準位形成層を第１のエミッタ
    層と第２のエミッタ層の間に挿入し、該共鳴準位形成層
    による電子準位の共鳴トンネル効果を利用するようにな
    っていることを特徴とする請求項７の半導体記憶装置。
  10. 【請求項１０】 前記共鳴準位形成層は、ノンドープの
    ＩｎＧａＡｓ／ＩｎＡｌＡｓ／ＩｎＧａＡｓにより形成
    され、前記第１のエミッタ層はｎ型のＩｎＡｌＡｓによ
    り形成され、前記第２のエミッタ層はｐ型のＩｎＡｌＡ
    ｓにより形成され、そして、該第１のエミッタ層の下に
    設けられたベース層はｐ型のＩｎＧａＡｓにより形成さ
    れていることを特徴とする請求項８の半導体記憶装置。
  11. 【請求項１１】 前記メモリセル（ＭＣ）は、前記ビッ
    ト線（ＢＬ）と、該ビット線（ＢＬ）に垂直で且つ互い
    に平行に配置された前記ワード線（ＷＬ）および前記グ
    ランド線（ＧＬ）との交差部に挟まれて形成されている
    ことを特徴とする請求項１〜１０のいずれかに記載の半
    導体記憶装置。
  12. 【請求項１２】 前記ビット線は、複数のビット線群
    （ＢＬ１，ＢＬ２，…）として構成され、前記ワード線
    および前記グランド線は、該ビット線群（ＢＬ１，ＢＬ
    ２，…）に対して垂直に交差し、且つ、互いに平行に配
    置された複数のワード線群（ＷＬ１，ＷＬ２，…）およ
    びグランド線群（ＧＬ１，ＧＬ２，…）として構成さ
    れ、そして、前記メモリセルは、該各ビット線（ＢＬ
    １，ＢＬ２，…）と該各ワード線（ＷＬ１，ＷＬ２，
    …）および該各グランド線（ＧＬ１，ＧＬ２，…）との
    交差個所にそれぞれ設けられた複数のメモリセル（ＭＣ
    １，ＭＣ２，…）より成るメモリセルアレイとして構成
    され、 前記半導体記憶装置は、さらに、 前記ビット線群（ＢＬ１，ＢＬ２，…）に対してアドレ
    ス信号を供給するビット線アドレスデコーダ（１）と、 前記ワード線群（ＷＬ１，ＷＬ２，…）に対してアドレ
    ス信号を供給するワード線アドレスデコーダ（２）と、 前記ビット線群（ＢＬ１，ＢＬ２，…）から前記各メモ
    リセル（ＭＣ１，ＭＣ２，…）の記憶情報を検出するセ
    ンス回路（３）とを具備することを特徴とする請求項１
    〜１０のいずれかに記載の半導体記憶装置。
  13. 【請求項１３】 前記ワード線群（ＷＬ１，ＷＬ２，
    …）と前記グランド線群（ＧＬ１，ＧＬ２，…）は１本
    ずつ交互に配置されていることを特徴とする請求項１２
    の半導体記憶装置。
  14. 【請求項１４】 前記ワード線群（ＷＬ１，ＷＬ２，
    …）と前記グランド線群（ＧＬ１，ＧＬ２，…）は２本
    ずつ交互に配置されていることを特徴とする請求項１２
    の半導体記憶装置。
  15. 【請求項１５】 前記グランド線群（ＧＬ１，ＧＬ２，
    …）の隣接する２本を１本として形成するようにしたこ
    とを特徴とする請求項１４の半導体記憶装置。
  16. 【請求項１６】 請求項１に記載の半導体記憶装置にお
    いて前記メモリセル（ＭＣ）のデータを保持する方法で
    あって、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該メモリセル（ＭＣ）を構成するトランジスタ（Ｔｒ）
    の第１または第２のエミッタ電極（Ｅ１，Ｅ２）のどち
    らか一方のエミッタ電極に対して前記Ｎ型負性微分特性
    のバレーにバイアスされるような電位（ＶWmid）を与
    え、そして、 前記ビット線（ＢＬ）に、グランドに対して該トランジ
    スタ（Ｔｒ）にゲインが出ない程度で、且つ、ベース・
    コレクタ接合（Ｄ３）の逆耐圧電圧（Ｖｒbr）よりも高
    い電位（ＶBmid）を与えるようにすることを特徴とする
    半導体記憶装置のデータ保持方法。
  17. 【請求項１７】 前記ビット線（ＢＬ）に与える電位
    を、前記グランドと同じ電位としたことを特徴とする請
    求項１６の半導体記憶装置のデータ保持方法。
  18. 【請求項１８】 請求項４に記載の半導体記憶装置にお
    いて前記メモリセル（ＭＣ）のデータを保持する方法で
    あって、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該メモリセル（ＭＣ）を構成するトランジスタ（Ｔｒ）
    の第１または第２のエミッタ電極（Ｅ１，Ｅ２）のどち
    らか一方のエミッタ電極に対して前記Ｎ型負性微分特性
    のバレーにバイアスされるような電位（ＶWmid）を与
    え、そして、 前記ビット線（ＢＬ）に、グランドに対して該トランジ
    スタ（Ｔｒ）にゲインが出ない程度で、且つ、ベース・
    コレクタ接合（Ｄ３）の逆耐圧電圧（Ｖｒbr）よりも高
    い電位（ＶBmid）を与えるようにすることを特徴とする
    半導体記憶装置のデータ保持方法。
  19. 【請求項１９】 前記ビット線（ＢＬ）に与える電位
    を、前記グランドと同じ電位としたことを特徴とする請
    求項１８の半導体記憶装置のデータ保持方法。
  20. 【請求項２０】 請求項４に記載の半導体記憶装置にお
    いて前記メモリセル（ＭＣ）からデータを読み取る方法
    であって、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該メモリセル（ＭＣ）を構成するトランジスタ（Ｔｒ）
    にゲインが充分でるような電位（ＶBhigh)を対応する前
    記ビット線（ＢＬ）に与えた状態において、前記二つの
    安定な動作点（Ｓ１，Ｓ２）の内、ベースの電位が低い
    側の第１の安定動作点（Ｓ１）ではゲインが低く、且
    つ、該ベースの電位が高い側の第２の安定動作点（Ｓ
    ２）ではゲインが高くなっており、そして、 該メモリセル（ＭＣ）に対して当該メモリセルに記憶さ
    れたデータが破壊されない程度に対応するワード線に対
    して、データ保持時よりも高い電位（ＶWhigh)を与え
    て、該ビット線（ＢＬ）に流れる電流の二つの状態によ
    り差を検出してデータを読み取るようにしたことを特徴
    とする半導体記憶装置のデータ読み取り方法。
  21. 【請求項２１】 データの読み取り処理を始める場合に
    は、前記ビット線（ＢＬ）に対して前記トランジスタに
    ゲインが充分でるような電位（ＶBhigh)を与えた後、前
    記ワード線（ＷＬ）に対して前記データ保持時よりも高
    い電位（ＶWhigh)を与え、且つ、データの読み取り処理
    を終わる場合には、前記ワード線の電位を下げた後、前
    記ビット線の電位を下げるようにしたことを特徴とする
    請求項２０の半導体記憶装置のデータ読み取り方法。
  22. 【請求項２２】 請求項４に記載の半導体記憶装置にお
    いて前記メモリセル（ＭＣ）にデータを書き込む方法で
    あって、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が低い側の第１の安定動作点（Ｓ１）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時よりも低い電位（ＶBlow）を与え、対応するワー
    ド線（ＷＬ）に対して前記二つの安定な動作点（Ｓ１，
    Ｓ２）が崩れるのに十分な高い電位（ＶWhigh)を与え、
    さらに、当該ワード線（ＷＬ）をデータ保持時の電位
    （ＶWmid）に戻し、そして、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が高い側の第２の安定動作点（Ｓ２）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時の電位（ＶBmid）を保持したまま、対応するワー
    ド線（ＷＬ）に対して前記二つの安定な動作点（Ｓ１，
    Ｓ２）が崩れるのに十分な低い電位（ＶWlow）を与え、
    さらに、当該ワード線（ＷＬ）をデータ保持時の電位
    （ＶWmid）に戻して所定のデータを書き込むようにした
    ことを特徴とする半導体記憶装置のデータ書き込み方
    法。
  23. 【請求項２３】 請求項４に記載の半導体記憶装置にお
    いて前記メモリセル（ＭＣ）が並べられたメモリセルア
    レイにデータを書き込む方法であって、 前記各メモリセル（ＭＣ）は、第１および第２のベース
    ・エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１
    および第２のベース・エミッタ接合層（Ｄ１，Ｄ２）と
    ベース層との直列回路によって生成される二つの安定な
    動作点（Ｓ１，Ｓ２）を有し、 前記ビット線（ＢＬ）に対するデータ保持時の電位（Ｖ
    Bmid）を保持したまま、任意の１本のワード線（ＷＬ）
    に対して当該ワード線（ＷＬ）に接続された複数のメモ
    リセル（ＭＣ）の該二つの安定な動作点（Ｓ１，Ｓ２）
    が崩れるのに十分な低い電位（ＶWlow）を与え、さら
    に、当該ワード線（ＷＬ）をデータ保持時の電位（ＶWm
    id）に戻すことにより、該複数のメモリセル（ＭＣ）を
    前記二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの
    電位の高い側の安定点（Ｓ２）へのデータ書き込みを行
    い、 該ベースの電位の高い側の安定点（Ｓ２）へのデータ書
    き込みを行った複数のメモリセル（ＭＣ）の内、前記二
    つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電位の
    低い側の安定点（Ｓ１）へのデータ書き込みを行う必要
    のあるメモリセルに接続されたビット線（ＢＬ）に対し
    てデータ保持時よりも低い電位（ＶBlow）を与え、そし
    て、 前記任意の１本のワード線（ＷＬ）に対して前記二つの
    安定な動作点（Ｓ１，Ｓ２）が崩れるのに十分な高い電
    位（ＶWhigh)を与え、さらに、当該ワード線（ＷＬ）を
    データ保持時の電位（ＶWmid）に戻して所定のデータを
    書き込むようにしたことを特徴とする半導体記憶装置の
    データ書き込み方法。
  24. 【請求項２４】 請求項４に記載の半導体記憶装置にお
    いて前記メモリセル（ＭＣ）にデータを書き込む方法で
    あって、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が低い側の第１の安定動作点（Ｓ１）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時よりも低い電位（ＶBlow）を与え、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が高い側の第２の安定動作点（Ｓ２）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時の電位（ＶBmid）を与え、そして、 前記ワード線（ＷＬ）に対して前記二つの安定な動作点
    （Ｓ１，Ｓ２）が崩れるのに十分な低い電位（ＶWlow）
    を与え、さらに、該ワード線（ＷＬ）をデータ保持時の
    電位（ＶWmid）に戻して所定のデータを書き込むように
    したことを特徴とする半導体記憶装置のデータ書き込み
    方法。
  25. 【請求項２５】 前記メモリセル（ＭＣ）の内、任意の
    １本のワード線に接続されたメモリセル（ＭＣ）の数
    が、前記所定のデータに対応したデータ書き込みを行う
    ビット数よりも少ない場合には、該所定のデータに対応
    したデータ書き込みを行わないメモリセルの情報を一度
    読み込んでおき、書き込みのタイミングにおいて該読み
    込んでおいた情報を書き込むようにしたことを特徴とす
    る請求項１９または２０の半導体記憶装置のデータを書
    き込み方法。
JP8062777A 1995-04-26 1996-03-19 半導体記憶装置および該半導体記憶装置のデータ保持、データ読み取り並びにデータ書き込み方法 Withdrawn JPH0917880A (ja)

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