JPH0917965A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH0917965A
JPH0917965A JP7167338A JP16733895A JPH0917965A JP H0917965 A JPH0917965 A JP H0917965A JP 7167338 A JP7167338 A JP 7167338A JP 16733895 A JP16733895 A JP 16733895A JP H0917965 A JPH0917965 A JP H0917965A
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JP
Japan
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film
ferroelectric
flip
integrated circuit
circuit device
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Application number
JP7167338A
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English (en)
Inventor
Makoto Ogasawara
誠 小笠原
Kazue Sato
和重 佐藤
Isamu Asano
勇 浅野
Hisao Asakura
久雄 朝倉
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 不揮発性メモリ機能を有する集積度の高いＲ
ＡＭを実現する。 【構成】 メモリセルＭＣは、駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 と負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 からなるフ
リップフロップ回路、転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 、およびフリップフロップ回路の記憶ノードＮ1,Ｎ
2 にそれぞれ接続された強誘電体コンデンサＣｆ1,Ｃｆ
2 によって構成されている。メモリセルの電源が切れた
ときは、記憶ノードＮ1,Ｎ2 にそれぞれ蓄積されている
情報をもとに、電源電圧ＶL およびプレート電圧ＶP を
それぞれ制御することによって、強誘電体コンデンサＣ
ｆ1,Ｃｆ2 の分極方向が設定されて、記憶ノードＮ1,Ｎ
2 に蓄積されていた情報が強誘電体コンデンサＣｆ1,Ｃ
ｆ2 に読み出され、保持される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、メモリ機能を有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】半導体メモリの一種であるＲＡＭ（Rand
om Access Memoey）には、ダイナミックＲＡＭ（Dynami
c ＲＡＭ、ＤＲＡＭ）とスタティックＲＡＭ（Static
ＲＡＭ、ＳＲＡＭ）がある。
【０００３】ＤＲＡＭのメモリセルは、スイッチの役割
をするＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor)と情報電荷を蓄積するキャパ
シタからなり、このＭＩＳＦＥＴがキャパシタと、メモ
リセルの情報を周辺回路に転送するデータ線とを選択的
に結合する。この簡単な構成のために、ＤＲＡＭのメモ
リセルは小面積で、高密度に製造することができる。
【０００４】しかし、上記ＭＩＳＦＥＴのｐｎ接合には
漏洩電流があるので、最初にキャパシタに与えられた情
報電荷量は、この漏洩電流によって消失してしまう。す
なわち、記憶情報が破壊されてしまう。そこで、電荷量
が完全に消失する前にメモリセルを読み出して、その読
み出し情報をもとに周期的に初期の十分な電荷量をキャ
パシタに与える動作（リフレッシュ動作）を行う必要が
ある。
【０００５】ＳＲＡＭは上記リフレッシュ動作を行う必
要のないメモリセルによって構成されている点がＤＲＡ
Ｍと相違する。ＳＲＡＭのメモリセルは、情報を記憶す
るフリップフロップ回路と２個の転送用ＭＩＳＦＥＴか
らなり、転送用ＭＩＳＦＥＴをオン状態にすることによ
って、データ対線（ＤＬ1,Ｄｌ2)とフリップフロップ回
路間で情報が授受される。
【０００６】書き込み時には、データ対線の一方に高電
圧（”Ｈ”）を、他方に低電圧（”Ｌ”）を印加し、そ
れを一対の記憶ノードに与えるが、その２通りの与え型
の組み合わせ（ＤＬ1,ＤＬ2 がそれぞれ”Ｈ”，”Ｌ”
あるいは”Ｌ”，”Ｈ”）を２進の書き込み情報に対応
させる。
【０００７】読み出しは、一対の記憶ノードの電圧の高
低の組み合わせに対応してデータ対線に現れた電圧を検
出して行う。記憶ノードにリーク電流があっても、フリ
ップフロップ回路の電源が印加されている限り、減少し
た電荷量分は負荷を通して電源から供給されるので、リ
フレッシュ動作の必要はない。
【０００８】しかし、ＳＲＡＭのメモリセルは素子数が
多いので、ＤＲＡＭのメモリセルに比べてセル面積が大
きく、従って半導体チップ上に高密度に実装することが
できない。
【０００９】ＤＲＡＭもＳＲＡＭもランダムアクセスし
得る利点を有するが揮発性のメモリセルを有する。すな
わち、電源をメモリセルから切ると情報が消失する。Ｄ
ＲＡＭではメモリセル内のキャパシタに蓄積された電荷
が消失し、ＳＲＡＭではメモリセル内のフリップフロッ
プ状態を保持する電圧が０Ｖに低下するため、フリップ
フロップがその情報を消失する。
【００１０】そこで、スイッチの役割をするＭＩＳＦＥ
Ｔと強誘電体コンデンサによって構成されるメモリセル
を用いたＲＡＭ（Ferroelectric ＲＡＭ、ＦＲＡＭ）が
開発されている。このＦＲＡＭは不揮発性メモリであ
る。すなわち、強誘電体コンデンサは一対の極板間に強
誘電体材料を介挿したものであり、電源をメモリセルか
ら切っても、強誘電体材料の分極状態が変化しないの
で、情報は記憶され続ける。
【００１１】強誘電体材料は２つの異なる安定な分極状
態を有し、この２つの状態は印加電圧に対し分極をプロ
ットして示されるヒステリシスループにより定まる。電
圧を強誘電体コンデンサに供給したときに流れる電荷を
測定することにより強誘電体材料の分極状態を決定する
ことができる。
【００１２】２進値の”０”を一方の分極状態に割り当
て、２進値の”１”を他方の分極状態に割り当てること
により、強誘電体コンデンサを２進情報の蓄積に用いる
ことができる。しかし、強誘電体コンデンサをメモリセ
ルの情報記憶用素子に用いると、強誘電体コンデンサが
一方の分極状態から他方の分極状態へと繰り返し反転さ
れるので、その強誘電体材料が疲労により劣化し、分極
電荷が減ってしまう。
【００１３】そこで、強誘電体コンデンサを用いるが、
上記強誘電体材料の分極疲労の問題を解決し、ランダム
アクセスし得る高速度で長寿命の不揮発性半導体メモリ
が提供されている。
【００１４】例えば、特開昭６４−６６８９９号公報に
記載されているＳＲＡＭの揮発性メモリセルと強誘電体
回路を組み合わせた不揮発性半導体メモリである。この
半導体メモリは、ＳＲＡＭのメモリセルを構成するフリ
ップフロップ回路のそれぞれの記憶ノードに、結合トラ
ンジスタを介して強誘電体回路が接続されたメモリセル
ＭＣによって構成されている。
【００１５】メモリセルＭＣの常規動作中は結合トラン
ジスタをオフ状態にしておき、フリップフロップ回路と
強誘電体回路を切り離す。従って、メモリセルＭＣがＳ
ＲＡＭのメモリセルとして完全に機能し、そのデータ線
およびワード線によりアクセスしてフリップフロップ回
路に情報を書き込み、読み出すことができる。
【００１６】しかし、電源がメモリセルから切れるよう
な状態のときには、結合トランジスタをオン状態とし
て、フリップフロップ回路と強誘電体回路を接続し、強
誘電体回路にフリップフロップ回路の情報を読み出し、
情報を記憶する。
【００１７】従って、メモリセルＭＣは、通常はＳＲＡ
Ｍのメモリセルとして動作するが、電源が切れても情報
を消失することはない。さらに、メモリセルＭＣの電源
が切れたときのみに強誘電体回路を用いるので、ＦＲＡ
Ｍと比べて上記メモリセルＭＣの強誘電体材料が分極反
転する回数が減少し、強誘電体材料の寿命は著しく伸び
ることになる。
【００１８】次に、上記メモリセルＭＣの動作特性につ
いて説明する。フリップフロップ回路の電源電圧がＶCC
に維持されている時は、それぞれの記憶ノードの電圧は
高レベル（ＶCC）と低レベル（基準電圧ＶSS）である。
基準電圧ＶSSは、例えば０Ｖ（グランド電位）であり、
電源電圧ＶCCは、例えば５Ｖである。
【００１９】高レベル（ＶCC）の記憶ノードに接続され
た結合トランジスタをオン状態にすると、この記憶ノー
ドに接続された強誘電体コンデンサの上側極板の電圧が
ＶCCに上昇する。この時、強誘電体コンデンサの下側極
板の電圧をＶSSとすると、強誘電体コンデンサが一方の
分極状態（”高”分極状態と称す）に駆動される。
【００２０】他方、低レベル（ＶSS）の記憶ノードに接
続された結合トランジスタをオン状態にすると、記憶ノ
ードに接続された強誘電体コンデンサの上側極板の電圧
はＶSSとなる。この時、強誘電体コンデンサの下側極板
の電圧をＶCCとすると、強誘電体コンデンサが他方の分
極状態（”低”分極状態と称す）に駆動される。
【００２１】このように、フリップフロップ回路の記憶
ノードの高レベルは、この記憶ノードに接続された強誘
電体コンデンサに”高”分極状態で記憶され、記憶ノー
ドの低レベルは、この記憶ノードに接続された強誘電体
コンデンサに”低”分極状態で記憶される。電源がメモ
リセルＭＣから切れても強誘電体コンデンサの分極状態
は存続するため、情報は強誘電体回路に保持される。
【００２２】メモリセルＭＣに再び電源が供給される
と、結合トランジスタをオン状態として、フリップフロ
ップ回路と強誘電体回路を接続し、強誘電体回路から情
報が回収されてフリップフロップ回路に書き込まれる。
【００２３】まず、フリップフロップ回路の一対の記憶
ノードは、共に０Ｖに予備充電される。その後、強誘電
体コンデンサの下側極板の電圧をＶCCに設定し、次い
で、結合トランジスタをオン状態とする。この時、”
高”分極状態の強誘電体コンデンサは分極反転を生じ
る。
【００２４】この分極反転を生じた強誘電体コンデンサ
は、他方の”低”分極状態に書き込まれている強誘電体
コンデンサよりも大きな電流をフリップフロップ回路の
対応する記憶ノードに供給する。この電流の不均衡を利
用して、高電流側の記憶ノードが高レベルに対応するよ
うにフリップフロップ回路のそれぞれの記憶ノードを設
定する。
【００２５】このように、強誘電体コンデンサの”高”
分極状態は、この強誘電体コンデンサに接続されている
フリップフロップ回路の記憶ノードを高レベル（ＶCC）
とし、強誘電体コンデンサの”低”分極状態は、この強
誘電体コンデンサに接続されているメモリセルの記憶ノ
ードを低レベル（ＶSS）とする。
【００２６】
【発明が解決しようとする課題】しかしながら、フリッ
プフロップ回路と強誘電体回路とを組み合わせることに
よって得られる前記不揮発性半導体メモリにおいては、
以下の問題点があることが本発明者によって見い出され
た。
【００２７】すなわち、フリップフロップ回路と強誘電
体回路の間には、結合トランジスタが配置されており、
フリップフロップ回路の一対の記憶ノードは、一対の結
合トランジスタのソース領域−ドレイン領域パスを経
て、一対の強誘電体コンデンサの上側極板に結合されて
いる。
【００２８】この結合トランジスタをオフ状態とするこ
とにより、フリップフロップ回路は強誘電体回路から切
り離され、記憶ノードに生ずる電圧遷移は強誘電体コン
デンサに直接伝達されずに、メモリセルＭＣはＳＲＡＭ
のメモリセルとして機能する。また、結合トランジスタ
をオン状態とすることにより、フリップフロップ回路と
強誘電体回路間での情報のやり取りを行うことが可能と
なる。
【００２９】従って、上記結合トランジスタは、メモリ
セルＭＣを動作させるためには重要なゲートである。し
かし、結合トランジスタを設けることによって、メモリ
セルＭＣの面積が大きくなり、半導体メモリの高集積化
を実現することが困難となっている。
【００３０】本発明の目的は、不揮発性メモリ機能を有
する高集積のＲＡＭを実現することのできる技術を提供
することにある。
【００３１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００３２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ワード線で制御
される転送用ＭＩＳＦＥＴとフリップフロップ回路から
なるＳＲＡＭのメモリセルおよびフリップフロップ回路
が有する２個の記憶ノードのそれぞれに接続された２個
の強誘電体コンデンサによって構成される不揮発性機能
を備えたメモリセルを有するものである。
【００３３】（２）また、本発明の半導体集積回路装置
は、（１）記載の半導体集積回路装置であって、フリッ
プフロップ回路は、負荷用ＭＩＳＦＥＴと駆動用ＭＩＳ
ＦＥＴからなる１対の交差結合ＣＭＯＳトランジスタに
よって構成され、さらに、第１の動作電圧源に結合され
た第１のノード、基準電圧源に結合された第２のノード
および２個の記憶ノードを有しており、また、２個の強
誘電体コンデンサのそれぞれ一方の極板はフリップフロ
ップ回路の記憶ノードにそれぞれ接続され、２個の強誘
電体コンデンサのそれぞれ他方の極板は第２の動作電圧
源に結合された第３のノードに接続されているものであ
る。
【００３４】（３）また、本発明の半導体集積回路装置
は、（１）記載の半導体集積回路装置であって、転送用
ＭＩＳＦＥＴおよびフリップフロップ回路を構成する負
荷用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴの上方に強誘電
体コンデンサが形成されているものである。
【００３５】（４）また、本発明の半導体集積回路装置
の製造方法は、（３）記載の半導体集積回路装置の製造
方法であって、まず、半導体基板の主面上に転送用ＭＩ
ＳＦＥＴおよび駆動用ＭＩＳＦＥＴを形成した後、前記
駆動用ＭＩＳＦＥＴの上方にボトムゲート構造の負荷用
ＭＩＳＦＥＴを形成する。次に、負荷用ＭＩＳＦＥＴの
ドレイン領域を構成するシリコン膜の上に堆積された絶
縁膜に、上記シリコン膜に達するコンタクトホールを形
成する。次に、半導体基板上に第１の導電膜を堆積した
後、この第１の導電膜を加工して上記シリコン膜に接続
された強誘電体コンデンサの一方の極板を形成する。次
いで、半導体基板上に強誘電体膜および第２の導電膜を
順次堆積した後、上記第２の導電膜を加工して強誘電体
コンデンサの他方の極板を形成し、その後、強誘電体膜
を加工して強誘電体コンデンサを形成するものである。
【００３６】（５）また、本発明の半導体集積回路装置
の製造方法は、（３）記載の半導体集積回路装置の製造
方法であって、まず、半導体基板の主面上に転送用ＭＩ
ＳＦＥＴおよび共通のゲート電極を有する駆動用ＭＩＳ
ＦＥＴと負荷用ＭＩＳＦＥＴを形成する。次に、駆動用
ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲート電極
を構成するシリコン膜の上に堆積された絶縁膜に、上記
シリコン膜に達するコンタクトホールを形成する。次
に、半導体基板上に第１の導電膜を堆積した後、この第
１の導電膜を加工して上記シリコン膜に接続された強誘
電体コンデンサの一方の極板を形成する。次いで、半導
体基板上に強誘電体膜および第２の導電膜を順次堆積し
た後、第２の導電膜を加工して強誘電体コンデンサの他
方の極板を形成し、その後、強誘電体膜を加工して強誘
電体コンデンサを形成するものである。
【００３７】
【作用】上記した手段によれば、フリップフロップ回路
のそれぞれの記憶ノードに強誘電体コンデンサが直接接
続された構成で不揮発性機能を備えたメモリセルを実現
することができ、また、転送用ＭＩＳＦＥＴ、フリップ
フロップ回路を構成する負荷用ＭＩＳＦＥＴと駆動用Ｍ
ＩＳＦＥＴの上方に強誘電体コンデンサを形成すること
ができるので、強誘電体コンデンサを設けることによる
メモリセル面積の増加を防ぐことができる。従って、メ
モリセルの面積を増すことなく、電源が切れてもフリッ
プフロップ回路の記憶ノードにおける情報を保持できる
強誘電体コンデンサを形成することができるので、不揮
発性メモリ機能を有する高集積のＲＡＭを実現すること
ができる。
【００３８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００３９】本発明の一実施例である不揮発性メモリ機
能を有するＲＡＭおよびその製造方法を図１〜図２２を
用いて説明する。なお、実施例を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００４０】（実施例１）図１は、本実施例の転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 とフリップフロップ回路によっ
て構成されるＳＲＡＭのメモリセルと強誘電体コンデン
サＣｆ1,Ｃｆ2 を組み合わせたメモリセルＭＣの等価回
路図を示す。同図に示すように、メモリセルＭＣは２個
のｎチャネルＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴ）Ｑｄ
1,Ｑｄ2 と２個のｐチャネルＭＩＳＦＥＴ（負荷用ＭＩ
ＳＦＥＴ）Ｑｐ1,Ｑｐ2 からなるフリップフロップ回路
を含む。
【００４１】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 はフリッ
プフロップ回路の記憶ノードＮ1,Ｎ2 をデータ線ＤＬ1,
ＤＬ2 にそれぞれ結合する。転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 のゲート電極はワード線ＷＬに結合される。
【００４２】また、記憶ノードＮ1,Ｎ2 は強誘電体コン
デンサＣｆ1,Ｃｆ2 の一方の極板にそれぞれ結合されて
おり、強誘電体コンデンサＣｆ1,Ｃｆ2 の他方の極板は
ノードＮ3 で電気的に結合され、ノードＮ3 にはプレー
ト電圧（ＶP ) が印加される。
【００４３】なお、強誘電体コンデンサＣｆ1,Ｃｆ
2 は、一方の極板と他方の極板と、これら極板の間に形
成された強誘電体膜とで構成される。
【００４４】まず、メモリセルＭＣの動作特性について
図２〜図８に示した等価回路図を用いて説明する。な
お、図２〜図８においては、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2は省略してある。
【００４５】また、図９にフリップフロップ回路の電源
電圧（ＶL ）およびプレート電圧（ＶP ）のスイッチン
グのタイミング図を、図１０に記憶ノードＮ1 および記
憶ノードＮ2 でのそれぞれの電圧変化を示す。
【００４６】瞬時ｔ0 からｔ1 までの常規動作中では、
フリップフロップ回路の電源にはＶCCが印加される。こ
れによって、フリップフロップ回路の一方の記憶ノード
は高レベル（ＶCC）に、他方の記憶ノードは低レベル
（ＶSS）となる。
【００４７】この時、電源電圧ＶCCは記憶ノードに接続
された強誘電体コンデンサに分極反転を起こさない電圧
範囲内に設定され、また、強誘電体コンデンサＣｆ1,Ｃ
ｆ２の一方の極板に印加されるプレート電圧はグランド
電位に設定される。従って、一方の記憶ノードが高レベ
ル（ＶＣＣ）に上昇しても、これに接続されている強誘
電体コンデンサＣｆ1,Ｃｆ2 においては”高”分極状態
のものはそのまま”高”分極状態が保持され、”低”分
極状態のものも分極反転することなく、”低”分極状態
のままに保持される。
【００４８】すなわち、図２３に示すように、電源電圧
ＶCCによる電界Ｅv は、分極反転を起こす電界ＥR より
も小さく設定される。なお、図２３は、強誘電体コンデ
ンサの強誘電体膜のヒステリシスループを示し、横軸は
電界Ｅ、縦軸は分極Ｒを示す。
【００４９】すなわち、フリップフロップ回路を電源電
圧ＶCCで動作させている状態では、メモリセルＭＣがＳ
ＲＡＭのメモリセルとして機能し、そのデータ線ＤＬ1,
ＤＬ2 およびワード線ＷＬによりアクセスして、フリッ
プフロップ回路に情報の読み出し、書き込みを行うこと
ができる。
【００５０】なお、特に限定されないが常規動作中で
は、強誘電体コンデンサＣｆ1,Ｃｆ2のうち、一方は
“高”分極状態、他方は“低”分極状態に保持される。
【００５１】次に、フリップフロップ回路から強誘電体
コンデンサＣｆ1,Ｃｆ2 への情報の読み出し方法につい
て説明する（図２および図３）。
【００５２】瞬時ｔ1 にフリップフロップ回路に蓄積さ
れている情報を強誘電体コンデンサＣｆ1,Ｃｆ2 へ転記
することが必要となると、プレート電圧をＶSSに保持し
た状態で、フリップフロップ回路の電源電圧をＶCCから
ＶCC’へ上昇させる。説明のために、瞬時ｔ1 でのフリ
ップフロップ回路に蓄積されている情報は、記憶ノード
Ｎ1 が高レベル（ＶCC')で、記憶ノードＮ2 が低レベル
（ＶSS）であるものとする。
【００５３】ＶCC’は、強誘電体コンデンサＣｆ1,Ｃｆ
2 を分極反転させるのに十分な電圧である。すなわち、
ＶCC’による電界は、分極反転を起こす電界ＥR よりも
大きい。ノードＮ3 が低レベル（ＶSS）であるため、記
憶ノードＮ1 の電圧の上昇により、図２に示すように、
記憶ノードＮ1 に接続された強誘電体コンデンサＣｆ1
に”高”分極状態が書き込まれる。
【００５４】強誘電体コンデンサＣｆ1 は、瞬時ｔ0 で
の状態が”高”分極状態であればそのまま”高”分極状
態が維持される。瞬時ｔ0 での状態が”低”分極状態の
ものは、分極反転を生じて”高”分極状態に書き換えら
れるが、この時、分極反転電流が、負荷用ＭＩＳＦＥＴ
Ｑｐ1 から記憶ノードＮ1 へと流れて、記憶ノードＮ1
での電圧が変動する。
【００５５】しかし、記憶ノードＮ1 での電圧（Ｖ1)は
強誘電体コンデンサＣｆ1 の容量（Ｃ1)と負荷用ＭＩＳ
ＦＥＴＱｐ1 および記憶ノードＮ1 の寄生容量（Ｃ2)に
よって決まり、次の式（１）で表されるが、 式（１） Ｖ1 ＝（Ｃ1 ／（Ｃ1 ＋Ｃ2)）ＶCC’ 通常は、Ｃ2 に比べてＣ1 は非常に大きいため、Ｖ
1 は、ほぼＶCC’となる。
【００５６】次に、記憶ノードＮ2 に接続された強誘電
体コンデンサＣｆ2 に情報を転記する必要がある。瞬時
ｔ2 で、フリップフロップ回路の電源電圧はＶCC’に設
定したまま、プレート電圧をＶSSからＶCC’へ上昇させ
てノードＮ3 を高レベル（ＶCC')に上げる。図３に示す
ように、記憶ノードＮ2 は低レベル（ＶSS）であるた
め、記憶ノードＮ3 に接続された強誘電体コンデンサＣ
ｆ2 に”低”分極状態が書き込まれる。
【００５７】”高”書き込みの場合と同様に、強誘電体
コンデンサＣｆ2 は、瞬時ｔ1 での状態が”低”分極状
態であれば、そのまま”低”分極状態に維持される。瞬
時ｔ1 での状態が”高”分極状態のものは、分極反転を
生じて”低”分極状態に書き換えられるが、この時、分
極反転電流が記憶ノードＮ2 から駆動用ＭＩＳＦＥＴＱ
ｄ2 へと流れて、記憶ノードＮ2 の電圧が変動する。
【００５８】しかし、記憶ノードＮ2 での電圧（Ｖ2)も
強誘電体コンデンサＣｆ2 の容量（Ｃ1)と駆動用ＭＩＳ
ＦＥＴＱｄ2 および記憶ノードＮ2 の寄生容量（Ｃ3)に
よって決まり、次の式（２）で表されるが、 式（２） Ｖ2 ＝（Ｃ1 ／（Ｃ1 ＋Ｃ3)）ＶSS 通常は、Ｃ3 に比べてＣ1 は非常に大きいため、Ｖ
2 は、ほぼＶSSとなる。
【００５９】瞬時ｔ1 、ｔ2 の動作によって、フリップ
フロップ回路の情報は強誘電体コンデンサＣｆ1,Ｃｆ2
に蓄積される。一方の記憶ノードＮ2 の高レベル
（ＶCC')は、これに接続される強誘電体コンデンサＣｆ
1 に書き込まれた”高”分極状態に対応し、他方の記憶
ノードＮ2 の低レベル（ＶSS）は、これに接続される強
誘電体コンデンサＣｆ2 に書き込まれた”低”分極状態
に対応する。
【００６０】瞬時ｔ3 において、全ての電圧が０Ｖとな
り、記憶ノードＮ1,Ｎ2 での情報が失われても、強誘電
体コンデンサＣｆ1,Ｃｆ2 の分極状態は存続するため、
フリップフロップ回路の情報を強誘電体コンデンサＣｆ
1,Ｃｆ2 において保持することができる。
【００６１】次に、図４〜図８を用いて強誘電体コンデ
ンサＣｆ1,Ｃｆ2 からフリップフロップ回路への情報の
書き込み方法について説明する。
【００６２】瞬時ｔ4 に強誘電体コンデンサＣｆ1,Ｃｆ
2 に保存されている情報をフリップフロップ回路へ転記
することが必要となると、フリップフロップ回路の電源
電圧をＶSSに保持した状態で、プレート電圧をＶSSから
ＶCC’へ上昇させる。電源電圧はＶSSに設定されている
ので、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は常にオフ状態
となっている。
【００６３】しかし、瞬時ｔ4 において、負荷用ＭＩＳ
ＦＥＴＱｐ1 および駆動用ＭＩＳＦＥＴＱｄ1 から記憶
ノードＮ1 に電流が流れ込み、記憶ノードＮ1 の電圧は
瞬時ＶN1に上昇する。同様に、負荷用ＭＩＳＦＥＴＱｐ
2 および駆動用ＭＩＳＦＥＴＱｄ2 から記憶ノードＮ2
に電流が流れ込み、記憶ノードＮ2 の電圧は瞬時ＶN1に
上昇する。ＶN1は強誘電体コンデンサＣｆ1,Ｃｆ2 の容
量と負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 の寄生容量によって決まる電圧レ
ベルである。
【００６４】記憶ノードＮ1,Ｎ2 の電圧がＶN1に上昇し
て、ＶN1が駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のしきい値
電圧よりも高くなると、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 がオン状態となる。これによって、電流が記憶ノード
Ｎ1 から駆動用ＭＩＳＦＥＴＱｄ1 へ流れて、記憶ノー
ドＮ1 の電圧は低下し、ほぼ０Ｖとなる。同様に、電流
が記憶ノードＮ2 から駆動用ＭＩＳＦＥＴＱｄ2 へ流れ
て、記憶ノードＮ2 の電圧は低下し、ほぼ０Ｖとなる。
【００６５】この結果、瞬時ｔ5 において、瞬時ｔ4 で
の状態が”高”分極状態である強誘電体コンデンサＣｆ
1 は”低”分極状態に書き換えられる。なお、瞬時ｔ4
での状態が”低”分極状態である強誘電体コンデンサＣ
ｆ2 はそのまま”低”分極状態に維持される。
【００６６】強誘電体コンデンサＣｆ1 が分極反転する
際には、分極反転電流が流れて、記憶ノードＮ1 の電圧
（ＶN2）が記憶ノードＮ2 の電圧（ＶN3）よりも高くな
り、記憶ノードＮ1 と記憶ノードＮ2 間に電位差が生じ
る。この状態で瞬時ｔ6 において、フリップフロップ回
路の電源電圧をＶCC’に上げると、このフリップフロッ
プ回路に正帰還がかかり、記憶ノードＮ1 は高レベル
（ＶCC')に、記憶ノードＮ2 は低レベル（ＶSS）に設定
される。
【００６７】次に、瞬時ｔ7 でプレート電圧をＶSSに下
げて、瞬時ｔ6 での状態が”低”分極状態の強誘電体コ
ンデンサＣｆ1 を”高”分極状態に書き換えた後、瞬時
ｔ8でフリップフロップ回路の電源電圧をＶCCに下げ
る。これによって、記憶ノードＮ1 の電圧はＶCC’から
ＶCCへ設定されて、常規動作状態に戻る。
【００６８】上記方法によって、フリップフロップ回路
の常規動作、フリップフロップ回路から強誘電体コンデ
ンサＣｆ1,Ｃｆ2 への情報の読み出し、および強誘電体
コンデンサからフリップフロップ回路への情報の書き込
みの一連の動作が行われる。
【００６９】次に、上記メモリセルＭＣの具体的な第１
の構成（メモリセルＭＣ1)を図１１〜図１６を用いて説
明する。
【００７０】図１２〜１６は強誘電体コンデンサＣｆ1,
Ｃｆ2 を備えたメモリセルＭＣ1 の平面図（メモリセル
ＭＣ1 の略１個分を示す半導体基板の平面図）を示し、
図１１は図１６の(a) −(a)'線における半導体基板の断
面図を示す。なお、メモリセルＭＣ1 のフリップフロッ
プ回路の構成は、ＴＦＴ（Thin Film Transistor）型Ｓ
ＲＡＭのメモリセルに用いられるフロップフロップ回路
と同じである。
【００７１】図１１に示すように、ｎ- 型シリコン単結
晶からなる半導体基板（半導体チップ）１の主面には、
ｐ- 型ウエル２が形成され、このｐ- 型ウエル２の非活
性領域の主面には、酸化シリコン膜からなる素子分離用
のフィールド絶縁膜４が形成されている。フィールド絶
縁膜４の下には、反転防止用のｐ型チャネルストッパ領
域５が形成されている。
【００７２】メモリセルＭＣ1 を構成する駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2
および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のうち、駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 のそれぞれは、前記フィールド絶縁膜４で囲
まれたｐ- 型ウエル２の活性領域の主面に形成されてい
る。
【００７３】上記駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれは、ゲート絶縁膜６、ゲート電極７、ソース領域
およびドレイン領域で構成されている。ゲート電極７
は、第１層目のゲート材形成工程で形成され、例えば多
結晶シリコン膜で形成されている。この多結晶シリコン
膜には、その抵抗値を低減するためにｎ型の不純物（例
えばリン（Ｐ））が導入されている。
【００７４】上記駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲ
ート電極７の上部には、絶縁膜８が形成されている。こ
の絶縁膜８は、例えば酸化シリコン膜からなる。また、
ゲート電極７のゲート長方向の側壁には、サイドウォー
ルスペーサ９が形成されている。このサイドウォールス
ペーサ９は、例えば酸化シリコン膜からなる。
【００７５】上記駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれのソース領域およびドレイン領域は、低不純物濃
度のｎ- 型半導体領域１０とその上部に設けられた高不
純物濃度のｎ+ 型半導体領域１１とで構成されている。
すなわち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 は、それぞ
れのソース領域およびドレイン領域が、いわゆる２重拡
散ドレイン（Double Diffused Drain)構造で構成されて
いる。
【００７６】半導体基板１の主面に形成された前記フィ
ールド絶縁膜４および駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のゲート電極７のパターンレイアウトを図１２に示す。
図中、フィールド絶縁膜４で囲まれた２つのＬ字状の領
域３がメモリセルＭＣ1 の１個分の活性領域である。
【００７７】図１２に示すように、上記駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のそれぞれのゲート電極７の一端側
は、少なくとも製造プロセスにおけるマスク合わせ余裕
寸法に相当する分、フィールド絶縁膜４上に突出してい
る。また、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７
（Ｑｄ1)の他端側は、フィールド絶縁膜４を介して駆動
用ＭＩＳＦＥＴＱｄ2 のドレイン領域上まで突出し、駆
動用ＭＩＳＦＥＴＱｄ2 のゲート電極７（Ｑｄ2)の他端
側は、フィールド絶縁膜４を介して駆動用ＭＩＳＦＥＴ
Ｑｄ1 のドレイン領域７上まで突出している。
【００７８】図１１に示すように、メモリセルＭＣ1 の
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれは、ゲート
絶縁膜１２、ゲート電極１３Ａ、ソース領域およびドレ
イン領域で構成されている。
【００７９】ゲート電極１３Ａは、第２層目のゲート材
形成工程で形成され、例えば多結晶シリコン膜と高融点
金属シリサイド膜との積層膜（ポリサイド膜）で構成さ
れている。下層の多結晶シリコン膜には、その抵抗値を
低減するためにｎ型の不純物（例えばＰ）が導入されて
いる。上層の高融点金属シリサイド膜は、例えばＷＳｉ
ｘ, ＭｏＳｉｘ, ＴｉＳｉｘ, ＴａＳｉｘなどで構成さ
れる。
【００８０】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲ
ート電極１３Ａの上部には、絶縁膜１５が形成されてい
る。この絶縁膜１５は、例えば酸化シリコン膜からな
る。また、ゲート電極１３Ａの側壁には、サイドウォー
ルスペーサ１６が形成されている。このサイドウォール
スペーサ１６は、例えば酸化シリコン膜からなる。
【００８１】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそ
れぞれのソース領域およびドレイン領域は、低不純物濃
度のｎ- 型半導体領域１７と高不純物濃度のｎ+ 型半導
体領域１８とで構成されている。すなわち、転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 のソース領域およびドレイン領域
は、ＬＤＤ（Lightly Doped Drain)構造で構成されてい
る。
【００８２】半導体基板１の主面に形成された上記転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３Ａのパタ
ーンレイアウトを図１３に示す。同図に示すように、転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３Ａは、
そのゲート長（Ｌｇ）方向が駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ2 のゲート電極７のゲート長（Ｌｇ）方向と交差す
るように配置されている。
【００８３】図１３に示すように、転送用ＭＩＳＦＥＴ
Ｑｔ1 のソース領域乃至ドレイン領域の一方は、駆動用
ＭＩＳＦＥＴＱｄ1 のドレイン領域と一体に構成されて
いる。同様に、転送用ＭＩＳＦＥＴＱｔ2 のソース領域
乃至ドレイン領域の一方は、駆動用ＭＩＳＦＥＴＱｄ2
のドレイン領域と一体に構成されている。
【００８４】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
電極１３Ａには、ワード線ＷＬが接続され、転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３Ａは、ワード線
ＷＬと一体に構成されている。
【００８５】上記ワード線ＷＬと平行して、２個の駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 に共通のソース線として構
成された基準電圧線（ＶSS）１３Ｂが配置されている。
基準電圧線（ＶSS) １３Ｂは、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 のゲート電極１３Ａおよびワード線ＷＬと同じ
第２層目のゲート材形成工程で形成され、フィールド絶
縁膜４上をワード線ＷＬと同一方向に延在している。
【００８６】また、基準電圧線（ＶSS）１３Ｂは、駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート絶縁膜６と同一の
絶縁膜に開孔されたコンタクトホール１４を通じて、駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのソース領域
（ｎ+ 型半導体領域１１）に接続されている。
【００８７】メモリセルＭＣ1 の２個の負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 のうち、負荷用ＭＩＳＦＥＴＱｐ
1 は、駆動用ＭＩＳＦＥＴＱｄ2 の領域上に配置され、
負荷用ＭＩＳＦＥＴＱｐ2 は、駆動用ＭＩＳＦＥＴＱｄ
1 の領域上に配置されている。負荷用ＭＩＳＦＥＴＱｐ
1,Ｑｐ2 のそれぞれは、ゲート電極２３Ａ、ゲート絶縁
膜２４、チャネル領域２６Ｎ、ソース領域２６Ｐおよび
ドレイン領域２６Ｐで構成されている。
【００８８】上記負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲ
ート電極２３Ａは、第３層目のゲート材形成工程で形成
され、例えば多結晶シリコン膜で形成されている。この
多結晶シリコン膜には、その抵抗値を低減するためにｎ
型の不純物（例えばＰ）が導入されている。負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２３Ａのパターンレ
イアウトを図１４に示す。
【００８９】図１１および図１４に示すように、上記負
荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２３Ａは、絶縁膜
２１および絶縁膜８に開孔されたコンタクトホール２２
を通じて、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７お
よび転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイ
ン領域の一方に接続されている。
【００９０】同様に、負荷用ＭＩＳＦＥＴＱｐ2 のゲー
ト電極２３Ａは、絶縁膜２１および絶縁膜８に開孔され
たコンタクトホール２２を通じて、駆動用ＭＩＳＦＥＴ
Ｑｄ2 のゲート電極７および転送用ＭＩＳＦＥＴＱｔ1
のソース領域乃至ドレイン領域の一方に接続されてい
る。
【００９１】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソ
ース領域乃至ドレイン領域の他方の上部には、負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２３Ａと同じ第３
層目のゲート材形成工程で形成されたパッド層２３Ｂが
配置されている。このパッド層２３Ｂは、絶縁膜２１に
開孔されたコンタクトホール２２を通じて、転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 のソース領域乃至ドレイン領域の
他方に接続されている。
【００９２】図１１に示すように、上記負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 のゲート電極２３Ａの上部には、負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート絶縁膜２４が形成
されている。このゲート絶縁膜２４は、例えば酸化シリ
コン膜からなる。
【００９３】上記負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲ
ート絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐおよび
ドレイン領域２６Ｐが形成されている。チャネル領域２
６Ｎは、第４層目のゲート材形成工程で形成され、例え
ば多結晶シリコン膜で構成されている。
【００９４】この多結晶シリコン膜には、負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のしきい値電圧をエンハンスメント
型にするために、ｎ型の不純物（例えばＰ）が導入され
ている。負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のチャネル領
域２６Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐ
のパターンレイアウトを図１４に示す。
【００９５】図１５に示すように、上記負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 のチャネル領域２６Ｎの一端側にはド
レイン領域２６Ｐが形成され、他端側にはソース領域２
６Ｐが形成されている。ドレイン領域２６Ｐおよびソー
ス領域２６Ｐは、チャネル領域２６Ｎと同じ第４層目の
ゲート材（多結晶シリコン）形成工程で形成され、チャ
ネル領域２６Ｎと一体に構成されている。ドレイン領域
２６Ｐおよびソース領域２６Ｐを構成する多結晶シリコ
ン膜には、ｐ型の不純物（例えばＢＦ2)が導入されてい
る。
【００９６】このように、本実施例のメモリセルＭＣの
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、第３層目のゲート
材形成工程で形成されたゲート電極２３Ａの上部に第４
層目のゲート材形成工程で形成されたチャネル領域２６
Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐを配置
した、いわゆるボトムゲート構造で構成されている。
【００９７】図１５に示すように、上記負荷用ＭＩＳＦ
ＥＴＱｐ1 のドレイン領域２６Ｐは、ゲート絶縁膜２４
と同一層の絶縁膜に開孔されたコンタクトホール２５を
通じ、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極２３Ａに
接続されている。同様に、負荷用ＭＩＳＦＥＴＱｐ2 の
ドレイン領域２６Ｐは、ゲート絶縁膜２４と同一層の絶
縁膜に開孔されたコンタクトホール２５を通じて、負荷
用ＭＩＳＦＥＴＱｐ1のゲート電極２３Ａに接続されて
いる。
【００９８】上記負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソ
ース領域２６Ｐには、電源電圧線（ＶL ）２６Ｐが接続
されている。電源電圧線（ＶL ）２６Ｐは、チャネル領
域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６Ｐ
と同じ第４層目のゲート材（多結晶シリコン）形成工程
で形成され、これらと一体に構成されている。
【００９９】図１１に示すように、上記負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 の上部には、第１層目の層間絶縁膜２
７が形成されている。この層間絶縁膜２７は、例えば酸
化シリコン膜とＢＰＳＧ膜からなる。
【０１００】上記層間絶縁膜２７の上部には、第１層目
の配線２９Ａ，２９Ｂが形成されている。第１層目の配
線２９Ａは、層間絶縁膜２７に開孔されたコンタクトホ
ール２８Ａを通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
ドレイン領域２６Ｐに接続されている。
【０１０１】また、第１層目の配線２９Ｂは、ゲート絶
縁膜２４および層間絶縁膜２７に開孔されたコンタクト
ホール２８Ｂを通じて転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2
のソース領域乃至ドレイン領域の上部に形成されたパッ
ド層２３Ｂに接続されている。上記第１層目の配線２９
Ａ，２９Ｂは、第１層目の配線材形成工程で形成され、
例えばタングステン（Ｗ）などの高融点金属膜で構成さ
れている。
【０１０２】第１層目の配線２９Ａのパターンレイアウ
トを図１６に示す。なお、同図は、図面を見易くするた
めに、第１層目の配線２９Ａ，２９Ｂの下層の導電層の
うち、第４層目のゲート材（負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐ、ドレ
イン領域２６Ｐおよび電源電圧線（ＶL ）２６Ｐ）と、
第３層目のゲート材（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2
のゲート電極２３Ａおよびパッド層２３Ｂ）のみを図示
してある。
【０１０３】図１１に示すように、上記第１層目の配線
２９Ａの上層には、第１のバリア層３０を介して強誘電
体膜３１が形成されている。第１のバリア層３０は、例
えば酸化イリジウム（ＩｒＯ2)膜であり、強誘電体膜３
１は、例えばＰＺＴ（ＰｂＺｒＴｉＯ3)膜である。
【０１０４】さらに、上記強誘電体膜３１の上層には、
第２のバリア層３２を介してプレート電極３３が形成さ
れている。第２のバリア層３２は、例えばＩｒＯ2 膜で
あり、プレート電極３３は、例えばＷなどの高融点金属
膜である。前記第１のバリア層３０および第２のバリア
層３２は、強誘電体膜３１とその下層に位置する第１層
目の配線２９Ａ、および強誘電体膜３１とその上層に位
置するプレート電極３３が反応するのを防ぐために設け
られている。
【０１０５】上記プレート電極３３および第１層目の電
極２９Ｂの上層には、第２層目の層間絶縁膜３４を介し
て第２層目の配線（データ線ＤＬ）３６が配置されてい
る。データ線ＤＬは、層間絶縁膜３４に開孔されたコン
タクトホール３５を通じて第１層目の配線２９Ｂに接続
されており、第１層目の配線２９Ｂおよびパッド層２３
Ｂを介して転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース領
域乃至ドレイン領域の一方に接続されている。
【０１０６】上記第２層目の配線３６は、例えばバリア
メタル膜、アルミニウム合金膜、バリアメタル膜を順次
積層した３層金属膜からなる。バリアメタルは、例えば
ＴｉＷで構成され、アルミニウム合金は、例えばＣｕお
よびＳｉを添加したアルミニウムで構成されている。層
間絶縁膜３４は、例えば酸化シリコン膜、スピンオング
ラス（ＳＯＧ）膜、酸化シリコン膜を順次積層した３層
絶縁膜からなる。
【０１０７】上記第２層目の配線３６の上層には、ファ
イナルパッシベーション膜３７が形成されている。この
ファイナルパッシベーション膜３７は、例えば酸化シリ
コン膜と窒化シリコン膜との積層膜からなる。
【０１０８】次に、上記のように構成された本実施例の
メモリセルＭＣ1 の製造方法を、図１１、図１７および
図１８を用いて説明する。
【０１０９】まず、図１７に示すように、周知の方法で
ｎ- 型シリコン単結晶からなる半導体基板１のメモリセ
ルアレイの形成領域および図示しない周辺回路の形成領
域の一部にｐ- 型ウエル２を形成する。次に、ｐ- 型ウ
エル２の非活性領域の主面に素子分離用のフィールド絶
縁膜４を形成する。この時、フィールド絶縁膜４の下に
反転防止用のｐ型チャネルストッパ領域５を形成する。
【０１１０】次に、ｐ- 型ウエル２の活性領域の主面に
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のしきい値電圧を調整
するためにＢＦ2 をイオン注入した後、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のゲート絶縁膜６を形成する。このゲ
ート絶縁膜６は熱酸化法で形成される。
【０１１１】次に、半導体基板１の全面にＰが導入され
た多結晶シリコン膜（図示せず）をＣＶＤ法で堆積す
る。この多結晶シリコン膜は第１層目のゲート材であ
る。次に、多結晶シリコン膜の上に酸化シリコン膜から
なる絶縁膜８をＣＶＤ法で堆積する。絶縁膜８は、駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極７とその上層
に形成される導電層とを電気的に分離するために形成す
る。
【０１１２】次に、フォトレジスト膜をマスクにして絶
縁膜８およびその下層の多結晶シリコン膜を順次エッチ
ングすることにより、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のゲート電極７を形成する。次に、半導体基板１の全面
に堆積された酸化シリコン膜（図示せず）をＲＩＥ（Re
active Ion Etching）などの異方性エッチングでエッチ
ングして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電
極７の側壁にサイドウォールスペーサ９を形成する。
【０１１３】次に、半導体基板１の主面にフォトレジス
ト膜を形成した後、これをマスクにして上記駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 の形成領域のｐ- 型ウエル２の主
面にＰおよび砒素（Ａｓ）をイオン注入し、このＰおよ
びＡｓを引伸し拡散させることにより、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のｎ- 型半導体領域１０およびｎ+型
半導体領域１１を形成する。これによって、２重拡散ド
レイン構造のソース領域およびドレイン領域を有する駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 が完成する。
【０１１４】次に、活性領域の主面を希フッ酸水溶液に
よるエッチングで洗浄し、転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のゲート絶縁膜１２を形成する。次に、半導体基板
１の主面にフォトレジスト膜を形成し、これをマスクに
して駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ+ 型半導体領
域１１上の絶縁膜（ゲート絶縁膜１２と同一層の絶縁
膜）をエッチングすることにより、コンタクトホール１
４を形成する。
【０１１５】次に、半導体基板１の全面に第２層目のゲ
ート材（図示せず）を堆積する。このゲート材は、Ｐが
導入された多結晶シリコン膜とタングステンシリサイド
膜との積層膜（ポリサイド膜）からなる。
【０１１６】次に、上記タングステンシリサイド膜の上
に酸化シリコン膜からなる絶縁膜１５を堆積する。この
絶縁膜１５は、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲー
ト絶縁膜１２とその上層に形成される導電層とを電気的
に分離するために形成する。
【０１１７】次に、上記絶縁膜１５の上にフォトレジス
ト膜を形成し、これをマスクにして絶縁膜１５およびそ
の下層の前記第２層目のゲート材（ポリサイド膜）を順
次エッチングして転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲ
ート電極１３Ａ、ワード線ＷＬおよび基準電圧線
（ＶSS) １３Ｂをそれぞれ形成する。
【０１１８】次に、半導体基板１の主面にフォトレジス
ト膜を形成した後、これをマスクにして転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 の形成領域のｐ- 型ウエル２の主面に
Ｐをイオン注入し、このＰを引伸し拡散して転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 のｎ-型半導体領域１７を形成す
る。
【０１１９】次に、半導体基板１の全面にＣＶＤ法で堆
積された酸化シリコン膜（図示せず）をＲＩＥなどの異
方性エッチングでエッチングして、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のゲート電極１３Ａ、ワード線ＷＬおよび
基準電圧線（ＶSS) １３Ｂのそれぞれの側壁にサイドウ
ォールスペーサ１６を形成する。
【０１２０】次に、半導体基板１の主面に形成したフォ
トレジスト膜をマスクにして転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にヒ素（Ａ
ｓ）をイオン注入し、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2
のｎ+ 型半導体領域１８を形成する。
【０１２１】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の形成領
域のｐ- 型ウエル２の主面には、あらかじめｎ- 型半導
体領域１７が形成されているので、ｎ+ 型半導体領域１
８の形成により、ＬＤＤ構造のソース領域およびドレイ
ン領域を有する転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 が完成
する。
【０１２２】次に、図１８に示すように、半導体基板１
の全面に酸化シリコン膜からなる絶縁膜２１をＣＶＤ法
で堆積する。次に、絶縁膜２１の上にフォトレジスト膜
を形成し、これをマスクにして絶縁膜２１および絶縁膜
８をエッチングすることにより、駆動用ＭＩＳＦＥＴＱ
ｄ1 のゲート電極７（Ｑｄ1)と転送用ＭＩＳＦＥＴＱｔ
2 のソース領域乃至ドレイン領域の一方の上部および駆
動用ＭＩＳＦＥＴＱｄ2 のゲート電極７（Ｑｄ2)と転送
用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の
一方の上部にコンタクトホール２２を形成する。
【０１２３】また、同時にこのフォトレジスト膜をマス
クにして絶縁膜２１をエッチングすることにより、転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース領域乃至ドレイン
領域の他方の上部にコンタクトホール２２を形成する。
【０１２４】次に、半導体基板１の全面にＰを導入した
多結晶シリコン膜（図示せず）をＣＶＤ法で堆積する。
この多結晶シリコン膜は第３層目のゲート材である。次
に、この多結晶シリコン膜の上に形成したフォトレジス
ト膜をマスクにして多結晶シリコン膜をエッチングする
ことにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート
電極２３Ａおよびパッド層２３Ｂをそれぞれ形成する。
【０１２５】次に、半導体基板１の全面に負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のゲート絶縁膜２４をＣＶＤ法で堆
積した後、このゲート絶縁膜２４の上にフォトレジスト
膜を形成し、これをマスクにしてゲート絶縁膜２４をエ
ッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のゲート電極２３Ａの上部にコンタクトホール２５
を形成する。
【０１２６】次に、半導体基板１の全面に第４層目のゲ
ート材である多結晶シリコン膜（図示せず）をＣＶＤ法
で堆積する。次に、この多結晶シリコン膜の上に形成し
たフォトレジスト膜をマスクにして負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 のチャネル領域２６Ｎを形成する領域の多
結晶シリコン膜にＰをイオン注入する。
【０１２７】次に、多結晶シリコン膜の上に新たに形成
したフォトレジスト膜をマスクにして負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のソース領域２６Ｐ、ドレイン領域２６
Ｐおよび電源電圧線（ＶCC) ２６Ｐを形成する領域の多
結晶シリコン膜にＢＦ2 をイオン注入する。
【０１２８】次に、多結晶シリコン膜の上に新たに形成
したフォトレジスト膜をマスクにして多結晶シリコン膜
をエッチングし、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のチ
ャネル領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２
６Ｐおよび電源電圧線（ＶCC) ２６Ｐをそれぞれ形成す
ることにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 が完成
する。
【０１２９】次に、図１１に示すように、半導体基板１
の全面に酸化シリコン膜およびＢＰＳＧからなる層間絶
縁膜２７をＣＶＤ法で順次堆積する。次いで、上記層間
絶縁膜２７上に形成したフォトレジスト膜をマスクにし
て、層間絶縁膜２７をエッチングし、負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のドレイン領域２６Ｐの上部にコンタク
トホール２８Ａを形成する。
【０１３０】同時に、層間絶縁膜２７および絶縁膜（負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート絶縁膜２４）を
順次エッチングし、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
ソース領域乃至ドレイン領域の一方の上層に配置された
前記パッド層２３Ｂの上部にコンタクトホール２８Ｂを
形成する。
【０１３１】次に、半導体基板１の全面に第１層目の配
線材（図示せず）を堆積する。この第１層目の配線材
は、例えばタングステン膜である。次に、このタングス
テン膜上に形成したフォトレジスト膜をマスクにしてタ
ングステン膜をエッチングし、第１層目の配線２９Ａ，
２９Ｂを形成する。
【０１３２】上記第１層目の配線２９Ａは負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のドレイン領域に前記コンタクトホ
ール２８Ａを通して接続され、また、上記第１層目の配
線２９Ｂは転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の上層に位
置するパッド層２３Ｂに前記コンタクトホール２８Ｂを
通して接続されている。
【０１３３】次に、図１１に示すように、第１のバリア
層３０を半導体基板１の全面に堆積した後、強誘電体コ
ンデンサＣｆ1,Ｃｆ2 の強誘電体材料となる強誘電体膜
３１を堆積する。第１のバリア層３０は、例えばＩｒＯ
2 膜であり、強誘電体膜３１は、例えばＰＺＴ膜であ
る。ＰＺＴ膜は、例えばスパッタリング法またはスピン
オン塗布法で形成され、その膜厚は、３００ｎｍ程度で
ある。
【０１３４】続いて、第２のバリア層３２および導電膜
（図示せず）を堆積する。この導電膜は、例えばＷであ
り、強誘電体コンデンサＣｆ1,Ｃｆ2 の他方の極板を構
成するプレート電極３３となる。前記第２のバリア層３
２は、例えばＩｒＯ2 膜である。
【０１３５】次に、上記導電膜の上に形成したフォトレ
ジスト膜をマスクにしてこの導電膜をエッチングするこ
とにより、プレート電極３３が形成される。続いて、同
じフォトレジスト膜をマスクに用いて、第２のバリア層
３２、強誘電体膜３１および第１のバリア層３０を順次
エッチングする。
【０１３６】これにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 のドレイン領域に接続された第１層目の配線２９Ａ
を一方の極板とし、プレート電極３３を他方の極板と
し、第１層目の配線２９Ａとプレート電極３３との間に
位置する強誘電体膜３１を誘電体材料とする強誘電体コ
ンデンサＣｆ1,Ｃｆ2 が完成する。
【０１３７】次に、図１１に示すように、半導体基板１
の全面に酸化シリコン膜、スピンオングラス膜、酸化シ
リコン膜を順次積層した３層膜からなる層間絶縁膜３４
を堆積する。
【０１３８】次に、上記層間絶縁膜３４上に形成したフ
ォトレジスト膜をマスクにして層間絶縁膜３４をエッチ
ングし、強誘電体コンデンサＣｆ1,Ｃｆ2 の一方の極板
であるプレート電極３３および転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 のソース領域乃至ドレイン領域の一方の上層に
配置された第１層目の配線２９Ｂの上部にコンタクトホ
ール３５を形成した後、半導体基板１の全面に第２層目
の配線材（図示せず）を堆積する。
【０１３９】この配線材は、ＴｉＷ膜、アルミニウム合
金膜、ＴｉＷ膜を順次積層した３層膜からなる。次に、
ＴｉＷ膜上に形成したフォトレジスト膜をマスクにして
ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次エッチ
ングすることにより、第２層目の配線３６（データ線Ｄ
Ｌ）を形成する。
【０１４０】最後に、図１１に示すように、半導体基板
１上にファイナルパッシベーション膜３７を堆積するこ
とによって、本実施例のメモリセルＭＣ1 が完成する。
【０１４１】本実施例によれば、半導体基板１上に転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 および駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 を形成した後、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 および駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の上層に
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を形成し、さらに、負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のドレイン領域２６Ｐに
強誘電体コンデンサＣｆ1,Ｃｆ2 の一方の電極（２９
Ａ）を接続させて、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 の上層に強誘電体コンデンサＣｆ1,Ｃ
ｆ2 を形成できるので、ＴＦＴ型ＳＲＡＭのメモリセル
の面積を大きくすることなく、不揮発性メモリ機能を有
するメモリセルを得ることができる。
【０１４２】（実施例２）次に、図１に示したメモリセ
ルＭＣの具体的な第２の構成（メモリセルＭＣ2)を図１
９〜図２２を用いて説明する。
【０１４３】図１９〜２１は強誘電体コンデンサＣｆ1,
Ｃｆ2 を備えたメモリセルＭＣ2 の平面図（メモリセル
ＭＣ2 の略１個分を示す半導体基板の平面図）を示し、
図２２は図２１の(b) −(b)'線における半導体基板の断
面図を示す。なお、メモリセルＭＣ2 のフリップフロッ
プ回路の構成は、完全ＣＭＯＳ型ＳＲＡＭのメモリセル
に用いられるフロップフロップ回路と同じである。
【０１４４】メモリセルを構成する６個のＭＩＳＦＥＴ
は、ｐ- 型の半導体基板１０１のフィールド絶縁膜１０
２で周囲を囲まれた活性領域に形成されている。ｎチャ
ネル型で構成される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 お
よび転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれはｐ型
ウエル１０３の活性領域に形成され、ｐチャネル型で構
成される負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｎ型ウエル
１０４の活性領域に形成されている。ｐ型ウエル１０
３、ｎ型ウエル１０４のそれぞれは、半導体基板１０１
上に形成されたｐ型エピタキシャルシリコン層１０５の
主面に形成されている。
【０１４５】図１９に示すように、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 は、ワード線ＷＬと一体に構成されたゲー
ト電極１０６を有している。このゲート電極１０６（ワ
ード線ＷＬ）は、多結晶シリコン膜（または多結晶シリ
コン膜と高融点金属シリサイド膜とを積層したポリサイ
ド膜）で構成され、酸化シリコン膜で構成されたゲート
絶縁膜１０７の上に形成されている。
【０１４６】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそ
れぞれのソース領域、ドレイン領域は、図示はしない
が、ｐ型ウエル１０３の活性領域に形成された低不純物
濃度のｎ- 型半導体領域および高不純物濃度のｎ+ 型半
導体領域で構成されている。すなわち、転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のそれぞれのソース領域、ドレイン領
域は、ＬＤＤ構造で構成されている。
【０１４７】フリップフロップ回路の一方のＣＭＯＳイ
ンバータを構成する駆動用ＭＩＳＦＥＴＱｄ1 および負
荷用ＭＩＳＦＥＴＱｐ1 は、共通のゲート電極１１０Ａ
を有しており、他方のＣＭＯＳインバータを構成する駆
動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ
2 は、共通のゲート電極１１０Ｂを有している。
【０１４８】これらのゲート電極１１０Ａ，１１０Ｂ
は、前記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極
１０６（ワード線ＷＬ）と同じ多結晶シリコン膜で構成
され、ゲート絶縁膜１０７の上に形成されている。ゲー
ト電極１０６（ワード線ＷＬ）およびゲート電極１１０
Ａ，１１０Ｂを構成する多結晶シリコン膜には、ｎ型の
不純物（例えばＰ）が導入されている。
【０１４９】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞ
れのソース領域、ドレイン領域は、ｐ型ウエル１０３の
活性領域に形成された低不純物濃度のｎ- 型半導体領域
１０８および高不純物濃度のｎ+ 型半導体領域１０９で
構成されている。すなわち、駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ2 のそれぞれのソース領域、ドレイン領域は、ＬＤ
Ｄ構造で構成されている。
【０１５０】また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
それぞれのソース領域、ドレイン領域は、図示はしない
が、ｎ型ウエル１０４の活性領域に形成された低不純物
濃度のｐ- 型半導体領域および高不純物濃度のｐ+ 型半
導体領域で構成されている。すなわち、負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 のそれぞれのソース領域、ドレイン領
域は、ＬＤＤ構造で構成されている。
【０１５１】上記ゲート電極（ワード線）１０６および
ゲート電極１１０Ａ，１１０Ｂの上層には、絶縁膜１１
１が形成されている。この絶縁膜１１１は、例えば酸化
シリコン膜からなる。図２０および図２２に示すよう
に、フィールド絶縁膜１０２上に位置する駆動用ＭＩＳ
ＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 の共通の
ゲート電極１１０Ａの上部には、強誘電体コンデンサＣ
ｆ1 の一方の極板となる導電膜１１４Ａが形成されてい
る。
【０１５２】同様に、フィールド絶縁膜１０２上に位置
する駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥ
ＴＱｐ2 の共通のゲート電極１１０Ｂの上部には、強誘
電体コンデンサＣｆ2 の一方の極板となる導電膜１１４
Ｂが形成されている。導電膜１１４Ａ，１１４Ｂは、例
えばｎ型不純物が導入された多結晶シリコン膜とタング
ステン（Ｗ）などの高融点金属膜を順次堆積した積層膜
で構成されている。
【０１５３】上記強誘電体コンデンサＣｆ1 の一方の極
板である導電層１１４Ａは、絶縁膜１１１に開孔された
コンタクトホール１１３Ａを通じて駆動用ＭＩＳＦＥＴ
Ｑｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート
電極１１０Ａに接続されている。同様に、上記強誘電体
コンデンサＣｆ2 の一方の極板である導電層１１４Ｂ
は、絶縁膜１１１に開孔されたコンタクトホール１１３
Ｂを通じて駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩ
ＳＦＥＴＱｐ2 の共通のゲート電極１１０Ｂに接続され
ている。
【０１５４】図２２に示すように、強誘電体コンデンサ
Ｃｆ1 の一方の極板である導電膜１１４Ａの上層および
強誘電体コンデンサＣｆ2 の一方の極板である導電膜１
１４Ｂの上層には、第１のバリア層１１５を介して強誘
電体膜１１６が形成されている。第１のバリア層１１５
は、例えばＩｒＯ2 膜であり、強誘電体膜１１６は、例
えばＰＺＴ膜である。
【０１５５】さらに、上記強誘電体膜１１６の上層に
は、第２のバリア層１１７を介して強誘電体コンデンサ
Ｃｆ1,Ｃｆ2 の他方の極板であるプレート電極１１８が
形成されている。第２のバリア層１１７は、例えばＩｒ
Ｏ2 膜であり、プレート電極１１８は、例えばＷなどの
高融点金属膜で構成されている。
【０１５６】前記第１のバリア層１１５および第２のバ
リア層１１７は、強誘電体膜１１６とその下層に位置す
る導電膜１１４Ａ，１１４Ｂおよび強誘電体膜１１６と
その上層の位置するプレート電極１１８が反応するのを
防ぐために設けられている。
【０１５７】図２１および図２２に示すように、プレー
ト電極１１８の上層には、第１層目の層間絶縁膜１１９
を介して第１層目の配線１２１Ａ，１２１Ｂが配置され
ている。層間絶縁膜１１９は、例えば酸化シリコン膜と
ＢＰＳＧ膜との積層膜で構成され、第１層目の配線１２
１Ａ，１２１Ｂは、例えばＷ膜で構成されている。
【０１５８】駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域
上の層間絶縁膜１１９には、コンタクトホール１２０Ａ
が開孔されており、また、負荷用ＭＩＳＦＥＴＱｐ1 の
ドレイン領域および駆動用ＭＩＳＦＥＴＱｄ2 と負荷用
ＭＩＳＦＥＴＱｐ2 の共通のゲート電極１１０Ｂ上の層
間絶縁膜１１９には、コンタクトホール１２０Ｂが開孔
されている。
【０１５９】同様に、駆動用ＭＩＳＦＥＴＱｄ2 のドレ
イン領域および駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩ
ＳＦＥＴＱｐ1 の共通のゲート電極１１０Ａ上の層間絶
縁膜１１９には、コンタクトホール１２０Ｃが開孔され
ており、また、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領
域上の層間絶縁膜１１９には、コンタクトホール１２０
Ｄが開孔されている。
【０１６０】従って、上記層間絶縁膜１１９の上に形成
される第１層目の配線１２１Ａによって、駆動用ＭＩＳ
ＦＥＴＱｄ1 のドレイン領域、負荷用ＭＩＳＦＥＴＱｐ
1 のドレイン領域、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用
ＭＩＳＦＥＴＱｐ2 の共通のゲート電極１１０Ｂおよび
転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領
域の一方が電気的に接続される。
【０１６１】同様に、第１層目の配線１２１Ｂによっ
て、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域、負荷用
ＭＩＳＦＥＴＱｐ2 のドレイン領域、駆動用ＭＩＳＦＥ
ＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電
極１１０Ａおよび転送用ＭＩＳＦＥＴＱｔ2 のソース領
域乃至ドレイン領域の一方が電気的に接続される。
【０１６２】上記第１層目の配線１２１Ａ，１２１Ｂの
上層には、図示はしないが、第２層目の層間絶縁膜を介
して第２層目の配線が形成されている。第２層目の配線
は、データ線ＤＬ1,ＤＬ2 を構成しており、このデータ
線ＤＬ1,ＤＬ2 は、第２層目の層間絶縁膜に開孔された
コンタクトホール１２２Ａを通じて転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のソース領域乃至ドレイン領域に接続され
ている。
【０１６３】また、第２層目の配線は、基準電圧線（Ｖ
SS）を構成しており、第２層目の層間絶縁膜に開孔され
たコンタクトホール１２２Ｂを通して駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2 のソース領域に接続されている。さら
に、第２層目の配線は、電源電圧（ＶL ）を構成してお
り、第２層目の層間絶縁膜に開孔されたコンタクトホー
ル１２２Ｃを通して負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
ソース領域に接続されている。
【０１６４】次に、上記のように構成された本実施例の
メモリセルＭＣ2 の製造方法を説明する。なお、このメ
モリセルの製造方法を示す図２２の断面図は、前記図２
１の(b) −(b)'線に対応している。
【０１６５】まず、ｐ- 型単結晶シリコンからなる半導
体基板１０１の上にｐ型のエピタキシャルシリコン層１
０５を成長させた後、半導体基板１０１の主面上にフィ
ールド絶縁膜１０２を形成する。続いて、周知の方法
で、半導体基板１０１にｐ型ウエル１０３およびｎ型ウ
エル１０４４を形成する。次に、フィールド絶縁膜１０
２で囲まれたｐ型ウエル１０３およびｎ型ウエル１０４
のそれぞれの主面に薄い酸化シリコン膜で構成されたゲ
ート絶縁膜１０７を形成する。
【０１６６】次に、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
ゲート電極１０６（ワード線ＷＬ）、および駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 と負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ
2 のゲート電極１１０Ａ，１１０Ｂとを形成する。
【０１６７】ゲート電極１０６（ワード線ＷＬ）および
ゲート電極１１０Ａ，１１０Ｂは、半導体基板１の全面
にＣＶＤ法でＰが導入された多結晶シリコン膜を堆積し
た後、その上にＣＶＤ法で酸化シリコンの絶縁膜１１１
を堆積し、フォトレジスト膜をマスクにしたドライエッ
チングでこの絶縁膜１１１および多結晶シリコン膜をパ
ターニングして形成する。
【０１６８】次に、フォトレジスト膜をマスクにしたイ
オン注入によりｐ型ウエル１０３にｎ型不純物（Ｐ、Ａ
ｓ）を、ｎ型ウエル１０４にｐ型不純物（ＢＦ2)を導入
する。次に、上記フォトレジスト膜を除去した後、半導
体基板１０１の全面にＣＶＤ法で堆積した酸化シリコン
膜をＲＩＥでパターニングして、ゲート電極１０６（ワ
ード線ＷＬ）およびゲート電極１１０Ａ，１１０Ｂのそ
れぞれの側壁にサイドウォールスペーサ１１２を形成す
る。
【０１６９】次に、フォトレジスト膜をマスクにしたイ
オン注入によりｐ型ウエル１０３にｎ型不純物（Ｐ、Ａ
ｓ）を、ｎ型ウエル１０４にｐ型不純物（ＢＦ2)を導入
する。
【０１７０】次に、上記フォトレジスト膜を除去した
後、上記ｎ型不純物およびｐ型不純物を熱拡散して、ｐ
型ウエル１０３の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのソー
ス領域、ドレイン領域（ｎ- 型半導体領域１０８、ｎ+
型半導体領域１０９）を形成し、図示はしないが、ｎ型
ウエル１０４の主面に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2
のソース領域、ドレイン領域（ｐ- 型半導体領域、ｐ+
型半導体領域）を形成する。
【０１７１】次に、フィールド絶縁膜１０２の上部に位
置する駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴ
Ｑｐ1 の共通のゲート電極１１０Ａおよび駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極１１０Ｂの上を覆う前記絶縁膜１１１にドライエ
ッチングでコンタクトホール１１３Ａ, １１３Ｂを形成
し、ゲート電極１１０Ａ，１１０Ｂのそれぞれの一部を
露出させる。
【０１７２】次に、図２２に示すように、半導体基板１
０１の全面に強誘電体コンデンサＣｆ1,Ｃｆ2 の一方の
極板を構成するＷ膜を堆積する。次に、このＷ膜上に形
成したフォトレジスト膜をマスクにしてＷ膜をエッチン
グし、導電膜１１４Ａ，１１４Ｂをそれぞれ形成する。
【０１７３】前記導電膜１１４Ａは、駆動用ＭＩＳＦＥ
ＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電
極１１０Ａにコンタクトホール１１３Ａを通じて接続さ
れている。また、前記導電膜１１４Ｂは、駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極１１０Ｂにコンタクトホール１１３Ｂを通じて接
続されている。
【０１７４】次に、第１のバリア層１１５を半導体基板
１０１の全面に堆積した後、強誘電体コンデンサＣｆ1,
Ｃｆ2 の強誘電体材料である強誘電体膜１１６を半導体
基板１０１の全面に堆積する。第１のバリア層１１５
は、例えばＩｒＯ2 膜であり、強誘電体膜は、例えばＰ
ＺＴ膜である。
【０１７５】前記ＰＺＴ膜は、例えばスパッタリング法
またはスピンオン塗布法で形成され、その膜厚は、３０
０ｎｍ程度である。前記第１のバリア層１１５は、強誘
電体膜１１６と導電膜１１４Ａ，１１４Ｂとの反応を防
ぐために設けられている。
【０１７６】続いて、第２のバリア層１１７および導電
膜（図示せず）を堆積する。この導電膜は、強誘電体コ
ンデンサＣｆ1,Ｃｆ2 の他方の極板を構成するプレート
電極１１８となる。前記第２のバリア層１１７は、例え
ばＩｒＯ2 膜であり、また、前記導電膜はＷからなる。
第２のバリア層１１７は、第１のバリア層１１５と同様
に、強誘電体膜１１６とプレート電極１１８との反応を
防ぐために設けられている。
【０１７７】次に、上記導電膜の上に形成したフォトレ
ジスト膜をマスクにして、この導電膜をエッチングする
ことにより、プレート電極１１８が完成する。
【０１７８】続いて、同じフォトレジスト膜をマスクに
用いて、第２のバリア層１１７、強誘電体膜１１６およ
び第１のバリア膜１１５を順次エッチングする。これに
より、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴ
Ｑｐ1 の共通のゲート電極１１０Ａに接続された導電膜
１１４Ａを一方の極板とし、プレート電極１１８を他方
の極板とし、導電膜１１４Ａとプレート電極１１８との
間に位置する強誘電体膜１１６を強誘電体材料とする強
誘電体コンデンサＣｆ2 が完成する。
【０１７９】同様に、駆動用ＭＩＳＦＥＴＱｄ2 と負荷
用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極１１０Ｂに接
続された導電膜１１４Ｂを一方の極板とし、プレート電
極１１８を他方の極板とし、導電膜１１４Ｂとプレート
電極１１８との間に位置するの強誘電体膜１１６を強誘
電体材料とする強誘電体コンデンサＣｆ1 が完成する。
【０１８０】次に、半導体基板１０１の全面に酸化シリ
コン膜とＢＰＳＧ膜を順次堆積した層間絶縁膜１１９を
形成する。次いで、上記層間絶縁膜１１９上に形成した
フォトレジスト膜をマスクにして、層間絶縁膜１１９を
エッチングする。これによって、負荷用ＭＩＳＦＥＴＱ
ｐ1 のドレイン領域上、駆動用ＭＩＳＦＥＴＱｄ2 と負
荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極１１０Ｂ上
に共通のコンタクトホール１２０Ｂを形成する。
【０１８１】同様に、駆動用ＭＩＳＦＥＴＱｄ2 のドレ
イン領域上、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 の共通のゲート電極１１０Ａ上に共通のコ
ンタクトホール１２０Ｃを形成する。また、駆動用ＭＩ
ＳＦＥＴＱｄ1 のドレイン領域上および負荷用ＭＩＳＦ
ＥＴＱｐ2 のドレイン領域上にもコンタクトホール１２
０Ａ，１２０Ｄをそれぞれ形成する。
【０１８２】次に、半導体基板１０１の全面に、導電膜
（図示せず）を堆積する。この導電膜は、例えばＷ膜で
ある。この導電膜の上に形成したフォトレジスト膜をマ
スクにして、導電膜をエッチングする。これによって、
駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域、負荷用ＭＩ
ＳＦＥＴＱｐ1 のドレイン領域、駆動用ＭＩＳＦＥＴＱ
ｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極１
１０Ｂを接続する第１層目の配線１２１Ａが形成され
る。
【０１８３】同様に、駆動用ＭＩＳＦＥＴＱｄ2 のドレ
イン領域、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域、
駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1
の共通のゲート電極１１０Ａを接続する第１層目の配線
１２１Ｂが形成される。
【０１８４】次に、半導体基板１の全面に酸化シリコン
膜、ＳＯＧ膜、酸化シリコン膜を順次堆積した３層膜か
らなる第２層目の層間絶縁膜（図示せず）を堆積する。
【０１８５】その後、フォトレジスト膜をマスクにした
ドライエッチングで第２層目の層間絶縁膜にコンタクト
ホール１２２Ａ，１２２Ｂ，１２２Ｃを形成する。この
コンタクトホール１２２Ａは、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 のソース領域乃至ドレイン領域の一方の上部に
形成され、また、コンタクトホール１２２Ｂは駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域の上部、コンタク
トホール１２２Ｃは負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
ソース領域の上部に形成される。
【０１８６】次に、半導体基板１の全面に第２層目の配
線材（図示せず）を堆積する。この配線材は、例えばア
ルミニウム合金膜である。次に、フォトレジスト膜をマ
スクにしたドライエッチングでこのアルミニウム合金膜
をパターニングして、データ線ＤＬ1,ＤＬ2 を形成し、
さらに、電源電圧（ＶL ）、基準電圧線（ＶSS）を形成
する。
【０１８７】最後に、第２層目の配線上にファイナルパ
ッシベーション膜を堆積することにより、本実施例のメ
モリセルＭＣ2 が完成する。
【０１８８】本実施例によれば、駆動用ＭＩＳＦＥＴＱ
ｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電極１
１０Ａに、強誘電体コンデンサＣｆ1 の一方の極板であ
る導電膜１１４Ａを接続させて、駆動用ＭＩＳＦＥＴＱ
ｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電極１
１０Ａの上層に強誘電体コンデンサＣｆ1 が形成でき、
また、同様に、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩ
ＳＦＥＴＱｐ2 の共通のゲート電極１１０Ｂに、強誘電
体コンデンサＣｆ2 の一方の極板である導電膜１１４Ｂ
を接続させて、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩ
ＳＦＥＴＱｐ2の共通のゲート電極１１０Ｂの上層に強
誘電体コンデンサＣｆ2 が形成できるので、ＳＲＡＭの
メモリセルの面積を大きくすることなく、不揮発性メモ
リ機能を有するメモリセルを得ることができる。
【０１８９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１９０】たとえば、前記実施例では、強誘電体コン
デンサの強誘電体材料にＰＺＴ膜を用いたが、電界を加
えなくても自発的に分極が発生する材料、例えばＰＬＺ
Ｔ（ＰｂＬａＺｒＴｉＯ3)膜、ＢａＴｉＯ3 膜であれ
ば、強誘電体材料として用いることができる。
【０１９１】また、前記実施例では、強誘電体コンデン
サの強誘電体材料と電極の反応を防ぐためのバリア層と
してＩｒＯ2 膜を用いたが、これに限られるものではな
く、白金（Ｐｔ）膜またはＰｔ膜とＴｉＮ膜の積層膜な
どを用いてもよい。
【０１９２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１９３】本発明によれば、メモリセルの面積を増す
ことなく、フリップフロップ回路の記憶ノードにおける
情報を保持できる強誘電体コンデンサをフリップフロッ
プ回路に接続できるので、不揮発性メモリ機能を有する
高集積のＲＡＭを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置を
示すメモリセルの等価回路図である。
【図２】本発明の一実施例である半導体集積回路装置を
示すメモリセルの等価回路図である。
【図３】本発明の一実施例である半導体集積回路装置を
示すメモリセルの等価回路図である。
【図４】本発明の一実施例である半導体集積回路装置を
示すメモリセルの等価回路図である。
【図５】本発明の一実施例である半導体集積回路装置を
示すメモリセルの等価回路図である。
【図６】本発明の一実施例である半導体集積回路装置を
示すメモリセルの等価回路図である。
【図７】本発明の一実施例である半導体集積回路装置を
示すメモリセルの等価回路図である。
【図８】本発明の一実施例である半導体集積回路装置を
示すメモリセルの等価回路図である。
【図９】フリップフロップ回路の電源電圧およびプレー
ト電圧のスイッチングのタイミング図である。
【図１０】フリップフロップ回路の記憶ノードにおける
電圧の変化を示す図である。
【図１１】本発明の一実施例である半導体集積回路装置
のメモリセルを示す半導体基板の要部断面図である（図
１６の(a) −(a)'線における半導体基板の要部断面
図）。
【図１２】本発明の一実施例である半導体集積回路装置
のメモリセルのパターンレイアウトを示す要部平面図で
ある。
【図１３】本発明の一実施例である半導体集積回路装置
のメモリセルのパターンレイアウトを示す要部平面図で
ある。
【図１４】本発明の一実施例である半導体集積回路装置
のメモリセルのパターンレイアウトを示す要部平面図で
ある。
【図１５】本発明の一実施例である半導体集積回路装置
のメモリセルのパターンレイアウトを示す要部平面図で
ある。
【図１６】本発明の一実施例である半導体集積回路装置
のメモリセルのパターンレイアウトを示す要部平面図で
ある。
【図１７】本発明の一実施例である半導体集積回路装置
のメモリセルの製造方法を示す半導体基板の要部断面図
である（図１６の(a) −(a)'線における半導体基板の要
部断面図）。
【図１８】本発明の一実施例である半導体集積回路装置
のメモリセルの製造方法を示す半導体基板の要部断面図
である（図１６の(a) −(a)'線における半導体基板の要
部断面図）。
【図１９】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２０】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２１】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２２】本発明の他の実施例である半導体集積回路装
置のメモリセルを示す半導体基板の要部断面図である
（図２１の(b) −(b)'線における半導体基板の要部断面
図）。
【図２３】本発明の他の実施例である半導体集積回路装
置の強誘電体膜のヒステリシスループを示す図である。
【符号の説明】
１ 半導体基板（半導体チップ） ２ ｐ- 型ウエル ３ 領域 ４ フィールド絶縁膜 ５ ｐ型チャネルストッパ領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 絶縁膜 ９ サイドウォールスペーサ １０ ｎ- 型半導体領域 １１ ｎ+ 型半導体領域 １２ ゲート絶縁膜 １３Ａ ゲート電極 １３Ｂ 基準電圧線（ＶSS) １４ コンタクトホール １５ 絶縁膜 １６ サイドウォールスペーサ １７ ｎ- 型半導体領域 １８ ｎ+ 型半導体領域 ２１ 絶縁膜 ２２ コンタクトホール ２３Ａ ゲート電極 ２３Ｂ パッド層 ２４ ゲート絶縁膜 ２５ コンタクトホール ２６Ｎ チャネル領域 ２６Ｐ ソース領域 ２６Ｐ ドレイン領域 ２６Ｐ 電源電圧線（ＶL ) ２７ 層間絶縁膜 ２８Ａ コンタクトホール ２８Ｂ コンタクトホール ２９Ａ 第１層目の配線 ２９Ｂ 第１層目の配線 ３０ 第１のバリア層 ３１ 強誘電体膜 ３２ 第２のバリア層 ３３ プレート電極 ３４ 層間絶縁膜 ３５ コンタクトホール ３６ 第２層目の配線 ３７ ファイナルパッシベーション膜 １０１ 半導体基板 １０２ フィールド絶縁膜 １０３ ｐ型ウエル １０４ ｎ型ウエル １０５ ｐ型エピタキシャルシリコン層 １０６ ゲート電極 １０７ ゲート絶縁膜 １０８ ｎ- 型半導体領域 １０９ ｎ+ 型半導体領域 １１０Ａ ゲート電極 １１０Ｂ ゲート電極 １１１ 絶縁膜 １１２ サイドウォールスペーサ １１３Ａ コンタクトホール １１３Ｂ コンタクトホール １１４Ａ 導電膜 １１４Ｂ 導電膜 １１５ 第１のバリア層 １１６ 強誘電体膜 １１７ 第２のバリア層 １１８ プレート電極 １１９ 層間絶縁膜 １２０Ａ コンタクトホール １２０Ｂ コンタクトホール １２０Ｃ コンタクトホール １２０Ｄ コンタクトホール １２１Ａ 第１層目の配線 １２１Ｂ 第１層目の配線 １２２Ａ コンタクトホール １２２Ｂ コンタクトホール １２２Ｃ コンタクトホール Ｃｆ1 強誘電体コンデンサ Ｃｆ2 強誘電体コンデンサ ＤＬ データ線 ＤＬ1 第１データ線 ＤＬ2 第２データ線 ＭＣ メモリセル ＭＣ1 メモリセル ＭＣ2 メモリセル Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線 Ｎ1 記憶ノード Ｎ2 記憶ノード Ｎ3 ノード ＶL 電源電圧 ＶP プレート電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３７１ 29/78 21/8247 29/788 29/792 (72)発明者 朝倉 久雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性メモリ機能を有する半導体集積
    回路装置であって、フリップフロップ回路および前記フ
    リップフロップ回路が有する２個の記憶ノードのそれぞ
    れに接続された２個の強誘電体コンデンサによって構成
    されるメモリセルを有することを特徴とする半導体集積
    回路装置。
  2. 【請求項２】 不揮発性メモリ機能を有する半導体集積
    回路装置であって、ワード線で制御される転送用ＭＩＳ
    ＦＥＴとフリップフロップ回路からなるＳＲＡＭのメモ
    リセルおよび前記フリップフロップ回路が有する２個の
    記憶ノードのそれぞれに接続された２個の強誘電体コン
    デンサによって構成されるメモリセルを有することを特
    徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置において、前記フリップフロップ回路は、負荷用Ｍ
    ＩＳＦＥＴと駆動用ＭＩＳＦＥＴからなる１対の交差結
    合ＣＭＯＳトランジスタによって構成され、さらに、第
    １の動作電圧源に結合された第１のノード、基準電圧源
    に結合された第２のノードおよび前記２個の記憶ノード
    を有しており、また、前記２個の強誘電体コンデンサの
    それぞれ一方の極板は前記フリップフロップ回路の前記
    記憶ノードにそれぞれ接続され、前記２個の強誘電体コ
    ンデンサのそれぞれ他方の極板は第２の動作電圧源に結
    合された第３のノードに接続されていることを特徴とす
    る半導体集積回路装置。
  4. 【請求項４】 請求項１または３記載の半導体集積回路
    装置において、前記フリップフロップ回路を構成する前
    記負荷用ＭＩＳＦＥＴと前記駆動用ＭＩＳＦＥＴの上方
    に前記強誘電体コンデンサが形成されていることを特徴
    とする半導体集積回路装置。
  5. 【請求項５】 請求項２または３記載の半導体集積回路
    装置において、前記転送用ＭＩＳＦＥＴおよび前記フリ
    ップフロップ回路を構成する前記負荷用ＭＩＳＦＥＴと
    前記駆動用ＭＩＳＦＥＴの上方に前記強誘電体コンデン
    サが形成されていることを特徴とする半導体集積回路装
    置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法において、半導体基板の主面上に前記転送用ＭＩ
    ＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴを形成した後、
    前記駆動用ＭＩＳＦＥＴの上方にボトムゲート構造の前
    記負荷用ＭＩＳＦＥＴを形成する工程、前記負荷用ＭＩ
    ＳＦＥＴのドレイン領域を構成するシリコン膜の上に堆
    積された絶縁膜に、前記シリコン膜に達するコンタクト
    ホールを形成する工程、前記半導体基板上に第１の導電
    膜を堆積した後、前記第１の導電膜を加工して前記シリ
    コン膜に接続された前記強誘電体コンデンサの一方の極
    板を形成する工程、前記半導体基板上に強誘電体膜およ
    び第２の導電膜を順次堆積した後、前記第２の導電膜を
    加工して前記強誘電体コンデンサの他方の極板を形成
    し、次いで、前記強誘電体膜を加工する工程を有するこ
    とを特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項５記載の半導体集積回路装置の製
    造方法において、半導体基板の主面上に前記転送用ＭＩ
    ＳＦＥＴおよび共通のゲート電極を有する前記駆動用Ｍ
    ＩＳＦＥＴと前記負荷用ＭＩＳＦＥＴを形成する工程、
    前記駆動用ＭＩＳＦＥＴと前記負荷用ＭＩＳＦＥＴの共
    通のゲート電極を構成するシリコン膜の上に堆積された
    絶縁膜に前記シリコン膜に達するコンタクトホールを形
    成する工程、前記半導体基板上に第１の導電膜を堆積し
    た後、前記第１の導電膜を加工して前記シリコン膜に接
    続された前記強誘電体コンデンサの一方の極板を形成す
    る工程、前記半導体基板上に強誘電体膜および第２の導
    電膜を順次堆積した後、前記第２の導電膜を加工して前
    記強誘電体コンデンサの他方の極板を形成し、次いで、
    前記強誘電体膜を加工する工程を有することを特徴とす
    る半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項１、２または３記載の半導体集積
    回路装置において、前記フリップフロップ回路の前記２
    個の記憶ノードにそれぞれ蓄積された情報は、前記メモ
    リセルの電源が切れると前記記憶ノードに接続されてい
    るそれぞれの前記強誘電体コンデンサに読み出されて記
    憶され、また、前記２個の強誘電体コンデンサにそれぞ
    れ記憶された情報は、前記メモリセルの電源が入ると前
    記強誘電体コンデンサが接続されている前記フリップフ
    ロップ回路のそれぞれの前記記憶ノードに書き込まれる
    ことを特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項８記載の半導体集積回路装置にお
    いて、前記強誘電体コンデンサを構成する強誘電体膜が
    分極反転を生じない第１の電圧を、前記フリップフロッ
    プ回路が有する前記第１のノードが結合された前記第１
    の動作電圧源に設定することにより、前記フリップフロ
    ップ回路を動作させ、また、前記強誘電体コンデンサを
    構成する前記強誘電体膜が分極反転を生じる第２の電圧
    または基準電圧のいずれか一方を選択し、前記フリップ
    フロップ回路が有する前記第１のノードが結合された前
    記第１の動作電圧源または前記強誘電体コンデンサの他
    方の極板に接続する前記第３のノードが結合された前記
    第２の動作電圧源に設定して、前記強誘電体膜の分極状
    態を制御することにより、前記フリップフロップ回路と
    前記強誘電体コンデンサの間での情報の読み出し、書き
    込み動作をすることを特徴とする半導体集積回路装置。
  10. 【請求項１０】 請求項８または９記載の半導体集積回
    路装置において、前記フリップフロップ回路の前記２個
    の記憶ノードにそれぞれ接続された前記強誘電体コンデ
    ンサに記憶される情報は、前記強誘電体コンデンサを構
    成する強誘電体膜の分極の方向に従って設定されること
    を特徴とする半導体集積回路装置。
  11. 【請求項１１】 請求項８または９記載の半導体集積回
    路装置において、前記フリップフロップ回路の前記２個
    の記憶ノードにそれぞれ接続された前記強誘電体コンデ
    ンサに記憶された情報は、一方の前記強誘電体コンデン
    サが反転することによって生ずる前記フリップフロップ
    回路の前記２個の記憶ノード間の電位差を増幅すること
    により、それぞれの前記強誘電体コンデンサに接続され
    ている前記フリップフロップ回路の前記記憶ノードにそ
    れぞれ書き込まれることを特徴とする半導体集積回路装
    置。
  12. 【請求項１２】 請求項９記載の半導体集積回路装置に
    おいて、前記第２の電圧は、前記第１の電圧よりも大き
    いことを特徴とする半導体集積回路装置。
  13. 【請求項１３】 請求項６または７記載の半導体集積回
    路装置の製造方法において、前記強誘電体膜は、ＰｂＺ
    ｒＴｉＯ3 膜、ＰｂＬａＺｒＴｉＯ3 膜またはＢａＴｉ
    Ｏ3 膜であることを特徴する半導体集積回路装置の製造
    方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002061840A1 (en) * 2001-01-30 2002-08-08 Hitachi, Ltd. Semiconductor integrated circuit device and production method therefor
JP2002269969A (ja) * 2001-03-07 2002-09-20 Nec Corp メモリセル、不揮発性メモリ装置、及びその制御方法
JP2002343942A (ja) * 2001-05-16 2002-11-29 Nec Corp 半導体メモリ装置及びその製造方法
JP2003078037A (ja) * 2001-09-04 2003-03-14 Nec Corp 半導体メモリ装置
US6924999B2 (en) 2003-09-12 2005-08-02 Fujitsu Limited Ferroelectric memory
US7145194B2 (en) 2003-02-21 2006-12-05 Renesas Technology Corp. Semiconductor integrated circuit device and a method of manufacturing the same
US7411256B2 (en) 2003-12-16 2008-08-12 Nec Electronics Corporation Semiconductor integrated circuit device capacitive node interconnect

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067864B2 (en) 2001-01-30 2006-06-27 Renesas Technology Corp. SRAM having an improved capacitor
US7893505B2 (en) 2001-01-30 2011-02-22 Renesas Electronics Corporation Semiconductor integrated circuit device
US7488639B2 (en) 2001-01-30 2009-02-10 Renesas Technology Corp. Method of manufacturing a semiconductor integrated circuit device
WO2002061840A1 (en) * 2001-01-30 2002-08-08 Hitachi, Ltd. Semiconductor integrated circuit device and production method therefor
CN100394605C (zh) * 2001-01-30 2008-06-11 株式会社日立制作所 半导体集成电路器件及其制造方法
EP1239492A3 (en) * 2001-03-07 2003-01-15 Nec Corporation Memory cell, nonvolatile memory device and control method therefor, improving reliability at low power supply voltage
US6646909B2 (en) 2001-03-07 2003-11-11 Nec Electronics Corporation Memory cell, nonvolatile memory device and control method therefor improving reliability under low power supply voltage
JP2002269969A (ja) * 2001-03-07 2002-09-20 Nec Corp メモリセル、不揮発性メモリ装置、及びその制御方法
JP2002343942A (ja) * 2001-05-16 2002-11-29 Nec Corp 半導体メモリ装置及びその製造方法
JP2003078037A (ja) * 2001-09-04 2003-03-14 Nec Corp 半導体メモリ装置
US7145194B2 (en) 2003-02-21 2006-12-05 Renesas Technology Corp. Semiconductor integrated circuit device and a method of manufacturing the same
US6924999B2 (en) 2003-09-12 2005-08-02 Fujitsu Limited Ferroelectric memory
US7411256B2 (en) 2003-12-16 2008-08-12 Nec Electronics Corporation Semiconductor integrated circuit device capacitive node interconnect

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