JPH0918006A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

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JPH0918006A
JPH0918006A JP7167446A JP16744695A JPH0918006A JP H0918006 A JPH0918006 A JP H0918006A JP 7167446 A JP7167446 A JP 7167446A JP 16744695 A JP16744695 A JP 16744695A JP H0918006 A JPH0918006 A JP H0918006A
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JP
Japan
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photoresist
film
source
drain electrode
insulating film
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JP7167446A
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English (en)
Inventor
Takashi Toida
孝志 戸井田
Kanetaka Sekiguchi
関口　　金孝
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Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Abstract

(57)【要約】 【構成】 基板１１上に設けるソースドレイン電極１３
と、ソースドレイン電極上に設ける半導体膜１５と、半
導体膜上に設けるゲート絶縁膜１７と、ゲート絶縁膜上
に設けるゲート電極１９とを備え、ソースドレイン電極
の断面形状は段差を有する。 【効果】 ソースドレイン電極に段差を設けると、上層
に設ける半導体膜の段差寸法を実質的に減少させること
ができる。このため、パターニングしたソースドレイン
電極の側面領域と基板とにおいては、半導体膜となる被
膜の成長方向が異なることに起因する結晶性の乱れを緩
和することができる。したがって薄膜トランジスタの特
性、とくにしきい値電圧や移動度の劣化やそのばらつき
を小さくすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁性を有する基板上
や絶縁性被膜上に形成する薄膜トランジスタの構造と、
この構造を形成するための製造方法とに関する。
【０００２】
【従来の技術】絶縁性を有する基板上や絶縁性被膜上に
形成する薄膜トランジスタは、アクティブマトリクス型
の液晶表示装置のスイッチング素子や、センサや、三次
元回路素子に利用されている。この薄膜トランジスタの
構造と製造方法とを、図２７の断面図を用いて説明す
る。
【０００３】図２７に示すように、絶縁性を有する基板
１１上に、その間に隙間を形成するようにソースドレイ
ン電極１３を設ける。さらにこのソースドレイン電極１
３に重なるように、半導体膜１５を設ける。この半導体
膜１５が薄膜トランジスタの活性領域となる。
【０００４】さらにこの半導体膜１５上にゲート絶縁膜
１７を設け、さらにこのゲート絶縁膜１７上にゲート電
極１９を設ける。この結果、金属−絶縁膜−半導体構造
を有する薄膜トランジスタが得られる。
【０００５】
【発明が解決しようとする課題】図２７に示す薄膜トラ
ンジスタにおいては、２枚のフォトマスクによって薄膜
トランジスタを形成することができる。すなわちソース
ドレイン電極１３のパターニングのためのフォトマスク
と、半導体膜１５とゲート絶縁膜１７とゲート電極１９
とのパターニングのためのフォトマスクとの、２枚のフ
ォトマスクで薄膜トランジスタを形成することができ
る。
【０００６】このため図２７に示すような薄膜トランジ
スタは、その製造工程が簡略されるという利点をもつ。
しかしながらこの薄膜トランジスタにおいては、以下に
記載するようなソースドレイン電極１３の断面形状に起
因する問題点をもっている。
【０００７】すなわち従来技術における薄膜トランジス
タのソースドレイン電極１３の断面形状は矩形状であ
り、このソースドレイン電極１３に重なるように設ける
半導体膜１５の膜質がオーバーラップ領域で劣化する。
【０００８】これは図２７に示すように、パターニング
したソースドレイン電極１３の側面領域と基板１１とに
おいては、半導体膜１５となる被膜の成長方向が異な
る。このため、その境界領域では、被膜の異なる成長方
向がぶつかり合うことになり、結晶性が乱れた領域とな
る。
【０００９】このように薄膜トランジスタの活性領域で
ある半導体膜１５の結晶性が乱れた領域が存在すると、
薄膜トランジスタの特性、とくにしきい値電圧や移動度
の劣化やそのばらつきが大きくなる。
【００１０】本発明の目的は、上記課題を解決して、特
性が良好な薄膜トランジスタの構造と、その製造方法と
を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明の薄膜トランジスタの構造とその製造方法と
は、下記記載の手段を採用する。
【００１２】本発明の薄膜トランジスタは、基板上に設
けるソースドレイン電極と、ソースドレイン電極上に設
ける半導体膜と、半導体膜上に設けるゲート絶縁膜と、
ゲート絶縁膜上に設けるゲート電極とを備え、ソースド
レイン電極の断面形状は段差を有することを特徴とす
る。
【００１３】本発明の薄膜トランジスタは、基板上に設
けるソースドレイン電極と、ソースドレイン電極上に設
ける中間膜と、中間膜上に設ける半導体膜と、半導体膜
上に設けるゲート絶縁膜と、ゲート絶縁膜上に設けるゲ
ート電極とを備え、ソースドレイン電極の断面形状は段
差を有することを特徴とする。
【００１４】本発明の薄膜トランジスタは、基板上に設
けるソースドレイン電極と、ソースドレイン電極上に設
け不純物を含む中間膜と、中間膜上に設ける半導体膜
と、この半導体膜上に設けるゲート絶縁膜と、ゲート絶
縁膜上に設けるゲート電極とを備え、ソースドレイン電
極の断面形状は段差を有することを特徴とする。
【００１５】本発明の薄膜トランジスタは、基板上に設
ける遮光膜と、遮光膜上に設ける層間絶縁膜と、層間絶
縁膜上に設けるソースドレイン電極と、このソースドレ
イン電極上に設ける半導体膜と、半導体膜上に設けるゲ
ート絶縁膜と、ゲート絶縁膜上に設けるゲート電極とを
備え、ソースドレイン電極の断面形状は段差を有するこ
とを特徴とする。
【００１６】本発明の薄膜トランジスタは、基板上に設
ける遮光膜と、遮光膜上に設ける層間絶縁膜と、層間絶
縁膜上面に設けるソースドレイン電極と、このソースド
レイン電極上に設ける中間膜と、中間膜上に設ける半導
体膜と、半導体膜上に設けるゲート絶縁膜と、ゲート絶
縁膜上に設けるゲート電極とを備え、ソースドレイン電
極の断面形状は段差を有することを特徴とする。
【００１７】本発明の薄膜トランジスタは、基板上に設
ける遮光膜と、遮光膜上に設ける層間絶縁膜と、層間絶
縁膜上に設けるソースドレイン電極と、このソースドレ
イン電極上に設け不純物を含む中間膜と、中間膜上に設
ける半導体膜と、半導体膜上に設けるゲート絶縁膜と、
ゲート絶縁膜上に設けるゲート電極とを備え、ソースド
レイン電極の断面形状は段差を有することを特徴とす
る。
【００１８】本発明の薄膜トランジスタは、基板上に設
ける遮光膜と容量下部電極と、遮光膜と容量下部電極上
に設ける層間絶縁膜と、層間絶縁膜上に設けるソースド
レイン電極と、ソースドレイン電極上に設ける半導体膜
と、半導体膜上に設けるゲート絶縁膜と、ゲート絶縁膜
上に設けるゲート電極とを備え、ソースドレイン電極の
断面形状は段差を有することを特徴とする。
【００１９】本発明の薄膜トランジスタは、基板上に設
ける遮光膜と容量下部電極と、遮光膜と容量下部電極上
に設ける層間絶縁膜と、層間絶縁膜上に設けるソースド
レイン電極と、ソースドレイン電極上に設ける中間膜
と、中間膜上に設ける半導体膜と、半導体膜上に設ける
ゲート絶縁膜と、ゲート絶縁膜上に設けるゲート電極と
を備え、ソースドレイン電極の断面形状は段差を有する
ことを特徴とする。
【００２０】本発明の薄膜トランジスタは、基板上に設
ける遮光膜と容量下部電極と、遮光膜と容量下部電極上
面に設ける層間絶縁膜と、層間絶縁膜上に設けるソース
ドレイン電極と、ソースドレイン電極上に設け不純物を
含む中間膜と、中間膜上に設ける半導体膜と、半導体膜
上に設けるゲート絶縁膜と、ゲート絶縁膜上に設けるゲ
ート電極とを備え、ソースドレイン電極の断面形状は段
差を有することを特徴とする。
【００２１】本発明の薄膜トランジスタは、基板上に設
ける遮光膜と容量下部電極と、容量下部電極上面に設け
る酸化膜と、遮光膜と酸化膜上に設ける層間絶縁膜と、
層間絶縁膜上に設けるソースドレイン電極と、ソースド
レイン電極上に設ける半導体膜と、半導体膜上に設ける
ゲート絶縁膜と、ゲート絶縁膜上に設けるゲート電極と
を備え、ソースドレイン電極の断面形状は段差を有する
ことを特徴とする。
【００２２】本発明の薄膜トランジスタは、基板上に設
ける遮光膜と容量下部電極と、容量下部電極上に設ける
酸化膜と、遮光膜と酸化膜上に設ける層間絶縁膜と、こ
の層間絶縁膜上に設けるソースドレイン電極と、ソース
ドレイン電極上に設ける中間膜と、中間膜上に設ける半
導体膜と、半導体膜上に設けるゲート絶縁膜と、ゲート
絶縁膜上に設けるゲート電極とを備え、ソースドレイン
電極の断面形状は段差を有することを特徴とする。
【００２３】本発明の薄膜トランジスタは、基板上に設
ける遮光膜と容量下部電極と、容量下部電極上に設ける
酸化膜と、遮光膜と酸化膜上に設ける層間絶縁膜と、層
間絶縁膜上に設けるソースドレイン電極と、ソースドレ
イン電極上に設け不純物イオンを含む中間膜と、中間膜
上に設ける半導体膜と、半導体膜上に設けるゲート絶縁
膜と、ゲート絶縁膜上に設けるゲート電極とを備え、ソ
ースドレイン電極の断面形状は段差を有することを特徴
とする。
【００２４】本発明の薄膜トランジスタの製造方法は、
基板上にソースドレイン電極材料を形成し、ソースドレ
イン電極材料上にフォトレジストを形成し、フォトレジ
ストをエッチングマスクに用いてソースドレイン電極材
料をエッチングし、フォトレジストをアッシング処理
し、さらにフォトレジストをエッチングマスクに用いて
ソースドレイン電極材料の膜厚の途中までエッチングし
てソースドレイン電極を形成する工程と、半導体膜材料
とゲート絶縁膜材料とゲート電極材料とを順次形成し、
ゲート電極材料上にフォトレジストを形成する工程と、
フォトレジストをエッチングマスクに用いて半導体膜材
料とゲート絶縁膜材料とゲート電極材料とをエッチング
して半導体膜とゲート絶縁膜とゲート電極とを形成する
工程とを有することを特徴とする。
【００２５】本発明の薄膜トランジスタの製造方法は、
基板上にソースドレイン電極材料と中間膜を形成し、中
間膜上にフォトレジストを形成し、フォトレジストをエ
ッチングマスクに用いて中間膜とソースドレイン電極材
料をエッチングし、フォトレジストをアッシング処理
し、さらにフォトレジストをエッチングマスクに用いて
中間膜をエッチングしさらにソースドレイン電極材料の
膜厚の途中までエッチングしてソースドレイン電極を形
成する工程と、半導体膜材料とゲート絶縁膜材料とゲー
ト電極材料とを順次形成し、ゲート電極材料上にフォト
レジストを形成する工程と、フォトレジストをエッチン
グマスクに用いて半導体膜材料とゲート絶縁膜材料とゲ
ート電極材料とをエッチングして半導体膜とゲート絶縁
膜とゲート電極とを形成する工程とを有することを特徴
とする。
【００２６】本発明の薄膜トランジスタの製造方法は、
基板上にソースドレイン電極材料を形成し、ソースドレ
イン電極材料上にフォトレジストを形成し、フォトレジ
ストをエッチングマスクに用いてソースドレイン電極材
料の膜厚の途中までエッチングし、フォトレジストをア
ッシング処理し、さらにフォトレジストをエッチングマ
スクに用いてソースドレイン電極材料をエッチングして
ソースドレイン電極を形成する工程と、半導体膜材料と
ゲート絶縁膜材料とゲート電極材料とを順次形成し、ゲ
ート電極材料上にフォトレジストを形成する工程と、フ
ォトレジストをエッチングマスクに用いて半導体膜材料
とゲート絶縁膜材料とゲート電極材料とをエッチングし
て半導体膜とゲート絶縁膜とゲート電極とを形成する工
程とを有することを特徴とする。
【００２７】本発明の薄膜トランジスタの製造方法は、
基板上にソースドレイン電極材料と中間膜を形成し、中
間膜上にフォトレジストを形成し、フォトレジストをエ
ッチングマスクに用いて中間膜をエッチングしさらにソ
ースドレイン電極材料の膜厚の途中までエッチングし、
フォトレジストをアッシング処理し、さらにフォトレジ
ストをエッチングマスクに用いて中間膜とソースドレイ
ン電極材料をエッチングしてソースドレイン電極を形成
する工程と、半導体膜材料とゲート絶縁膜材料とゲート
電極材料とを順次形成し、ゲート電極材料上にフォトレ
ジストを形成する工程と、フォトレジストをエッチング
マスクに用いて半導体膜材料とゲート絶縁膜材料とゲー
ト電極材料とをエッチングして半導体膜とゲート絶縁膜
とゲート電極とを形成する工程とを有することを特徴と
する。
【００２８】本発明の薄膜トランジスタの製造方法は、
基板上にソースドレイン電極材料を形成し、ソースドレ
イン電極材料上にフォトレジストを形成し、フォトレジ
ストをエッチングマスクに用いてソースドレイン電極材
料の膜厚の途中までエッチングし、フォトレジストを加
熱処理して軟化させ、さらにフォトレジストをエッチン
グマスクに用いてソースドレイン電極材料をエッチング
してソースドレイン電極を形成する工程と、半導体膜材
料とゲート絶縁膜材料とゲート電極材料とを順次形成
し、ゲート電極材料上にフォトレジストを形成する工程
と、フォトレジストをエッチングマスクに用いて半導体
膜材料とゲート絶縁膜材料とゲート電極材料とをエッチ
ングして半導体膜とゲート絶縁膜とゲート電極とを形成
する工程とを有することを特徴とする。
【００２９】本発明の薄膜トランジスタの製造方法は、
基板上にソースドレイン電極材料を形成し、ソースドレ
イン電極材料上に第１のフォトレジストを形成し、フォ
トレジストをエッチングマスクに用いてソースドレイン
電極材料をエッチングし、第１のフォトレジストを除去
し、さらにソースドレイン電極材料上に第１のフォトレ
ジストより小さなパターン寸法の第２のフォトレジスト
を形成し、第２のフォトレジストをエッチングマスクに
用いてソースドレイン電極材料の膜厚の途中までエッチ
ングしてソースドレイン電極を形成する工程と、半導体
膜材料とゲート絶縁膜材料とゲート電極材料とを順次形
成し、ゲート電極材料上にフォトレジストを形成する工
程と、フォトレジストをエッチングマスクに用いて半導
体膜材料とゲート絶縁膜材料とゲート電極材料とをエッ
チングして半導体膜とゲート絶縁膜とゲート電極とを形
成する工程とを有することを特徴とする。
【００３０】本発明の薄膜トランジスタの製造方法は、
基板上にソースドレイン電極材料を形成し、ソースドレ
イン電極材料上に第１のフォトレジストを形成し、フォ
トレジストをエッチングマスクに用いてソースドレイン
電極材料を膜厚の途中までエッチングし、第１のフォト
レジストを除去し、さらにソースドレイン電極材料上に
第１のフォトレジストより小さなパターン寸法の第２の
フォトレジストを形成し、第２のフォトレジストをエッ
チングマスクに用いてソースドレイン電極材料をエッチ
ングしてソースドレイン電極を形成する工程と、半導体
膜材料とゲート絶縁膜材料とゲート電極材料とを順次形
成し、ゲート電極材料上にフォトレジストを形成する工
程と、フォトレジストをエッチングマスクに用いて半導
体膜材料とゲート絶縁膜材料とゲート電極材料とをエッ
チングして半導体膜とゲート絶縁膜とゲート電極とを形
成する工程とを有することを特徴とする。
【００３１】本発明の薄膜トランジスタの製造方法は、
基板上にソースドレイン電極材料を形成し、ソースドレ
イン電極材料上に第１のフォトレジストを形成し、第１
のフォトレジストをエッチングマスクに用いてソースド
レイン電極材料の膜厚の途中までエッチングし、第１の
フォトレジストを除去し、さらにソースドレイン電極材
料上に第１のフォトレジストより大きなパターン寸法の
第２のフォトレジストを形成し、第２のフォトレジスト
をエッチングマスクに用いてソースドレイン電極材料を
エッチングしてソースドレイン電極を形成する工程と、
半導体膜材料とゲート絶縁膜材料とゲート電極材料とを
順次形成し、ゲート電極材料上にフォトレジストを形成
する工程と、フォトレジストをエッチングマスクに用い
て半導体膜材料とゲート絶縁膜材料とゲート電極材料と
をエッチングして半導体膜とゲート絶縁膜とゲート電極
とを形成する工程とを有することを特徴とする。
【００３２】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜材料を形成し、遮光膜材料上にフォトレ
ジストを形成し、フォトレジストをエッチングマスクに
用いて遮光膜材料をエッチングして遮光膜を形成し、層
間絶縁膜を形成する工程と、この層間絶縁膜上にソース
ドレイン電極材料を形成し、ソースドレイン電極材料上
にフォトレジストを形成し、フォトレジストをエッチン
グマスクに用いてソースドレイン電極材料をエッチング
し、フォトレジストをアッシング処理し、さらにフォト
レジストをエッチングマスクに用いてソースドレイン電
極材料の膜厚の途中までエッチングしてソースドレイン
電極を形成する工程と、半導体膜材料とゲート絶縁膜材
料とゲート電極材料とを順次形成し、ゲート電極材料上
にフォトレジストを形成する工程と、フォトレジストを
エッチングマスクに用いて半導体膜材料とゲート絶縁膜
材料とゲート電極材料とをエッチングして半導体膜とゲ
ート絶縁膜とゲート電極とを形成する工程とを有するこ
とを特徴とする。
【００３３】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜材料を形成し、遮光膜材料上にフォトレ
ジストを形成し、フォトレジストをエッチングマスクに
用いて遮光膜材料をエッチングして遮光膜を形成し、層
間絶縁膜を形成する工程と、この層間絶縁膜上にソース
ドレイン電極材料と中間膜を形成し、中間膜上にフォト
レジストを形成し、フォトレジストをエッチングマスク
に用いて中間膜とソースドレイン電極材料をエッチング
し、フォトレジストをアッシング処理し、さらにフォト
レジストをエッチングマスクに用いて中間膜とソースド
レイン電極材料の膜厚の途中までエッチングしてソース
ドレイン電極を形成する工程と、半導体膜材料とゲート
絶縁膜材料とゲート電極材料とを順次形成し、ゲート電
極材料上にフォトレジストを形成する工程と、フォトレ
ジストをエッチングマスクに用いて半導体膜材料とゲー
ト絶縁膜材料とゲート電極材料とをエッチングして半導
体膜とゲート絶縁膜とゲート電極とを形成する工程とを
有することを特徴とする。
【００３４】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜材料を形成し、遮光膜材料上にフォトレ
ジストを形成し、フォトレジストをエッチングマスクに
用いて遮光膜材料をエッチングして遮光膜を形成し、層
間絶縁膜を形成する工程と、この層間絶縁膜上にソース
ドレイン電極材料を形成し、ソースドレイン電極材料上
にフォトレジストを形成し、フォトレジストをエッチン
グマスクに用いてソースドレイン電極材料の膜厚の途中
までエッチングし、フォトレジストをアッシング処理
し、さらにフォトレジストをエッチングマスクに用いて
ソースドレイン電極材料をエッチングしてソースドレイ
ン電極を形成する工程と、半導体膜材料とゲート絶縁膜
材料とゲート電極材料とを順次形成し、ゲート電極材料
上にフォトレジストを形成する工程と、フォトレジスト
をエッチングマスクに用いて半導体膜材料とゲート絶縁
膜材料とゲート電極材料とをエッチングして半導体膜と
ゲート絶縁膜とゲート電極とを形成する工程とを有する
ことを特徴とする。
【００３５】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜材料を形成し、遮光膜材料上にフォトレ
ジストを形成し、フォトレジストをエッチングマスクに
用いて遮光膜材料をエッチングして遮光膜を形成し、層
間絶縁膜を形成する工程と、この層間絶縁膜上にソース
ドレイン電極材料と中間膜を形成し、中間膜上にフォト
レジストを形成し、フォトレジストをエッチングマスク
に用いて中間膜とソースドレイン電極材料の膜厚の途中
までエッチングし、フォトレジストをアッシング処理
し、さらにフォトレジストをエッチングマスクに用いて
中間膜とソースドレイン電極材料をエッチングしてソー
スドレイン電極を形成する工程と、半導体膜材料とゲー
ト絶縁膜材料とゲート電極材料とを順次形成し、ゲート
電極材料上にフォトレジストを形成する工程と、フォト
レジストをエッチングマスクに用いて半導体膜材料とゲ
ート絶縁膜材料とゲート電極材料とをエッチングして半
導体膜とゲート絶縁膜とゲート電極とを形成する工程と
を有することを特徴とする。
【００３６】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜材料を形成し、遮光膜材料上にフォトレ
ジストを形成し、フォトレジストをエッチングマスクに
用いて遮光膜材料をエッチングして遮光膜を形成し、層
間絶縁膜を形成する工程と、層間絶縁膜上にソースドレ
イン電極材料を形成し、ソースドレイン電極材料上にフ
ォトレジストを形成し、フォトレジストをエッチングマ
スクに用いてソースドレイン電極材料の膜厚の途中まで
エッチングし、フォトレジストを加熱処理して軟化さ
せ、さらにフォトレジストをエッチングマスクに用いて
ソースドレイン電極材料をエッチングしてソースドレイ
ン電極を形成する工程と、半導体膜材料とゲート絶縁膜
材料とゲート電極材料とを順次形成し、ゲート電極材料
上にフォトレジストを形成する工程と、フォトレジスト
をエッチングマスクに用いて半導体膜材料とゲート絶縁
膜材料とゲート電極材料とをエッチングして半導体膜と
ゲート絶縁膜とゲート電極とを形成する工程とを有する
ことを特徴とする。
【００３７】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜材料を形成し、遮光膜材料上にフォトレ
ジストを形成し、フォトレジストをエッチングマスクに
用いて遮光膜材料をエッチングして遮光膜を形成し、層
間絶縁膜を形成する工程と、層間絶縁膜上にソースドレ
イン電極材料を形成し、ソースドレイン電極材料上に第
１のフォトレジストを形成し、フォトレジストをエッチ
ングマスクに用いてソースドレイン電極材料をエッチン
グし、第１のフォトレジストを除去し、さらにソースド
レイン電極材料上に第１のフォトレジストより小さなパ
ターン寸法の第２のフォトレジストを形成し、第２のフ
ォトレジストをエッチングマスクに用いてソースドレイ
ン電極材料の膜厚の途中までエッチングしてソースドレ
イン電極を形成する工程と、半導体膜材料とゲート絶縁
膜材料とゲート電極材料とを順次形成し、ゲート電極材
料上にフォトレジストを形成する工程と、フォトレジス
トをエッチングマスクに用いて半導体膜材料とゲート絶
縁膜材料とゲート電極材料とをエッチングして半導体膜
とゲート絶縁膜とゲート電極とを形成する工程とを有す
ることを特徴とする。
【００３８】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜材料を形成し、遮光膜材料上にフォトレ
ジストを形成し、フォトレジストをエッチングマスクに
用いて遮光膜材料をエッチングして遮光膜を形成し、層
間絶縁膜を形成する工程と、層間絶縁膜上にソースドレ
イン電極材料を形成し、ソースドレイン電極材料上に第
１のフォトレジストを形成し、フォトレジストをエッチ
ングマスクに用いてソースドレイン電極材料を膜厚の途
中までエッチングし、第１のフォトレジストを除去し、
さらにソースドレイン電極材料上に第１のフォトレジス
トより小さなパターン寸法の第２のフォトレジストを形
成し、第２のフォトレジストをエッチングマスクに用い
てソースドレイン電極材料をエッチングしてソースドレ
イン電極を形成する工程と、半導体膜材料とゲート絶縁
膜材料とゲート電極材料とを順次形成し、ゲート電極材
料上にフォトレジストを形成する工程と、フォトレジス
トをエッチングマスクに用いて半導体膜材料とゲート絶
縁膜材料とゲート電極材料とをエッチングして半導体膜
とゲート絶縁膜とゲート電極とを形成する工程とを有す
ることを特徴とする。
【００３９】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜材料を形成し、遮光膜材料上にフォトレ
ジストを形成し、フォトレジストをエッチングマスクに
用いて遮光膜材料をエッチングして遮光膜を形成し、層
間絶縁膜を形成する工程と、この層間絶縁膜上にソース
ドレイン電極材料を形成し、ソースドレイン電極材料上
に第１のフォトレジストを形成し、第１のフォトレジス
トをエッチングマスクに用いてソースドレイン電極材料
の膜厚の途中までエッチングし、第１のフォトレジスト
を除去し、さらにソースドレイン電極材料上に第１のフ
ォトレジストより大きなパターン寸法の第２のフォトレ
ジストを形成し、第２のフォトレジストをエッチングマ
スクに用いてソースドレイン電極材料をエッチングして
ソースドレイン電極を形成する工程と、半導体膜材料と
ゲート絶縁膜材料とゲート電極材料とを順次形成し、ゲ
ート電極材料上にフォトレジストを形成する工程と、フ
ォトレジストをエッチングマスクに用いて半導体膜材料
とゲート絶縁膜材料とゲート電極材料とをエッチングし
て半導体膜とゲート絶縁膜とゲート電極とを形成する工
程とを有することを特徴とする。
【００４０】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、層間絶縁膜を形成する工程
と、層間絶縁膜上にソースドレイン電極材料を形成し、
ソースドレイン電極材料上にフォトレジストを形成し、
フォトレジストをエッチングマスクに用いてソースドレ
イン電極材料をエッチングし、フォトレジストをアッシ
ング処理し、さらにフォトレジストをエッチングマスク
に用いてソースドレイン電極材料の膜厚の途中までエッ
チングしてソースドレイン電極を形成する工程と、半導
体膜材料とゲート絶縁膜材料とゲート電極材料とを順次
形成し、ゲート電極材料上にフォトレジストを形成する
工程と、フォトレジストをエッチングマスクに用いて半
導体膜材料とゲート絶縁膜材料とゲート電極材料とをエ
ッチングして半導体膜とゲート絶縁膜とゲート電極とを
形成する工程とを有することを特徴とする。
【００４１】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、層間絶縁膜を形成する工程
と、層間絶縁膜上にソースドレイン電極材料と中間膜を
形成し、中間膜上にフォトレジストを形成し、フォトレ
ジストをエッチングマスクに用いて中間膜とソースドレ
イン電極材料をエッチングし、フォトレジストをアッシ
ング処理し、さらにフォトレジストをエッチングマスク
に用いて中間膜とソースドレイン電極材料の膜厚の途中
までエッチングしてソースドレイン電極を形成する工程
と、半導体膜材料とゲート絶縁膜材料とゲート電極材料
とを順次形成し、ゲート電極材料上にフォトレジストを
形成する工程と、フォトレジストをエッチングマスクに
用いて半導体膜材料とゲート絶縁膜材料とゲート電極材
料とをエッチングして半導体膜とゲート絶縁膜とゲート
電極とを形成する工程とを有することを特徴とする。
【００４２】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、容量下部電極上に酸化膜を形
成し、層間絶縁膜を形成する工程と、層間絶縁膜上にソ
ースドレイン電極材料を形成し、ソースドレイン電極材
料上にフォトレジストを形成し、フォトレジストをエッ
チングマスクに用いてソースドレイン電極材料をエッチ
ングし、フォトレジストをアッシング処理し、さらにフ
ォトレジストをエッチングマスクに用いてソースドレイ
ン電極材料の膜厚の途中までエッチングしてソースドレ
イン電極を形成する工程と、半導体膜材料とゲート絶縁
膜材料とゲート電極材料とを順次形成し、ゲート電極材
料上にフォトレジストを形成する工程と、フォトレジス
トをエッチングマスクに用いて半導体膜材料とゲート絶
縁膜材料とゲート電極材料とをエッチングして半導体膜
とゲート絶縁膜とゲート電極とを形成する工程とを有す
ることを特徴とする。
【００４３】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、容量下部電極上に酸化膜を形
成し、層間絶縁膜を形成する工程と、層間絶縁膜上にソ
ースドレイン電極材料と中間膜を形成し、中間膜上にフ
ォトレジストを形成し、フォトレジストをエッチングマ
スクに用いて中間膜とソースドレイン電極材料をエッチ
ングし、フォトレジストをアッシング処理し、さらにフ
ォトレジストをエッチングマスクに用いて中間膜とソー
スドレイン電極材料の膜厚の途中までエッチングしてソ
ースドレイン電極を形成する工程と、半導体膜材料とゲ
ート絶縁膜材料とゲート電極材料とを順次形成し、ゲー
ト電極材料上にフォトレジストを形成する工程と、フォ
トレジストをエッチングマスクに用いて半導体膜材料と
ゲート絶縁膜材料とゲート電極材料とをエッチングして
半導体膜とゲート絶縁膜とゲート電極とを形成する工程
とを有することを特徴とする。
【００４４】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、層間絶縁膜を形成する工程
と、層間絶縁膜上にソースドレイン電極材料を形成し、
ソースドレイン電極材料上にフォトレジストを形成し、
フォトレジストをエッチングマスクに用いてソースドレ
イン電極材料の膜厚の途中までエッチングし、フォトレ
ジストをアッシング処理し、さらにフォトレジストをエ
ッチングマスクに用いてソースドレイン電極材料をエッ
チングしてソースドレイン電極を形成する工程と、半導
体膜材料とゲート絶縁膜材料とゲート電極材料とを順次
形成し、ゲート電極材料上にフォトレジストを形成する
工程と、フォトレジストをエッチングマスクに用いて半
導体膜材料とゲート絶縁膜材料とゲート電極材料とをエ
ッチングして半導体膜とゲート絶縁膜とゲート電極とを
形成する工程とを有することを特徴とする。
【００４５】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、層間絶縁膜を形成する工程
と、層間絶縁膜上にソースドレイン電極材料と中間膜を
形成し、中間膜上にフォトレジストを形成し、フォトレ
ジストをエッチングマスクに用いて中間膜とソースドレ
イン電極材料の膜厚の途中までエッチングし、フォトレ
ジストをアッシング処理し、さらにフォトレジストをエ
ッチングマスクに用いてソースドレイン電極材料をエッ
チングしてソースドレイン電極を形成する工程と、半導
体膜材料とゲート絶縁膜材料とゲート電極材料とを順次
形成し、ゲート電極材料上にフォトレジストを形成する
工程と、フォトレジストをエッチングマスクに用いて半
導体膜材料とゲート絶縁膜材料とゲート電極材料とをエ
ッチングして半導体膜とゲート絶縁膜とゲート電極とを
形成する工程とを有することを特徴とする。
【００４６】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、容量下部電極上に酸化膜を形
成し、層間絶縁膜を形成する工程と、層間絶縁膜上にソ
ースドレイン電極材料を形成し、ソースドレイン電極材
料上にフォトレジストを形成し、フォトレジストをエッ
チングマスクに用いてソースドレイン電極材料の膜厚の
途中までエッチングし、フォトレジストをアッシング処
理し、さらにフォトレジストをエッチングマスクに用い
てソースドレイン電極材料をエッチングしてソースドレ
イン電極を形成する工程と、半導体膜材料とゲート絶縁
膜材料とゲート電極材料とを順次形成し、ゲート電極材
料上にフォトレジストを形成する工程と、フォトレジス
トをエッチングマスクに用いて半導体膜材料とゲート絶
縁膜材料とゲート電極材料とをエッチングして半導体膜
とゲート絶縁膜とゲート電極とを形成する工程とを有す
ることを特徴とする。
【００４７】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、容量下部電極上に酸化膜を形
成し、層間絶縁膜を形成する工程と、層間絶縁膜上にソ
ースドレイン電極材料と中間膜を形成し、中間膜上にフ
ォトレジストを形成し、フォトレジストをエッチングマ
スクに用いて中間膜とソースドレイン電極材料の膜厚の
途中までエッチングし、フォトレジストをアッシング処
理し、さらにフォトレジストをエッチングマスクに用い
てソースドレイン電極材料をエッチングしてソースドレ
イン電極を形成する工程と、半導体膜材料とゲート絶縁
膜材料とゲート電極材料とを順次形成し、ゲート電極材
料上にフォトレジストを形成する工程と、フォトレジス
トをエッチングマスクに用いて半導体膜材料とゲート絶
縁膜材料とゲート電極材料とをエッチングして半導体膜
とゲート絶縁膜とゲート電極とを形成する工程とを有す
ることを特徴とする。
【００４８】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、層間絶縁膜を形成する工程
と、層間絶縁膜上にソースドレイン電極材料を形成し、
ソースドレイン電極材料上にフォトレジストを形成し、
フォトレジストをエッチングマスクに用いてソースドレ
イン電極材料の膜厚の途中までエッチングし、フォトレ
ジストを加熱処理して軟化させ、さらにフォトレジスト
をエッチングマスクに用いてソースドレイン電極材料を
エッチングしてソースドレイン電極を形成する工程と、
半導体膜材料とゲート絶縁膜材料とゲート電極材料とを
順次形成し、ゲート電極材料上にフォトレジストを形成
する工程と、フォトレジストをエッチングマスクに用い
て半導体膜材料とゲート絶縁膜材料とゲート電極材料と
をエッチングして半導体膜とゲート絶縁膜とゲート電極
とを形成する工程とを有することを特徴とする。
【００４９】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、層間絶縁膜を形成する工程
と、層間絶縁膜上にソースドレイン電極材料を形成し、
ソースドレイン電極材料上に第１のフォトレジストを形
成し、フォトレジストをエッチングマスクに用いてソー
スドレイン電極材料をエッチングし、第１のフォトレジ
ストを除去し、さらにソースドレイン電極材料上に第１
のフォトレジストより小さなパターン寸法の第２のフォ
トレジストを形成し、第２のフォトレジストをエッチン
グマスクに用いてソースドレイン電極材料の膜厚の途中
までエッチングしてソースドレイン電極を形成する工程
と、半導体膜材料とゲート絶縁膜材料とゲート電極材料
とを順次形成し、ゲート電極材料上にフォトレジストを
形成する工程と、フォトレジストをエッチングマスクに
用いて半導体膜材料とゲート絶縁膜材料とゲート電極材
料とをエッチングして半導体膜とゲート絶縁膜とゲート
電極とを形成する工程とを有することを特徴とする。
【００５０】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、層間絶縁膜を形成する工程
と、層間絶縁膜上にソースドレイン電極材料を形成し、
ソースドレイン電極材料上に第１のフォトレジストを形
成し、フォトレジストをエッチングマスクに用いてソー
スドレイン電極材料を膜厚の途中までエッチングし、第
１のフォトレジストを除去し、さらにソースドレイン電
極材料上に第１のフォトレジストより小さなパターン寸
法の第２のフォトレジストを形成し、第２のフォトレジ
ストをエッチングマスクに用いてソースドレイン電極材
料をエッチングしてソースドレイン電極を形成する工程
と、半導体膜材料とゲート絶縁膜材料とゲート電極材料
とを順次形成し、ゲート電極材料上にフォトレジストを
形成する工程と、フォトレジストをエッチングマスクに
用いて半導体膜材料とゲート絶縁膜材料とゲート電極材
料とをエッチングして半導体膜とゲート絶縁膜とゲート
電極とを形成する工程とを有することを特徴とする。
【００５１】本発明の薄膜トランジスタの製造方法は、
基板上に遮光膜と容量下部電極となる材料を形成し、遮
光膜と容量下部電極となる材料の上にフォトレジストを
形成し、フォトレジストをエッチングマスクに用いて遮
光膜と容量下部電極となる材料をエッチングして遮光膜
と容量下部電極を形成し、層間絶縁膜を形成する工程
と、層間絶縁膜上にソースドレイン電極材料を形成し、
ソースドレイン電極材料上に第１のフォトレジストを形
成し、第１のフォトレジストをエッチングマスクに用い
てソースドレイン電極材料の膜厚の途中までエッチング
し、第１のフォトレジストを除去し、さらにソースドレ
イン電極材料上に第１のフォトレジストより大きなパタ
ーン寸法の第２のフォトレジストを形成し、第２のフォ
トレジストをエッチングマスクに用いてソースドレイン
電極材料をエッチングしてソースドレイン電極を形成す
る工程と、半導体膜材料とゲート絶縁膜材料とゲート電
極材料とを順次形成し、ゲート電極材料上にフォトレジ
ストを形成する工程と、フォトレジストをエッチングマ
スクに用いて半導体膜材料とゲート絶縁膜材料とゲート
電極材料とをエッチングして半導体膜とゲート絶縁膜と
ゲート電極とを形成する工程とを有することを特徴とす
る。
【００５２】
【作用】本発明の薄膜トランジスタにおいては、ソース
ドレイン電極に段差を設け、その断面形状を階段状にす
る構造を採用する。このようにソースドレイン電極に段
差を設けると、その上層に設ける半導体膜の段差寸法を
減らすことができる。
【００５３】このため、パターニングしたソースドレイ
ン電極の側面領域と基板とにおいては、半導体膜となる
被膜の成長方向が異なることに起因する結晶性の乱れを
緩和することができる。したがって薄膜トランジスタの
特性、とくにしきい値電圧や移動度の劣化やそのばらつ
きを小さくすることができる。
【００５４】さらにソースドレイン電極に段差を設ける
本発明の薄膜トランジスタにおいては、ソースドレイン
電極上に形成する被膜の段差被覆性が良好となり、ソー
スドレイン電極の段差領域における断線の発生を抑制
し、薄膜トランジスタの素子欠陥の発生を防止すること
ができる。
【００５５】
【実施例】以下、図面を用いて本発明の実施例における
薄膜トランジスタの構造とその製造方法とを説明する。
まずはじめに本発明の実施例における薄膜トランジスタ
の構造を、図５の断面図を用いて説明する。以下の実施
例の説明においては、薄膜トランジスタを、絶縁性を有
する基板に設ける例で説明する。
【００５６】図５に示すように、絶縁性を有しガラスか
らなる基板１１上にソースドレイン電極１３を設ける。
このソースドレイン電極１３は、その間に隙間を設ける
ように配置し、この隙間が薄膜トランジスタのチャネル
領域に相当する。
【００５７】そしてこのソースドレイン電極１３には段
差を設け、その断面形状を階段状になるように構成す
る。このソースドレイン電極１３に設ける段差の寸法
は、好ましくはソースドレイン電極１３の膜厚の半分程
度とする。すなわち表面からソースドレイン電極１３膜
厚のおよそ半分の深さ寸法の段差とする。
【００５８】この段差を有するソースドレイン電極１３
上に半導体膜１５を設け、さらにこの半導体膜１５上に
ゲート絶縁膜１７を設ける。半導体膜１５はシリコン膜
からなり、このシリコン膜からなる半導体膜１５が薄膜
トランジスタの活性領域となる。さらにまた、このゲー
ト絶縁膜１７上にゲート電極１９を設ける。
【００５９】このようにゲート電極１９の金属と、ゲー
ト絶縁膜１７の絶縁膜と、半導体膜１５の半導体との構
造を有する薄膜トランジスタを構成する。
【００６０】本発明の薄膜トランジスタ構造において
は、図５に示すように、ソースドレイン電極１３に段差
を設け、その断面形状を階段状にする。このようにソー
スドレイン電極１３に段差を設けると、その上層に設け
る半導体膜１５の段差寸法を実質的に減少させることが
できる。
【００６１】このため、パターニングしたソースドレイ
ン電極１３の側面領域と基板１１とにおいては、半導体
膜１５となる被膜の成長方向が異なることに起因する結
晶性の乱れを緩和することができる。したがって薄膜ト
ランジスタの特性、とくにしきい値電圧や移動度の劣化
やそのばらつきを小さくすることができる。
【００６２】さらにソースドレイン電極１３に段差を設
ける本発明の薄膜トランジスタにおいては、ソースドレ
イン電極１３上に設ける被膜の段差被覆性が良好とな
る。この結果、ソースドレイン電極１３の段差領域にお
ける、その上層に設ける被膜の断線の発生を防止して、
薄膜トランジスタの素子欠陥の発生を抑制することがで
きる。
【００６３】つぎに図５に示す薄膜トランジスタの構造
を形成するための製造方法を、図１から図５の断面図を
用いて説明する。
【００６４】はじめに図１に示すように、絶縁性を有す
るガラスからなる基板１１上の全面に、ソースドレイン
電極１３材料として、酸化インジウムスズ（ＩＴＯ）膜
からなる透明導電膜を形成する。この酸化インジウムス
ズ膜は、スパッタリング装置を用いて、２００ｎｍの膜
厚で形成する。
【００６５】その後、酸化インジウムスズ膜上の全面に
回転塗布法を用いて、感光性材料であるフォレジスト２
７を形成する。その後、所定のフォトマスクを用いて露
光処理と現像処理とを行い、フォレジスト２７をソース
ドレイン電極１３のパターン形状にパターニングする。
【００６６】その後、このパターニングしたフォトレジ
スト２７をエッチングマスクとして用いて、反応性イオ
ンエッチング法にて酸化インジウムスズ膜をパターニン
グしてソースドレイン電極１３を形成する。
【００６７】この酸化インジウムスズ膜の反応性イオン
エッチング処理は、反応ガスとしてメタン（ＣＨ4 ）と
四塩化炭素（ＣＣｌ4 ）と水素（Ｈ2 ）との混合ガスを
用いて行う。あるいは塩化第２鉄（ＦｅＣｌ3 ）と塩酸
（ＨＣｌ）の水溶液を利用する湿式エッチング法にて、
ソースドレイン電極１３材料をエッチングすることもで
きる。
【００６８】つぎに図２に示すように、ソースドレイン
電極１３上のフォトレジスト２７のアッシング処理を行
い、フォトレジスト２７のパターン寸法を小さくする。
このフォトレジスト２７は、アッシング処理により、
０．１μｍから０．２μｍだけはじめの寸法より小さく
する。
【００６９】このパターン寸法を小さくするアッシング
処理の時間を制御することにより、前述の寸法である
０．１μｍから０．２μｍ、フォトレジスト２７のパタ
ーン寸法を小さくする。
【００７０】このアッシング処理は、排気手段により真
空排気したドライエッチング装置内に１００ｓｃｃｍ〜
１０００ｓｃｃｍの流量で酸素（Ｏ2 ）を導入し、装置
内圧力を１００ｍＴｏｒｒ〜３００ｍＴｏｒｒとして、
これに１３．５６ＭＨｚの発振周波数の高周波電力を１
００Ｗ〜５００Ｗで印加して生成するプラズマを用いて
行う。
【００７１】このアッシング処理によって、フォトレジ
スト２７のパターン寸法を小さくする寸法はアッシング
時間により制御する。
【００７２】つぎに図３に示すように、このパターン寸
法を小さくしたフォトレジスト２７をエッチングマスク
に用いて、このフォトレジストから露出しているソース
ドレイン電極１３をエッチングして、ソースドレイン電
極１３に段差を形成する。
【００７３】この段差をソースドレイン電極１３に形成
するためのエッチング処理は、前述の、反応ガスとして
メタン（ＣＨ4 ）と四塩化炭素（ＣＣｌ4 ）と水素（Ｈ
2 ）との混合ガスを用いる反応性イオンエッチング法に
て行えばよい。
【００７４】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いたフォト
レジスト２７を除去する。フォトレジスト２７の除去
は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素（Ｈ2 Ｏ2 ）との
混合溶液を用いる。
【００７５】つぎに図４に示すように、基板１１の全面
に非単結晶シリコンからなる半導体膜１５材料を１５０
ｎｍの膜厚で形成する。この半導体膜１５材料は、反応
ガスとしてモノシラン（ＳｉＨ4 ）を使用し、プラズマ
化学的気相成長装置を用いることにより形成する。
【００７６】その後、半導体膜１５材料上の全面に酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１７を１
００ｎｍの膜厚で形成する。このゲート絶縁膜１７は、
反応ガスとしてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）
とを使用し、プラズマ化学的気相成長装置を用いること
により形成する。
【００７７】その後、ゲート絶縁膜１７材料上の全面に
モリブデン（Ｍｏ）膜からなるゲート電極１９材料を２
００ｎｍの膜厚で形成する。このモリブデン膜は、スパ
ッタリング装置を用いて形成する。
【００７８】その後、ゲート電極１９材料上の全面に回
転塗布法を用いて、感光性材料であるフォレジスト２７
を形成する。その後、所定のフォトマスクを用いて露光
処理と現像処理とを行い、フォレジスト２７をゲート電
極１９のパターン形状にパターニングする。
【００７９】つぎに図５に示すように、このパターニン
グしたフォトレジスト２７をエッチングマスクとして用
いて、湿式エッチング法にてモリブデン膜をパターニン
グしてゲート電極１９を形成する。
【００８０】このモリブデン膜からなるゲート電極１９
の湿式エッチング処理は、エッチング液としてリン酸
（Ｈ3 ＰＯ4 ）と硝酸（ＨＮＯ3 ）と酢酸（ＣＨ3 ＣＯ
ＯＨ）との混合溶液を用いて行う。
【００８１】その後、フォトレジスト２７をエッチング
マスクに用いて、ゲート絶縁膜１７材料と半導体膜１５
材料とを反応性イオンエッチング法によってパターニン
グして、ゲート絶縁膜１７と半導体膜１５とを形成す
る。
【００８２】このゲート絶縁膜１７材料と半導体膜１５
材料との反応性イオンエッチング処理は、エッチングガ
スとして六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との
混合ガスを用いて行う。
【００８３】このように本発明の薄膜トランジスタの製
造方法においては、ソースドレイン電極１３材料上に形
成するフォトレジスト２７をアッシング処理してそのパ
ターン寸法を小さくし、段差を有するソースドレイン電
極１３を形成している。
【００８４】このため本発明では、半導体膜１５となる
被膜の成長方向が異なることに起因する結晶性の乱れを
緩和することができ、薄膜トランジスタのしきい値電圧
や移動度の劣化やそのばらつきを小さくすることができ
る。さらに、ソースドレイン電極１３上に設ける被膜の
段差被覆性が良好となり、ソースドレイン電極１３の段
差領域における断線の発生を防止して、薄膜トランジス
タの素子欠陥の発生を抑制することができる。
【００８５】つぎにソースドレイン電極１３に段差を形
成するための以上の説明とは異なる実施例における薄膜
トランジスタの製造方法を、図６から図８と図４と図５
とを用いて説明する。
【００８６】はじめに図６に示すように、絶縁性を有す
るガラスからなる基板１１上の全面に、ソースドレイン
電極１３材料として、酸化インジウムスズ（ＩＴＯ）膜
からなる透明導電膜を形成する。この酸化インジウムス
ズ膜からなる透明導電膜は、膜厚２００ｎｍの膜厚でス
パッタリング装置を用いて形成する。
【００８７】その後、酸化インジウムスズ膜上の全面に
回転塗布法を用いて、感光性材料であるフォレジスト２
７を形成する。その後、所定のフォトマスクを用いて露
光処理と現像処理とを行って、フォレジスト２７をソー
スドレイン電極１３のパターン形状にパターン形成す
る。
【００８８】その後、このパターン形成したフォトレジ
スト２７をエッチングマスクとして用いて、反応性イオ
ンエッチング法にて酸化インジウムスズ膜を、その膜厚
の半分である１００ｎｍエッチングする。ここでソース
ドレイン電極１３材料をエッチングした寸法が段差に相
当する。
【００８９】この酸化インジウムスズ膜の反応性イオン
エッチング処理は、反応ガスとしてメタン（ＣＨ4 ）と
四塩化炭素（ＣＣｌ4 ）と水素（Ｈ2 ）との混合ガスを
用いて行う。
【００９０】つぎに図７に示すように、ソースドレイン
電極１３材料の上のフォトレジスト２７のアッシング処
理を行い、このフォトレジスト２７のパターン寸法を小
さくする。このアッシング処理によりフォトレジスト２
７は、はじめのパターン寸法より０．１μｍから０．２
μｍだけ小さくなる。このパターン寸法を小さくするア
ッシング処理時間を制御して、パターン寸法の小さなフ
ォトレジスト２７を形成する。
【００９１】このアッシング処理は、排気手段により真
空排気したドライエッチング装置内に１００ｓｃｃｍ〜
１０００ｓｃｃｍの流量で酸素（Ｏ2 ）を導入し、装置
内圧力を１００ｍＴｏｒｒ〜３００ｍＴｏｒｒとして、
これに１３．５６ＭＨｚの発振周波数の高周波電力を１
００Ｗ〜５００Ｗで印加して生成するプラズマを用いて
行う。
【００９２】このアッシング処理によって、フォトレジ
スト２７のパターン寸法を小さくする寸法はアッシング
時間により制御する。
【００９３】つぎに図８に示すように、このパターン寸
法を小さくしたフォトレジスト２７をエッチングマスク
に用いて、このフォトレジストから露出しているソース
ドレイン電極１３材料をエッチングして、段差を有する
ソースドレイン電極１３を形成する。
【００９４】この段差をソースドレイン電極１３に形成
するためのエッチング処理は、前述の、反応ガスとして
メタン（ＣＨ4 ）と四塩化炭素（ＣＣｌ4 ）と水素（Ｈ
2 ）との混合ガスを用いる反応性イオンエッチング法に
て行えばよい。
【００９５】このソースドレイン電極１３材料をエッチ
ングして、段差を有するソースドレイン電極１３を形成
する反応性イオンエッチング処理においては、エッチン
グを行うイオンは基板１１表面に対してほぼ垂直にソー
スドレイン電極１３材料に入射する。
【００９６】この結果、図７に示すソースドレイン電極
１３材料を、その膜厚の半分をエッチングしたパターン
形状を維持したまま、ソースドレイン電極１３材料をパ
ターニングすることができ、ソースドレイン電極１３に
その膜厚の半分の段差を形成することができる。
【００９７】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いたフォト
レジスト２７を除去する。フォトレジスト２７の除去
は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素（Ｈ2 Ｏ2 ）との
混合溶液を用いる。
【００９８】つぎに図４に示すように、基板１１の全面
に非単結晶シリコン膜からなる半導体膜１５材料を１５
０ｎｍの膜厚で形成する。この半導体膜１５材料は、反
応ガスとしてモノシラン（ＳｉＨ4 ）を使用し、プラズ
マ化学的気相成長装置を用いることにより形成する。
【００９９】その後、半導体膜１５材料上の全面に酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１７を１
００ｎｍの膜厚で形成する。このゲート絶縁膜１７は、
反応ガスとしてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）
とを用いるプラズマ化学的気相成長装置により形成す
る。
【０１００】その後、ゲート絶縁膜１７材料上の全面に
モリブデン（Ｍｏ）膜からなるゲート電極１９材料を、
スパッタリング装置を用いて２００ｎｍの膜厚で形成す
る。
【０１０１】その後、ゲート電極１９材料上の全面に回
転塗布法を用いて、感光性材料であるフォレジスト２７
を形成する。その後、所定のフォトマスクを用いて露光
処理と現像処理とを行い、フォレジスト２７をゲート電
極１９のパターン形状にパターニングする。
【０１０２】つぎに図５に示すように、このパターニン
グしたフォトレジスト２７をエッチングマスクとして用
いて、湿式エッチング法にてモリブデン膜をパターニン
グしてゲート電極１９を形成する。
【０１０３】このモリブデン膜からなるゲート電極１９
の湿式エッチング処理は、エッチング液としてリン酸
（Ｈ3 ＰＯ4 ）と硝酸（ＨＮＯ3 ）と酢酸（ＣＨ3 ＣＯ
ＯＨ）との混合溶液を用いて行う。
【０１０４】その後、フォトレジスト２７をエッチング
マスクに用いて、ゲート絶縁膜１７材料と半導体膜１５
材料とを反応性イオンエッチング法によってパターニン
グして、ゲート絶縁膜１７と半導体膜１５とを形成す
る。
【０１０５】このゲート絶縁膜１７材料と半導体膜１５
材料との反応性イオンエッチング処理は、エッチングガ
スとして六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との
混合ガスを用いて行う。
【０１０６】このように本発明の薄膜トランジスタの製
造方法においては、ソースドレイン電極１３材料上に形
成するフォトレジスト２７をアッシング処理してそのパ
ターン寸法を小さくし、段差を有するソースドレイン電
極１３を形成している。
【０１０７】このため本発明では、半導体膜１５となる
被膜の成長方向が異なることに起因する結晶性の乱れを
緩和することができ、薄膜トランジスタのしきい値電圧
や移動度の劣化やそのばらつきを小さくすることができ
る。さらに、ソースドレイン電極１３上に設ける被膜の
段差被覆性が良好となり、ソースドレイン電極１３の段
差領域における断線の発生を防止して、薄膜トランジス
タの素子欠陥の発生を抑制することができる。
【０１０８】つぎにソースドレイン電極１３に段差を形
成するための以上の説明とは異なる実施例における薄膜
トランジスタの製造方法を、図９から図１１と図４と図
５とを用いて説明する。
【０１０９】はじめに図９に示すように、絶縁性を有す
るガラスからなる基板１１上の全面に、ソースドレイン
電極１３材料として、酸化インジウムスズ（ＩＴＯ）膜
からなる透明導電膜を形成する。この酸化インジウムス
ズ膜からなる透明導電膜は、膜厚２００ｎｍの膜厚でス
パッタリング装置を用いて形成する。
【０１１０】その後、酸化インジウムスズ膜上の全面に
回転塗布法を用いて、感光性材料であるフォレジスト２
７を形成する。その後、所定のフォトマスクを用いて露
光処理と現像処理とを行って、フォレジスト２７をソー
スドレイン電極１３のパターン形状にパターン形成す
る。
【０１１１】その後、このパターニングしたフォトレジ
スト２７をエッチングマスクとして用いて、反応性イオ
ンエッチング法にて酸化インジウムスズ膜を、その膜厚
の半分である１００ｎｍエッチングする。ここでソース
ドレイン電極１３材料をエッチングした寸法が段差に相
当する。
【０１１２】この酸化インジウムスズ膜の反応性イオン
エッチング処理は、反応ガスとしてメタン（ＣＨ4 ）と
四塩化炭素（ＣＣｌ4 ）と水素（Ｈ2 ）との混合ガスを
用いて行う。
【０１１３】つぎに図１０に示すように、ソースドレイ
ン電極１３材料の上のフォトレジスト２７の加熱処理を
行い、このフォトレジスト２７を軟化させてエッチング
したソースドレイン電極１３材料上に垂らすようにす
る。このときの加熱処理はフォトレジスト２７が炭化し
ないで軟化する温度で行う。
【０１１４】このときの加熱処理はフォトレジスト２７
が炭化しないで軟化する温度である１８０℃から２００
℃で行う。このフォトレジスト２７の軟化処理によって
フォトレジスト２７は、はじめのパターン寸法より０．
１μｍから０．２μｍだけ大きくなる。
【０１１５】つぎに図１１に示すように、軟化させパタ
ーン寸法を大きくしたフォトレジスト２７をエッチング
マスクに用いて、このフォトレジストから露出している
ソースドレイン電極１３材料をエッチングして、ソース
ドレイン電極１３に段差を形成する。
【０１１６】この段差をソースドレイン電極１３に形成
するためのエッチング処理は、前述の、反応ガスとして
メタン（ＣＨ4 ）と四塩化炭素（ＣＣｌ4 ）と水素（Ｈ
2 ）との混合ガスを用いる反応性イオンエッチング法に
て行えばよい。あるいは塩化第２鉄（ＦｅＣｌ3 ）と塩
酸（ＨＣｌ）の水溶液を利用する湿式エッチング法に
て、ソースドレイン電極１３材料をエッチングして、段
差を有するソースドレイン電極１３を形成することもで
きる。
【０１１７】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いたフォト
レジスト２７を除去する。フォトレジスト２７の除去
は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素（Ｈ2 Ｏ2 ）との
混合溶液を用いる。あるいは反応ガスとして酸素（Ｏ
2 ）を用いたアッシング処理により、フォトレジスト２
７を除去してもよい。
【０１１８】つぎに図４に示すように、基板１１の全面
に非単結晶シリコン膜からなる半導体膜１５材料を１５
０ｎｍの膜厚で形成する。この半導体膜１５材料は、反
応ガスとしてモノシラン（ＳｉＨ4 ）使用し、プラズマ
化学的気相成長装置を用いることにより形成する。
【０１１９】その後、半導体膜１５材料上の全面に酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１７を１
００ｎｍの膜厚で形成する。このゲート絶縁膜１７は、
反応ガスとしてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）
とを用いるプラズマ化学的気相成長装置により形成す
る。
【０１２０】その後、ゲート絶縁膜１７材料上の全面に
モリブデン（Ｍｏ）膜からなるゲート電極１９材料を、
スパッタリング装置を用いて２００ｎｍの膜厚で形成す
る。
【０１２１】その後、ゲート電極１９材料上の全面に回
転塗布法を用いて、感光性材料であるフォレジスト２７
を形成する。その後、所定のフォトマスクを用いて露光
処理と現像処理とを行い、フォレジスト２７をゲート電
極１９のパターン形状にパターニングする。
【０１２２】つぎに図５に示すように、このパターニン
グしたフォトレジスト２７をエッチングマスクとして用
いて、湿式エッチング法にてモリブデン膜をパターニン
グしてゲート電極１９を形成する。
【０１２３】このモリブデン膜からなるゲート電極１９
の湿式エッチング処理は、エッチング液としてリン酸
（Ｈ3 ＰＯ4 ）と硝酸（ＨＮＯ3 ）と酢酸（ＣＨ3 ＣＯ
ＯＨ）との混合溶液を用いて行う。
【０１２４】その後、フォトレジスト２７をエッチング
マスクに用いて、ゲート絶縁膜１７材料と半導体膜１５
材料とを反応性イオンエッチング法によってパターニン
グして、ゲート絶縁膜１７と半導体膜１５とを形成す
る。
【０１２５】このゲート絶縁膜１７材料と半導体膜１５
材料との反応性イオンエッチング処理は、エッチングガ
スとして六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との
混合ガスを用いて行う。
【０１２６】このように本発明の薄膜トランジスタの製
造方法においては、ソースドレイン電極１３材料上に形
成するフォトレジスト２７を軟化させてそのパターン寸
法を大きくし、段差を有するソースドレイン電極１３を
形成している。
【０１２７】このため本発明では、半導体膜１５となる
被膜の成長方向が異なることに起因する結晶性の乱れを
緩和することができ、薄膜トランジスタのしきい値電圧
や移動度の劣化やそのばらつきを小さくすることができ
る。さらに、ソースドレイン電極１３上に設ける被膜の
段差被覆性が良好となり、ソースドレイン電極１３の段
差領域における断線の発生を抑制し、薄膜トランジスタ
の素子欠陥の発生を防止することができる。
【０１２８】つぎにソースドレイン電極１３に段差を形
成するための以上の説明とは異なる実施例における薄膜
トランジスタの製造方法を、図１２から図１４と図４と
図５を用いて説明する。
【０１２９】はじめに図１２に示すように、絶縁性を有
するガラスからなる基板１１上の全面に、ソースドレイ
ン電極１３材料として、酸化インジウムスズ膜からなる
透明導電膜を形成する。この酸化インジウムスズ膜は、
２００ｎｍの膜厚でスパッタリング装置を用いて形成す
る。
【０１３０】その後、酸化インジウムスズ膜上の全面に
回転塗布法を用いて、感光性材料である第１のフォレジ
スト２９を形成する。その後、所定のフォトマスクを用
いて露光処理と現像処理とを行って、第１のフォレジス
ト２９をソースドレイン電極１３のパターン形状にパタ
ーン形成する。
【０１３１】その後、このパターニングした第１のフォ
トレジスト２９をエッチングマスクとして用いて、反応
性イオンエッチング法にて酸化インジウムスズ膜をパタ
ーニングしてソースドレイン電極１３を形成する。
【０１３２】この酸化インジウムスズ膜の反応性イオン
エッチング処理は、反応ガスとしてメタン（ＣＨ4 ）と
四塩化炭素（ＣＣｌ4 ）と水素（Ｈ2 ）との混合ガスを
用いて行う。あるいは塩化第２鉄（ＦｅＣｌ3 ）と塩酸
（ＨＣｌ）の水溶液を利用する湿式エッチング法にて、
ソースドレイン電極１３材料をエッチングして、ソース
ドレイン電極１３を形成することもできる。
【０１３３】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いた第１の
フォトレジスト２９を除去する。この第１のフォトレジ
スト２９の除去は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素
（Ｈ2 Ｏ2 ）との混合溶液を用いて行う。
【０１３４】つぎに図１３に示すように、基板１１の全
面に回転塗布法を用いて、感光性材料である第２のフォ
レジスト３１を形成する。その後、所定のフォトマスク
を用いて露光処理と現像処理とを行って、第２のフォレ
ジスト３１をソースドレイン電極１３のパターン形状に
パターン形成する。
【０１３５】このとき第２のフォレジスト３１のパター
ン寸法は、第１のフォレジスト２９より０．１μｍから
０．２μｍ小さくパターン形成する。
【０１３６】つぎに図１４に示すように、パターン寸法
を小さく形成した第２のフォトレジスト３１をエッチン
グマスクに用いて、この第２のフォトレジスト３１から
露出しているソースドレイン電極１３をエッチングし
て、ソースドレイン電極１３に段差を形成する。
【０１３７】この段差をソースドレイン電極１３に形成
するためのエッチング処理は、前述の、反応ガスとして
メタン（ＣＨ4 ）と四塩化炭素（ＣＣｌ4 ）と水素（Ｈ
2 ）との混合ガスを用いる反応性イオンエッチング法に
て行えばよい。
【０１３８】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いたフォト
レジスト２７を除去する。フォトレジスト２７の除去
は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素（Ｈ2 Ｏ2 ）との
混合溶液を用いる。
【０１３９】つぎに図４に示すように、基板１１の全面
に非単結晶シリコン膜からなる半導体膜１５材料を１５
０ｎｍの膜厚で形成する。この半導体膜１５材料は、反
応ガスとしてモノシラン（ＳｉＨ4 ）を用いるプラズマ
化学的気相成長装置により形成する。
【０１４０】その後、半導体膜１５材料上の全面に酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１７を１
００ｎｍの膜厚で形成する。このゲート絶縁膜１７は、
反応ガスとしてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）
とを使用し、プラズマ化学的気相成長装置を用いること
により形成する。
【０１４１】その後、ゲート絶縁膜１７材料上の全面に
モリブデン（Ｍｏ）膜からなるゲート電極１９材料を、
スパッタリング装置を用いて２００ｎｍの膜厚で形成す
る。
【０１４２】その後、ゲート電極１９材料上の全面に回
転塗布法を用いて、感光性材料であるフォレジスト２７
を形成する。その後、所定のフォトマスクを用いて露光
処理と現像処理とを行い、フォレジスト２７をゲート電
極１９のパターン形状にパターニングする。
【０１４３】つぎに図５に示すように、このパターニン
グしたフォトレジスト２７をエッチングマスクとして用
いて、湿式エッチング法にてモリブデン膜をパターニン
グしてゲート電極１９を形成する。
【０１４４】このモリブデン膜からなるゲート電極１９
の湿式エッチング処理は、エッチング液としてリン酸
（Ｈ3 ＰＯ4 ）と硝酸（ＨＮＯ3 ）と酢酸（ＣＨ3 ＣＯ
ＯＨ）との混合溶液を用いて行う。
【０１４５】その後、フォトレジスト２７をエッチング
マスクに用いて、ゲート絶縁膜１７材料と半導体膜１５
材料とを反応性イオンエッチング法によってパターニン
グして、ゲート絶縁膜１７と半導体膜１５とを形成す
る。
【０１４６】このゲート絶縁膜１７材料と半導体膜１５
材料との反応性イオンエッチング処理は、エッチングガ
スとして六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との
混合ガスを用いて行う。
【０１４７】このように以上の説明の本発明の薄膜トラ
ンジスタの製造方法においては、ソースドレイン電極１
３材料上に形成する第１のフォトレジスト２９と第２の
フォトレジスト３１とのパターン寸法差によって、段差
を有するソースドレイン電極１３を形成している。
【０１４８】このため本発明では、半導体膜１５となる
被膜の成長方向が異なることに起因する結晶性の乱れを
緩和することができ、薄膜トランジスタのしきい値電圧
や移動度の劣化やそのばらつきを小さくすることができ
る。
【０１４９】さらに、ソースドレイン電極１３上に設け
る被膜の段差被覆性が良好となり、ソースドレイン電極
１３の段差領域における断線の発生を抑制し、薄膜トラ
ンジスタの素子欠陥の発生を防止することができる。
【０１５０】つぎにソースドレイン電極１３に段差を形
成するための以上の説明とは異なる実施例における薄膜
トランジスタの製造方法を、図１５から図１７と図４と
図５を用いて説明する。
【０１５１】はじめに図１５に示すように、絶縁性を有
するガラスからなる基板１１上の全面に、ソースドレイ
ン電極１３材料として、酸化インジウムスズ膜からなる
透明導電膜を形成する。この酸化インジウムスズ膜は、
２００ｎｍの膜厚でスパッタリング装置を用いて形成す
る。
【０１５２】その後、酸化インジウムスズ膜上の全面に
回転塗布法を用いて、感光性材料である第１のフォレジ
スト２９を形成する。その後、所定のフォトマスクを用
いて露光処理と現像処理とを行って、第１のフォレジス
ト２９をソースドレイン電極１３のパターン形状にパタ
ーン形成する。
【０１５３】その後、このパターニングした第１のフォ
トレジスト２９をエッチングマスクとして用いて、反応
性イオンエッチング法にて酸化インジウムスズ膜を、そ
の膜厚の半分である１００ｎｍエッチングする。ここで
ソースドレイン電極１３材料をエッチングした寸法が段
差に相当する。
【０１５４】この酸化インジウムスズ膜の反応性イオン
エッチング処理は、反応ガスとしてメタン（ＣＨ4 ）と
四塩化炭素（ＣＣｌ4 ）と水素（Ｈ2 ）との混合ガスを
用いて行う。
【０１５５】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いた第１の
フォトレジスト２９を除去する。この第１のフォトレジ
スト２９の除去は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素
（Ｈ2 Ｏ2 ）との混合溶液を用いて行う。
【０１５６】つぎに図１６に示すように、基板１１の全
面に回転塗布法を用いて、感光性材料である第２のフォ
レジスト３１を形成する。その後、所定のフォトマスク
を用いて露光処理と現像処理とを行って、第２のフォレ
ジスト３１をソースドレイン電極１３のパターン形状に
パターン形成する。
【０１５７】このとき第２のフォレジスト３１のパター
ン寸法は、第１のフォレジスト２９より０．１μｍから
０．２μｍ小さくパターン形成する。
【０１５８】つぎに図１７に示すように、パターン寸法
を小さく形成した第２のフォトレジスト３１をエッチン
グマスクに用いて、この第２のフォトレジスト３１から
露出しているソースドレイン電極１３をエッチングし
て、ソースドレイン電極１３に段差を形成する。
【０１５９】この段差をソースドレイン電極１３に形成
するためのエッチング処理は、前述の、反応ガスとして
メタン（ＣＨ4 ）と四塩化炭素（ＣＣｌ4 ）と水素（Ｈ
2 ）との混合ガスを用いる反応性イオンエッチング法に
て行えばよい。
【０１６０】このソースドレイン電極１３材料をエッチ
ングして、段差を有するソースドレイン電極１３を形成
する反応性イオンエッチング処理においては、エッチン
グを行うイオンは基板１１表面に対してほぼ垂直にソー
スドレイン電極１３材料に入射する。
【０１６１】この結果、図１６に示すソースドレイン電
極１３材料を、その膜厚の半分をエッチングしたパター
ン形状を維持したまま、ソースドレイン電極１３材料を
パターニングすることができ、ソースドレイン電極１３
にその膜厚の半分の段差を形成することができる。
【０１６２】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いた第２の
フォトレジスト３１を除去する。この第２のフォトレジ
スト３１の除去は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素
（Ｈ2 Ｏ2 ）との混合溶液を用いて行う。
【０１６３】つぎに図４に示すように、基板１１の全面
に非単結晶シリコン膜からなる半導体膜１５材料を１５
０ｎｍの膜厚で形成する。この半導体膜１５材料は、反
応ガスとしてモノシラン（ＳｉＨ4 ）を用いるプラズマ
化学的気相成長装置により形成する。
【０１６４】その後、半導体膜１５材料上の全面に酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１７を１
００ｎｍの膜厚で形成する。このゲート絶縁膜１７は、
反応ガスとしてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）
とを使用し、プラズマ化学的気相成長装置を用いること
により形成する。
【０１６５】その後、ゲート絶縁膜１７材料上の全面に
モリブデン（Ｍｏ）膜からなるゲート電極１９材料を、
スパッタリング装置を用いて２００ｎｍの膜厚で形成す
る。
【０１６６】その後、ゲート電極１９材料上の全面に回
転塗布法を用いて、感光性材料であるフォレジスト２７
を形成する。その後、所定のフォトマスクを用いて露光
処理と現像処理とを行い、フォレジスト２７をゲート電
極１９のパターン形状にパターニングする。
【０１６７】つぎに図５に示すように、このパターニン
グしたフォトレジスト２７をエッチングマスクとして用
いて、湿式エッチング法にてモリブデン膜をパターニン
グしてゲート電極１９を形成する。
【０１６８】このモリブデン膜からなるゲート電極１９
の湿式エッチング処理は、エッチング液としてリン酸
（Ｈ3 ＰＯ4 ）と硝酸（ＨＮＯ3 ）と酢酸（ＣＨ3 ＣＯ
ＯＨ）との混合溶液を用いて行う。
【０１６９】その後、フォトレジスト２７をエッチング
マスクに用いて、ゲート絶縁膜１７材料と半導体膜１５
材料とを反応性イオンエッチング法によってパターニン
グして、ゲート絶縁膜１７と半導体膜１５とを形成す
る。
【０１７０】このゲート絶縁膜１７材料と半導体膜１５
材料との反応性イオンエッチング処理は、エッチングガ
スとして六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との
混合ガスを用いて行う。
【０１７１】このように以上の説明の本発明の薄膜トラ
ンジスタの製造方法においては、ソースドレイン電極１
３材料上に形成する第１のフォトレジスト２９と第２の
フォトレジスト３１とのパターン寸法差によって、段差
を有するソースドレイン電極１３を形成している。
【０１７２】このため本発明では、半導体膜１５となる
被膜の成長方向が異なることに起因する結晶性の乱れを
緩和することができ、薄膜トランジスタのしきい値電圧
や移動度の劣化やそのばらつきを小さくすることができ
る。さらに、ソースドレイン電極１３上に設ける被膜の
段差被覆性が良好となり、ソースドレイン電極１３の段
差領域における断線の発生を防止して、薄膜トランジス
タの素子欠陥の発生を抑制することができる。
【０１７３】つぎにソースドレイン電極１３に段差を形
成するための以上の説明とは異なる実施例における薄膜
トランジスタの製造方法を、図１８から図２０と図４と
図５を用いて説明する。
【０１７４】はじめに図１８に示すように、絶縁性を有
するガラスからなる基板１１上の全面に、ソースドレイ
ン電極１３材料として、酸化インジウムスズ膜からなる
透明導電膜を形成する。この酸化インジウムスズ膜は、
２００ｎｍの膜厚でスパッタリング装置を用いて形成す
る。
【０１７５】その後、酸化インジウムスズ膜上の全面に
回転塗布法を用いて、感光性材料である第１のフォレジ
スト２９を形成する。その後、所定のフォトマスクを用
いて露光処理と現像処理とを行って、第１のフォレジス
ト２９をソースドレイン電極１３のパターン形状にパタ
ーン形成する。
【０１７６】その後、このパターニングした第１のフォ
トレジスト２９をエッチングマスクとして用いて、反応
性イオンエッチング法にて酸化インジウムスズ膜を、そ
の膜厚の半分である１００ｎｍエッチングする。ここで
ソースドレイン電極１３材料をエッチングした寸法が段
差に相当する。
【０１７７】この酸化インジウムスズ膜の反応性イオン
エッチング処理は、反応ガスとしてメタン（ＣＨ4 ）と
四塩化炭素（ＣＣｌ4 ）と水素（Ｈ2 ）との混合ガスを
用いて行う。
【０１７８】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いた第１の
フォトレジスト２９を除去する。この第１のフォトレジ
スト２９の除去は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素
（Ｈ2 Ｏ2 ）との混合溶液を用いて行う。
【０１７９】つぎに図１９に示すように、基板１１の全
面に回転塗布法を用いて、感光性材料である第２のフォ
レジスト３１を形成する。その後、所定のフォトマスク
を用いて露光処理と現像処理とを行って、第２のフォレ
ジスト３１をソースドレイン電極１３のパターン形状に
パターン形成する。
【０１８０】このとき第２のフォレジスト３１のパター
ン寸法は、第１のフォレジスト２９より０．１μｍから
０．２μｍ大きくパターン形成する。
【０１８１】つぎに図２０に示すように、パターン寸法
を小さく形成した第２のフォトレジスト３１をエッチン
グマスクに用いて、この第２のフォトレジスト３１から
露出しているソースドレイン電極１３をエッチングし
て、ソースドレイン電極１３に段差を形成する。
【０１８２】この段差をソースドレイン電極１３に形成
するためのエッチング処理は、前述の、反応ガスとして
メタン（ＣＨ4 ）と四塩化炭素（ＣＣｌ4 ）と水素（Ｈ
2 ）との混合ガスを用いる反応性イオンエッチング法に
て行えばよい。あるいは塩化第２鉄（ＦｅＣｌ3 ）と塩
酸（ＨＣｌ）の水溶液を利用する湿式エッチング法に
て、ソースドレイン電極１３材料をエッチングして、ソ
ースドレイン電極１３を形成することもできる。
【０１８３】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いた第２の
フォトレジスト３１を除去する。この第２のフォトレジ
スト３１の除去は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素
（Ｈ2 Ｏ2 ）との混合溶液を用いて行う。
【０１８４】つぎに図４に示すように、基板１１の全面
に非単結晶シリコン膜からなる半導体膜１５材料を１５
０ｎｍの膜厚で形成する。この半導体膜１５材料は、反
応ガスとしてモノシラン（ＳｉＨ4 ）を用いるプラズマ
化学的気相成長装置により形成する。
【０１８５】その後、半導体膜１５材料上の全面に酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１７を１
００ｎｍの膜厚で形成する。このゲート絶縁膜１７は、
反応ガスとしてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）
とを用いるプラズマ化学的気相成長装置により形成す
る。
【０１８６】その後、ゲート絶縁膜１７材料上の全面に
モリブデン（Ｍｏ）膜からなるゲート電極１９材料を、
スパッタリング装置を用いて２００ｎｍの膜厚で形成す
る。
【０１８７】その後、ゲート電極１９材料上の全面に回
転塗布法を用いて、感光性材料であるフォトレジスト２
７を形成する。その後、所定のフォトマスクを用いて露
光処理と現像処理とを行い、フォレジスト２７をゲート
電極１９のパターン形状にパターニングする。
【０１８８】つぎに図５に示すように、このパターニン
グしたフォトレジスト２７をエッチングマスクとして用
いて、湿式エッチング法にてモリブデン膜をパターニン
グしてゲート電極１９を形成する。
【０１８９】このモリブデン膜からなるゲート電極１９
の湿式エッチング処理は、エッチング液としてリン酸
（Ｈ3 ＰＯ4 ）と硝酸（ＨＮＯ3 ）と酢酸（ＣＨ3 ＣＯ
ＯＨ）との混合溶液を用いて行う。
【０１９０】その後、フォトレジスト２７をエッチング
マスクに用いて、ゲート絶縁膜１７材料と半導体膜１５
材料とを反応性イオンエッチング法によってパターニン
グして、ゲート絶縁膜１７と半導体膜１５とを形成す
る。
【０１９１】このゲート絶縁膜１７材料と半導体膜１５
材料との反応性イオンエッチング処理は、エッチングガ
スとして六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との
混合ガスを用いて行う。
【０１９２】このように以上の説明の本発明の薄膜トラ
ンジスタの製造方法においては、ソースドレイン電極１
３材料上に形成する第１のフォトレジスト２９と第２の
フォトレジスト３１とのパターン寸法差によって、段差
を有するソースドレイン電極１３を形成している。
【０１９３】このため本発明では、半導体膜１５となる
被膜の成長方向が異なることに起因する結晶性の乱れを
緩和することができ、薄膜トランジスタのしきい値電圧
や移動度の劣化やそのばらつきを小さくすることができ
る。さらに、ソースドレイン電極１３上に設ける被膜の
段差被覆性が良好となり、ソースドレイン電極１３の段
差領域における断線の発生を防止して、薄膜トランジス
タの素子欠陥の発生を抑制することができる。
【０１９４】つぎに以上の説明と異なる実施例における
薄膜トランジスタの構造とその製造方法とを説明する。
まずはじめに本発明の実施例における薄膜トランジスタ
の構造を、図２３の断面図を用いて説明する。
【０１９５】図２３に示すように、絶縁性を有しガラス
からなる基板１１上に、その間に隙間を設けるようにソ
ースドレイン電極１３を設ける。この隙間が薄膜トラン
ジスタのチャネル領域に相当する。
【０１９６】そしてこのソースドレイン電極１３には段
差を設け、その断面形状を階段状になるように構成す
る。このソースドレイン電極１３に設ける段差の寸法
は、好ましくはソースドレイン電極１３の膜厚の半分程
度とする。すなわち表面からソースドレイン電極１３膜
厚のおよそ半分の深さ寸法の段差とする。
【０１９７】この段差を有するソースドレイン電極１３
上に中間膜３７を設ける。さらにこの中間膜３７上に半
導体膜１５を設け、さらにこの半導体膜１５上にゲート
絶縁膜１７を設ける。さらにまた、このゲート絶縁膜１
７上にゲート電極１９を設ける。
【０１９８】ここで中間膜３７の外周部は、半導体膜１
５の外周部と同一パターン形状とする。そしてシリコン
膜からなる半導体膜１５が薄膜トランジスタの活性領域
となる。
【０１９９】このようにゲート電極１９の金属と、ゲー
ト絶縁膜１７の絶縁膜と、半導体膜１５の半導体との構
造を有する薄膜トランジスタを構成する。
【０２００】本発明の薄膜トランジスタ構造において
は、図２３に示すように、ソースドレイン電極１３に段
差を設け、その断面形状を階段状にする。このようにソ
ースドレイン電極１３に段差を設けると、その上層に設
ける半導体膜１５の段差寸法を実質的に減少させること
ができる。
【０２０１】このため、パターニングしたソースドレイ
ン電極１３の側面領域と基板１１とにおいては、半導体
膜１５となる被膜の成長方向が異なることに起因する結
晶性の乱れを緩和することができる。したがって薄膜ト
ランジスタの特性、とくにしきい値電圧や移動度の劣化
やそのばらつきを小さくすることができる。
【０２０２】さらにソースドレイン電極１３に段差を設
ける本発明の薄膜トランジスタにおいては、ソースドレ
イン電極１３上に設ける被膜の段差被覆性が良好とな
る。この結果、ソースドレイン電極１３の段差領域にお
ける、その上層に設ける被膜の断線の発生を防止して、
薄膜トランジスタの素子欠陥の発生を抑制することがで
きる。
【０２０３】さらに図２３に示す薄膜トランジスタで
は、中間膜３７を設けることにより、透明導電膜からな
るソースドレイン電極１３と、半導体膜１５との相互の
反応を防止できるとともに、半導体膜１５と中間膜３７
との整流性を利用し、薄膜トランジスタのスイッチング
特性を改善することができる。
【０２０４】つぎに図２３に示す薄膜トランジスタの構
造を形成するための製造方法を、図２１から図２３の断
面図を用いて説明する。
【０２０５】まずはじめに図２１に示すように、絶縁性
を有するガラスからなる基板１１上の全面に、ソースド
レイン電極１３材料として、酸化インジウムスズ（ＩＴ
Ｏ）膜からなる透明導電膜と、中間膜３７材料としてチ
タン（Ｔｉ）とを順次形成する。
【０２０６】この酸化インジウムスズ膜は、スパッタリ
ング装置を用いて、膜厚２００ｎｍで形成し、さらに中
間膜３７材料であるチタンはスパッタリング装置を用い
て、５０ｎｍの膜厚で形成する。
【０２０７】その後、中間膜３７材料であるチタン膜上
の全面に回転塗布法を用いて、感光性材料であるフォレ
ジスト２７を形成する。その後、所定のフォトマスクを
用いて露光処理と現像処理とを行い、フォレジスト２７
をソースドレイン電極１３のパターン形状にパターニン
グする。
【０２０８】その後、このパターニングしたフォトレジ
スト２７をエッチングマスクとして用いて、反応性イオ
ンエッチング法にてチタン膜と酸化インジウムスズ膜と
をパターニングして、同一パターン形状の中間膜３７と
ソースドレイン電極１３とを形成する。
【０２０９】このチタン膜の反応性イオンエッチング処
理は、六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との混
合ガスからなる反応ガスを用いて行い、酸化インジウム
スズ膜の反応性イオンエッチング処理は、反応ガスとし
てメタン（ＣＨ4 ）と四塩化炭素（ＣＣｌ4 ）と水素
（Ｈ2 ）との混合ガスを用いて行う。
【０２１０】つぎに図２２に示すように、中間膜３７上
のフォトレジスト２７のアッシング処理を行い、フォト
レジスト２７のパターン寸法を小さくする。このフォト
レジスト２７は、アッシング処理により、０．１μｍか
ら０．２μｍだけはじめの寸法より小さくする。
【０２１１】このパターン寸法を小さくするアッシング
処理の時間を制御することにより、前述の寸法である
０．１μｍから０．２μｍ、フォトレジスト２７のパタ
ーン寸法を小さくする。
【０２１２】このアッシング処理は、排気手段により真
空排気したドライエッチング装置内に１００ｓｃｃｍ〜
１０００ｓｃｃｍの流量で酸素（Ｏ2 ）を導入し、装置
内圧力を１００ｍＴｏｒｒ〜３００ｍＴｏｒｒとして、
これに１３．５６ＭＨｚの発振周波数の高周波電力を１
００Ｗ〜５００Ｗで印加して生成するプラズマを用いて
行う。
【０２１３】なおこのアッシング処理によって、フォト
レジスト２７のパターン寸法を小さくする寸法はアッシ
ング時間により制御する。
【０２１４】つぎに図２２に示すように、パターン寸法
を小さくしたフォトレジスト２７をエッチングマスクに
用いて、このフォトレジストから露出している中間膜３
７とソースドレイン電極１３をエッチングして、ソース
ドレイン電極１３に段差を形成する。
【０２１５】フォトレジスト２７から露出している中間
膜３７のエッチングは、前述の六フッ化イオウ（ＳＦ
6 ）と酸素（Ｏ2 ）との混合ガスからなる反応ガスを用
いて行い、段差をソースドレイン電極１３に形成するた
めのエッチング処理は、前述の反応ガスとしてメタン
（ＣＨ4 ）と四塩化炭素（ＣＣｌ4 ）と水素（Ｈ2 ）と
の混合ガスを用いる反応性イオンエッチング処理にて行
えばよい。
【０２１６】その後、ソースドレイン電極１３をパター
ニングするためのエッチングマスクとして用いたフォト
レジスト２７を除去する。フォトレジスト２７の除去
は、硫酸（Ｈ2 ＳＯ4 ）と過酸化水素（Ｈ2 Ｏ2 ）との
混合溶液を用いる。
【０２１７】つぎに図２３に示すように、基板１１の全
面に非単結晶シリコンからなる半導体膜１５材料を１５
０ｎｍの膜厚で形成する。この半導体膜１５材料は、反
応ガスとしてモノシラン（ＳｉＨ4 ）を用いるプラズマ
化学的気相成長装置により形成する。
【０２１８】その後、半導体膜１５材料上の全面に酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１７を１
００ｎｍの膜厚で形成する。このゲート絶縁膜１７は、
反応ガスとしてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）
とを用いるプラズマ化学的気相成長装置により形成す
る。
【０２１９】その後、ゲート絶縁膜１７材料上の全面に
モリブデン（Ｍｏ）膜からなるゲート電極１９材料を２
００ｎｍの膜厚で形成する。このモリブデン膜は、スパ
ッタリング装置を用いて形成する。
【０２２０】その後、ゲート電極１９材料上の全面に回
転塗布法を用いて、感光性材料であるフォレジスト（図
示せず）を形成する。その後、所定のフォトマスクを用
いて露光処理と現像処理とを行い、フォレジストをゲー
ト電極１９のパターン形状にパターニングする。
【０２２１】つぎに、このパターニングしたフォトレジ
ストをエッチングマスクとして用いて、湿式エッチング
法にてモリブデン膜をパターニングしてゲート電極１９
を形成する。
【０２２２】このモリブデン膜からなるゲート電極１９
の湿式エッチング処理は、エッチング液としてリン酸
（Ｈ3 ＰＯ4 ）と硝酸（ＨＮＯ3 ）と酢酸（ＣＨ3 ＣＯ
ＯＨ）との混合溶液を用いて行う。
【０２２３】その後、フォトレジストをエッチングマス
クに用いて、ゲート絶縁膜１７材料と半導体膜１５材料
とを反応性イオンエッチング処理によりパターニングし
て、ゲート絶縁膜１７と半導体膜１５とを形成する。
【０２２４】このゲート絶縁膜１７材料と半導体膜１５
材料との反応性イオンエッチング処理は、エッチングガ
スとして六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との
混合ガスを用いて行う。
【０２２５】このように本発明の薄膜トランジスタの製
造方法においては、ソースドレイン電極１３材料上に形
成するフォトレジスト２７をアッシング処理してそのパ
ターン寸法を小さくし、段差を有するソースドレイン電
極１３を形成している。
【０２２６】このため本発明では、半導体膜１５となる
被膜の成長方向が異なることに起因する結晶性の乱れを
緩和することができ、薄膜トランジスタのしきい値電圧
や移動度の劣化やそのばらつきを小さくすることができ
る。さらに、ソースドレイン電極１３上に設ける被膜の
段差被覆性が良好となり、ソースドレイン電極１３の段
差領域における断線の発生を防止して、薄膜トランジス
タの素子欠陥の発生を抑制することができる。
【０２２７】さらに図２３に示す薄膜トランジスタで
は、中間膜３７を設けることにより、ソースドレイン電
極１３と半導体膜１５との相互の反応を防止できるとと
もに、半導体膜１５と中間膜３７との整流性を利用し、
薄膜トランジスタのスイッチング特性を改善することが
できる。
【０２２８】この図２１から図２３を用いて説明した実
施例の薄膜トランジスタにおいて、中間膜３７に不純物
イオンとしてリン（Ｐ）イオンを導入してもよい。
【０２２９】中間膜３７に不純物イオンを導入すると、
この中間膜３７に接触する半導体膜１５にリンイオンを
拡散させることができ、半導体膜１５の導電型をＮ型と
することができる。
【０２３０】このように半導体膜１５の導電型をＮ型の
半導体にすると、薄膜トランジスタのチャネル領域をＮ
型とすることができ、リーク電流を低減し、さらに半導
体膜１５とソースドレイン電極１３と中間膜３７との相
互にの接続抵抗を低くすることができる。
【０２３１】この不純物イオンを含む中間膜３７の形成
は、反応性スパッタリング装置を用いて、反応ガスとし
てホスフィン（ＰＨ3 ）を導入して、リンイオンを含む
チタンを形成する。
【０２３２】図２１から図２３を用いて説明した薄膜ト
ランジスタの製造方法においては、ソースドレイン電極
１３材料をパターン形成し、アッシング処理によってフ
ォトレジスト２７のパターン寸法を小さくし、このパタ
ーン寸法を小さくしたフォトレジスト２７をエッチング
マスクとしてふたたびソースドレイン電極１３材料をエ
ッチングして、段差を有するソースドレイン電極１３を
形成する実施例で説明した。
【０２３３】しかしながら、中間膜３７を有する薄膜ト
ランジスタにおけるソースドレイン電極１３に段差を形
成するための製造方法としては、図６から図２０を用い
て説明した処理工程によっても、ソースドレイン電極１
３に段差を形成することができる。
【０２３４】すなわちソースドレイン電極１３材料を膜
厚の途中までエッチング後、フォトレジスト２７のエッ
チング処理を行う方法や、フォトレジスト２７を軟化さ
せる方法や、パターン寸法の異なる第１のフォトレジス
ト２９と第２のフォトレジスト３１とを用いる処理方法
によっても、段差を有するソースドレイン電極１３を有
する薄膜トランジスタを形成することができる。
【０２３５】以上図１から図２３を用いて説明した実施
例においてソースドレイン電極１３材料として、透明導
電膜を適用する例で説明したが、透明導電膜以外に、ソ
ースドレイン電極１３材料としては、アルミニウム（Ａ
ｌ）やチタン（Ｔｉ）やタンタル（Ｔａ）やモリブデン
（Ｍｏ）やタングステン（Ｗ）や、あるいはこれらの材
料の合金膜も適用することができる。
【０２３６】つぎに以上の説明と異なる実施例における
薄膜トランジスタの構造とその製造方法とを説明する。
以下に説明する実施例においては、薄膜トランジスタを
液晶表示装置のスイッチング素子として適用する場合の
構造とその製造方法である。まずはじめに本発明の実施
例における薄膜トランジスタの構造を図２４の断面図を
用いて説明する。
【０２３７】図２４に示すように、絶縁性を有しガラス
からなる基板１１上には光遮光性を有し金属被膜からな
る遮光膜２１と容量下部電極２３とを設ける。さらに遮
光膜２１と容量下部電極２３との上面に層間絶縁膜３３
を設ける。
【０２３８】ここで遮光膜２１は基板１１下面からの光
が薄膜トランジスタに照射され、この薄膜トランジスタ
に光リーク電流が流れることを防止している。このため
遮光膜２１の平面パターン形状は、薄膜トランジスタと
ほぼ同じ大きさか、あるいはやや大きなパターン形状に
なるようにする。
【０２３９】さらに容量下部電極２３は、層間絶縁膜３
３を介してその上面に設ける画素電極２５とで、金属−
絶縁膜−金属構造の容量を構成し、薄膜トランジスタの
ドレインに接続している。そしてこの容量によって、デ
ータ線を介して書き込んだ印加電圧を、つぎに書き込み
までの時間保持する役割をもつ。すなわち、画素電極２
５は容量の上部電極としての役割ももつ。
【０２４０】このように層間絶縁膜３３はデータ保持容
量の絶縁膜としての役割と、遮光膜２１と薄膜トランジ
スタとの絶縁分離としての役割とを備えている。
【０２４１】さらにこの層間絶縁膜３３の上面に、その
間に隙間を設けるようにソースドレイン電極１３と、ド
レインに接続する画素電極２３とを設ける。このソース
ドレイン電極１３と画素電極２３とは、透明導電膜で構
成する。
【０２４２】そしてこのソースドレイン電極１３には段
差を設け、その断面形状を階段状になるように構成す
る。このソースドレイン電極１３に設ける段差の寸法
は、好ましくはソースドレイン電極１３の膜厚の半分程
度とする。すなわちその表面からソースドレイン電極１
３膜厚のおよそ半分の深さ寸法の段差とする。
【０２４３】この段差を有するソースドレイン電極１３
上に非単結晶シリコン膜からなる半導体膜１５を設け、
さらにこの半導体膜１５上に酸化シリコン膜からなるゲ
ート絶縁膜１７を設ける。さらにまた、このゲート絶縁
膜１７上にモリブデン膜からなるゲート電極１９を設け
る。そしてシリコン膜からなる半導体膜１５が薄膜トラ
ンジスタの活性領域となる。
【０２４４】このようにゲート電極１９の金属と、ゲー
ト絶縁膜１７の絶縁膜と、半導体膜１５の半導体との構
造を有する薄膜トランジスタを構成する。
【０２４５】本発明の薄膜トランジスタ構造において
は、図２４に示すように、ソースドレイン電極１３に段
差を設け、その断面形状を階段状にする。このようにソ
ースドレイン電極１３に段差を設けると、その上層に設
ける半導体膜１５の段差寸法を実質的に減少させること
ができる。
【０２４６】このため、パターニングしたソースドレイ
ン電極１３の側面領域と基板１１とにおいては、半導体
膜１５となる被膜の成長方向が異なることに起因する結
晶性の乱れを緩和することができる。したがって薄膜ト
ランジスタの特性、とくにしきい値電圧や移動度の劣化
やそのばらつきを小さくすることができる。
【０２４７】さらにソースドレイン電極１３に段差を設
ける本発明の薄膜トランジスタにおいては、ソースドレ
イン電極１３上に設ける被膜の段差被覆性が良好とな
る。この結果、ソースドレイン電極１３の段差領域にお
ける断線の発生を抑制し、薄膜トランジスタの素子欠陥
の発生を防止することができる。
【０２４８】さらに薄膜トランジスタの下面に、この薄
膜トランジスタへの光照射を防止するための遮光膜２１
を設けている。このため薄膜トランジスタに光リーク電
流が流れることを抑制している
【０２４９】つぎに図２４に示す薄膜トランジスタ構造
を形成するための製造方法を、説明する。
【０２５０】まずはじめに、基板１１上に遮光膜２１と
容量下部電極２３材料として、遮光性を有するタンタル
（Ｔａ）膜を全面に形成する。このタンタル膜は１００
ｎｍの膜厚で、スパッタリング法により形成する。
【０２５１】その後、タンタル膜上の全面にフォトレジ
スト（図示せず）を回転塗布法により形成し、所定のフ
ォトマスクを用いて露光処理と現像処理とを行い、フォ
トレジストを遮光膜２１と容量下部電極２３とのパター
ンに形成する。
【０２５２】その後、このパターニングしたフォトレジ
ストをエッチングマスクに用いて、反応性イオンエッチ
ング法により、タンタル膜をパターニングして遮光膜２
１と容量下部電極２３とを形成する。
【０２５３】このタンタル膜の反応性イオンエッチング
処理は、エッチングガスとして六フッ化イオウ（ＳＦ
6 ）と酸素（Ｏ2 ）とアルゴン（Ａｒ）との混合ガスを
用いて行う。
【０２５４】その後、全面に化学的気相成長法を用いて
酸化シリコン（ＳｉＯ2 ）膜からなる層間絶縁膜３３
を、５００ｎｍの膜厚で形成する。この層間絶縁膜３３
は、モノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）とを反応ガ
スとして用いて形成する。
【０２５５】その後のソースドレイン電極１３と半導体
膜１５とゲート絶縁膜１７とゲート電極１９との形成方
法は、図１から図２０を用いて説明した方法と同じ処理
工程により形成することができるので、詳細な説明は省
略する。
【０２５６】つぎに図２４を用いて説明した実施例と異
なる実施例における薄膜トランジスタの構造とその製造
方法とを説明する。以下に説明する実施例においては、
薄膜トランジスタを液晶表示装置のスイッチング素子と
して適用する場合の構造と製造方法である。まずはじめ
に本発明の実施例における薄膜トランジスタの構造を図
２５の断面図を用いて説明する。
【０２５７】図２５に示すように、絶縁性を有しガラス
からなる基板１１上には光遮光性を有し金属被膜からな
る遮光膜２１と容量下部電極２３とを設ける。さらに遮
光膜２１と容量下部電極２３との上面に層間絶縁膜３３
を設ける。
【０２５８】ここで遮光膜２１は基板１１下面からの光
が薄膜トランジスタに照射され、この薄膜トランジスタ
に光リーク電流が流れることを防止している。このため
遮光膜２１の平面パターン形状は、薄膜トランジスタと
ほぼ同じ大きさか、あるいはやや大きなパターン形状に
なるようにする。
【０２５９】さらに容量下部電極２３は、層間絶縁膜３
３を介してその上面に設ける画素電極２５とで、金属−
絶縁膜−金属構造の容量を構成し、薄膜トランジスタの
ドレインに接続している。そしてこの容量によって、デ
ータ線を介して書き込んだ印加電圧を、つぎに書き込み
までの時間保持する役割をもつ。すなわち、画素電極２
５は容量の上部電極としての役割ももつ。
【０２６０】このように層間絶縁膜３３はデータ保持容
量の絶縁膜としての役割と、遮光膜２１と薄膜トランジ
スタとの絶縁分離としての役割とを備えている。
【０２６１】さらにこの層間絶縁膜３３の上面に、その
間に隙間を設けるようにソースドレイン電極１３と、ド
レインに接続する画素電極２３とを設ける。このソース
ドレイン電極１３と画素電極２３とは、透明導電膜で構
成する。
【０２６２】そしてこのソースドレイン電極１３には段
差を設け、その断面形状を階段状になるように構成す
る。このソースドレイン電極１３に設ける段差の寸法
は、好ましくはソースドレイン電極１３の膜厚の半分程
度とする。すなわち表面からソースドレイン電極１３膜
厚のおよそ半分の深さ寸法の段差とする。
【０２６３】この段差を有するソースドレイン電極１３
上にチタン（Ｔｉ）膜からなる中間膜３７を設ける。さ
らにこの中間膜３７上に非単結晶シリコン膜からなる半
導体膜１５を設け、さらにこの半導体膜１５上に酸化シ
リコン膜からなるゲート絶縁膜１７を設ける。さらにま
た、このゲート絶縁膜１７上にモリブデン膜からなるゲ
ート電極１９を設ける。そしてシリコン膜からなる半導
体膜１５が薄膜トランジスタの活性領域となる。
【０２６４】ここで中間膜３７の外周部は、半導体膜１
５の外周部と同一パターン形状とする。そしてシリコン
膜からなる半導体膜１５が薄膜トランジスタの活性領域
となる。
【０２６５】このようにゲート電極１９の金属と、ゲー
ト絶縁膜１７の絶縁膜と、半導体膜１５の半導体との構
造を有する薄膜トランジスタを構成する。
【０２６６】本発明の薄膜トランジスタ構造において
は、図２５に示すように、ソースドレイン電極１３に段
差を設け、その断面形状を階段状にする。このようにソ
ースドレイン電極１３に段差を設けると、上層に設ける
半導体膜１５の段差寸法を実質的に減少させることがで
きる。
【０２６７】このため、パターニングしたソースドレイ
ン電極１３の側面領域と基板１１とにおいては、半導体
膜１５となる被膜の成長方向が異なることに起因する結
晶性の乱れを緩和することができる。したがって薄膜ト
ランジスタの特性、とくにしきい値電圧や移動度の劣化
やそのばらつきを小さくすることができる。
【０２６８】さらにソースドレイン電極１３に段差を設
ける本発明の薄膜トランジスタにおいては、ソースドレ
イン電極１３上に設ける被膜の段差被覆性が良好とな
る。この結果、ソースドレイン電極１３の段差領域にお
ける断線の発生を抑制し、薄膜トランジスタの素子欠陥
の発生を防止することができる。
【０２６９】さらに薄膜トランジスタの下面に、この薄
膜トランジスタへの光照射を防止するための遮光膜２１
を設けている。このため薄膜トランジスタに光リーク電
流が流れることを抑制している
【０２７０】さらに図２５に示す薄膜トランジスタで
は、中間膜３７を設けることにより、透明導電膜からな
るソースドレイン電極１３と、半導体膜１５との相互の
反応を防止できるとともに、半導体膜１５と中間膜３７
との整流性を利用し、薄膜トランジスタのスイッチング
特性を改善することができる。
【０２７１】つぎに図２５に示す薄膜トランジスタ構造
を形成するための製造方法を、説明する。
【０２７２】まずはじめに、基板１１上に遮光膜２１と
容量下部電極２３材料として、遮光性を有するタンタル
（Ｔａ）膜を全面に形成する。このタンタル膜は１００
ｎｍの膜厚で、スパッタリング法により形成する。
【０２７３】その後、タンタル膜上の全面にフォトレジ
スト（図示せず）を回転塗布法により形成し、所定のフ
ォトマスクを用いて露光処理と現像処理とを行い、フォ
トレジストを遮光膜２１と容量下部電極２３とのパター
ンに形成する。
【０２７４】その後、このパターニングしたフォトレジ
ストをエッチングマスクに用いて、反応性イオンエッチ
ング法により、タンタル膜をパターニングして遮光膜２
１と容量下部電極２３とを形成する。
【０２７５】このタンタル膜の反応性イオンエッチング
処理は、エッチングガスとして六フッ化イオウ（ＳＦ
6 ）と酸素（Ｏ2 ）とアルゴン（Ａｒ）との混合ガスを
用いて行う。
【０２７６】その後、全面に化学的気相成長法を用いて
酸化シリコン（ＳｉＯ2 ）膜からなる層間絶縁膜３３
を、５００ｎｍの膜厚で形成する。この層間絶縁膜３３
は、モノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）とを反応ガ
スとして用いて形成する。
【０２７７】その後のソースドレイン電極１３と半導体
膜１５とゲート絶縁膜１７とゲート電極１９との形成方
法は、図１から図２０と図２１から図２３を用いて説明
した方法と同じ処理工程により形成することができるの
で、詳細な説明は省略する。
【０２７８】この図２５を用いて説明した実施例におい
て、中間膜３７に不純物イオンとしてリン（Ｐ）イオン
を導入してもよい。この中間膜３７に不純物イオンを導
入すると、この中間膜３７に接触する半導体膜１５にリ
ンイオンを拡散させることができ、半導体膜１５の導電
型をＮ型とすることができる。
【０２７９】このように半導体膜１５の導電型をＮ型の
半導体にすると、薄膜トランジスタのチャネル領域をＮ
型とすることができ、リーク電流を低減し、さらに半導
体膜１５とソースドレイン電極１３と中間膜３７との相
互にの接続抵抗を低くすることができる。
【０２８０】この不純物イオンを含む中間膜３７の形成
は、反応性スパッタリング装置を用いて、反応ガスとし
てホスフィン（ＰＨ3 ）を導入して、リンイオンを含む
チタンを形成すればよい。
【０２８１】つぎに図２５を用いて説明した実施例と異
なる実施例における薄膜トランジスタの構造とその製造
方法とを説明する。以下に説明する実施例においては、
薄膜トランジスタを液晶表示装置のスイッチング素子と
して適用する場合の構造と製造方法である。まずはじめ
に本発明の実施例における薄膜トランジスタの構造を図
２６の断面図を用いて説明する。
【０２８２】図２６に示すように、絶縁性を有しガラス
からなる基板１１上には光遮光性を有し金属被膜からな
る遮光膜２１と容量下部電極２３とを設ける。さらにこ
の容量下部電極２３の表面に酸化タンタル膜（Ｔａ2 Ｏ
5 ）からなる酸化膜３５を設ける。またさらに遮光膜２
１と容量下部電極２３との上面に層間絶縁膜３３を設け
る。
【０２８３】ここで遮光膜２１は基板１１下面からの光
が薄膜トランジスタに照射され、この薄膜トランジスタ
に光リーク電流が流れることを防止している。このため
遮光膜２１の平面パターン形状は、薄膜トランジスタと
ほぼ同じ大きさか、あるいはやや大きなパターン形状に
なるようにする。
【０２８４】さらに容量下部電極２３は、その表面の酸
化膜３５と層間絶縁膜３３を介してその上面に設ける画
素電極２５とで、金属−絶縁膜−金属構造の容量を構成
し、薄膜トランジスタのドレインに接続している。そし
てこの容量によって、データ線を介して書き込んだ印加
電圧を、つぎに書き込みまでの時間保持する役割をも
つ。
【０２８５】さらに容量下部電極２３表面の酸化膜３５
は層間絶縁膜３７にピンホールなどの膜欠陥が生じた場
合においても、酸化膜３５の働きによって画素電極２５
と容量下部電極２３との電気的短絡の発生を防止する役
割をもつ。
【０２８６】このように層間絶縁膜３３はデータ保持容
量の絶縁膜としての役割と、遮光膜２１と薄膜トランジ
スタとの絶縁分離としての役割とを備えている。
【０２８７】さらにこの層間絶縁膜３３の上面に、その
間に隙間を設けるようにソースドレイン電極１３と、ド
レインに接続する画素電極２３とを設ける。このソース
ドレイン電極１３と画素電極２３とは、透明導電膜で構
成する。
【０２８８】そしてこのソースドレイン電極１３には段
差を設け、その断面形状を階段状になるように構成す
る。このソースドレイン電極１３に設ける段差の寸法
は、好ましくはソースドレイン電極１３の膜厚の半分程
度とする。すなわち表面からソースドレイン電極１３膜
厚のおよそ半分の深さ寸法の段差とする。
【０２８９】この段差を有するソースドレイン電極１３
上にに非単結晶シリコン膜からなる半導体膜１５を設
け、さらにこの半導体膜１５上に酸化シリコン膜からな
るゲート絶縁膜１７を設ける。さらにまた、このゲート
絶縁膜１７上にモリブデン膜からなるゲート電極１９を
設ける。そしてシリコン膜からなる半導体膜１５が薄膜
トランジスタの活性領域となる。
【０２９０】このようにゲート電極１９の金属と、ゲー
ト絶縁膜１７の絶縁膜と、半導体膜１５の半導体との構
造を有する薄膜トランジスタを構成する。
【０２９１】本発明の薄膜トランジスタ構造において
は、図２６に示すように、ソースドレイン電極１３に段
差を設け、その断面形状を階段状にする。このようにソ
ースドレイン電極１３に段差を設けると、上層に設ける
半導体膜１５の段差寸法を実質的に減少させることがで
きる。
【０２９２】このため、パターニングしたソースドレイ
ン電極１３の側面領域と基板１１とにおいては、半導体
膜１５となる被膜の成長方向が異なることに起因する結
晶性の乱れを緩和することができる。したがって薄膜ト
ランジスタの特性、とくにしきい値電圧や移動度の劣化
やそのばらつきを小さくすることができる。
【０２９３】さらにソースドレイン電極１３に段差を設
ける本発明の薄膜トランジスタにおいては、ソースドレ
イン電極１３上に設ける被膜の段差被覆性が良好とな
る。この結果、ソースドレイン電極１３の段差領域にお
ける断線の発生を防止して、薄膜トランジスタの素子欠
陥の発生を抑制することができる。
【０２９４】さらに薄膜トランジスタの下面に、この薄
膜トランジスタへの光照射を防止するための遮光膜２１
を設けている。このため薄膜トランジスタに光リーク電
流が流れることを抑制している
【０２９５】さらに図２６に示す薄膜トランジスタにお
いては、容量下部電極２３表面に酸化膜３５を設けてい
る。この酸化膜３５は層間絶縁膜３７にピンホールなど
の膜欠陥が生じた場合においても、酸化膜３５の働きに
よって画素電極２５と容量下部電極２３との電気的短絡
の発生を防止することができる。
【０２９６】つぎに図２６に示す薄膜トランジスタ構造
を形成するための製造方法を、説明する。
【０２９７】図２６に示すようにまずはじめに、基板１
１上の全面に遮光膜２１と容量下部電極２３材料とし
て、遮光性を有するタンタル（Ｔａ）膜を形成する。こ
のタンタル膜は１００ｎｍの膜厚で、スパッタリング法
により形成する。
【０２９８】その後、タンタル膜上の全面にフォトレジ
スト（図示せず）を回転塗布法により形成し、所定のフ
ォトマスクを用いて露光処理と現像処理とを行い、フォ
トレジストを遮光膜２１と容量下部電極２３とのパター
ンに形成する。
【０２９９】その後、このパターニングしたフォトレジ
ストをエッチングマスクに用いて、反応性イオンエッチ
ング法により、タンタル膜をパターニングして遮光膜２
１と容量下部電極２３とを形成する。
【０３００】このタンタル膜の反応性イオンエッチング
処理は、エッチングガスとして六フッ化イオウ（ＳＦ
6 ）と酸素（Ｏ2 ）とアルゴン（Ａｒ）との混合ガスを
用いて行う。
【０３０１】その後、容量下部電極２３の表面に酸化膜
３５を５０ｎｍの膜厚で形成する。酸化膜３５は、クエ
ン酸を陽極酸化液として用い、白金板とタンタル膜との
間に直流電圧を印加する陽極酸化処理によって形成す
る。
【０３０２】その後、全面に化学的気相成長法を用いて
酸化シリコン（ＳｉＯ2 ）膜からなる層間絶縁膜３３
を、５００ｎｍの膜厚で形成する。この層間絶縁膜３３
は、モノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）とを反応ガ
スとして用いて形成する。
【０３０３】その後のソースドレイン電極１３と半導体
膜１５とゲート絶縁膜１７とゲート電極１９との形成方
法は、図１から図２０と図２１から図２３を用いて説明
した方法と同じ処理工程により形成することができるの
で、詳細な説明は省略する。
【０３０４】この図２６を説明した実施例においても、
ソースドレイン電極１３と半導体膜１５との間にチタン
（Ｔｉ）膜からなる中間膜を設けてもよい。
【０３０５】中間膜を設けることにより、透明導電膜か
らなるソースドレイン電極１３と半導体膜１５との相互
の反応を防止できるとともに、半導体膜１５と中間膜と
の整流性を利用し、薄膜トランジスタのスイッチング特
性を改善することができる。
【０３０６】さらにこの図２６を用いて説明した実施例
において、中間膜に不純物イオンとしてリン（Ｐ）イオ
ンを導入してもよい。この中間膜に不純物イオンを導入
すると、この中間膜に接触する半導体膜１５にリンイオ
ンを拡散させることができ、半導体膜１５の導電型をＮ
型とすることができる。
【０３０７】このように半導体膜１５の導電型をＮ型の
半導体にすると、薄膜トランジスタのチャネル領域をＮ
型とすることができ、リーク電流を低減し、さらに半導
体膜１５とソースドレイン電極１３と中間膜との相互に
の接続抵抗を低くすることができる。
【０３０８】この不純物イオンを含む中間膜３７の形成
は、反応性スパッタリング装置を用いて、反応ガスとし
てホスフィン（ＰＨ3 ）を導入して、リンイオンを含む
チタンを形成すればよい。
【０３０９】以上の実施例の説明では、ゲート電極１９
としてはモリブデン（Ｍｏ）を用いる実施例で説明した
がモリブデン以外に、タンタル（Ｔａ）やチタン（Ｔ
ｉ）やアルミニウム（Ａｌ）やタングステン（Ｗ）や、
あるいはこれらの合金膜も適用することができる。
【０３１０】さらに中間膜３７に添加する不純物イオン
としては、リン（Ｐ）イオン以外に窒素（Ｎ）やホウ素
（Ｂ）や砒素（Ａｓ）の不純物イオンを適用することが
できる。
【０３１１】さらに半導体膜１５として非晶質シリコン
膜や多結晶シリコン膜からなる非単結晶シリコン膜を本
発明では適用するが、これらの被膜にアルゴンレーザ光
を照射して、その粒径を大きくした非単結晶シリコン膜
や単結晶シリコン膜や、あるいは単結晶シリコン膜と非
単結晶シリコン膜とが混在する半導体膜も、本発明では
適用することができる。
【０３１２】さらにゲート絶縁膜１７としては酸化シリ
コン膜を適用する実施例で以上説明したが、酸化シリコ
ン膜以外に窒化シリコン膜や酸化タンタル膜や酸化窒化
シリコン膜や酸化アルミニウム膜や、あるいはこれらの
被膜の複合膜もゲート絶縁膜として、本発明では適用す
ることができる。
【０３１３】さらに以上説明した本発明の実施例におい
ては、層間絶縁膜３３として酸化シリコン膜を用いる例
で説明したが、酸化シリコン膜以外にリンやボロンを含
む酸化シリコン膜や窒化シリコン膜や酸化タンタル膜
や、あるいは有機樹脂絶縁膜であるポリイミド膜やカラ
ーフィルター膜も層間絶縁膜３３として適用することが
できる。
【０３１４】あるいは層間絶縁膜３３としては、塗布ガ
ラス（ＳＯＧ）膜を用いてもよい。この塗布ガラス膜は
酸化シリコンと溶媒とを混合したものであり、回転塗布
法により基板１１に形成後、２５０℃から３００℃の温
度で加熱処理して、塗布ガラス膜中の溶媒を蒸発させて
形成する。
【０３１５】さらに以上の実施例の説明では、ソースド
レイン電極１３に設ける段差として１つの段差を設ける
例で説明したが、本発明の薄膜トランジスタにおいて
は、複数の段差をソースドレイン電極１３に設けてもよ
い。
【０３１６】このように複数の段差をソースドレイン電
極１３に設けると、このソースドレイン電極１３上層の
半導体膜１５の実質的な段差寸法をさらに減少させるこ
とができ、よりいっそうしきい値電圧や移動度の薄膜ト
ランジスタ特性の向上と、そのばらつきを小さくするこ
とができる。
【０３１７】この複数の段差を有するソースドレイン電
極の形成方法としては、ソースドレイン電極のエッチン
グマスクとして用いるフォトレジストを複数回アッシン
グ処理する方法や、複数のフォトマスクを用いてパター
ニングする方法や、これらの処理方法を組み合わせる製
造方法を採用すればよい。
【０３１８】
【発明の効果】以上の説明から明らかなように本発明の
実施例における薄膜トランジスタ構造においては、ソー
スドレイン電極に段差を設け、その断面形状を階段状に
している。このようにソースドレイン電極に段差を設け
ると、上層に設ける半導体膜の段差寸法を実質的に減少
させることができる。
【０３１９】このため、パターニングしたソースドレイ
ン電極の側面領域と基板とにおいては、半導体膜となる
被膜の成長方向が異なることに起因する結晶性の乱れを
緩和することができる。
【０３２０】したがって薄膜トランジスタの特性、とく
にしきい値電圧や移動度の劣化やそのばらつきを小さく
することができる。
【０３２１】さらにソースドレイン電極に段差を設ける
本発明の薄膜トランジスタにおいては、ソースドレイン
電極上に設ける被膜の段差被覆性が良好となる。この結
果、ソースドレイン電極の段差領域における断線の発生
を抑制し、薄膜トランジスタの素子欠陥の発生を防止す
ることができる。
【０３２２】さらに本発明の実施例における薄膜トラン
ジスタにおいては、ソースドレイン電極と半導体膜との
間に中間膜を設けている。このことにより、ソースドレ
イン電極と半導体膜との相互の反応を防止できるととも
に、半導体膜と中間膜との整流性を利用し、薄膜トラン
ジスタのスイッチング特性を改善することができる。
【０３２３】さらに本発明の実施例における薄膜トラン
ジスタにおいては、中間膜に不純物イオンを導入しても
よい。この中間膜に不純物イオンを導入すると、この中
間膜に接触する半導体膜に不純物イオンを拡散させるこ
とができ、薄膜トランジスタのリーク電流を低減し、さ
らに半導体膜とソースドレイン電極と中間膜との相互に
の接続抵抗を低くすることができる。
【０３２４】さらに本発明の薄膜トランジスタの下面
に、この薄膜トランジスタへの光照射を防止するための
遮光膜を設けている。このため薄膜トランジスタに光リ
ーク電流が流れることを抑制している
【０３２５】さらに本発明の薄膜トランジスタにおいて
は、容量下部電極表面に酸化膜を設けている。この酸化
膜は層間絶縁膜にピンホールなどの膜欠陥が生じた場合
においても、酸化膜の働きによって画素電極と容量下部
電極との電気的短絡の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例における薄膜トランジスタの構
造とその製造方法とを示す断面図である。
【図２】本発明の実施例における薄膜トランジスタの構
造とその製造方法とを示す断面図である。
【図３】本発明の実施例における薄膜トランジスタの構
造とその製造方法とを示す断面図である。
【図４】本発明の実施例における薄膜トランジスタの構
造とその製造方法とを示す断面図である。
【図５】本発明の実施例における薄膜トランジスタの構
造とその製造方法とを示す断面図である。
【図６】本発明の実施例における薄膜トランジスタの構
造とその製造方法とを示す断面図である。
【図７】本発明の実施例における薄膜トランジスタの構
造とその製造方法とを示す断面図である。
【図８】本発明の実施例における薄膜トランジスタの構
造とその製造方法とを示す断面図である。
【図９】本発明の実施例における薄膜トランジスタの構
造とその製造方法とを示す断面図である。
【図１０】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図１１】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図１２】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図１３】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図１４】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図１５】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図１６】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図１７】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図１８】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図１９】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図２０】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図２１】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図２２】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図２３】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図２４】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図２５】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図２６】本発明の実施例における薄膜トランジスタの
構造とその製造方法とを示す断面図である。
【図２７】従来技術における薄膜トランジスタの構造と
その製造方法とを示す断面図である。
【符号の説明】 １１ 基板 １３ ソースドレイン電極 １５ 半導体膜 １７ ゲート絶縁膜 １９ ゲート電極 ２７ フォトレジスト ３５ 酸化膜 ３７ 中間膜

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 基板上に設けるソースドレイン電極と、
    ソースドレイン電極上に設ける半導体膜と、半導体膜上
    に設けるゲート絶縁膜と、ゲート絶縁膜上に設けるゲー
    ト電極とを備え、ソースドレイン電極の断面形状は段差
    を有することを特徴とする薄膜トランジスタ。
  2. 【請求項２】 基板上に設けるソースドレイン電極と、
    ソースドレイン電極上に設ける中間膜と、中間膜上に設
    ける半導体膜と、半導体膜上に設けるゲート絶縁膜と、
    ゲート絶縁膜上に設けるゲート電極とを備え、ソースド
    レイン電極の断面形状は段差を有することを特徴とする
    薄膜トランジスタ。
  3. 【請求項３】 基板上に設けるソースドレイン電極と、
    ソースドレイン電極上に設け不純物を含む中間膜と、中
    間膜上に設ける半導体膜と、半導体膜上に設けるゲート
    絶縁膜と、ゲート絶縁膜上に設けるゲート電極とを備
    え、ソースドレイン電極の断面形状は段差を有すること
    を特徴とする薄膜トランジスタ。
  4. 【請求項４】 基板上に設ける遮光膜と、遮光膜上に設
    ける層間絶縁膜と、層間絶縁膜上に設けるソースドレイ
    ン電極と、このソースドレイン電極上に設ける半導体膜
    と、半導体膜上に設けるゲート絶縁膜と、ゲート絶縁膜
    上に設けるゲート電極とを備え、ソースドレイン電極の
    断面形状は段差を有することを特徴とする薄膜トランジ
    スタ。
  5. 【請求項５】 基板上に設ける遮光膜と、遮光膜上に設
    ける層間絶縁膜と、層間絶縁膜上面に設けるソースドレ
    イン電極と、このソースドレイン電極上に設ける中間膜
    と、中間膜上に設ける半導体膜と、半導体膜上に設ける
    ゲート絶縁膜と、ゲート絶縁膜上に設けるゲート電極と
    を備え、ソースドレイン電極の断面形状は段差を有する
    ことを特徴とする薄膜トランジスタ。
  6. 【請求項６】 基板上に設ける遮光膜と、遮光膜上に設
    ける層間絶縁膜と、層間絶縁膜上に設けるソースドレイ
    ン電極と、このソースドレイン電極上に設け不純物を含
    む中間膜と、中間膜上に設ける半導体膜と、半導体膜上
    に設けるゲート絶縁膜と、ゲート絶縁膜上に設けるゲー
    ト電極とを備え、ソースドレイン電極の断面形状は段差
    を有することを特徴とする薄膜トランジスタ。
  7. 【請求項７】 基板上に設ける遮光膜と容量下部電極
    と、遮光膜と容量下部電極上に設ける層間絶縁膜と、層
    間絶縁膜上に設けるソースドレイン電極と、ソースドレ
    イン電極上に設ける半導体膜と、半導体膜上に設けるゲ
    ート絶縁膜と、ゲート絶縁膜上に設けるゲート電極とを
    備え、ソースドレイン電極の断面形状は段差を有するこ
    とを特徴とする薄膜トランジスタ。
  8. 【請求項８】 基板上に設ける遮光膜と容量下部電極
    と、遮光膜と容量下部電極上に設ける層間絶縁膜と、層
    間絶縁膜上に設けるソースドレイン電極と、ソースドレ
    イン電極上に設ける中間膜と、中間膜上に設ける半導体
    膜と、半導体膜上に設けるゲート絶縁膜と、ゲート絶縁
    膜上に設けるゲート電極とを備え、ソースドレイン電極
    の断面形状は段差を有することを特徴とする薄膜トラン
    ジスタ。
  9. 【請求項９】 基板上に設ける遮光膜と容量下部電極
    と、遮光膜と容量下部電極上面に設ける層間絶縁膜と、
    層間絶縁膜上に設けるソースドレイン電極と、ソースド
    レイン電極上に設け不純物を含む中間膜と、中間膜上に
    設ける半導体膜と、半導体膜上に設けるゲート絶縁膜
    と、ゲート絶縁膜上に設けるゲート電極とを備え、ソー
    スドレイン電極の断面形状は段差を有することを特徴と
    する薄膜トランジスタ。
  10. 【請求項１０】 基板上に設ける遮光膜と容量下部電極
    と、容量下部電極上面に設ける酸化膜と、遮光膜と酸化
    膜上に設ける層間絶縁膜と、この層間絶縁膜上に設ける
    ソースドレイン電極と、ソースドレイン電極上に設ける
    半導体膜と、半導体膜上に設けるゲート絶縁膜と、ゲー
    ト絶縁膜上に設けるゲート電極とを備え、ソースドレイ
    ン電極の断面形状は段差を有することを特徴とする薄膜
    トランジスタ。
  11. 【請求項１１】 基板上に設ける遮光膜と容量下部電極
    と、容量下部電極上に設ける酸化膜と、遮光膜と酸化膜
    上に設ける層間絶縁膜と、層間絶縁膜上に設けるソース
    ドレイン電極と、ソースドレイン電極上に設ける中間膜
    と、中間膜上に設ける半導体膜と、半導体膜上に設ける
    ゲート絶縁膜と、ゲート絶縁膜上に設けるゲート電極と
    を備え、ソースドレイン電極の断面形状は段差を有する
    ことを特徴とする薄膜トランジスタ。
  12. 【請求項１２】 基板上に設ける遮光膜と容量下部電極
    と、容量下部電極上に設ける酸化膜と、遮光膜と酸化膜
    上に設ける層間絶縁膜と、層間絶縁膜上に設けるソース
    ドレイン電極と、ソースドレイン電極上に設け不純物イ
    オンを含む中間膜と、中間膜上に設ける半導体膜と、半
    導体膜上に設けるゲート絶縁膜と、ゲート絶縁膜上に設
    けるゲート電極とを備え、ソースドレイン電極の断面形
    状は段差を有することを特徴とする薄膜トランジスタ。
  13. 【請求項１３】 基板上にソースドレイン電極材料を形
    成し、ソースドレイン電極材料上にフォトレジストを形
    成し、フォトレジストをエッチングマスクに用いてソー
    スドレイン電極材料をエッチングし、フォトレジストを
    アッシング処理し、さらにフォトレジストをエッチング
    マスクに用いてソースドレイン電極材料の膜厚の途中ま
    でエッチングしてソースドレイン電極を形成する工程
    と、半導体膜材料とゲート絶縁膜材料とゲート電極材料
    とを順次形成し、ゲート電極材料上にフォトレジストを
    形成する工程と、フォトレジストをエッチングマスクに
    用いて半導体膜材料とゲート絶縁膜材料とゲート電極材
    料とをエッチングして半導体膜とゲート絶縁膜とゲート
    電極とを形成する工程とを有することを特徴とする薄膜
    トランジスタの製造方法。
  14. 【請求項１４】 基板上にソースドレイン電極材料と中
    間膜を形成し、中間膜上にフォトレジストを形成し、フ
    ォトレジストをエッチングマスクに用いて中間膜とソー
    スドレイン電極材料をエッチングし、フォトレジストを
    アッシング処理し、さらにフォトレジストをエッチング
    マスクに用いて中間膜をエッチングしさらにソースドレ
    イン電極材料の膜厚の途中までエッチングしてソースド
    レイン電極を形成する工程と、半導体膜材料とゲート絶
    縁膜材料とゲート電極材料とを順次形成し、ゲート電極
    材料上にフォトレジストを形成する工程と、フォトレジ
    ストをエッチングマスクに用いて半導体膜材料とゲート
    絶縁膜材料とゲート電極材料とをエッチングして半導体
    膜とゲート絶縁膜とゲート電極とを形成する工程とを有
    することを特徴とする薄膜トランジスタの製造方法。
  15. 【請求項１５】 基板上にソースドレイン電極材料を形
    成し、ソースドレイン電極材料上にフォトレジストを形
    成し、フォトレジストをエッチングマスクに用いてソー
    スドレイン電極材料の膜厚の途中までエッチングし、フ
    ォトレジストをアッシング処理し、さらにフォトレジス
    トをエッチングマスクに用いてソースドレイン電極材料
    をエッチングしてソースドレイン電極を形成する工程
    と、半導体膜材料とゲート絶縁膜材料とゲート電極材料
    とを順次形成し、ゲート電極材料上にフォトレジストを
    形成する工程と、フォトレジストをエッチングマスクに
    用いて半導体膜材料とゲート絶縁膜材料とゲート電極材
    料とをエッチングして半導体膜とゲート絶縁膜とゲート
    電極とを形成する工程とを有することを特徴とする薄膜
    トランジスタの製造方法。
  16. 【請求項１６】 基板上にソースドレイン電極材料と中
    間膜を形成し、中間膜上にフォトレジストを形成し、フ
    ォトレジストをエッチングマスクに用いて中間膜をエッ
    チングしさらにソースドレイン電極材料の膜厚の途中ま
    でエッチングし、フォトレジストをアッシング処理し、
    さらにフォトレジストをエッチングマスクに用いて中間
    膜とソースドレイン電極材料をエッチングしてソースド
    レイン電極を形成する工程と、半導体膜材料とゲート絶
    縁膜材料とゲート電極材料とを順次形成し、ゲート電極
    材料上にフォトレジストを形成する工程と、フォトレジ
    ストをエッチングマスクに用いて半導体膜材料とゲート
    絶縁膜材料とゲート電極材料とをエッチングして半導体
    膜とゲート絶縁膜とゲート電極とを形成する工程とを有
    することを特徴とする薄膜トランジスタの製造方法。
  17. 【請求項１７】 基板上にソースドレイン電極材料を形
    成し、ソースドレイン電極材料上にフォトレジストを形
    成し、フォトレジストをエッチングマスクに用いてソー
    スドレイン電極材料の膜厚の途中までエッチングし、フ
    ォトレジストを加熱処理して軟化させ、さらにフォトレ
    ジストをエッチングマスクに用いてソースドレイン電極
    材料をエッチングしてソースドレイン電極を形成する工
    程と、半導体膜材料とゲート絶縁膜材料とゲート電極材
    料とを順次形成し、ゲート電極材料上にフォトレジスト
    を形成する工程と、フォトレジストをエッチングマスク
    に用いて半導体膜材料とゲート絶縁膜材料とゲート電極
    材料とをエッチングして半導体膜とゲート絶縁膜とゲー
    ト電極とを形成する工程とを有することを特徴とする薄
    膜トランジスタの製造方法。
  18. 【請求項１８】 基板上にソースドレイン電極材料を形
    成し、ソースドレイン電極材料上に第１のフォトレジス
    トを形成し、フォトレジストをエッチングマスクに用い
    てソースドレイン電極材料をエッチングし、第１のフォ
    トレジストを除去し、さらにソースドレイン電極材料上
    に第１のフォトレジストより小さなパターン寸法の第２
    のフォトレジストを形成し、第２のフォトレジストをエ
    ッチングマスクに用いてソースドレイン電極材料の膜厚
    の途中までエッチングしてソースドレイン電極を形成す
    る工程と、半導体膜材料とゲート絶縁膜材料とゲート電
    極材料とを順次形成し、ゲート電極材料上にフォトレジ
    ストを形成する工程と、フォトレジストをエッチングマ
    スクに用いて半導体膜材料とゲート絶縁膜材料とゲート
    電極材料とをエッチングして半導体膜とゲート絶縁膜と
    ゲート電極とを形成する工程とを有することを特徴とす
    る薄膜トランジスタの製造方法。
  19. 【請求項１９】 基板上にソースドレイン電極材料を形
    成し、ソースドレイン電極材料上に第１のフォトレジス
    トを形成し、フォトレジストをエッチングマスクに用い
    てソースドレイン電極材料を膜厚の途中までエッチング
    し、第１のフォトレジストを除去し、さらにソースドレ
    イン電極材料上に第１のフォトレジストより小さなパタ
    ーン寸法の第２のフォトレジストを形成し、第２のフォ
    トレジストをエッチングマスクに用いてソースドレイン
    電極材料をエッチングしてソースドレイン電極を形成す
    る工程と、半導体膜材料とゲート絶縁膜材料とゲート電
    極材料とを順次形成し、ゲート電極材料上にフォトレジ
    ストを形成する工程と、フォトレジストをエッチングマ
    スクに用いて半導体膜材料とゲート絶縁膜材料とゲート
    電極材料とをエッチングして半導体膜とゲート絶縁膜と
    ゲート電極とを形成する工程とを有することを特徴とす
    る薄膜トランジスタの製造方法。
  20. 【請求項２０】 基板上にソースドレイン電極材料を形
    成し、ソースドレイン電極材料上に第１のフォトレジス
    トを形成し、第１のフォトレジストをエッチングマスク
    に用いてソースドレイン電極材料の膜厚の途中までエッ
    チングし、第１のフォトレジストを除去し、さらにソー
    スドレイン電極材料上に第１のフォトレジストより大き
    なパターン寸法の第２のフォトレジストを形成し、第２
    のフォトレジストをエッチングマスクに用いてソースド
    レイン電極材料をエッチングしてソースドレイン電極を
    形成する工程と、半導体膜材料とゲート絶縁膜材料とゲ
    ート電極材料とを順次形成し、ゲート電極材料上にフォ
    トレジストを形成する工程と、フォトレジストをエッチ
    ングマスクに用いて半導体膜材料とゲート絶縁膜材料と
    ゲート電極材料とをエッチングして半導体膜とゲート絶
    縁膜とゲート電極とを形成する工程とを有することを特
    徴とする薄膜トランジスタの製造方法。
  21. 【請求項２１】 基板上に遮光膜材料を形成し、遮光膜
    材料上にフォトレジストを形成し、フォトレジストをエ
    ッチングマスクに用いて遮光膜材料をエッチングして遮
    光膜を形成し、層間絶縁膜を形成する工程と、この層間
    絶縁膜上にソースドレイン電極材料を形成し、ソースド
    レイン電極材料上にフォトレジストを形成し、フォトレ
    ジストをエッチングマスクに用いてソースドレイン電極
    材料をエッチングし、フォトレジストをアッシング処理
    し、さらにフォトレジストをエッチングマスクに用いて
    ソースドレイン電極材料の膜厚の途中までエッチングし
    てソースドレイン電極を形成する工程と、半導体膜材料
    とゲート絶縁膜材料とゲート電極材料とを順次形成し、
    ゲート電極材料上にフォトレジストを形成する工程と、
    フォトレジストをエッチングマスクに用いて半導体膜材
    料とゲート絶縁膜材料とゲート電極材料とをエッチング
    して半導体膜とゲート絶縁膜とゲート電極とを形成する
    工程とを有することを特徴とする薄膜トランジスタの製
    造方法。
  22. 【請求項２２】 基板上に遮光膜材料を形成し、遮光膜
    材料上にフォトレジストを形成し、フォトレジストをエ
    ッチングマスクに用いて遮光膜材料をエッチングして遮
    光膜を形成し、層間絶縁膜を形成する工程と、この層間
    絶縁膜上にソースドレイン電極材料と中間膜を形成し、
    中間膜上にフォトレジストを形成し、フォトレジストを
    エッチングマスクに用いて中間膜とソースドレイン電極
    材料をエッチングし、フォトレジストをアッシング処理
    し、さらにフォトレジストをエッチングマスクに用いて
    中間膜とソースドレイン電極材料の膜厚の途中までエッ
    チングしてソースドレイン電極を形成する工程と、半導
    体膜材料とゲート絶縁膜材料とゲート電極材料とを順次
    形成し、ゲート電極材料上にフォトレジストを形成する
    工程と、フォトレジストをエッチングマスクに用いて半
    導体膜材料とゲート絶縁膜材料とゲート電極材料とをエ
    ッチングして半導体膜とゲート絶縁膜とゲート電極とを
    形成する工程とを有することを特徴とする薄膜トランジ
    スタの製造方法。
  23. 【請求項２３】 基板上に遮光膜材料を形成し、遮光膜
    材料上にフォトレジストを形成し、フォトレジストをエ
    ッチングマスクに用いて遮光膜材料をエッチングして遮
    光膜を形成し、層間絶縁膜を形成する工程と、この層間
    絶縁膜上にソースドレイン電極材料を形成し、ソースド
    レイン電極材料上にフォトレジストを形成し、フォトレ
    ジストをエッチングマスクに用いてソースドレイン電極
    材料の膜厚の途中までエッチングし、フォトレジストを
    アッシング処理し、さらにフォトレジストをエッチング
    マスクに用いてソースドレイン電極材料をエッチングし
    てソースドレイン電極を形成する工程と、半導体膜材料
    とゲート絶縁膜材料とゲート電極材料とを順次形成し、
    ゲート電極材料上にフォトレジストを形成する工程と、
    フォトレジストをエッチングマスクに用いて半導体膜材
    料とゲート絶縁膜材料とゲート電極材料とをエッチング
    して半導体膜とゲート絶縁膜とゲート電極とを形成する
    工程とを有することを特徴とする薄膜トランジスタの製
    造方法。
  24. 【請求項２４】 基板上に遮光膜材料を形成し、遮光膜
    材料上にフォトレジストを形成し、フォトレジストをエ
    ッチングマスクに用いて遮光膜材料をエッチングして遮
    光膜を形成し、層間絶縁膜を形成する工程と、この層間
    絶縁膜上にソースドレイン電極材料と中間膜を形成し、
    中間膜上にフォトレジストを形成し、フォトレジストを
    エッチングマスクに用いて中間膜とソースドレイン電極
    材料の膜厚の途中までエッチングし、フォトレジストを
    アッシング処理し、さらにフォトレジストをエッチング
    マスクに用いて中間膜とソースドレイン電極材料をエッ
    チングしてソースドレイン電極を形成する工程と、半導
    体膜材料とゲート絶縁膜材料とゲート電極材料とを順次
    形成し、ゲート電極材料上にフォトレジストを形成する
    工程と、フォトレジストをエッチングマスクに用いて半
    導体膜材料とゲート絶縁膜材料とゲート電極材料とをエ
    ッチングして半導体膜とゲート絶縁膜とゲート電極とを
    形成する工程とを有することを特徴とする薄膜トランジ
    スタの製造方法。
  25. 【請求項２５】 基板上に遮光膜材料を形成し、遮光膜
    材料上にフォトレジストを形成し、フォトレジストをエ
    ッチングマスクに用いて遮光膜材料をエッチングして遮
    光膜を形成し、層間絶縁膜を形成する工程と、層間絶縁
    膜上にソースドレイン電極材料を形成し、ソースドレイ
    ン電極材料上にフォトレジストを形成し、フォトレジス
    トをエッチングマスクに用いてソースドレイン電極材料
    の膜厚の途中までエッチングし、フォトレジストを加熱
    処理して軟化させ、さらにフォトレジストをエッチング
    マスクに用いてソースドレイン電極材料をエッチングし
    てソースドレイン電極を形成する工程と、半導体膜材料
    とゲート絶縁膜材料とゲート電極材料とを順次形成し、
    ゲート電極材料上にフォトレジストを形成する工程と、
    フォトレジストをエッチングマスクに用いて半導体膜材
    料とゲート絶縁膜材料とゲート電極材料とをエッチング
    して半導体膜とゲート絶縁膜とゲート電極とを形成する
    工程とを有することを特徴とする薄膜トランジスタの製
    造方法。
  26. 【請求項２６】 基板上に遮光膜材料を形成し、遮光膜
    材料上にフォトレジストを形成し、フォトレジストをエ
    ッチングマスクに用いて遮光膜材料をエッチングして遮
    光膜を形成し、層間絶縁膜を形成する工程と、層間絶縁
    膜上にソースドレイン電極材料を形成し、ソースドレイ
    ン電極材料上に第１のフォトレジストを形成し、フォト
    レジストをエッチングマスクに用いてソースドレイン電
    極材料をエッチングし、第１のフォトレジストを除去
    し、さらにソースドレイン電極材料上に第１のフォトレ
    ジストより小さなパターン寸法の第２のフォトレジスト
    を形成し、第２のフォトレジストをエッチングマスクに
    用いてソースドレイン電極材料の膜厚の途中までエッチ
    ングしてソースドレイン電極を形成する工程と、半導体
    膜材料とゲート絶縁膜材料とゲート電極材料とを順次形
    成し、ゲート電極材料上にフォトレジストを形成する工
    程と、フォトレジストをエッチングマスクに用いて半導
    体膜材料とゲート絶縁膜材料とゲート電極材料とをエッ
    チングして半導体膜とゲート絶縁膜とゲート電極とを形
    成する工程とを有することを特徴とする薄膜トランジス
    タの製造方法。
  27. 【請求項２７】 基板上に遮光膜材料を形成し、遮光膜
    材料上にフォトレジストを形成し、フォトレジストをエ
    ッチングマスクに用いて遮光膜材料をエッチングして遮
    光膜を形成し、層間絶縁膜を形成する工程と、層間絶縁
    膜上にソースドレイン電極材料を形成し、ソースドレイ
    ン電極材料上に第１のフォトレジストを形成し、フォト
    レジストをエッチングマスクに用いてソースドレイン電
    極材料を膜厚の途中までエッチングし、第１のフォトレ
    ジストを除去し、さらにソースドレイン電極材料上に第
    １のフォトレジストより小さなパターン寸法の第２のフ
    ォトレジストを形成し、第２のフォトレジストをエッチ
    ングマスクに用いてソースドレイン電極材料をエッチン
    グしてソースドレイン電極を形成する工程と、半導体膜
    材料とゲート絶縁膜材料とゲート電極材料とを順次形成
    し、ゲート電極材料上にフォトレジストを形成する工程
    と、フォトレジストをエッチングマスクに用いて半導体
    膜材料とゲート絶縁膜材料とゲート電極材料とをエッチ
    ングして半導体膜とゲート絶縁膜とゲート電極とを形成
    する工程とを有することを特徴とする薄膜トランジスタ
    の製造方法。
  28. 【請求項２８】 基板上に遮光膜材料を形成し、遮光膜
    材料上にフォトレジストを形成し、フォトレジストをエ
    ッチングマスクに用いて遮光膜材料をエッチングして遮
    光膜を形成し、層間絶縁膜を形成する工程と、この層間
    絶縁膜上にソースドレイン電極材料を形成し、ソースド
    レイン電極材料上に第１のフォトレジストを形成し、第
    １のフォトレジストをエッチングマスクに用いてソース
    ドレイン電極材料の膜厚の途中までエッチングし、第１
    のフォトレジストを除去し、さらにソースドレイン電極
    材料上に第１のフォトレジストより大きなパターン寸法
    の第２のフォトレジストを形成し、第２のフォトレジス
    トをエッチングマスクに用いてソースドレイン電極材料
    をエッチングしてソースドレイン電極を形成する工程
    と、半導体膜材料とゲート絶縁膜材料とゲート電極材料
    とを順次形成し、ゲート電極材料上にフォトレジストを
    形成する工程と、フォトレジストをエッチングマスクに
    用いて半導体膜材料とゲート絶縁膜材料とゲート電極材
    料とをエッチングして半導体膜とゲート絶縁膜とゲート
    電極とを形成する工程とを有することを特徴とする薄膜
    トランジスタの製造方法。
  29. 【請求項２９】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、層間絶縁膜を
    形成する工程と、層間絶縁膜上にソースドレイン電極材
    料を形成し、ソースドレイン電極材料上にフォトレジス
    トを形成し、フォトレジストをエッチングマスクに用い
    てソースドレイン電極材料をエッチングし、フォトレジ
    ストをアッシング処理し、さらにフォトレジストをエッ
    チングマスクに用いてソースドレイン電極材料の膜厚の
    途中までエッチングしてソースドレイン電極を形成する
    工程と、半導体膜材料とゲート絶縁膜材料とゲート電極
    材料とを順次形成し、ゲート電極材料上にフォトレジス
    トを形成する工程と、フォトレジストをエッチングマス
    クに用いて半導体膜材料とゲート絶縁膜材料とゲート電
    極材料とをエッチングして半導体膜とゲート絶縁膜とゲ
    ート電極とを形成する工程とを有することを特徴とする
    薄膜トランジスタの製造方法。
  30. 【請求項３０】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、層間絶縁膜を
    形成する工程と、層間絶縁膜上にソースドレイン電極材
    料と中間膜を形成し、中間膜上にフォトレジストを形成
    し、フォトレジストをエッチングマスクに用いて中間膜
    とソースドレイン電極材料をエッチングし、フォトレジ
    ストをアッシング処理し、さらにフォトレジストをエッ
    チングマスクに用いて中間膜とソースドレイン電極材料
    の膜厚の途中までエッチングしてソースドレイン電極を
    形成する工程と、半導体膜材料とゲート絶縁膜材料とゲ
    ート電極材料とを順次形成し、ゲート電極材料上にフォ
    トレジストを形成する工程と、フォトレジストをエッチ
    ングマスクに用いて半導体膜材料とゲート絶縁膜材料と
    ゲート電極材料とをエッチングして半導体膜とゲート絶
    縁膜とゲート電極とを形成する工程とを有することを特
    徴とする薄膜トランジスタの製造方法。
  31. 【請求項３１】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、容量下部電極
    上に酸化膜を形成し、層間絶縁膜を形成する工程と、層
    間絶縁膜上にソースドレイン電極材料を形成し、ソース
    ドレイン電極材料上にフォトレジストを形成し、フォト
    レジストをエッチングマスクに用いてソースドレイン電
    極材料をエッチングし、フォトレジストをアッシング処
    理し、さらにフォトレジストをエッチングマスクに用い
    てソースドレイン電極材料の膜厚の途中までエッチング
    してソースドレイン電極を形成する工程と、半導体膜材
    料とゲート絶縁膜材料とゲート電極材料とを順次形成
    し、ゲート電極材料上にフォトレジストを形成する工程
    と、フォトレジストをエッチングマスクに用いて半導体
    膜材料とゲート絶縁膜材料とゲート電極材料とをエッチ
    ングして半導体膜とゲート絶縁膜とゲート電極とを形成
    する工程とを有することを特徴とする薄膜トランジスタ
    の製造方法。
  32. 【請求項３２】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、容量下部電極
    上に酸化膜を形成し、層間絶縁膜を形成する工程と、層
    間絶縁膜上にソースドレイン電極材料と中間膜を形成
    し、中間膜上にフォトレジストを形成し、フォトレジス
    トをエッチングマスクに用いて中間膜とソースドレイン
    電極材料をエッチングし、フォトレジストをアッシング
    処理し、さらにフォトレジストをエッチングマスクに用
    いて中間膜とソースドレイン電極材料の膜厚の途中まで
    エッチングしてソースドレイン電極を形成する工程と、
    半導体膜材料とゲート絶縁膜材料とゲート電極材料とを
    順次形成し、ゲート電極材料上にフォトレジストを形成
    する工程と、フォトレジストをエッチングマスクに用い
    て半導体膜材料とゲート絶縁膜材料とゲート電極材料と
    をエッチングして半導体膜とゲート絶縁膜とゲート電極
    とを形成する工程とを有することを特徴とする薄膜トラ
    ンジスタの製造方法。
  33. 【請求項３３】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、層間絶縁膜を
    形成する工程と、層間絶縁膜上にソースドレイン電極材
    料を形成し、ソースドレイン電極材料上にフォトレジス
    トを形成し、フォトレジストをエッチングマスクに用い
    てソースドレイン電極材料の膜厚の途中までエッチング
    し、フォトレジストをアッシング処理し、さらにフォト
    レジストをエッチングマスクに用いてソースドレイン電
    極材料をエッチングしてソースドレイン電極を形成する
    工程と、半導体膜材料とゲート絶縁膜材料とゲート電極
    材料とを順次形成し、ゲート電極材料上にフォトレジス
    トを形成する工程と、フォトレジストをエッチングマス
    クに用いて半導体膜材料とゲート絶縁膜材料とゲート電
    極材料とをエッチングして半導体膜とゲート絶縁膜とゲ
    ート電極とを形成する工程とを有することを特徴とする
    薄膜トランジスタの製造方法。
  34. 【請求項３４】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、層間絶縁膜を
    形成する工程と、層間絶縁膜上にソースドレイン電極材
    料と中間膜を形成し、中間膜上にフォトレジストを形成
    し、フォトレジストをエッチングマスクに用いて中間膜
    とソースドレイン電極材料の膜厚の途中までエッチング
    し、フォトレジストをアッシング処理し、さらにフォト
    レジストをエッチングマスクに用いてソースドレイン電
    極材料をエッチングしてソースドレイン電極を形成する
    工程と、半導体膜材料とゲート絶縁膜材料とゲート電極
    材料とを順次形成し、ゲート電極材料上にフォトレジス
    トを形成する工程と、フォトレジストをエッチングマス
    クに用いて半導体膜材料とゲート絶縁膜材料とゲート電
    極材料とをエッチングして半導体膜とゲート絶縁膜とゲ
    ート電極とを形成する工程とを有することを特徴とする
    薄膜トランジスタの製造方法。
  35. 【請求項３５】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、容量下部電極
    上に酸化膜を形成し、層間絶縁膜を形成する工程と、層
    間絶縁膜上にソースドレイン電極材料を形成し、ソース
    ドレイン電極材料上にフォトレジストを形成し、フォト
    レジストをエッチングマスクに用いてソースドレイン電
    極材料の膜厚の途中までエッチングし、フォトレジスト
    をアッシング処理し、さらにフォトレジストをエッチン
    グマスクに用いてソースドレイン電極材料をエッチング
    してソースドレイン電極を形成する工程と、半導体膜材
    料とゲート絶縁膜材料とゲート電極材料とを順次形成
    し、ゲート電極材料上にフォトレジストを形成する工程
    と、フォトレジストをエッチングマスクに用いて半導体
    膜材料とゲート絶縁膜材料とゲート電極材料とをエッチ
    ングして半導体膜とゲート絶縁膜とゲート電極とを形成
    する工程とを有することを特徴とする薄膜トランジスタ
    の製造方法。
  36. 【請求項３６】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、容量下部電極
    上に酸化膜を形成し、層間絶縁膜を形成する工程と、層
    間絶縁膜上にソースドレイン電極材料と中間膜を形成
    し、中間膜上にフォトレジストを形成し、フォトレジス
    トをエッチングマスクに用いて中間膜とソースドレイン
    電極材料の膜厚の途中までエッチングし、フォトレジス
    トをアッシング処理し、さらにフォトレジストをエッチ
    ングマスクに用いてソースドレイン電極材料をエッチン
    グしてソースドレイン電極を形成する工程と、半導体膜
    材料とゲート絶縁膜材料とゲート電極材料とを順次形成
    し、ゲート電極材料上にフォトレジストを形成する工程
    と、フォトレジストをエッチングマスクに用いて半導体
    膜材料とゲート絶縁膜材料とゲート電極材料とをエッチ
    ングして半導体膜とゲート絶縁膜とゲート電極とを形成
    する工程とを有することを特徴とする薄膜トランジスタ
    の製造方法。
  37. 【請求項３７】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、層間絶縁膜を
    形成する工程と、層間絶縁膜上にソースドレイン電極材
    料を形成し、ソースドレイン電極材料上にフォトレジス
    トを形成し、フォトレジストをエッチングマスクに用い
    てソースドレイン電極材料の膜厚の途中までエッチング
    し、フォトレジストを加熱処理して軟化させ、さらにフ
    ォトレジストをエッチングマスクに用いてソースドレイ
    ン電極材料をエッチングしてソースドレイン電極を形成
    する工程と、半導体膜材料とゲート絶縁膜材料とゲート
    電極材料とを順次形成し、ゲート電極材料上にフォトレ
    ジストを形成する工程と、フォトレジストをエッチング
    マスクに用いて半導体膜材料とゲート絶縁膜材料とゲー
    ト電極材料とをエッチングして半導体膜とゲート絶縁膜
    とゲート電極とを形成する工程とを有することを特徴と
    する薄膜トランジスタの製造方法。
  38. 【請求項３８】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、層間絶縁膜を
    形成する工程と、層間絶縁膜上にソースドレイン電極材
    料を形成し、ソースドレイン電極材料上に第１のフォト
    レジストを形成し、フォトレジストをエッチングマスク
    に用いてソースドレイン電極材料をエッチングし、第１
    のフォトレジストを除去し、さらにソースドレイン電極
    材料上に第１のフォトレジストより小さなパターン寸法
    の第２のフォトレジストを形成し、第２のフォトレジス
    トをエッチングマスクに用いてソースドレイン電極材料
    の膜厚の途中までエッチングしてソースドレイン電極を
    形成する工程と、半導体膜材料とゲート絶縁膜材料とゲ
    ート電極材料とを順次形成し、ゲート電極材料上にフォ
    トレジストを形成する工程と、フォトレジストをエッチ
    ングマスクに用いて半導体膜材料とゲート絶縁膜材料と
    ゲート電極材料とをエッチングして半導体膜とゲート絶
    縁膜とゲート電極とを形成する工程とを有することを特
    徴とする薄膜トランジスタの製造方法。
  39. 【請求項３９】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、層間絶縁膜を
    形成する工程と、層間絶縁膜上にソースドレイン電極材
    料を形成し、ソースドレイン電極材料上に第１のフォト
    レジストを形成し、フォトレジストをエッチングマスク
    に用いてソースドレイン電極材料を膜厚の途中までエッ
    チングし、第１のフォトレジストを除去し、さらにソー
    スドレイン電極材料上に第１のフォトレジストより小さ
    なパターン寸法の第２のフォトレジストを形成し、第２
    のフォトレジストをエッチングマスクに用いてソースド
    レイン電極材料をエッチングしてソースドレイン電極を
    形成する工程と、半導体膜材料とゲート絶縁膜材料とゲ
    ート電極材料とを順次形成し、ゲート電極材料上にフォ
    トレジストを形成する工程と、フォトレジストをエッチ
    ングマスクに用いて半導体膜材料とゲート絶縁膜材料と
    ゲート電極材料とをエッチングして半導体膜とゲート絶
    縁膜とゲート電極とを形成する工程とを有することを特
    徴とする薄膜トランジスタの製造方法。
  40. 【請求項４０】 基板上に遮光膜と容量下部電極となる
    材料を形成し、遮光膜と容量下部電極となる材料上にフ
    ォトレジストを形成し、フォトレジストをエッチングマ
    スクに用いて遮光膜と容量下部電極となる材料をエッチ
    ングして遮光膜と容量下部電極を形成し、層間絶縁膜を
    形成する工程と、層間絶縁膜上にソースドレイン電極材
    料を形成し、ソースドレイン電極材料上に第１のフォト
    レジストを形成し、第１のフォトレジストをエッチング
    マスクに用いてソースドレイン電極材料の膜厚の途中ま
    でエッチングし、第１のフォトレジストを除去し、さら
    にソースドレイン電極材料上に第１のフォトレジストよ
    り大きなパターン寸法の第２のフォトレジストを形成
    し、第２のフォトレジストをエッチングマスクに用いて
    ソースドレイン電極材料をエッチングしてソースドレイ
    ン電極を形成する工程と、半導体膜材料とゲート絶縁膜
    材料とゲート電極材料とを順次形成し、ゲート電極材料
    上にフォトレジストを形成する工程と、フォトレジスト
    をエッチングマスクに用いて半導体膜材料とゲート絶縁
    膜材料とゲート電極材料とをエッチングして半導体膜と
    ゲート絶縁膜とゲート電極とを形成する工程とを有する
    ことを特徴とする薄膜トランジスタの製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267752A (ja) * 2009-05-14 2010-11-25 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器
JP2011166120A (ja) * 2010-02-12 2011-08-25 Samsung Electronics Co Ltd 薄膜トランジスター及びその形成方法
JP2012089860A (ja) * 2000-08-11 2012-05-10 Semiconductor Energy Lab Co Ltd 半導体装置の製造方法
CN102496625A (zh) * 2011-08-15 2012-06-13 友达光电股份有限公司 薄膜晶体管、画素结构及其制造方法
WO2012102314A1 (en) * 2011-01-28 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
KR20130118792A (ko) * 2012-04-20 2013-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2016174176A (ja) * 2016-05-31 2016-09-29 株式会社半導体エネルギー研究所 半導体装置
JP2017085138A (ja) * 2012-04-30 2017-05-18 株式会社半導体エネルギー研究所 半導体装置
JP2024097837A (ja) * 2012-09-14 2024-07-19 株式会社半導体エネルギー研究所 半導体装置

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089860A (ja) * 2000-08-11 2012-05-10 Semiconductor Energy Lab Co Ltd 半導体装置の製造方法
JP2010267752A (ja) * 2009-05-14 2010-11-25 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器
US8853699B2 (en) 2010-02-12 2014-10-07 Samsung Display Co., Ltd. Thin film transistor and method of forming the same
JP2011166120A (ja) * 2010-02-12 2011-08-25 Samsung Electronics Co Ltd 薄膜トランジスター及びその形成方法
US20150179775A1 (en) * 2011-01-28 2015-06-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
TWI573196B (zh) * 2011-01-28 2017-03-01 半導體能源研究所股份有限公司 半導體裝置的製造方法及半導體裝置
WO2012102314A1 (en) * 2011-01-28 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
US8987727B2 (en) 2011-01-28 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
US9299815B2 (en) * 2011-01-28 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
JP2012169610A (ja) * 2011-01-28 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び半導体装置
CN102496625A (zh) * 2011-08-15 2012-06-13 友达光电股份有限公司 薄膜晶体管、画素结构及其制造方法
US9117915B2 (en) 2011-08-15 2015-08-25 Au Optronics Corporation Thin film transistor, pixel structure and method for fabricating the same
KR20130118792A (ko) * 2012-04-20 2013-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2014003280A (ja) * 2012-04-20 2014-01-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US10403762B2 (en) 2012-04-30 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017085138A (ja) * 2012-04-30 2017-05-18 株式会社半導体エネルギー研究所 半導体装置
US20170323974A1 (en) 2012-04-30 2017-11-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11217699B2 (en) 2012-04-30 2022-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11837666B2 (en) 2012-04-30 2023-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US12237424B2 (en) 2012-04-30 2025-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2024097837A (ja) * 2012-09-14 2024-07-19 株式会社半導体エネルギー研究所 半導体装置
US12230696B2 (en) 2012-09-14 2025-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
JP2016174176A (ja) * 2016-05-31 2016-09-29 株式会社半導体エネルギー研究所 半導体装置

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