JPH09180432A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH09180432A JPH09180432A JP7350131A JP35013195A JPH09180432A JP H09180432 A JPH09180432 A JP H09180432A JP 7350131 A JP7350131 A JP 7350131A JP 35013195 A JP35013195 A JP 35013195A JP H09180432 A JPH09180432 A JP H09180432A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- input
- memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】メモリ制御回路における制御信号の遅延を見か
け上０にしてメモリ性能を引き出す回路の提供。 【解決手段】メモリ制御信号を出力するフリップフロッ
プのクロックを、制御信号を出力する回路と、等価な別
回路を含んだループを形成するＰＬＬ出力から供給する
ことにより、制御信号とシステムクロックとの位相差を
０とし、メモリアクセスタイムを高速化する。
け上０にしてメモリ性能を引き出す回路の提供。 【解決手段】メモリ制御信号を出力するフリップフロッ
プのクロックを、制御信号を出力する回路と、等価な別
回路を含んだループを形成するＰＬＬ出力から供給する
ことにより、制御信号とシステムクロックとの位相差を
０とし、メモリアクセスタイムを高速化する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置等で
用いられるメモリ制御回路に関し、特にダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）の制御回路に好適な
メモリ制御回路に関する。
用いられるメモリ制御回路に関し、特にダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）の制御回路に好適な
メモリ制御回路に関する。
【０００２】
【従来の技術】ＤＲＡＭ用のメモリ制御回路において
は、一般に制御信号の出力にフリップフロップを用い、
このフリップフロップの出力をさらにバッファ等で増幅
することにより、多数のＤＲＡＭが接続され負荷容量の
大きい制御線を動作させてＤＲＡＭを駆動している。な
お、例えばＤＲＡＭの従来のメモリ制御方式について
は、刊行物（例えば「ソリッドステートメモリシステム
の設計」、新田松雄／大表良一著、1980年12月10日発
行、143頁、図3.22）等が参照できる。
は、一般に制御信号の出力にフリップフロップを用い、
このフリップフロップの出力をさらにバッファ等で増幅
することにより、多数のＤＲＡＭが接続され負荷容量の
大きい制御線を動作させてＤＲＡＭを駆動している。な
お、例えばＤＲＡＭの従来のメモリ制御方式について
は、刊行物（例えば「ソリッドステートメモリシステム
の設計」、新田松雄／大表良一著、1980年12月10日発
行、143頁、図3.22）等が参照できる。
【０００３】図４（Ａ）に従来のＤＲＡＭ用メモリ制御
回路の一例を示す。制御信号は入力段のフリップフリッ
プ５０を介してバッファ３０に入力されバッファ３０は
出力に接続された制御線を介して複数のＤＲＡＭ１０を
駆動し、ＤＲＡＭ１０の出力（データ）は出力段のフリ
ップフロップ６０を介して出力されており、入力及び出
力段のフリップフロップ（Ｄ型フリップフロップ）５
０、６０のクロック入力端子にはデータの取り込みのタ
イミングを制御するクロック信号（システムクロック）
φが供給されている。
回路の一例を示す。制御信号は入力段のフリップフリッ
プ５０を介してバッファ３０に入力されバッファ３０は
出力に接続された制御線を介して複数のＤＲＡＭ１０を
駆動し、ＤＲＡＭ１０の出力（データ）は出力段のフリ
ップフロップ６０を介して出力されており、入力及び出
力段のフリップフロップ（Ｄ型フリップフロップ）５
０、６０のクロック入力端子にはデータの取り込みのタ
イミングを制御するクロック信号（システムクロック）
φが供給されている。
【０００４】図４（Ｂ）は、図４（Ａ）に示したメモリ
制御回路の動作を説明するためのタイミング図である。
図４（Ｂ）において、２００はクロック信号φの立ち上
がりエッジからフリップフロップ５０の出力端Ｑに信号
が出力されるまでの伝搬遅延時間、２１０はバッファ３
０に信号が入力されてから出力されるまでの伝搬遅延時
間、２２０はバッファ３０の出力から制御線を介してＤ
ＲＡＭ１０の入力Ｃへの信号入力までの遅延時間をそれ
ぞれ示し、２３０はＤＲＡＭ１０の入力Ｃへの信号入力
からＤＲＡＭ１０の出力Ｄに信号が出力されるまでの時
間でありＤＲＡＭ１０本来のアクセスタイムを示してい
る。
制御回路の動作を説明するためのタイミング図である。
図４（Ｂ）において、２００はクロック信号φの立ち上
がりエッジからフリップフロップ５０の出力端Ｑに信号
が出力されるまでの伝搬遅延時間、２１０はバッファ３
０に信号が入力されてから出力されるまでの伝搬遅延時
間、２２０はバッファ３０の出力から制御線を介してＤ
ＲＡＭ１０の入力Ｃへの信号入力までの遅延時間をそれ
ぞれ示し、２３０はＤＲＡＭ１０の入力Ｃへの信号入力
からＤＲＡＭ１０の出力Ｄに信号が出力されるまでの時
間でありＤＲＡＭ１０本来のアクセスタイムを示してい
る。
【０００５】図４（Ｂ）に示すように、１番目のクロッ
クサイクルφ１の立ち上がりエッジに同期した制御信号
入力に対するＤＲＡＭ１０の出力はフリップフロップ６
０の出力端子Ｑから３番目のクロックサイクルφ３の立
ち上がりエッジに同期して出力されており、これがＤＲ
ＡＭ１０に対する実質的なアクセスタイムとなる（本来
のＤＲＡＭ１０のアクセスタイムより大幅に大とな
る）。
クサイクルφ１の立ち上がりエッジに同期した制御信号
入力に対するＤＲＡＭ１０の出力はフリップフロップ６
０の出力端子Ｑから３番目のクロックサイクルφ３の立
ち上がりエッジに同期して出力されており、これがＤＲ
ＡＭ１０に対する実質的なアクセスタイムとなる（本来
のＤＲＡＭ１０のアクセスタイムより大幅に大とな
る）。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示した従来のメモリ制御回路は、ＤＲＡＭのアクセスタ
イムが大きくなってしまうという問題点を有している。
このため高速ＤＲＡＭのメモリ制御装置の実現が困難と
される。
示した従来のメモリ制御回路は、ＤＲＡＭのアクセスタ
イムが大きくなってしまうという問題点を有している。
このため高速ＤＲＡＭのメモリ制御装置の実現が困難と
される。
【０００７】これは、（１）大容量（大きな容量負荷）
の制御線を動作させるためにバッファ３０の遅延が大き
くなること、（２）増幅のためのバッファ３０自体にも
遅延があること、（３）また出力段のフリップフロップ
６０自体にも遅延があること、等による。そして、ＤＲ
ＡＭのアクセスタイムはこれらの合計分が必らず加算さ
れるため、大きくなってしまう。因みに、図４に示す従
来のメモリ制御回路においては、ＤＲＡＭ１０の入力Ｃ
に制御信号が入力されるのはシステムクロックφ１の立
ち上がりエッジから（遅延時間２００）＋（遅延時間２
１０）＋（遅延時間２２０）経過したタイミングとさ
れ、ＤＲＡＭ１０の入力Ｃに制御信号が入力されてから
ＤＲＡＭ１０の出力Ｄから出力段のフリップフロップ６
０に出力されるまでの時間は、第１クロックサイクル
（φ１）から（遅延時間２００＋遅延時間２１０＋遅延
時間２２０）を差し引いた時間に１クロックサイクル
（φ２）を加えたものに更に出力段のフリップフロップ
６０の遅延時間２４０を加えた時間となる。
の制御線を動作させるためにバッファ３０の遅延が大き
くなること、（２）増幅のためのバッファ３０自体にも
遅延があること、（３）また出力段のフリップフロップ
６０自体にも遅延があること、等による。そして、ＤＲ
ＡＭのアクセスタイムはこれらの合計分が必らず加算さ
れるため、大きくなってしまう。因みに、図４に示す従
来のメモリ制御回路においては、ＤＲＡＭ１０の入力Ｃ
に制御信号が入力されるのはシステムクロックφ１の立
ち上がりエッジから（遅延時間２００）＋（遅延時間２
１０）＋（遅延時間２２０）経過したタイミングとさ
れ、ＤＲＡＭ１０の入力Ｃに制御信号が入力されてから
ＤＲＡＭ１０の出力Ｄから出力段のフリップフロップ６
０に出力されるまでの時間は、第１クロックサイクル
（φ１）から（遅延時間２００＋遅延時間２１０＋遅延
時間２２０）を差し引いた時間に１クロックサイクル
（φ２）を加えたものに更に出力段のフリップフロップ
６０の遅延時間２４０を加えた時間となる。
【０００８】従って、本発明は上記従来技術の問題点に
鑑みて為されたものであって、出力遅延時間の増加を取
り除くことによりＤＲＡＭ本来のアクセスタイムで動作
させるようにしたメモリ制御回路を提供することを目的
とする。
鑑みて為されたものであって、出力遅延時間の増加を取
り除くことによりＤＲＡＭ本来のアクセスタイムで動作
させるようにしたメモリ制御回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、メモリへの制御信号を出力するフリップ
フロップを有するメモリ制御回路において、前記フリッ
プフロップのクロック入力に位相同期手段からの出力を
供給し、前記フリップフロップの遅延を見かけ上なくす
ように構成したことを特徴とするメモリ制御回路を提供
する。
め、本発明は、メモリへの制御信号を出力するフリップ
フロップを有するメモリ制御回路において、前記フリッ
プフロップのクロック入力に位相同期手段からの出力を
供給し、前記フリップフロップの遅延を見かけ上なくす
ように構成したことを特徴とするメモリ制御回路を提供
する。
【００１０】本発明においては、好ましくは、前記メモ
リへの制御信号を出力する前記フリップフロップのクロ
ック入力を、前記制御信号を出力する信号経路と略等価
な別回路をループに含んでなる前記位相同期手段の出力
から供給し、前記位相同期手段の他の入力にはシステム
クロックが入力され、前記フリップフロップから前記メ
モリへ入力される前記制御信号と前記システムクロック
との位相が互いに略一致してなることを特徴とする。
リへの制御信号を出力する前記フリップフロップのクロ
ック入力を、前記制御信号を出力する信号経路と略等価
な別回路をループに含んでなる前記位相同期手段の出力
から供給し、前記位相同期手段の他の入力にはシステム
クロックが入力され、前記フリップフロップから前記メ
モリへ入力される前記制御信号と前記システムクロック
との位相が互いに略一致してなることを特徴とする。
【００１１】本発明においては、好ましくは、前記位相
同期手段の出力に第２のフリップフロップを接続し、該
第２のフリップフロップの出力に略前記メモリと略等価
な負荷の疑似負荷を接続し、前記疑似負荷の入力端にお
ける信号を前記位相同期手段の第１の入力端に帰還入力
すると共に、システムクロックを前記位相同期手段の第
２の入力端に入力し、前記位相同期手段は前記第１及び
第２の入力端に入力される信号の位相が互いに一致する
ように制御し、前記位相同期手段の出力を、前記メモリ
への制御信号を出力する前記フリップフロップにクロッ
ク信号として供給することを特徴とする。
同期手段の出力に第２のフリップフロップを接続し、該
第２のフリップフロップの出力に略前記メモリと略等価
な負荷の疑似負荷を接続し、前記疑似負荷の入力端にお
ける信号を前記位相同期手段の第１の入力端に帰還入力
すると共に、システムクロックを前記位相同期手段の第
２の入力端に入力し、前記位相同期手段は前記第１及び
第２の入力端に入力される信号の位相が互いに一致する
ように制御し、前記位相同期手段の出力を、前記メモリ
への制御信号を出力する前記フリップフロップにクロッ
ク信号として供給することを特徴とする。
【００１２】本発明においては、好ましくは、前記メモ
リへの制御信号を出力する前記フリップフロップの出力
を第１のバッファ回路を介して１又は複数の前記メモリ
に送出すると共に、前記位相同期手段の出力と前記疑似
負荷との間に第２のバッファ回路を挿入してなることを
特徴とする。
リへの制御信号を出力する前記フリップフロップの出力
を第１のバッファ回路を介して１又は複数の前記メモリ
に送出すると共に、前記位相同期手段の出力と前記疑似
負荷との間に第２のバッファ回路を挿入してなることを
特徴とする。
【００１３】本発明においては、好ましくは、前記第２
のフリップフロップの遅延特性が前記メモリへの制御信
号を出力する前記フリップフロップの遅延特性と略等し
いことを特徴とする。
のフリップフロップの遅延特性が前記メモリへの制御信
号を出力する前記フリップフロップの遅延特性と略等し
いことを特徴とする。
【００１４】
【作用】前記したように、ＤＲＡＭを制御する場合の制
御信号は、一般に１本の制御信号線で複数のＤＲＡＭを
駆動するために負荷容量による遅延が大きくなる。また
この負荷容量による遅延を抑えるためにバッファを挿入
した場合、バッファ自体にも遅延がある。更に制御信号
を送出するフリップフロップにも遅延がある。
御信号は、一般に１本の制御信号線で複数のＤＲＡＭを
駆動するために負荷容量による遅延が大きくなる。また
この負荷容量による遅延を抑えるためにバッファを挿入
した場合、バッファ自体にも遅延がある。更に制御信号
を送出するフリップフロップにも遅延がある。
【００１５】本発明によれば、この遅延を、制御信号を
送出するフリップフロップとほぼ同じようなフリップフ
ロップと疑似負荷とからなる回路を用意することによっ
て再現し、この回路にＰＬＬ（Ｐhase Ｌocked Ｌoop；
位相同期ループ）回路からの出力クロックを通す。
送出するフリップフロップとほぼ同じようなフリップフ
ロップと疑似負荷とからなる回路を用意することによっ
て再現し、この回路にＰＬＬ（Ｐhase Ｌocked Ｌoop；
位相同期ループ）回路からの出力クロックを通す。
【００１６】疑似負荷の入力端における位相を、ＰＬＬ
の機能により入力クロック（システムクロック）に合わ
せることにより、ＤＲＡＭに入力される制御信号がシス
テムクロックの位相と合うことになり、これにより、制
御信号をメモリに出力するフリップフロップの遅延時間
を実質的に「０」とみなすように構成できる。
の機能により入力クロック（システムクロック）に合わ
せることにより、ＤＲＡＭに入力される制御信号がシス
テムクロックの位相と合うことになり、これにより、制
御信号をメモリに出力するフリップフロップの遅延時間
を実質的に「０」とみなすように構成できる。
【００１７】
【発明の実施の形態】本発明の実施形態について図面を
参照して以下に詳細に説明する。
参照して以下に詳細に説明する。
【００１８】
【実施形態１】図１は、本発明の第１の実施形態に係る
メモリ制御回路の構成を示す図である。図１において、
図４（Ａ）と同一の機能を有する要素には同一の参照符
号が付されている。
メモリ制御回路の構成を示す図である。図１において、
図４（Ａ）と同一の機能を有する要素には同一の参照符
号が付されている。
【００１９】図１を参照して、本実施形態においては、
図４（Ａ）に示した前記従来のメモリ制御回路に、ＰＬ
Ｌ４０、フリップフロップ７０、疑似負荷２０が新たに
付加されており、入力段のフリップフロップ５０はＰＬ
Ｌ（位相同期ループ）４０からの出力クロックをクロッ
ク入力としている。
図４（Ａ）に示した前記従来のメモリ制御回路に、ＰＬ
Ｌ４０、フリップフロップ７０、疑似負荷２０が新たに
付加されており、入力段のフリップフロップ５０はＰＬ
Ｌ（位相同期ループ）４０からの出力クロックをクロッ
ク入力としている。
【００２０】ＤＲＡＭ１０への制御信号は、入力段のフ
リップフロップ５０より出力され、フリップフロップ５
０の出力端Ｑに接続された制御線を介してＤＲＡＭ１０
を含む複数のＤＲＡＭに配信されてこれらのＤＲＡＭを
駆動する。
リップフロップ５０より出力され、フリップフロップ５
０の出力端Ｑに接続された制御線を介してＤＲＡＭ１０
を含む複数のＤＲＡＭに配信されてこれらのＤＲＡＭを
駆動する。
【００２１】ＤＲＡＭ１０は制御信号が入力されてから
一定時間後にデータを出力し、出力段のフリップフロッ
プ６０でサンプリングされる。
一定時間後にデータを出力し、出力段のフリップフロッ
プ６０でサンプリングされる。
【００２２】フリップフロップ７０は、入力段のフリッ
プフロップ５０と同様の特性（伝搬遅延時間等のＡＣ特
性及びＤＣ特性等）を持つものであり、入力段のフリッ
プフロップ５０と同一のクロック信号をＰＬＬ４０から
入力する。
プフロップ５０と同様の特性（伝搬遅延時間等のＡＣ特
性及びＤＣ特性等）を持つものであり、入力段のフリッ
プフロップ５０と同一のクロック信号をＰＬＬ４０から
入力する。
【００２３】フリップフロップ７０の出力は疑似負荷２
０を駆動することによりフリップフロップ５０と同様の
遅延を生ずるものとする。なお、疑似負荷２０は制御線
及び複数のＤＲＡＭと等価な負荷を擬似する負荷回路で
ある。
０を駆動することによりフリップフロップ５０と同様の
遅延を生ずるものとする。なお、疑似負荷２０は制御線
及び複数のＤＲＡＭと等価な負荷を擬似する負荷回路で
ある。
【００２４】ＰＬＬ４０は、Ｒ端子に入力されるシステ
ムクロックφと、Ｃ端子に入力される疑似負荷２０の入
力端の信号と、の位相を比較し、これらが同一の位相と
なるようにその出力クロックを調整する。すなわち、Ｐ
ＬＬ４０は、周知の通り、例えば、２つの入力信号の位
相差を検出する位相比較部と、低域通過フィルタ（ＬＰ
Ｆ）と、電圧制御発振器（ＶＣＯ）と、から成り、不図
示のＶＣＯの出力はフリップフロップ７０に入力され、
疑似負荷２０の入力端から入力Ｒ（位相比較部への入
力）に帰還されるループを構成している。
ムクロックφと、Ｃ端子に入力される疑似負荷２０の入
力端の信号と、の位相を比較し、これらが同一の位相と
なるようにその出力クロックを調整する。すなわち、Ｐ
ＬＬ４０は、周知の通り、例えば、２つの入力信号の位
相差を検出する位相比較部と、低域通過フィルタ（ＬＰ
Ｆ）と、電圧制御発振器（ＶＣＯ）と、から成り、不図
示のＶＣＯの出力はフリップフロップ７０に入力され、
疑似負荷２０の入力端から入力Ｒ（位相比較部への入
力）に帰還されるループを構成している。
【００２５】次に、本実施形態の動作について、図２を
参照して詳細に説明する。
参照して詳細に説明する。
【００２６】図２において、φはシステムクロック、Ｐ
ＬＬ入力Ｃは疑似負荷２０の入力端からＰＬＬ４０の入
力Ｃにフィードバックされてきた信号であり、ＰＬＬ４
０は入力Ｃのクロックと入力Ｒに入力されるシステムク
ロックφとの位相を合わせるように動作する。すなわ
ち、この時点で、疑似負荷２０における信号（フリップ
フロップ７０の出力）とシステムクロックφの立ち上が
りエッジとの位相差は「０」である。
ＬＬ入力Ｃは疑似負荷２０の入力端からＰＬＬ４０の入
力Ｃにフィードバックされてきた信号であり、ＰＬＬ４
０は入力Ｃのクロックと入力Ｒに入力されるシステムク
ロックφとの位相を合わせるように動作する。すなわ
ち、この時点で、疑似負荷２０における信号（フリップ
フロップ７０の出力）とシステムクロックφの立ち上が
りエッジとの位相差は「０」である。
【００２７】疑似負荷２０による遅延があるためフリッ
プフロップ７０の実際の出力は、図２の１００だけ進ん
で出力されている。さらに、フリップフロップ７０自身
の遅延もあるため、フリップフロップ７０のクロック入
力は、フリップフロップ７０の出力エッジから図中１１
０で示す時間分だけ進んでいる。
プフロップ７０の実際の出力は、図２の１００だけ進ん
で出力されている。さらに、フリップフロップ７０自身
の遅延もあるため、フリップフロップ７０のクロック入
力は、フリップフロップ７０の出力エッジから図中１１
０で示す時間分だけ進んでいる。
【００２８】従って、ＰＬＬ４０は、実際には、図２に
示すように、システムクロックφよりも（時間１００）
＋（時間１１０）分速いクロックを生成しているのであ
る。
示すように、システムクロックφよりも（時間１００）
＋（時間１１０）分速いクロックを生成しているのであ
る。
【００２９】一方、制御信号の入力段のフリップフロッ
プ５０は、ＰＬＬ４０からの出力クロック（フリップフ
ロップ７０のクロック入力と同一タイミング）から、時
間１２０遅れて信号を出力する。
プ５０は、ＰＬＬ４０からの出力クロック（フリップフ
ロップ７０のクロック入力と同一タイミング）から、時
間１２０遅れて信号を出力する。
【００３０】また、複数のＤＲＡＭの負荷により、更に
ＤＲＡＭ１０への制御信号入力のタイミングはフリップ
フロップ５０の出力から時間１３０だけ遅れる。
ＤＲＡＭ１０への制御信号入力のタイミングはフリップ
フロップ５０の出力から時間１３０だけ遅れる。
【００３１】ここで、回路の条件より、フリップフロッ
プ５０とフリップフロップ７０は同一の特性のものを使
うため、図２において、時間１２０は時間１１０と等し
くなり、また疑似負荷２０はＤＲＡＭ負荷と等価となる
よう設定されていることから、図２において、時間１３
０は時間１００と等しくなる。
プ５０とフリップフロップ７０は同一の特性のものを使
うため、図２において、時間１２０は時間１１０と等し
くなり、また疑似負荷２０はＤＲＡＭ負荷と等価となる
よう設定されていることから、図２において、時間１３
０は時間１００と等しくなる。
【００３２】このため、ＤＲＡＭ１０の入力Ｃでの制御
信号は、システムクロックφと位相が合わされている。
すなわち、本実施形態においては入力段のフリップフロ
ップ５０の伝搬遅延時間及び負荷による信号遅延が見か
け上０とされている。
信号は、システムクロックφと位相が合わされている。
すなわち、本実施形態においては入力段のフリップフロ
ップ５０の伝搬遅延時間及び負荷による信号遅延が見か
け上０とされている。
【００３３】これにより、フリップフロップや負荷容量
によらず、常に最適アクセスが保障される。
によらず、常に最適アクセスが保障される。
【００３４】なお、図２において、１４０はＤＲＡＭ１
０に制御信号が入力されてからデータが出力されるまで
のＤＲＡＭ１０の本来のアクセス時間を示している。
０に制御信号が入力されてからデータが出力されるまで
のＤＲＡＭ１０の本来のアクセス時間を示している。
【００３５】図２のタイミング図からも明らかなよう
に、本実施形態においては、ＤＲＡＭ１０の入力Ｃへの
制御信号のタイミングはシステムクロックのφ１のエッ
ジの位相と一致しており、この制御信号入力後、ＤＲＡ
Ｍ１０の出力Ｄからデータが出力され出力段のフリップ
フロップ６０においてシステムクロックのφ２の立ち上
がりに同期しフリップフロップ６０固有の遅延時間１５
０後に出力されており、ＤＲＡＭ１０の入力Ｃに制御信
号が入力されてからＤＲＡＭ１０の出力Ｄからのデータ
が出力段のフリップフロップ６０に出力されるまでの時
間は、１クロックサイクル（φ１）に出力段のフリップ
フロップ６０の遅延時間１５０を加えた時間となる。こ
のため、本実施形態においては、制御信号入力から出力
段フリップフロップにデータが出力されるまでの時間を
ＤＲＡＭ１０本来のアクセスタイムに近づけたものとし
ている。
に、本実施形態においては、ＤＲＡＭ１０の入力Ｃへの
制御信号のタイミングはシステムクロックのφ１のエッ
ジの位相と一致しており、この制御信号入力後、ＤＲＡ
Ｍ１０の出力Ｄからデータが出力され出力段のフリップ
フロップ６０においてシステムクロックのφ２の立ち上
がりに同期しフリップフロップ６０固有の遅延時間１５
０後に出力されており、ＤＲＡＭ１０の入力Ｃに制御信
号が入力されてからＤＲＡＭ１０の出力Ｄからのデータ
が出力段のフリップフロップ６０に出力されるまでの時
間は、１クロックサイクル（φ１）に出力段のフリップ
フロップ６０の遅延時間１５０を加えた時間となる。こ
のため、本実施形態においては、制御信号入力から出力
段フリップフロップにデータが出力されるまでの時間を
ＤＲＡＭ１０本来のアクセスタイムに近づけたものとし
ている。
【００３６】
【実施形態２】次に、本発明の第２の実施形態を、図３
を参照して説明する。
を参照して説明する。
【００３７】本実施形態においては、前記第１の実施形
態におけるフリップフロップ５０とＤＲＡＭ１０との間
の制御信号をバッファ３０により増幅する構成とし、フ
リップフロップ７０と疑似負荷２０との間にも同じ特性
のバッファ８０を挿入している。本実施形態は、一の制
御信号で多数のＤＲＡＭを駆動する場合に好適とされる
構成である。
態におけるフリップフロップ５０とＤＲＡＭ１０との間
の制御信号をバッファ３０により増幅する構成とし、フ
リップフロップ７０と疑似負荷２０との間にも同じ特性
のバッファ８０を挿入している。本実施形態は、一の制
御信号で多数のＤＲＡＭを駆動する場合に好適とされる
構成である。
【００３８】なお、前記第１の実施形態では、理解を容
易とするため、バッファ回路を含まない構成としたもの
であり、数個程度のＤＲＡＭの駆動に好適とされる。
易とするため、バッファ回路を含まない構成としたもの
であり、数個程度のＤＲＡＭの駆動に好適とされる。
【００３９】本実施形態においても、前記第１の実施形
態と同様、システムクロックφの入力（クロックエッ
ジ）とＤＲＡＭ１０の入力Ｃに入力される制御信号との
位相の差は０とされる。すなわち、本実施形態において
も入力段のフリップフロップ５０の伝搬遅延時間及び負
荷による信号遅延が見かけ上０とされている。
態と同様、システムクロックφの入力（クロックエッ
ジ）とＤＲＡＭ１０の入力Ｃに入力される制御信号との
位相の差は０とされる。すなわち、本実施形態において
も入力段のフリップフロップ５０の伝搬遅延時間及び負
荷による信号遅延が見かけ上０とされている。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
フリップフロップおよび負荷容量による遅延をＰＬＬに
よって相殺するように構成したことにより、ＤＲＡＭ以
外の遅延を仮想的に０とし、これによりＤＲＡＭのアク
セスタイムのみの時間で動作させることが可能とされ、
メモリ動作を高速化することができる。
フリップフロップおよび負荷容量による遅延をＰＬＬに
よって相殺するように構成したことにより、ＤＲＡＭ以
外の遅延を仮想的に０とし、これによりＤＲＡＭのアク
セスタイムのみの時間で動作させることが可能とされ、
メモリ動作を高速化することができる。
【図１】本発明に係るメモリ制御回路の第１の実施形態
の構成を示す図である。
の構成を示す図である。
【図２】本発明に係るメモリ制御回路の第２の実施形態
の動作を説明するためのタイミング図である。
の動作を説明するためのタイミング図である。
【図３】本発明に係るメモリ制御回路の他の実施形態の
構成を示す図である。
構成を示す図である。
【図４】（Ａ）従来のメモリ制御部の構成を示す図であ
る。 （Ｂ）従来のメモリ制御部の動作を説明するためのタイ
ミング図である。
る。 （Ｂ）従来のメモリ制御部の動作を説明するためのタイ
ミング図である。
１０ ＤＲＡＭ ２０ 疑似負荷 ４０ ＰＬＬ ５０、６０、７０ フリップフロップ ３０、８０ バッファ
Claims (9)
- 【請求項１】メモリへの制御信号を出力するフリップフ
ロップを有するメモリ制御回路において、 前記フリップフロップのクロック入力に位相同期手段か
らの出力を供給し、前記フリップフロップの遅延を見か
け上なくすように構成したことを特徴とするメモリ制御
回路。 - 【請求項２】前記メモリへの制御信号を出力する前記フ
リップフロップのクロック入力を、前記制御信号を出力
する信号経路と略等価な別回路をループに含んでなる前
記位相同期手段の出力から供給し、前記位相同期手段の
他の入力にはシステムクロックが入力され、 前記フリップフロップから前記メモリへ入力される前記
制御信号と前記システムクロックとの位相が互いに略一
致してなることを特徴とする請求項１記載のメモリ制御
回路。 - 【請求項３】前記位相同期手段の出力に第２のフリップ
フロップを接続し、該第２のフリップフロップの出力に
略前記メモリと略等価な負荷の疑似負荷を接続し、 前記疑似負荷の入力端における信号を前記位相同期手段
の第１の入力端に帰還入力すると共に、システムクロッ
クを前記位相同期手段の第２の入力端に入力し、 前記位相同期手段は前記第１及び第２の入力端に入力さ
れる信号の位相が互いに一致するように制御し、 前記位相同期手段の出力を、前記メモリへの制御信号を
出力する前記フリップフロップにクロック信号として供
給することを特徴とする請求項１記載のメモリ制御回
路。 - 【請求項４】前記メモリへの制御信号を出力する前記フ
リップフロップの出力を第１のバッファ回路を介して１
又は複数の前記メモリに送出すると共に、前記位相同期
手段の出力と前記疑似負荷との間に第２のバッファ回路
を挿入してなることを特徴とする請求項３記載のメモリ
制御回路。 - 【請求項５】前記第２のフリップフロップの遅延特性が
前記メモリへの制御信号を出力する前記フリップフロッ
プの遅延特性と略等しいことを特徴とする請求項３記載
のメモリ制御回路。 - 【請求項６】前記第１及び第２のバッファ回路の遅延特
性が互いに略等しいことを特徴とする請求項４記載のメ
モリ制御回路。 - 【請求項７】前記位相同期手段が位相ロックループ（Ｐ
ＬＬ）回路からなることを特徴とする請求項１から４の
いずれか一に記載のメモリ制御回路。 - 【請求項８】メモリへの制御信号がフリップフロップ
（「第１のフリップフロップ」という）を介して入力さ
れるメモリ装置において、 外部からのシステムクロックを第１の入力端に入力する
位相同期回路と、 前記位相同期回路の出力をクロック入力端に接続してな
る第２のフリップフロップと、 前記第２のフリップフロップの出力に接続され略前記メ
モリと略等価な負荷の疑似負荷回路と、を備え、 前記疑似負荷回路の入力ノードにおける信号を前記位相
同期回路の第２の入力端に帰還入力すると共に、 前記位相同期手段の出力を、前記メモリへの制御信号を
出力する前記第１のフリップフロップにクロック信号と
して供給し、 前記位相同期回路は前記第１及び第２の入力端に入力さ
れる信号の位相が互いに一致するように制御し、前記疑
似負荷の入力ノードにおける信号と前記メモリに入力さ
れる前記制御入力信号との位相が互いに略一致してなる
ことを特徴とするメモリ制御回路。 - 【請求項９】前記メモリへの前記制御入力信号の応答出
力をさらに別のフリップフロップ（第３のフリップフロ
ップ）を介して出力し、前記第３のフリップフロップが
前記システムクロックに同期して前記出力信号を出力す
ることを特徴とする請求項１又は８記載のメモリ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350131A JPH09180432A (ja) | 1995-12-23 | 1995-12-23 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350131A JPH09180432A (ja) | 1995-12-23 | 1995-12-23 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09180432A true JPH09180432A (ja) | 1997-07-11 |
Family
ID=18408442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7350131A Pending JPH09180432A (ja) | 1995-12-23 | 1995-12-23 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09180432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336190B1 (en) | 1998-03-18 | 2002-01-01 | Hitachi, Ltd. | Storage apparatus |
-
1995
- 1995-12-23 JP JP7350131A patent/JPH09180432A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336190B1 (en) | 1998-03-18 | 2002-01-01 | Hitachi, Ltd. | Storage apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8638638B2 (en) | Delay locked loop implementation in a synchronous dynamic random access memory | |
| KR100518479B1 (ko) | 지연고정루프를 포함하는 동기식 클록 발생기 | |
| JP3180272B2 (ja) | クロック同期のための遅延ロックループ回路 | |
| US6011732A (en) | Synchronous clock generator including a compound delay-locked loop | |
| KR100283635B1 (ko) | 데이타처리장치,반도체기억장치,및데이타처리방법 | |
| JP2007151183A (ja) | 外部クロック信号に同期する内部クロック信号を発生する方法および装置 | |
| US20080285375A1 (en) | Semiconductor device, module including the semiconductor device, and system including the module | |
| JP2004220602A (ja) | デューティ補正回路を備えたアナログ遅延固定ループ | |
| KR20010094529A (ko) | 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 | |
| JP2004145999A (ja) | タイミング調整回路及びそれを備えた半導体装置 | |
| US7501866B2 (en) | Delay locked loop circuit | |
| KR100505657B1 (ko) | 서로 다른 단위 지연 시간을 가지는 지연소자를 구비하는지연 시간 보상 회로 | |
| KR101735091B1 (ko) | 컬럼소스신호 생성회로 | |
| US7212055B2 (en) | Open-loop digital duty cycle correction circuit without DLL | |
| US20040251939A1 (en) | Devices for synchronizing clock signals | |
| JP4613378B2 (ja) | 半導体集積回路 | |
| JP2001189079A (ja) | Ｓｄｒａｍにおけるスキュー補償のための遅延固定ループ回路 | |
| US20040222829A1 (en) | Delay-locked loop (DLL) capable of directly receiving external clock signals | |
| KR20010047582A (ko) | 데이터 동기화 회로 | |
| CN216957457U (zh) | 延迟锁定回路电路 | |
| KR100784028B1 (ko) | 지연 동기 루프 | |
| KR19990085179A (ko) | 고속 위상 동기 회로 및 그를 이용한 위상 동기 방법 | |
| KR20070038670A (ko) | 반도체 메모리 장치의 ｄｌｌ 회로 | |
| JPH1013395A (ja) | 位相同期回路 | |
| KR20040037798A (ko) | 초기 딜레이를 제어하는 디지털 ｄｌｌ 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |