JPH09180433A - ファーストイン・ファーストアウトメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ワード線の選択を切替える場合に生じるアク
セス時間の延長を抑え、比較的簡単な回路構成で能率良
く高速動作を可能とする。 【解決手段】 ワードドライバ１２Ａ、１６Ａ、１２
Ｂ、１６Ｂ、ワード線、列セレクタ１４Ａ、１８Ａ、１
４Ｂ、１８Ｂ、及びビット線で構成されるアドレス指定
手段を２組備えたデュアルポートＲＡＭを２つ備える。
これらデュアルポートＲＡＭを２組備えると共に、１つ
のワード線に接続される全ビットに対する順次書き込み
終了後毎のワード線の選択切替え毎に、これらデュアル
ポートＲＡＭを交互に用いると共に、該選択切替えに先
立って切替え先のワード線の駆動を予め行うことで、ワ
ード線の選択切替え時のアクセス時間の延長を抑える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、行デコーダ、該行
デコーダで選択的に駆動するワード線、列セレクタ、及
び、該列セレクタで選択されるビット線で構成されるア
ドレス指定手段を２組備えたデュアルポートランダムア
クセスメモリ（ramdom access memory：以降、ＲＡＭと
称する）を備え、該デュアルポートＲＡＭに対して、一
方のアドレス指定手段から連続するアドレスで順次書き
込んだデータを、他方のアドレス指定手段から書き込ん
だ順に読み出すファーストイン・ファーストアウトメモ
リ装置（first-in first-outメモリ装置：以降、ＦＩＦ
Ｏと称する）に係り、特に、連続するアドレスでの順次
データの書き込みの際の、あるいは、書き込み順での順
次読み出しの際の、ワード線の選択を切換える場合に生
じる前記デュアルポートＲＡＭのアクセス時間の延長を
抑えることで、該デュアルポートＲＡＭのアクセス時間
のボトルネックを抑え、該デュアルポートＲＡＭに対す
るアクセスを比較的簡単な回路構成で能率よく高速に行
うことができるＦＩＦＯに関する。

【０００２】

【従来の技術】ＦＩＦＯの基本機能は、入力されるデー
タを順次蓄積し、一方、蓄積した順序通りに出力すると
いうものである。このＦＩＦＯには、ＲＡＭを用いたも
のがある。このＲＡＭを用いるＦＩＦＯは、一般的に、
データを順次蓄積する際に用いる書き込みクロックに同
期して動作するカウンタでＲＡＭのアドレスを順次発生
し、該アドレスをＲＡＭの書き込みアドレスとして用い
ながら、入力されるデータを順次書き込んでいく。一
方、該ＦＩＦＯでの蓄積したデータの読み出しは、この
読み出しを制御するための読み出しクロックに同期しな
がら動作するカウンタでＲＡＭのアドレスを順次発生
し、これを読み出しアドレスとして用いながら、ＲＡＭ
から蓄積されているデータを書き込み順に順次読み出
す。ここで、ＦＩＦＯに用いるＲＡＭは、一般的にはデ
ュアルポートＲＡＭである。

【０００３】このデュアルポートＲＡＭは、行デコー
ダ、該行デコーダで選択的に駆動するワード線、列セレ
クタ、及び、該列セレクタで選択されるビット線で構成
されるアドレス指定手段を２組有している。このデュア
ルポートＲＡＭでは、このようにアドレス指定手段を２
組備えることで、内蔵する１つのメモリセルアレイに対
して独立して、必要に応じて同時にも、書き込みアクセ
スと読み出しアクセスとを行うことができるようになっ
ている。即ち、このデュアルポートＲＡＭでは、書き込
みアクセスに用いる書き込みクロックと、読み出しアク
セスに用いる読み出しクロックとは、互いに周波数やタ
イミングが異なるものであってもよい。

【０００４】又、このようなデュアルポートＲＡＭを用
いたＦＩＦＯでは、２組備えられたアドレス指定手段の
うち、一方のものを用いて連続するアドレスで順次書き
込んだデータを、他方のアドレス指定手段から書き込ん
だ順に読み出す。

【０００５】図６は、従来例のデュアルポートＲＡＭを
用いたＦＩＦＯの構成を示すブロック図である。

【０００６】この図６において、メモリセルアレイ１０
と、ライトポートワードドライバ１２と、ライトポート
列セレクタ１４と、リードポートワードドライバ１６
と、リードポート列セレクタ１８とによって、デュアル
ポートＲＡＭが構成されている。又、この従来のＦＩＦ
Ｏは、このように構成されるデュアルポートＲＡＭに加
えて、ライトアドレス発生回路３２Ａと、入力回路３４
Ａと、リードアドレス発生回路４２Ａと、出力回路４４
Ａと、フラグ発生回路４６Ａとを備えている。

【０００７】ここで、当該ＦＩＦＯへ蓄積する入力デー
タＤＩは、入力回路３４Ａ及びライトポート列セレクタ
１４を経てメモリセルアレイ１０に書き込まれる。又、
該メモリセルアレイ１０に書き込まれ蓄積されているデ
ータは、リードポート列セレクタ１８及び出力回路４４
Ａを経て、出力データＤＯとして読み出すことができ
る。

【０００８】図７は、図６のメモリセルアレイ１０の各
メモリセルのマトリックス状の配置を示す線図である。

【０００９】この図７では、符号ＷＷＤ０〜ＷＷＤ７に
よって、ＦＩＦＯのデータ書き込みに用いる、一方のア
ドレス指定手段の合計８本のワード線が示される。一
方、符号ＲＷＤ０〜ＲＷＤ７によってＦＩＦＯに蓄積さ
れているデータを読み出すために用いる、他方のアドレ
ス指定手段のワード線が示される。

【００１０】又、図７中のマトリックス状の方形に付さ
れた“０”〜“３１”によって、合計３２個のメモリセ
ルが示される。このように、図６に示されるＦＩＦＯの
デュアルポートＲＡＭは、各ワード線に対して合計４個
のメモリセルが接続され、各ビット線に対して合計８個
のメモリセルが接続されている。

【００１１】図８は、従来例のＦＩＦＯの書き込み動作
を示すタイムチャートである。

【００１２】この従来例のＦＩＦＯの書き込み動作は、
クロック信号ＷＣＫで制御される。ＦＩＦＯに対して第
１番目のデータを蓄積するに当たって、時刻ｔ１１にお
いて、外部から入力するリセット信号ＷＲＳＴを立ち下
げる。すると、ライトアドレス発生回路３２Ａが内蔵す
る書き込みアドレスＷＡＤを発生するためのカウンタの
値が“０”となり、従って該書き込みアドレスＷＡＤも
“０”となる。

【００１３】この後、リセット信号ＷＲＳＴが時刻ｔ１
２で立ち上がった後に、蓄積する入力データＤＩを入力
すると共に、選択信号ＷＥＮを立ち下げる。この後にク
ロック信号ＷＣＫが時刻ｔ１３で立ち上がると、Ｌ状態
の選択信号ＷＥＮが取り込まれて選択信号ＷＥがＨ状態
となり、同時に入力データＤＩが取り込まれる。このよ
うに取り込まれた入力ＤＩは、“０”の書き込みアドレ
スＷＡＤに対応するメモリセルアレイ１０のメモリセル
に対して書き込まれる。ここで、選択信号ＷＥは、（Ｗ
Ｅ＝（ＷＥＮバー）・ＷＣＫ）の論理演算で生成され
る。

【００１４】次に、時刻ｔ１４の直前までに、次に蓄積
する入力データＤＩを入力しておく。すると、時刻ｔ１
４でクロック信号ＷＣＫが立ち上がると、ライトアドレ
ス発生回路３２Ａが内蔵する前述のカウンタの値がイン
クリメントされ、書き込みアドレスＷＡＤの値が“１”
となる。この後、入力されていた入力データＤＩは、こ
のように“１”となった書き込みアドレスＷＡＤに対応
するメモリセルアレイ１０のメモリセルへと書き込まれ
る。

【００１５】以降同様に、クロック信号ＷＣＫの立ち上
がりに同期して、ライトアドレス発生回路３２Ａが内蔵
するカウンタが順次インクリメントされ、メモリセルア
レイ１０の対応するメモリセルに対して、順次入力され
る入力データＤＩが書き込まれている。

【００１６】ここで、時刻ｔ１６までの期間では、書き
込みワード線ＷＷＤ０に接続されるメモリセルに対して
入力データＤＩを書き込むことになり、この期間のほぼ
全体に亘って該書き込みワード線ＷＷＤ０はＨ状態とな
っている。時刻ｔ１７から時刻ｔ１８までの期間では、
書き込みワード線ＷＷＤ１に接続されるメモリセルに対
して入力データＤＩを書き込むことになるため、この期
間のほぼ全体に亘って、該書き込みワード線ＷＷＤ１は
Ｈ状態となっている。時刻ｔ１９以降の期間では、書き
込みワード線ＷＷＤ２に接続されるメモリセルに対して
入力データＤＩを書き込むことになり、これに対応し該
期間のほぼ全体に亘って該書き込みワード線ＷＷＤ２は
Ｈ状態となっている。

【００１７】ここで、このような書き込み動作におい
て、図８中の時間ｔｓは、クロック信号ＷＣＫが立ち上
がってから、ライトアドレス発生回路３２Ａが出力する
選択信号ＷＥが立ち上がり、且つ、該ライトアドレス発
生回路３２Ａが内蔵するカウンタからの書き込みアドレ
スＷＡＤの値が変化するまでの時間である。又、このよ
うに選択信号ＷＥがＨ状態となり、且つ書き込みアドレ
スＷＡＤの値が変化してから、対応するメモリセルに対
して書き込みが終了するまでの時間をｔｗとする。する
と、当該ＦＩＦＯにおける書き込み時間は（ｔｓ＋ｔ
ｗ）となる。又、クロック信号ＷＣＫの周期は、サイク
ル時間ｔｗｃｙであるこの（ｔｓ＋ｔｗ）以上である必
要がある。

【００１８】次に、図９は、当該従来例における、読み
出し動作を示すタイムチャートである。

【００１９】この従来例での読み出し動作は、クロック
信号ＲＣＫによって制御される。まず、ＦＩＦＯに蓄積
されているデータの第１個目を読み出すに当たって、時
刻ｔ２１においてリセット信号ＲＲＳＴを立ち下げる。
すると、リードアドレス発生回路４２Ａが内蔵するカウ
ンタがリセットされて“０”となり、該カウンタから出
力される読み出しアドレスＲＡＤの値は“０”となる。

【００２０】続いて時刻ｔ２２においてリセット信号Ｒ
ＲＳＴが立ち上がってから、時刻ｔ２３でクロック信号
ＲＣＫが立ち上がるまでの期間内で、選択信号ＲＥＮを
立ち下げる。クロック信号ＲＣＫが立ち上がると、この
タイミングでＬ状態の選択信号ＲＥＮが取り込まれる。

【００２１】この後に時刻ｔ２３でクロック信号ＲＣＫ
が立ち上がった後に、リードアドレス発生回路４２Ａが
出力する選択信号ＲＥが立ち上がると共に、“０”の読
み出しアドレスＲＡＤに対応するメモリセルアレイ１０
のメモリセルからの出力データＤＯの読み出し動作が開
始され、所定時間後に該出力データＤＯが出力回路４４
Ａから出力される。ここで、選択信号ＲＥは、（ＲＥ＝
（ＲＥＮバー）・ＲＣＫ）の論理演算により得られる信
号である。

【００２２】次に時刻ｔ２４において、クロック信号Ｒ
ＣＫが立ち上がる。すると、リードアドレス発生回路４
２Ａが内蔵するカウンタの値がインクリメントされ、読
み出しアドレスＲＡＤが“１”となる。又、該読み出し
アドレスＲＡＤに対応するメモリセルアレイ１０の該当
メモリセルからは、所定時間後に出力データＤ０が読み
出される。

【００２３】時刻ｔ２５等、以後クロック信号ＲＣＫが
立ち上がる毎に、読み出しアドレスＲＡＤがインクリメ
ントされて、対応するメモリセルアレイ１０のメモリセ
ルに記憶される出力データＤＯを読み出すことができ
る。

【００２４】ここで、クロック信号ＲＣＫが立ち上がっ
てから、リードアドレス発生回路４２Ａが出力する選択
信号ＲＥが立ち上がり、且つ、リードアドレス発生回路
４２Ａが内蔵するカウンタがカウントアップされて読み
出しアドレスＲＡＤの値が変化するまでの時間を、図９
中に示されるような時間ｔｓとする。又、クロック信号
ＲＣＫが立ち上がってから時間ｔｓの後、メモリセルア
レイ１０の該当メモリセルに記憶される出力データＤＯ
が出力回路４４Ａから出力されるまでの時間を時間ｔｒ
（図９の中ではｔｒａやｔｒｂ）とする。すると、クロ
ック信号ＲＣＫが立ち上がってから（ｔｓ＋ｔｒ）の時
間が、記憶されるデータの読み出しに要する時間とな
る。又、クロック信号ＲＣＫの周期は、サイクル時間ｔ
ｒｃｙである（ｔｓ＋ｔｒ）以上である必要がある。

【００２５】ここで、時刻ｔ２６までの期間では、読み
出しワード線ＲＷＤ０に接続されるメモリセルから出力
データを読み出すため、該期間では該読み出しワード線
ＲＷＤ０がＨ状態となる。又、時刻ｔ２７から時刻ｔ２
８の期間では、読み出しワード線ＲＷＤ１に接続される
メモリセルに記憶されるデータを読み出すため、該期間
では読み出しワード線ＲＷＤ１はＨ状態となる。時刻ｔ
２９以降の期間では、読み出しワード線ＲＷＤ２に接続
されるメモリセルに記憶されるデータを読み出すため、
該期間では該読み出しワード線ＲＷＤ２がＨ状態とな
る。

【００２６】

【発明が解決しようとする課題】ここで、図８において
時刻ｔ１６からｔ１７までの期間にワード線の選択が切
替えられるとき、又時刻ｔ１８からｔ１９までの期間に
同じくワード線の選択が切替えられるとき、前述の時間
ｔｗが延長されるのが一般的である。これは、一般に列
アドレスのみ変更となるアクセスに比べて、ワード線の
遷移を伴うアクセスが長くなるためである。又、このよ
うに時間ｔｗが延長されると、メモリアクセスに要する
時間全体も延長されてしまう。

【００２７】又、図９において、時刻ｔ２６からｔ２７
までの期間のワード線の選択が切替えられるとき、又、
時刻ｔ２８からｔ２９までの期間のワード線の選択が切
替えられるときについても、書き込み動作の場合と同
様、ワード線の選択が切替えられることに伴って、時間
ｔｒが延長される傾向がある。即ち、図９において図示
される時間ｔｒａ及びｔｒｂでは、（ｔｒａ＜ｔｒｂ）
の関係となる。従って、ワード線の選択が切替えられる
場合に要するメモリアクセス時間が、メモリアクセスの
時間のボトルネックとなってしまう。

【００２８】このように、一般に、書き込み動作も読み
出し動作も、列アドレスの変更のみのアクセスに比べ
て、ワード線の選択が切替えられるアクセスの方が時間
を要する。又、このため、このようなワード線の選択が
切替えられるアクセスの場合が、メモリアクセス時間の
ボトルネックとなってしまう。

【００２９】本発明は、前記従来の問題点を解決するべ
くなされたものであって、連続するアドレスでの順次デ
ータの書き込みの際の、あるいは、書き込み順での順次
読み出しの際の、ワード線の選択を切換える場合に生じ
る前記デュアルポートＲＡＭのアクセス時間の延長を抑
えることで、該デュアルポートＲＡＭのアクセス時間の
ボトルネックを抑え、該デュアルポートＲＡＭに対する
アクセスを比較的簡単な回路構成で能率よく高速に行う
ことができるＦＩＦＯを提供することを目的とする。

【００３０】

【課題を解決するための手段】本発明は、行デコーダ、
該行デコーダで選択的に駆動するワード線、列セレク
タ、及び、該列セレクタで選択されるビット線で構成さ
れるアドレス指定手段を２組有するデュアルポートラン
ダムアクセスメモリを備え、該デュアルポートランダム
アクセスメモリに対して、一方のアドレス指定手段から
連続するアドレスで順次書き込んだデータを、他方のア
ドレス指定手段から書き込んだ順に読み出すファースト
イン・ファーストアウトメモリ装置において、偶数行ア
ドレス用の前記デュアルポートランダムアクセスメモ
リ、及び奇数行アドレス用の前記デュアルポートランダ
ムアクセスメモリの、２組の前記デュアルポートランダ
ムアクセスメモリと、１つのワード線に接続される全ビ
ットに対する順次書き込み後毎の、ワード線の選択切換
え毎に、アクセス対象の前記デュアルポートランダムア
クセスメモリを変更することで交互に、２組の前記デュ
アルポートランダムアクセスメモリに跨がって、連続す
るアドレスで順次データを書き込むためのアドレスを発
生すると共に、前記デュアルポートランダムアクセスメ
モリの選択切換えの際には、該選択切換えに先立って予
め切換え先の前記デュアルポートランダムアクセスメモ
リの前記行デコーダでの選択的なワード線の駆動を行う
ライトアドレス発生回路と、１つのワード線に接続され
る全ビットに対する書き込み順の順次読み出し後毎の、
ワード線の選択切換え毎に、アクセス対象の前記デュア
ルポートランダムアクセスメモリを変更することで交互
に、２組の前記デュアルポートランダムアクセスメモリ
に跨がって、書き込み順の順次読み出しのためのアドレ
スを発生すると共に、前記デュアルポートランダムアク
セスメモリの選択切換えの際には、該選択切換えに先立
って予め切換え先の前記デュアルポートランダムアクセ
スメモリの前記行デコーダでの選択的なワード線の駆動
を行うリードアドレス発生回路とを備え、連続するアド
レスでの順次データの書き込みの際にも、又、書き込み
順での順次読み出しの際にも、偶数行アドレス用の前記
デュアルポートランダムアクセスメモリへのアクセス、
及び奇数行アドレス用の前記デュアルポートランダムア
クセスメモリへのアクセスを、ワード線の選択を切換え
る毎に交互に行うようにしたことにより、前記課題を解
決したものである。

【００３１】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００３２】図１は、本発明が適用されたデュアルポー
トＲＡＭを備えるＦＩＦＯの構成を示すブロック図であ
る。

【００３３】この図１において、メモリセルアレイ１０
Ａと、ライトポートワードドライバ１２Ａと、ライトポ
ート列セレクタ１４Ａと、リードポートワードドライバ
１６Ａと、リードポート列セレクタ１８Ａとにより、偶
数行アドレス用の、第１のデュアルポートＲＡＭが構成
される。次に、メモリセルアレイ１０Ｂと、ライトポー
トワードドライバ１２Ｂと、ライトポート列セレクタ１
４Ｂと、リードポートワードドライバ１６Ｂと、リード
ポート列セレクタ１８Ｂとにより、奇数行アドレス用
の、第２のデュアルポートＲＡＭが構成される。

【００３４】このように、前述の従来例等に対して、本
実施形態では、２つのデュアルポートＲＡＭが備えられ
ていることが特徴である。

【００３５】次に、本実施形態のＦＩＦＯでは、これら
のデュアルポートＲＡＭに加えて、ライトアドレス発生
回路３２と、入力回路３４と、リードアドレス発生回路
４２と、出力回路４４と、フラグ発生回路４６とを備え
ている。

【００３６】ここで、メモリセルアレイ１０Ａは図２に
示されるような構成となっている。この図２において
は、書き込みワード線ＷＷＤ０、２、４、６、及び、読
み出しワード線ＲＷＤ０、２、４、６が示されている。
即ち、メモリセルアレイ１０Ａでは、偶数の行アドレス
のみが存在する。

【００３７】次に、メモリセルアレイ１０Ｂは、図３に
示すように構成されている。この図３に示す如く、メモ
リセルアレイ１０Ｂには、書き込みワード線ＷＷＤ１、
３、５、７及び読み出しワード線ＲＷＤ１、３、５、７
が設けられている。このように、メモリセルアレイ１０
Ｂには、奇数の行アドレスのみが存在する。

【００３８】又、これらメモリセルアレイ１０Ａ及び１
０Ｂは、１つのワード線に接続される４つのメモリセル
に対するアクセスの後毎の、ワード線の選択切替え毎
に、これらデュアルポートＲＡＭが交互に選択切替えさ
れる。又、本実施形態のメモリセルアレイ１０Ａ及び１
０Ｂ２つが、前述の従来例の１つのメモリセルアレイ１
０に相当する。本実施形態では、従来１つとされたデュ
アルポートＲＡＭが、偶数行アドレス用のものと奇数ア
ドレス用のものとの、２つに分割されている。

【００３９】又、入力データＤＩを蓄えるための書き込
み動作において、どちらのデュアルポートＲＡＭを用い
るかは、ライトアドレス発生回路３２によって決定され
る。即ち、該ライトアドレス発生回路３２が内蔵するカ
ウンタの値で決定されるアドレスのうち、列アドレスの
値が偶数であれば偶数行アドレス用のデュアルポートＲ
ＡＭを選択し、奇数であれば奇数行アドレス用のデュア
ルポートＲＡＭを選択する。

【００４０】偶数行アドレス用のデュアルポートＲＡＭ
を選択した場合、ライトポート列セレクタ１４Ａを経由
してメモリセルアレイ１０Ａに対してデータを書き込
む。一方、奇数行アドレス用のデュアルポートＲＡＭが
選択された場合、ライトポート列セレクタ１４Ｂを経由
してメモリセルアレイ１０Ｂに対してデータが蓄積され
る。

【００４１】又、蓄えられているデータを読み出す場合
には、リードアドレス発生回路４２が内蔵するカウンタ
の値によって、いずれのデュアルポートＲＡＭを用いる
かが決定される。即ち、該カウンタの値で示されるアド
レスのうち、行アドレスが偶数であれば偶数行アドレス
用のデュアルポートＲＡＭを選択し、奇数であれば奇数
行アドレス用のデュアルポートＲＡＭを選択する。

【００４２】偶数行アドレス用のデュアルポートＲＡＭ
が選択された場合、リードポート列セレクタ１８Ａを経
由してメモリセルアレイ１０Ａに蓄えられているデータ
を読み出す。一方、奇数行アドレス用のデュアルポート
ＲＡＭが選択された場合、リードポート列セレクタ１８
Ｂを経てメモリセルアレイ１０Ｂに蓄えられているデー
タを読み出す。

【００４３】図４は、本実施形態の書き込み動作を示す
タイムチャートである。

【００４４】ライトアドレス発生回路３２においては、
図４に示される如く、内蔵するカウンタはリセット信号
ＷＲＳＴの立ち下がりでリセットされ“０”となった
後、クロック信号ＷＣＫの立ち上がり毎にインクリメン
トされ、書き込みアドレスＷＡＤが変更される。この書
き込みアドレスＷＡＤがライトアドレス発生回路３２内
でプリデコードされて、ライトポートワードドライバ１
２Ａ及びライトポート列セレクタ１４Ａを用いるか、あ
るいはライトポートワードドライバ１２Ｂ及びライトポ
ート列セレクタ１４Ｂを用いるかが選択されると共に、
これらに対する該当するアドレスを出力する。この後
に、メモリセルアレイ１０Ａあるいは１０Ｂの該当する
メモリセルに対して入力データＤＩが書き込まれる。

【００４５】ここで、時刻ｔ３１から時刻ｔ３７まで
は、メモリセルアレイ１０Ａをアクセスする。時刻ｔ３
８から時刻ｔ３９までは、メモリセルアレイ１０Ｂをア
クセスする。時刻ｔ４０からは、メモリセルアレイ１０
Ａをアクセスする。

【００４６】ここで、図４における時刻ｔ３３〜ｔ３７
では、クロック信号ＷＣＫの立ち上がりの際に、列アド
レスのみが変更される。これに対して、時刻ｔ３７から
ｔ３８の間、又時刻ｔ３９からｔ４０までの間では、列
アドレスが“０”となるとともに、行アドレスが変更さ
れる。この行アドレス変更の際、本実施形態では、デュ
アルポートＲＡＭの切替えがなされている。

【００４７】又、このようなデュアルポートＲＡＭの切
替えの際には、該切替えに先立って予め切替え先のデュ
アルポートＲＡＭの行デコーダでのワード線の駆動が予
めなされている。従って、本実施形態では、このような
ワード線の切替えが伴うような場合でも、アクセス時間
を抑えることが可能となっている。

【００４８】図４に示される本実施形態における書き込
み動作を、図８に示した従来のものと比較すると、偶数
行アドレス用のデュアルポートＲＡＭに対して出力する
書き込みワード線ＷＷＤ０の立ち下がりを基準として、
奇数行アドレス用のデュアルポートＲＡＭに対して出力
する書き込みワード線ＷＷＤ１の立ち上がりのタイミン
グが早められている。又、奇数行アドレス用のデュアル
ポートＲＡＭに対して出力される書き込みワード線ＷＷ
Ｄ１の立ち下がりを基準として、偶数行アドレス用のデ
ュアルポートＲＡＭに対して出力する書き込みワード線
ＷＷＤ２の立ち上がりのタイミングが早められている。
このように、本実施形態では単に２つのデュアルポート
ＲＡＭを交互に選択するだけでなく、切替え先のワード
線の駆動を予め行っているため、ワード線の選択を切替
える場合でのアクセス時間の延長を抑えることが可能と
なっている。

【００４９】図５は、本実施形態の読み出し動作を示す
タイムチャートである。

【００５０】リードアドレス発生回路４２においては、
図５に示される如く、内蔵するカウンタはリセット信号
ＲＲＳＴの立ち上がりでリセットされ“０”となった
後、クロック信号ＲＣＫの立ち上がり毎にインクリメン
トされ、読み出しアドレスＲＡＤが変更される。この読
み出しアドレスＲＡＤがリードアドレス発生回路４２内
でプリデコードされて、リードポートワードドライバ１
６Ａ及びリードポート列セレクタ１８Ａを用いるか、あ
るいはリードポートワードドライバ１６Ｂ及びリードポ
ート列セレクタ１８Ｂを用いるかが選択されると共に、
これらに対する該当するアドレスを出力する。この後
に、メモリセルアレイ１０Ａあるいは１０Ｂの該当する
メモリセルから、出力データＤＯが読み出される。

【００５１】ここで、時刻ｔ４１から時刻ｔ４７まで
は、メモリセルアレイ１０Ａをアクセスする。時刻ｔ４
８から時刻ｔ４９までは、メモリセルアレイ１０Ｂをア
クセスする。時刻ｔ５０からは、メモリセルアレイ１０
Ａをアクセスする。

【００５２】ここで、図５における時刻ｔ４３〜ｔ４７
では、クロック信号ＲＣＫの立ち上がりの際に、列アド
レスのみが変更される。これに対して、時刻ｔ４７から
ｔ４８の間、又時刻ｔ４９からｔ５０までの間では、列
アドレスが“０”となるとともに、行アドレスが変更さ
れる。この行アドレス変更の際、本実施形態では、デュ
アルポートＲＡＭの切替えがなされている。

【００５３】又、このようなデュアルポートＲＡＭの切
替えの際には、該切替えに先立って予め切替え先のデュ
アルポートＲＡＭの行デコーダでのワード線の駆動が予
めなされている。従って、本実施形態では、このような
ワード線の切替えが伴うような場合でも、アクセス時間
を抑えることが可能となっている。

【００５４】図５に示す如く、２つのデュアルポートＲ
ＡＭを交互に用いた本実施形態における読み出し動作時
においても、図９に示した従来例のものに比べ、まず、
偶数行アドレス用のデュアルポートＲＡＭに対して出力
する、読み出しワード線ＲＷＤ０の立ち下がりを基準と
して、奇数行アドレス用のデュアルポートＲＡＭに対し
て出力する読み出しワード線ＲＷＤ１の立ち上がりが早
められている。又、奇数行アドレス用デュアルポートＲ
ＡＭに対して出力する、読み出しワード線ＲＷＤ１の立
ち下がりを基準とした、偶数行アドレス用のデュアルポ
ートＲＡＭに対して出力される読み出しワード線ＲＷＤ
２の立ち上がりのタイミングが早められている。このよ
うに、読み出し動作時にも、本実施形態では単に２つの
デュアルポートＲＡＭを交互に用いるだけでなく、デュ
アルポートＲＡＭの選択切替えを行う場合には、該選択
切替えに先立って切換先のデュアルポートＲＡＭの行デ
コーダでの選択的なワード線の駆動を行うようにしてい
る。従って、読み出し動作時に、ワード線の選択が切替
えられる場合にも、本実施形態によればアクセス時間が
延長されてしまうことがない。

【００５５】ここで、入力データＤＩ及び出力データＤ
Ｏを１ビットとする。又、メモリセルアレイ１０Ａ及び
１０Ｂそれぞれにおける、行数をＭとし、列数をＮと
し、合計（Ｍ×Ｎ）個のメモリセルで構成されているも
のとする。すると、ライトアドレス発生回路３２あるい
はリードアドレス発生回路４２で生成される行アドレス
のビット幅は（log ２Ｍ／log ２）ビットとなり、列ア
ドレスのビット幅は（log ２Ｎ／log ２）ビットとな
る。

【００５６】この際、列アドレスの０〜（Ｎ−１）まで
が偶数行アドレス用のデュアルポートＲＡＭに割り当て
られ、列アドレスＮ〜（２Ｎ−１）までが奇数行アドレ
ス用のデュアルポートＲＡＭに割り当てられる。このよ
うに、本実施形態は前述の図２や図３に限定されるもの
ではなく、任意の行数及び列数のメモリセルアレイ１０
Ａや１０Ｂを用いたものに適用することができる。なお
図２や図３に示されるごとく、前述の本実施形態では、
（Ｍ＝８）であり、（Ｎ＝４）である。

【００５７】以上説明した通り、本実施形態では本発明
を適用しながら、２つのデュアルポートＲＡＭを交互に
用い、又デュアルポートＲＡＭの選択切替えの際には、
該選択切替えに先立って、切替え先のデュアルポートＲ
ＡＭの行デコーダでのワード線の駆動を行うことができ
る。従って、本実施形態によれば、連続するアドレスで
の順次データの書き込みの際の、あるいは、書き込み順
での順次読み出しの際の、ワード線の選択を切換える場
合に生じる前記デュアルポートＲＡＭのアクセス時間の
延長を抑えることで、該デュアルポートＲＡＭのアクセ
ス時間のボトルネックを抑え、該デュアルポートＲＡＭ
に対するアクセスを比較的簡単な回路構成で能率よく高
速に行うことができるという優れた効果を得ることがで
きる。

【００５８】

【発明の効果】以上説明した通り、本発明によれば、連
続するアドレスでの順次データの書き込みの際の、ある
いは、書き込み順での順次読み出しの際の、ワード線の
選択を切換える場合に生じる前記デュアルポートＲＡＭ
のアクセス時間の延長を抑えることで、該デュアルポー
トＲＡＭのアクセス時間のボトルネックを抑え、該デュ
アルポートＲＡＭに対するアクセスを比較的簡単な回路
構成で能率よく高速に行うことができるという優れた効
果を得ることができる。

【図面の簡単な説明】

【図１】本発明が適用されるデュアルポートＲＡＭを用
いたＦＩＦＯの実施形態の構成を示すブロック図

【図２】前記実施形態に用いられる偶数行アドレス用の
デュアルポートＲＡＭのメモリセル構成を示す線図

【図３】前記実施形態に用いられる奇数行アドレス用の
デュアルポートＲＡＭのメモリセル構成を示す線図

【図４】前記実施形態での書き込み動作を示すタイムチ
ャート

【図５】前記実施形態での読み出し動作を示すタイムチ
ャート

【図６】従来のデュアルポートＲＡＭを用いるＦＩＦＯ
の構成を示すブロック図

【図７】前記従来例のデュアルポートＲＡＭのメモリセ
ル構成を示す線図

【図８】前記従来例での書き込み動作を示すタイムチャ
ート

【図９】前記従来例での読み出し動作を示すタイムチャ
ート

【符号の説明】

１０、１０Ａ、１０Ｂ…メモリセルアレイ １２、１２Ａ、１２Ｂ…ライトポートワードドライバ １４、１４Ａ、１４Ｂ…ライトポート列セレクタ １６、１６Ａ、１６Ｂ…リードポートワードドライバ １８、１８Ａ、１８Ｂ…リードポート列セレクタ ３２、３２Ａ…ライトアドレス発生回路 ３４、３４Ａ…入力回路 ４２、４２Ａ…リードアドレス発生回路 ４４、４４Ａ…出力回路 ４６、４６Ａ…フラグ発生回路 ＷＥＮ、ＷＥ、ＲＥＮ、ＲＥ…選択信号 ＷＲＳＴ、ＲＲＳＴ…リセット信号 ＷＣＫ、ＲＣＫ…クロック信号 ＷＷＤ０〜ＷＷＤ７…書き込みワード線 ＲＷＤ０〜ＲＷＤ７…読み出しワード線 ＤＩ…入力データ ＤＯ…出力データ ＦＵＬ…フルフラグ ＥＰＴ…エンプティフラグ ｔｓ、ｔｒ…時間 ＷＡＤ…書き込みアドレス ＲＡＤ…読み出しアドレス

Claims (1)

【特許請求の範囲】
1. 【請求項１】行デコーダ、該行デコーダで選択的に駆動
   するワード線、列セレクタ、及び、該列セレクタで選択
   されるビット線で構成されるアドレス指定手段を２組有
   するデュアルポートランダムアクセスメモリを備え、該
   デュアルポートランダムアクセスメモリに対して、一方
   のアドレス指定手段から連続するアドレスで順次書き込
   んだデータを、他方のアドレス指定手段から書き込んだ
   順に読み出すファーストイン・ファーストアウトメモリ
   装置において、 偶数行アドレス用の前記デュアルポートランダムアクセ
   スメモリ、及び奇数行アドレス用の前記デュアルポート
   ランダムアクセスメモリの、２組の前記デュアルポート
   ランダムアクセスメモリと、 １つのワード線に接続される全ビットに対する順次書き
   込み後毎の、ワード線の選択切換え毎に、アクセス対象
   の前記デュアルポートランダムアクセスメモリを変更す
   ることで交互に、２組の前記デュアルポートランダムア
   クセスメモリに跨がって、連続するアドレスで順次デー
   タを書き込むためのアドレスを発生すると共に、前記デ
   ュアルポートランダムアクセスメモリの選択切換えの際
   には、該選択切換えに先立って予め切換え先の前記デュ
   アルポートランダムアクセスメモリの前記行デコーダで
   の選択的なワード線の駆動を行うライトアドレス発生回
   路と、 １つのワード線に接続される全ビットに対する書き込み
   順の順次読み出し後毎の、ワード線の選択切換え毎に、
   アクセス対象の前記デュアルポートランダムアクセスメ
   モリを変更することで交互に、２組の前記デュアルポー
   トランダムアクセスメモリに跨がって、書き込み順の順
   次読み出しのためのアドレスを発生すると共に、前記デ
   ュアルポートランダムアクセスメモリの選択切換えの際
   には、該選択切換えに先立って予め切換え先の前記デュ
   アルポートランダムアクセスメモリの前記行デコーダで
   の選択的なワード線の駆動を行うリードアドレス発生回
   路とを備え、 連続するアドレスでの順次データの書き込みの際にも、
   又、書き込み順での順次読み出しの際にも、偶数行アド
   レス用の前記デュアルポートランダムアクセスメモリへ
   のアクセス、及び奇数行アドレス用の前記デュアルポー
   トランダムアクセスメモリへのアクセスを、ワード線の
   選択を切換える毎に交互に行うようにしたことを特徴と
   するファーストイン・ファーストアウトメモリ装置。