JPH09180492A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH09180492A JPH09180492A JP7338947A JP33894795A JPH09180492A JP H09180492 A JPH09180492 A JP H09180492A JP 7338947 A JP7338947 A JP 7338947A JP 33894795 A JP33894795 A JP 33894795A JP H09180492 A JPH09180492 A JP H09180492A
- Authority
- JP
- Japan
- Prior art keywords
- redundant
- redundant memory
- memory cell
- input
- address
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 非破壊で冗長メモリセルを検査できることは
もとより、冗長処理の前に冗長メモリセルの不良を発見
でき、欠陥メモリセル救済の成功率を向上できる半導体
記憶装置を実現する。 【解決手段】 冗長メモリアレイ２、冗長選択回路３の
他に冗長メモリ強制選択回路１０を設け、冗長メモリ強
制選択信号ＲＳＥＬ、冗長メモリアドレスＲＡＤＲをそ
れぞれ冗長メモリ強制選択回路１０に入力し、冗長メモ
リ強制選択信号ＲＳＥＬがアクティブ状態に設定された
とき、冗長選択回路３のヒューズ切断情報にかかわらず
冗長メモリアドレスＲＡＤＲによって指定された冗長メ
モリ行を冗長メモリアレイ２から選択し、カラムデコー
ダ５によって選択されたビット線とともに、指定された
冗長メモリセルを選択し、それに対してアクセスを行う
ので、非破壊で冗長メモリセルを検査することが可能と
なる。
もとより、冗長処理の前に冗長メモリセルの不良を発見
でき、欠陥メモリセル救済の成功率を向上できる半導体
記憶装置を実現する。 【解決手段】 冗長メモリアレイ２、冗長選択回路３の
他に冗長メモリ強制選択回路１０を設け、冗長メモリ強
制選択信号ＲＳＥＬ、冗長メモリアドレスＲＡＤＲをそ
れぞれ冗長メモリ強制選択回路１０に入力し、冗長メモ
リ強制選択信号ＲＳＥＬがアクティブ状態に設定された
とき、冗長選択回路３のヒューズ切断情報にかかわらず
冗長メモリアドレスＲＡＤＲによって指定された冗長メ
モリ行を冗長メモリアレイ２から選択し、カラムデコー
ダ５によって選択されたビット線とともに、指定された
冗長メモリセルを選択し、それに対してアクセスを行う
ので、非破壊で冗長メモリセルを検査することが可能と
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、冗長回路を有する
半導体記憶装置に関するものである。
半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、微細加工技術の進歩に伴い半導体
の高集積化が進み、大容量な半導体記憶装置が実用化さ
れている。一方、メモリチップの記憶容量の増大に伴
い、欠陥のあるメモリセルの発生する確率が増大する傾
向にあり、メモリチップの製造歩留りを低下させる大き
な原因となる。このため、製造歩留り低下の主原因であ
る欠陥メモリセルを救済すべく、欠陥メモリセルを回路
的に置換できるメモリセルをあらかじめメモリチップ内
に設け、必要に応じて欠陥メモリセルと置き換える、い
わゆる冗長回路という措置が一般的にとられている。
の高集積化が進み、大容量な半導体記憶装置が実用化さ
れている。一方、メモリチップの記憶容量の増大に伴
い、欠陥のあるメモリセルの発生する確率が増大する傾
向にあり、メモリチップの製造歩留りを低下させる大き
な原因となる。このため、製造歩留り低下の主原因であ
る欠陥メモリセルを救済すべく、欠陥メモリセルを回路
的に置換できるメモリセルをあらかじめメモリチップ内
に設け、必要に応じて欠陥メモリセルと置き換える、い
わゆる冗長回路という措置が一般的にとられている。
【０００３】救済の単位は、メモリアレイにおけるワー
ド線またはビット線に沿った一行あるいは一列のメモリ
セル配列である。冗長回路における欠陥メモリセルを含
むワード線に沿った一行あるいはビット線に沿った一列
のメモリセルの置換は、予備ワード線あるいは予備ビッ
ト線を選択するデコーダに欠陥アドレスを登録すること
によって行われる。具体的には、レーザによるプログラ
ミングまたは電気的にヒューズを溶断するなどの方法が
とられている。
ド線またはビット線に沿った一行あるいは一列のメモリ
セル配列である。冗長回路における欠陥メモリセルを含
むワード線に沿った一行あるいはビット線に沿った一列
のメモリセルの置換は、予備ワード線あるいは予備ビッ
ト線を選択するデコーダに欠陥アドレスを登録すること
によって行われる。具体的には、レーザによるプログラ
ミングまたは電気的にヒューズを溶断するなどの方法が
とられている。
【０００４】図３は従来の半導体記憶装置の構成を示す
回路図である。図３において、１はメモリアレイ、２は
冗長メモリアレイ、３は冗長選択回路、４はロウデコー
ダ、５はカラムデコーダ、６はセンスアンプ・ライトド
ライバ、７は入出力バッファ、８はアドレスバッファ、
９はコントロールバッファ、１６，１６ａ，１６ｂはア
ドレス信号線、ＷＬはワード線、ＢＬはビット線、ＲＷ
Ｌは冗長ワード線、ＲＢＬは冗長ビット線をそれぞれ示
している。また、Ａ0 ，…，Ａm はアドレス入力端子１
１に入力されるアドレスデータ、Ｉ／Ｏ0 ，…，Ｉ／Ｏ
n はデータ入出力端子１２に入力あるいはデータ入出力
端子１２から出力される入出力データ、／ＣＥ，／Ｗ
Ｅ，／ＯＥ（ここで、／はローレベルでアクティブを意
味する）はコントロールバッファ９の制御信号端子１３
に入力されたチップイネーブル、ライトイネーブルなど
の制御信号をそれぞれ示している。さらに、メモリアレ
イ１において、１ａは欠陥のあるメモリセルを含む不良
メモリセル行を示している。
回路図である。図３において、１はメモリアレイ、２は
冗長メモリアレイ、３は冗長選択回路、４はロウデコー
ダ、５はカラムデコーダ、６はセンスアンプ・ライトド
ライバ、７は入出力バッファ、８はアドレスバッファ、
９はコントロールバッファ、１６，１６ａ，１６ｂはア
ドレス信号線、ＷＬはワード線、ＢＬはビット線、ＲＷ
Ｌは冗長ワード線、ＲＢＬは冗長ビット線をそれぞれ示
している。また、Ａ0 ，…，Ａm はアドレス入力端子１
１に入力されるアドレスデータ、Ｉ／Ｏ0 ，…，Ｉ／Ｏ
n はデータ入出力端子１２に入力あるいはデータ入出力
端子１２から出力される入出力データ、／ＣＥ，／Ｗ
Ｅ，／ＯＥ（ここで、／はローレベルでアクティブを意
味する）はコントロールバッファ９の制御信号端子１３
に入力されたチップイネーブル、ライトイネーブルなど
の制御信号をそれぞれ示している。さらに、メモリアレ
イ１において、１ａは欠陥のあるメモリセルを含む不良
メモリセル行を示している。
【０００５】図示のように、アドレスバッファ８にアド
レスデータＡ0 ，…，Ａm が入力され、これらのアドレ
スデータの一部がアドレス信号線１６ａを介して、ロウ
デコーダ４に入力され、ロウデコーダ４によって、アド
レスデータＡ0 ，…，Ａm によって指定されたメモリセ
ルが接続されたワード線が選択され、選択されたワード
線がアクティブ状態に設定される。さらに、アドレス入
力端子１１に入力されたアドレスデータＡ0 ，…，Ａm
の一部がアドレス信号線１６ｂを介して、カラムデコー
ダ５に入力され、カラムデコーダ５によって、アドレス
データＡ0 ，…，Ａm によって指定されたメモリセルが
接続されたビット線が選択され、選択されたビット線が
アクティブ状態に設定される。
レスデータＡ0 ，…，Ａm が入力され、これらのアドレ
スデータの一部がアドレス信号線１６ａを介して、ロウ
デコーダ４に入力され、ロウデコーダ４によって、アド
レスデータＡ0 ，…，Ａm によって指定されたメモリセ
ルが接続されたワード線が選択され、選択されたワード
線がアクティブ状態に設定される。さらに、アドレス入
力端子１１に入力されたアドレスデータＡ0 ，…，Ａm
の一部がアドレス信号線１６ｂを介して、カラムデコー
ダ５に入力され、カラムデコーダ５によって、アドレス
データＡ0 ，…，Ａm によって指定されたメモリセルが
接続されたビット線が選択され、選択されたビット線が
アクティブ状態に設定される。
【０００６】上述したように、アドレスバッファ８に入
力されたアドレスデータＡ0 ，…，Ａm に指定されたメ
モリセルが選択され、選択されたメモリセルに対してア
クセスが行われる。たとえば、読み出し時に、センスア
ンプ・ライトドライバ６によって、指定されたメモリセ
ルに格納されたデータが読み出され、さらに入出力バッ
ファ７を介して、データ入出力端子１２の内所定の端子
に出力される。また、書き込み時に、データ入出力端子
１２に入力された書き込みデータＩ／Ｏ0 ，…，Ｉ／Ｏ
n の内、選択されたビット線に対応したデータが入出力
バッファ７を介して、さらにセンスアンプ・ライトドラ
イバ６によって増幅され、カラムデコーダ５によって選
択されたビット線に入力され、アドレスデータＡ0 ，
…，Ａm によって指定されたメモリセルに書き込まれ
る。なお、上述した読み出しおよび書き込み動作はコン
トロールバッファ９を介して入力された制御信号／Ｃ
Ｅ，／ＷＥ，／ＯＥによって制御されている。
力されたアドレスデータＡ0 ，…，Ａm に指定されたメ
モリセルが選択され、選択されたメモリセルに対してア
クセスが行われる。たとえば、読み出し時に、センスア
ンプ・ライトドライバ６によって、指定されたメモリセ
ルに格納されたデータが読み出され、さらに入出力バッ
ファ７を介して、データ入出力端子１２の内所定の端子
に出力される。また、書き込み時に、データ入出力端子
１２に入力された書き込みデータＩ／Ｏ0 ，…，Ｉ／Ｏ
n の内、選択されたビット線に対応したデータが入出力
バッファ７を介して、さらにセンスアンプ・ライトドラ
イバ６によって増幅され、カラムデコーダ５によって選
択されたビット線に入力され、アドレスデータＡ0 ，
…，Ａm によって指定されたメモリセルに書き込まれ
る。なお、上述した読み出しおよび書き込み動作はコン
トロールバッファ９を介して入力された制御信号／Ｃ
Ｅ，／ＷＥ，／ＯＥによって制御されている。
【０００７】図３に示すように、メモリアレイ１にたと
えば、欠陥のあるメモリセルを含む不良メモリセル行１
ａがある場合、このメモリセル行が冗長メモリアレイ２
にあるメモリセル行によって置き換えられる。そして、
前述したレーザプログラミングあるいは電気的にヒュー
ズを溶断するなどの方法によって、不良メモリセル行１
ａがアドレスデータＡ0 ，…，Ａm によって指定された
とき、かわりに冗長メモリアレイ２にある代替用のメモ
リセル行が指定されることになる。なお、この置き換え
操作は冗長選択回路３によって行われる。ヒューズ切断
の情報により、不良メモリセル行１ａがアドレスデータ
Ａ0 ，…，Ａm によって指定されたとき、ロウデコーダ
４のロウデコーダ非選択信号入力端子ＲＤＢに、冗長選
択回路３からアクティブ状態となるロウデコーダ非選択
信号が入力され、ロウデコーダ４の選択動作が禁止され
るため、不良メモリセル行１ａがロウデコーダ４によっ
て選択されなくなり、そのかわりに冗長選択回路３によ
って、冗長メモリアレイ２から代替用のメモリセル行が
選択されることになる。
えば、欠陥のあるメモリセルを含む不良メモリセル行１
ａがある場合、このメモリセル行が冗長メモリアレイ２
にあるメモリセル行によって置き換えられる。そして、
前述したレーザプログラミングあるいは電気的にヒュー
ズを溶断するなどの方法によって、不良メモリセル行１
ａがアドレスデータＡ0 ，…，Ａm によって指定された
とき、かわりに冗長メモリアレイ２にある代替用のメモ
リセル行が指定されることになる。なお、この置き換え
操作は冗長選択回路３によって行われる。ヒューズ切断
の情報により、不良メモリセル行１ａがアドレスデータ
Ａ0 ，…，Ａm によって指定されたとき、ロウデコーダ
４のロウデコーダ非選択信号入力端子ＲＤＢに、冗長選
択回路３からアクティブ状態となるロウデコーダ非選択
信号が入力され、ロウデコーダ４の選択動作が禁止され
るため、不良メモリセル行１ａがロウデコーダ４によっ
て選択されなくなり、そのかわりに冗長選択回路３によ
って、冗長メモリアレイ２から代替用のメモリセル行が
選択されることになる。
【０００８】この結果、メモリアレイ１に欠陥のメモリ
セルが存在する場合でも、冗長メモリアレイによって、
たとえば行単位でメモリセルの置き換えが行われ、メモ
リセルへのアクセス時に、アドレスデータＡ0 ，…，Ａ
m によって欠陥のある不良メモリセル行１ａが指定され
た場合、不良メモリセル行１ａのかわりに冗長選択回路
３によって、冗長メモリアレイ２から代替用のメモリセ
ル行が選択される。このように、メモリチップに冗長メ
モリアレイおよび冗長選択回路を設けることによって、
メモリチップの製造歩留りが高くなり、製造コストの低
減を実現できる。
セルが存在する場合でも、冗長メモリアレイによって、
たとえば行単位でメモリセルの置き換えが行われ、メモ
リセルへのアクセス時に、アドレスデータＡ0 ，…，Ａ
m によって欠陥のある不良メモリセル行１ａが指定され
た場合、不良メモリセル行１ａのかわりに冗長選択回路
３によって、冗長メモリアレイ２から代替用のメモリセ
ル行が選択される。このように、メモリチップに冗長メ
モリアレイおよび冗長選択回路を設けることによって、
メモリチップの製造歩留りが高くなり、製造コストの低
減を実現できる。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来の冗長動作においては、冗長メモリセルの選択はヒュ
ーズの切断などによって行われ、一旦冗長メモリセルに
よる置き換えが行われると、設定を変えることができな
くなる。このため、欠陥のあるメモリセルに対する救済
を行う前に、非破壊で冗長メモリセルの不良検出が行わ
れることができない。
来の冗長動作においては、冗長メモリセルの選択はヒュ
ーズの切断などによって行われ、一旦冗長メモリセルに
よる置き換えが行われると、設定を変えることができな
くなる。このため、欠陥のあるメモリセルに対する救済
を行う前に、非破壊で冗長メモリセルの不良検出が行わ
れることができない。
【００１０】メモリチップの大容量化に伴い、冗長メモ
リセルの占める面積も増大する傾向にあり、冗長メモリ
に不良メモリセルが存在する確率も大きくなる。このた
め不良のメモリセルによって救済が行われる確率が高く
なり、冗長メモリセルによる救済の成功率が低下してし
まうという問題がある。
リセルの占める面積も増大する傾向にあり、冗長メモリ
に不良メモリセルが存在する確率も大きくなる。このた
め不良のメモリセルによって救済が行われる確率が高く
なり、冗長メモリセルによる救済の成功率が低下してし
まうという問題がある。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、冗長メモリセルを選択回路によ
って強制的に選択し、非破壊で検査を行うことによっ
て、冗長処理の前に冗長メモリセルの不良を発見でき、
冗長メモリセルによる救済の成功率を向上できる半導体
記憶装置を提供することにある。
のであり、その目的は、冗長メモリセルを選択回路によ
って強制的に選択し、非破壊で検査を行うことによっ
て、冗長処理の前に冗長メモリセルの不良を発見でき、
冗長メモリセルによる救済の成功率を向上できる半導体
記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、アドレス信号に応じて所定のメモリセル
を選択してアクセスする半導体記憶装置であって、メモ
リセルの代替用の冗長メモリセルと、アドレスの登録に
よって該当するアドレス信号の入力により、上記メモリ
セルへのアクセスに代えて冗長メモリセルへのアクセス
を行う冗長選択回路と、外部からの強制選択信号および
冗長アドレス信号を受けて、上記冗長選択回路へのアド
レスの登録の有無にかかわらず、強制的に冗長メモリセ
ルをアクセスする冗長強制選択回路とを有する。
め、本発明は、アドレス信号に応じて所定のメモリセル
を選択してアクセスする半導体記憶装置であって、メモ
リセルの代替用の冗長メモリセルと、アドレスの登録に
よって該当するアドレス信号の入力により、上記メモリ
セルへのアクセスに代えて冗長メモリセルへのアクセス
を行う冗長選択回路と、外部からの強制選択信号および
冗長アドレス信号を受けて、上記冗長選択回路へのアド
レスの登録の有無にかかわらず、強制的に冗長メモリセ
ルをアクセスする冗長強制選択回路とを有する。
【００１３】さらに、本発明では、上記冗長強制選択回
路は、上記強制選択信号を受けた場合、上記メモリセル
へのアクセスを禁止させる手段を有する。
路は、上記強制選択信号を受けた場合、上記メモリセル
へのアクセスを禁止させる手段を有する。
【００１４】本発明によれば、冗長メモリセルを強制的
に選択する強制選択信号および冗長メモリセルを指定す
る冗長アドレス信号が外部から入力され、これらの強制
選択信号および冗長アドレス信号に応じて、冗長メモリ
セルが選択され、それに対してアクセスが行われる。
に選択する強制選択信号および冗長メモリセルを指定す
る冗長アドレス信号が外部から入力され、これらの強制
選択信号および冗長アドレス信号に応じて、冗長メモリ
セルが選択され、それに対してアクセスが行われる。
【００１５】通常動作時に冗長選択回路におけるヒュー
ズ切断情報およびアドレス信号に基づき、冗長メモリセ
ルが選択され、アクセスされるが、外部から入力された
強制選択信号がアクティブ状態である場合には、冗長選
択回路のヒューズ切断情報にかかわらず、外部から入力
された冗長アドレス信号によって指定された冗長メモリ
セルが選択され、それに対してアクセスが行われる。こ
れによって、非破壊で冗長メモリセルに対するアクセス
ができ、冗長メモリセルの非破壊検査が実現できる。
ズ切断情報およびアドレス信号に基づき、冗長メモリセ
ルが選択され、アクセスされるが、外部から入力された
強制選択信号がアクティブ状態である場合には、冗長選
択回路のヒューズ切断情報にかかわらず、外部から入力
された冗長アドレス信号によって指定された冗長メモリ
セルが選択され、それに対してアクセスが行われる。こ
れによって、非破壊で冗長メモリセルに対するアクセス
ができ、冗長メモリセルの非破壊検査が実現できる。
【００１６】
【発明の実施の形態】第１実施形態 図１は、本発明に係る半導体記憶装置の一実施形態を示
す回路図である。図１において、１はメモリアレイ、２
は冗長メモリアレイ、３は冗長選択回路、４はロウデコ
ーダ、５はカラムデコーダ、６はセンスアンプ・ライト
ドライバ、７は入出力バッファ、８はアドレスバッフ
ァ、９はコントロールバッファ、１０は冗長メモリセル
強制選択回路、１６，１６ａ，１６ｂはアドレス信号
線、ＷＬはワード線、ＢＬはビット線、ＲＷＬは冗長ワ
ード線、ＲＢＬは冗長ビット線をそれぞれ示している。
す回路図である。図１において、１はメモリアレイ、２
は冗長メモリアレイ、３は冗長選択回路、４はロウデコ
ーダ、５はカラムデコーダ、６はセンスアンプ・ライト
ドライバ、７は入出力バッファ、８はアドレスバッフ
ァ、９はコントロールバッファ、１０は冗長メモリセル
強制選択回路、１６，１６ａ，１６ｂはアドレス信号
線、ＷＬはワード線、ＢＬはビット線、ＲＷＬは冗長ワ
ード線、ＲＢＬは冗長ビット線をそれぞれ示している。
【００１７】また、Ａ0 ，…，Ａm はアドレス入力端子
１１に入力されるアドレスデータ、Ｉ／Ｏ0 ，…，Ｉ／
Ｏn はデータ入出力端子１２に入力あるいはデータ入出
力端子１２から出力される入出力データ、／ＣＥ，／Ｗ
Ｅ，／ＯＥはコントロールバッファ９の制御信号端子１
３に入力されたチップイネーブル、ライトイネーブルな
どの制御信号、ＲＳＥＬは冗長メモリセル強制選択回路
１０の冗長メモリ強制選択信号入力端子１４に入力され
た冗長メモリ強制選択信号（強制選択信号）、ＲＡＤＲ
は冗長メモリセル強制選択回路１０の冗長メモリアドレ
ス入力端子１５に入力された冗長メモリアドレス（冗長
アドレス信号）をそれぞれ示している。さらに、メモリ
アレイ１において、１ａは欠陥のあるメモリセルを含む
不良メモリセル行を示している。
１１に入力されるアドレスデータ、Ｉ／Ｏ0 ，…，Ｉ／
Ｏn はデータ入出力端子１２に入力あるいはデータ入出
力端子１２から出力される入出力データ、／ＣＥ，／Ｗ
Ｅ，／ＯＥはコントロールバッファ９の制御信号端子１
３に入力されたチップイネーブル、ライトイネーブルな
どの制御信号、ＲＳＥＬは冗長メモリセル強制選択回路
１０の冗長メモリ強制選択信号入力端子１４に入力され
た冗長メモリ強制選択信号（強制選択信号）、ＲＡＤＲ
は冗長メモリセル強制選択回路１０の冗長メモリアドレ
ス入力端子１５に入力された冗長メモリアドレス（冗長
アドレス信号）をそれぞれ示している。さらに、メモリ
アレイ１において、１ａは欠陥のあるメモリセルを含む
不良メモリセル行を示している。
【００１８】冗長メモリ選択回路３は、ヒューズ切断情
報およびアドレスデータに応じて、メモリアレイ１の不
良メモリセル行１ａが選択されたとき、冗長メモリアレ
イ２から不良メモリセル行１ａの置き換え用冗長メモリ
セル行を選択すると同時に、ロウデコーダ４に対して、
ロウデコーダ非選択信号を出力し、ロウデコーダ４の選
択動作を禁止する。
報およびアドレスデータに応じて、メモリアレイ１の不
良メモリセル行１ａが選択されたとき、冗長メモリアレ
イ２から不良メモリセル行１ａの置き換え用冗長メモリ
セル行を選択すると同時に、ロウデコーダ４に対して、
ロウデコーダ非選択信号を出力し、ロウデコーダ４の選
択動作を禁止する。
【００１９】冗長メモリセル強制選択回路１０は外部か
ら入力された冗長メモリ強制選択信号ＲＳＥＬおよび冗
長メモリアドレスＲＡＤＲに応じて、冗長選択回路３の
ヒューズ切断情報にかかわらず、冗長メモリアドレスＲ
ＡＤＲによって指定された冗長メモリセル行を冗長メモ
リアレイ２から選択する。
ら入力された冗長メモリ強制選択信号ＲＳＥＬおよび冗
長メモリアドレスＲＡＤＲに応じて、冗長選択回路３の
ヒューズ切断情報にかかわらず、冗長メモリアドレスＲ
ＡＤＲによって指定された冗長メモリセル行を冗長メモ
リアレイ２から選択する。
【００２０】アドレス入力端子１１に入力されたアドレ
スデータＡ0 ，…，Ａm がアドレスバッファ８を介し
て、その一部がアドレス信号線１６ａに入力されて、ロ
ウデコーダ４に入力される。他の一部がアドレス信号１
６ｂに入力され、カラムデコーダ５に入力される。
スデータＡ0 ，…，Ａm がアドレスバッファ８を介し
て、その一部がアドレス信号線１６ａに入力されて、ロ
ウデコーダ４に入力される。他の一部がアドレス信号１
６ｂに入力され、カラムデコーダ５に入力される。
【００２１】ロウデコーダ４はアドレス信号線１６ａに
入力されたアドレスデータＡ0 ，…，Ａm の一部に応じ
て、ワード線ＷＬからアドレスデータによって指定され
たメモリセルが接続されたワード線を選択し、選択され
たワード線をアクティブ状態に設定する。なお、ロウデ
コーダ４の選択動作は、ロウデコーダ非選択信号入力端
子ＲＤＢに入力された信号によって制御される。たとえ
ば、ロウデコーダ非選択信号入力端子ＲＤＢにハイレベ
ルの信号が入力されたとき、ロウデコーダ４の選択動作
が禁止され、メモリアレイ１からメモリセル行を選択し
ない。一方、ロウデコーダ非選択信号入力端子ＲＤＢも
ローレベルの信号が入力されたとき、ロウデコーダ４の
選択動作が許可され、入力されたアドレスデータＡ0 ，
…，Ａm に応じて、指定されたメモリセルが接続された
ワード線をアクティブ状態に設定する。
入力されたアドレスデータＡ0 ，…，Ａm の一部に応じ
て、ワード線ＷＬからアドレスデータによって指定され
たメモリセルが接続されたワード線を選択し、選択され
たワード線をアクティブ状態に設定する。なお、ロウデ
コーダ４の選択動作は、ロウデコーダ非選択信号入力端
子ＲＤＢに入力された信号によって制御される。たとえ
ば、ロウデコーダ非選択信号入力端子ＲＤＢにハイレベ
ルの信号が入力されたとき、ロウデコーダ４の選択動作
が禁止され、メモリアレイ１からメモリセル行を選択し
ない。一方、ロウデコーダ非選択信号入力端子ＲＤＢも
ローレベルの信号が入力されたとき、ロウデコーダ４の
選択動作が許可され、入力されたアドレスデータＡ0 ，
…，Ａm に応じて、指定されたメモリセルが接続された
ワード線をアクティブ状態に設定する。
【００２２】カラムデコーダ５はアドレス信号線１６ｂ
に入力されたアドレスデータＡ0 ，…，Ａm の一部に応
じて、ビット線ＢＬから指定されたメモリセルが接続さ
れたビット線を選択し、選択されたビット線をアクティ
ブ状態に設定する。また、冗長メモリアレイ２がアクセ
スされるとき、カラムデコーダ５はアドレス信号線１６
ｂに入力されたアドレスデータに応じて、冗長ビット線
ＲＢＬから指定された冗長メモリセルが接続された冗長
ビット線ＢＬを選択し、選択された冗長ビット線をアク
ティブ状態に設定する。
に入力されたアドレスデータＡ0 ，…，Ａm の一部に応
じて、ビット線ＢＬから指定されたメモリセルが接続さ
れたビット線を選択し、選択されたビット線をアクティ
ブ状態に設定する。また、冗長メモリアレイ２がアクセ
スされるとき、カラムデコーダ５はアドレス信号線１６
ｂに入力されたアドレスデータに応じて、冗長ビット線
ＲＢＬから指定された冗長メモリセルが接続された冗長
ビット線ＢＬを選択し、選択された冗長ビット線をアク
ティブ状態に設定する。
【００２３】センスアンプ・ライトドライバ６は読み出
し時、カラムデコーダ５によって選択されたビット線の
データを増幅し、入出力バッファ７に出力する。書き込
み時、入出力バッファ７から入力された書き込みデータ
を増幅し、カラムデコーダ５によって選択されたビット
線に出力する。
し時、カラムデコーダ５によって選択されたビット線の
データを増幅し、入出力バッファ７に出力する。書き込
み時、入出力バッファ７から入力された書き込みデータ
を増幅し、カラムデコーダ５によって選択されたビット
線に出力する。
【００２４】入出力バッファ７は読み出し時、センスア
ンプ・ライトドライバ６から出力された読み出しデータ
をラッチし、入出力データ端子１２に出力する。書き込
み時、入出力端子１２に入力された書き込みデータをラ
ッチし、センスアンプ・ライトドライバ６に出力する。
ンプ・ライトドライバ６から出力された読み出しデータ
をラッチし、入出力データ端子１２に出力する。書き込
み時、入出力端子１２に入力された書き込みデータをラ
ッチし、センスアンプ・ライトドライバ６に出力する。
【００２５】アドレスバッファ８はアドレス入力端子１
１に入力されたアドレスデータＡ0，…，Ａm をラッチ
し、冗長選択回路３、ロウデコーダ４およびカラムデコ
ーダ５にそれぞれ出力する。
１に入力されたアドレスデータＡ0，…，Ａm をラッチ
し、冗長選択回路３、ロウデコーダ４およびカラムデコ
ーダ５にそれぞれ出力する。
【００２６】コントロールバッファ９は制御信号端子１
３に入力された制御信号／ＣＥ，／ＷＥ，／ＯＥをラッ
チし、それぞれセンスアンプ・ライトドライバ６、入出
力バッファ７およびアドレスバッファ８に出力する。
３に入力された制御信号／ＣＥ，／ＷＥ，／ＯＥをラッ
チし、それぞれセンスアンプ・ライトドライバ６、入出
力バッファ７およびアドレスバッファ８に出力する。
【００２７】通常動作時に、アドレス入力端子１１に入
力されたアドレスデータＡ0 ，…，Ａm に応じて、ロウ
デコーダ４およびカラムデコーダ５によって、メモリア
レイ１から指定されたメモリセルが選択され、選択され
たメモリセルに対してアクセスが行われる。たとえば、
読み出し時に、選択されたメモリセルに格納されたデー
タが選択されたビット線を介してセンスアンプ・ライト
ドライバ６によって増幅され、さらに入出力バッファ７
を介して、データ入出力端子１２に出力される。書き込
み時に、入出力データ端子に選択されたビット線に対応
した端子に入力された書き込みデータが入出力バッファ
７を介してセンスアンプ・ライトドライバ６に入力さ
れ、センスアンプ・ライトドライバ６によって増幅され
た後、選択されたビット線を介して、指定されたメモリ
セルに書き込まれる。なお、上述した読み出しおよび書
き込み動作はコントロールバッファ９を介して入力され
た制御信号／ＣＥ，／ＷＥ，／ＯＥによって制御されて
いる。
力されたアドレスデータＡ0 ，…，Ａm に応じて、ロウ
デコーダ４およびカラムデコーダ５によって、メモリア
レイ１から指定されたメモリセルが選択され、選択され
たメモリセルに対してアクセスが行われる。たとえば、
読み出し時に、選択されたメモリセルに格納されたデー
タが選択されたビット線を介してセンスアンプ・ライト
ドライバ６によって増幅され、さらに入出力バッファ７
を介して、データ入出力端子１２に出力される。書き込
み時に、入出力データ端子に選択されたビット線に対応
した端子に入力された書き込みデータが入出力バッファ
７を介してセンスアンプ・ライトドライバ６に入力さ
れ、センスアンプ・ライトドライバ６によって増幅され
た後、選択されたビット線を介して、指定されたメモリ
セルに書き込まれる。なお、上述した読み出しおよび書
き込み動作はコントロールバッファ９を介して入力され
た制御信号／ＣＥ，／ＷＥ，／ＯＥによって制御されて
いる。
【００２８】図１に示すように、たとえば、メモリアレ
イ１に欠陥のあるメモリセルが検出された場合、冗長選
択回路３において、ヒューズ切断などによって、アドレ
ス登録が行われる。これによって、たとえば、入力され
たアドレスデータＡ0 ，…，Ａm によって不良メモリセ
ル行１ａにあるメモリセルが指定された場合、ヒューズ
切断情報およびアドレスデータＡ0 ，…，Ａm に応じ
て、冗長選択回路３によって、冗長メモリアレイ２から
所定のメモリセル行を選択し、メモリアレイ１にある不
良メモリセル行１ａと置き換える。
イ１に欠陥のあるメモリセルが検出された場合、冗長選
択回路３において、ヒューズ切断などによって、アドレ
ス登録が行われる。これによって、たとえば、入力され
たアドレスデータＡ0 ，…，Ａm によって不良メモリセ
ル行１ａにあるメモリセルが指定された場合、ヒューズ
切断情報およびアドレスデータＡ0 ，…，Ａm に応じ
て、冗長選択回路３によって、冗長メモリアレイ２から
所定のメモリセル行を選択し、メモリアレイ１にある不
良メモリセル行１ａと置き換える。
【００２９】たとえば、アドレス入力端子１１に入力さ
れたアドレスデータＡ0 ，…，Ａmによって、不良メモ
リセル行１ａにあるメモリセルが指定された場合、冗長
選択回路３は、アドレス信号線１６に入力されたアドレ
スデータに応じて、冗長ワード線ＲＷＬから冗長メモリ
アレイ２の内、不良メモリセル行１ａを代替するメモリ
セル行の冗長ワード線を選択し、これをアクティブ状態
に設定する。さらに、カラムデコーダ５によって、冗長
ビット線ＲＢＬから指定されたメモリセルに対応した冗
長ビット線を選択し、これをアクティブ状態に設定す
る。
れたアドレスデータＡ0 ，…，Ａmによって、不良メモ
リセル行１ａにあるメモリセルが指定された場合、冗長
選択回路３は、アドレス信号線１６に入力されたアドレ
スデータに応じて、冗長ワード線ＲＷＬから冗長メモリ
アレイ２の内、不良メモリセル行１ａを代替するメモリ
セル行の冗長ワード線を選択し、これをアクティブ状態
に設定する。さらに、カラムデコーダ５によって、冗長
ビット線ＲＢＬから指定されたメモリセルに対応した冗
長ビット線を選択し、これをアクティブ状態に設定す
る。
【００３０】また、図示のように、ロウデコーダ４にロ
ウデコーダ非選択信号入力端子ＲＤＢが設けられてい
る。アドレスデータＡ0 ，…，Ａm によってメモリアレ
イ１内の不良メモリセル行１ａにあるメモリセルが指定
されたとき、冗長選択回路３によって冗長メモリアレイ
２から不良メモリセル行１ａを代替するメモリセル行が
選択されると同時に、ロウデコーダ４に対して、ロウデ
コーダ非選択信号が出力され、ロウデコーダ４の選択動
作が禁止される。
ウデコーダ非選択信号入力端子ＲＤＢが設けられてい
る。アドレスデータＡ0 ，…，Ａm によってメモリアレ
イ１内の不良メモリセル行１ａにあるメモリセルが指定
されたとき、冗長選択回路３によって冗長メモリアレイ
２から不良メモリセル行１ａを代替するメモリセル行が
選択されると同時に、ロウデコーダ４に対して、ロウデ
コーダ非選択信号が出力され、ロウデコーダ４の選択動
作が禁止される。
【００３１】この結果、不良メモリセル行１ａのかわり
に、冗長メモリアレイ２から置き換え用冗長メモリセル
行が選択され、指定された冗長メモリセルに対してアク
セスが行われる。なお、従来では、冗長メモリアレイ２
のメモリセル行とメモリアレイ１にある不良メモリセル
行１ａとの置き換えは、冗長選択回路３の中にあるヒュ
ーズを溶断するなどの方法によって行われるので、一旦
置き換えが設定された後、もとへの回復が不可能であ
る。すなわち、非破壊で冗長メモリセルに対してアクセ
スを行うことができない。
に、冗長メモリアレイ２から置き換え用冗長メモリセル
行が選択され、指定された冗長メモリセルに対してアク
セスが行われる。なお、従来では、冗長メモリアレイ２
のメモリセル行とメモリアレイ１にある不良メモリセル
行１ａとの置き換えは、冗長選択回路３の中にあるヒュ
ーズを溶断するなどの方法によって行われるので、一旦
置き換えが設定された後、もとへの回復が不可能であ
る。すなわち、非破壊で冗長メモリセルに対してアクセ
スを行うことができない。
【００３２】本実施形態においては、図１に示すよう
に、冗長メモリセル強制選択回路１０が設けられてい
る。そして、この冗長メモリセル強制選択回路１０によ
って、メモリアレイ１の内任意のメモリセル行を冗長メ
モリアレイ２のメモリセル行と置き換えることができ、
かつ、この置き換え行の設定が非破壊で、何回でも行え
る。
に、冗長メモリセル強制選択回路１０が設けられてい
る。そして、この冗長メモリセル強制選択回路１０によ
って、メモリアレイ１の内任意のメモリセル行を冗長メ
モリアレイ２のメモリセル行と置き換えることができ、
かつ、この置き換え行の設定が非破壊で、何回でも行え
る。
【００３３】以下、図２に示す回路図を参照しつつ、冗
長メモリセル強制選択回路１０の動作について詳細に説
明する。図２は冗長メモリセル強制選択回路１０の内部
構成を示す回路図である。図２において、ＧＡＮＤ0 ，
…，ＧＡＮＤr はアンドゲート、ＧＯＲ0 ，…，ＧＯＲ
r ，ＧＯＲd はオアゲート、ＲＳＥＬは冗長メモリ強制
選択信号、ＲＡＤＲは冗長メモリアドレス、１４は冗長
メモリ強制選択信号ＲＳＥＬの入力端子、１５は冗長メ
モリアドレスＲＡＤＲの入力端子、１７がアンドゲート
ＧＡＮＤ0，…，ＧＡＮＤr の出力端子、１８は冗長選
択回路３の冗長メモリ選択信号出力端子、１９は冗長選
択回路３のロウデコーダ非選択信号出力端子、２０は冗
長メモリデコーダ、ＲＷＬは冗長メモリアレイワード
線、ＲＤＢはロウデコーダ４の非選択信号入力端子をそ
れぞれ示している。
長メモリセル強制選択回路１０の動作について詳細に説
明する。図２は冗長メモリセル強制選択回路１０の内部
構成を示す回路図である。図２において、ＧＡＮＤ0 ，
…，ＧＡＮＤr はアンドゲート、ＧＯＲ0 ，…，ＧＯＲ
r ，ＧＯＲd はオアゲート、ＲＳＥＬは冗長メモリ強制
選択信号、ＲＡＤＲは冗長メモリアドレス、１４は冗長
メモリ強制選択信号ＲＳＥＬの入力端子、１５は冗長メ
モリアドレスＲＡＤＲの入力端子、１７がアンドゲート
ＧＡＮＤ0，…，ＧＡＮＤr の出力端子、１８は冗長選
択回路３の冗長メモリ選択信号出力端子、１９は冗長選
択回路３のロウデコーダ非選択信号出力端子、２０は冗
長メモリデコーダ、ＲＷＬは冗長メモリアレイワード
線、ＲＤＢはロウデコーダ４の非選択信号入力端子をそ
れぞれ示している。
【００３４】冗長メモリデコーダ２０の入力端子が冗長
メモリアドレス入力端子１５に接続され、出力端子がア
ンドゲートＧＡＮＤ0 ，…，ＧＡＮＤr の一方の入力端
子に接続されている。これらのアンドゲートＧＡＮ
Ｄ0 ，…，ＧＡＮＤr の他方の入力端子が冗長メモリ強
制選択信号入力端子１４にそれぞれ接続されている。
メモリアドレス入力端子１５に接続され、出力端子がア
ンドゲートＧＡＮＤ0 ，…，ＧＡＮＤr の一方の入力端
子に接続されている。これらのアンドゲートＧＡＮ
Ｄ0 ，…，ＧＡＮＤr の他方の入力端子が冗長メモリ強
制選択信号入力端子１４にそれぞれ接続されている。
【００３５】アンドゲートＧＡＮＤ0 ，…，ＧＡＮＤr
の出力端子１７がそれぞれオアゲートＧＯＲ0 ，…，Ｇ
ＯＲr の一方の入力端子に接続され、そしてオアゲート
ＧＯＲ0 ，…，ＧＯＲr の他方の入力端子が冗長選択回
路３の冗長メモリ選択信号出力端子１８に接続されてい
る。また、オアゲートＧＯＲd の一方の入力端子が冗長
メモリ強制選択信号入力端子１４に接続され、他方の入
力端子が冗長選択回路３のロウデコーダ非選択信号出力
端子１９に接続されている。
の出力端子１７がそれぞれオアゲートＧＯＲ0 ，…，Ｇ
ＯＲr の一方の入力端子に接続され、そしてオアゲート
ＧＯＲ0 ，…，ＧＯＲr の他方の入力端子が冗長選択回
路３の冗長メモリ選択信号出力端子１８に接続されてい
る。また、オアゲートＧＯＲd の一方の入力端子が冗長
メモリ強制選択信号入力端子１４に接続され、他方の入
力端子が冗長選択回路３のロウデコーダ非選択信号出力
端子１９に接続されている。
【００３６】オアゲートＧＯＲ0 ，…，ＧＯＲr の出力
端子が冗長メモリアレイ２の冗長メモリワード線ＲＷＬ
に接続され、オアゲートＧＯＲd の出力端子がロウデコ
ーダ４の非選択信号入力端子ＲＤＢに接続されている。
端子が冗長メモリアレイ２の冗長メモリワード線ＲＷＬ
に接続され、オアゲートＧＯＲd の出力端子がロウデコ
ーダ４の非選択信号入力端子ＲＤＢに接続されている。
【００３７】冗長メモリデコーダ２０は入力された冗長
メモリアドレスＲＡＤＲに応じて、指定された冗長メモ
リセル行のワード線に対応する冗長メモリセル行選択信
号を選択して、アンドゲートＧＡＮＤ0 ，…，ＧＡＮＤ
r の入力端子に出力する。
メモリアドレスＲＡＤＲに応じて、指定された冗長メモ
リセル行のワード線に対応する冗長メモリセル行選択信
号を選択して、アンドゲートＧＡＮＤ0 ，…，ＧＡＮＤ
r の入力端子に出力する。
【００３８】冗長選択回路３は入力されたアドレスデー
タＡ0 ，…，Ａm に応じて、アドレスデータＡ0 ，…，
Ａm およびヒューズ切断情報によって選択された冗長メ
モリセル行に対応する冗長メモリ選択信号を発生し、冗
長メモリ選択信号出力端子１８に出力する。さらに、オ
アゲートＧＯＲ0 ，…，ＧＯＲr を介して、これら冗長
メモリ選択信号を冗長メモリアレイ２の冗長メモリワー
ド線ＲＷＬに出力し、指定された冗長メモリセル行を選
択する。
タＡ0 ，…，Ａm に応じて、アドレスデータＡ0 ，…，
Ａm およびヒューズ切断情報によって選択された冗長メ
モリセル行に対応する冗長メモリ選択信号を発生し、冗
長メモリ選択信号出力端子１８に出力する。さらに、オ
アゲートＧＯＲ0 ，…，ＧＯＲr を介して、これら冗長
メモリ選択信号を冗長メモリアレイ２の冗長メモリワー
ド線ＲＷＬに出力し、指定された冗長メモリセル行を選
択する。
【００３９】以下、上記の冗長メモリ強制選択回路１０
の構成に関連づけて、その動作を説明する。まず、冗長
メモリセルの強制選択が行われていない時に、冗長メモ
リ強制選択信号入力端子１４および冗長メモリアドレス
入力端子１５がすべて接地電位ＧＮＤに設定される。す
なわち、冗長メモリ強制選択信号ＲＳＥＬおよび冗長メ
モリアドレスＲＡＤＲがすべてローレベルに設定されて
いる。このため、アンドゲートＧＡＮＤ0 ，…，ＧＡＮ
Ｄr の出力端子がすべてローレベルの電位、たとえば、
接地電位ＧＮＤとなり、オアゲートＧＯＲ0 ，…，ＧＯ
Ｒr およびオアゲートＧＯＲd の片方の入力端子に接地
電位が印加され、これらのオアゲートの出力が他方の入
力端子に入力された信号によって決まる。
の構成に関連づけて、その動作を説明する。まず、冗長
メモリセルの強制選択が行われていない時に、冗長メモ
リ強制選択信号入力端子１４および冗長メモリアドレス
入力端子１５がすべて接地電位ＧＮＤに設定される。す
なわち、冗長メモリ強制選択信号ＲＳＥＬおよび冗長メ
モリアドレスＲＡＤＲがすべてローレベルに設定されて
いる。このため、アンドゲートＧＡＮＤ0 ，…，ＧＡＮ
Ｄr の出力端子がすべてローレベルの電位、たとえば、
接地電位ＧＮＤとなり、オアゲートＧＯＲ0 ，…，ＧＯ
Ｒr およびオアゲートＧＯＲd の片方の入力端子に接地
電位が印加され、これらのオアゲートの出力が他方の入
力端子に入力された信号によって決まる。
【００４０】この場合には、冗長選択回路３の冗長メモ
リ選択信号出力端子１８の信号がオアゲートＧＯＲ0 ，
…，ＧＯＲr を介して、これらのオアゲートの出力端子
に転送され、冗長メモリアレイワード線ＲＷＬに入力さ
れ、冗長選択回路３のロウデコーダ非選択信号出力端子
１９の信号がオアゲートＧＯＲd を介して、オアゲート
ＧＯＲd の出力端子に転送され、ロウデコーダ４のロウ
デコーダ非選択信号入力端子ＲＤＢに入力される。これ
によって、たとえば、冗長選択回路３のアドレス信号線
１６に入力されたアドレスデータおよびヒューズ切断情
報に基づき、メモリアレイ１にある不良メモリセル行１
ａの置き換え用冗長メモリセル行が冗長メモリアレイ２
から選択され、それに対してアクセスが行われる。
リ選択信号出力端子１８の信号がオアゲートＧＯＲ0 ，
…，ＧＯＲr を介して、これらのオアゲートの出力端子
に転送され、冗長メモリアレイワード線ＲＷＬに入力さ
れ、冗長選択回路３のロウデコーダ非選択信号出力端子
１９の信号がオアゲートＧＯＲd を介して、オアゲート
ＧＯＲd の出力端子に転送され、ロウデコーダ４のロウ
デコーダ非選択信号入力端子ＲＤＢに入力される。これ
によって、たとえば、冗長選択回路３のアドレス信号線
１６に入力されたアドレスデータおよびヒューズ切断情
報に基づき、メモリアレイ１にある不良メモリセル行１
ａの置き換え用冗長メモリセル行が冗長メモリアレイ２
から選択され、それに対してアクセスが行われる。
【００４１】次いで、冗長選択回路３のヒューズ切断情
報に関係なく、冗長メモリアレイ２の内所定のメモリセ
ルに対して強制的にアクセスを行おうとする場合、冗長
メモリ強制選択信号入力端子１４にハイレベル、たとえ
ば、電源電圧ＶCCレベルの冗長メモリ強制選択信号ＲＳ
ＥＬを入力し、冗長メモリアドレス入力端子に選択した
い冗長メモリセル行に応じた冗長メモリアドレス信号Ｒ
ＡＤＲを入力する。これにより、冗長メモリデコーダ２
０の出力端子に、冗長メモリアドレス信号によって指定
された冗長メモリセル行に応じた選択信号がアクティブ
状態に設定され、アンドゲートＧＡＮＤ0 ，…，ＧＡＮ
Ｄr を介して、出力端子１７に転送される。さらに、オ
アゲートＧＯＲ0 ，…，ＧＯＲr を介して冗長メモリワ
ード線ＲＷＬに転送され、冗長メモリアレイ２の内選択
された冗長メモリセル行に対応したワード線がアクティ
ブ状態に設定される。さらに、これと同時に、オアゲー
トＧＯＲd の出力端子にハイレベルの信号が出力され、
これがロウデコーダ４のロウデコーダ非選択信号入力端
子ＲＤＢに入力され、ロウデコーダ４の選択動作が禁止
される。
報に関係なく、冗長メモリアレイ２の内所定のメモリセ
ルに対して強制的にアクセスを行おうとする場合、冗長
メモリ強制選択信号入力端子１４にハイレベル、たとえ
ば、電源電圧ＶCCレベルの冗長メモリ強制選択信号ＲＳ
ＥＬを入力し、冗長メモリアドレス入力端子に選択した
い冗長メモリセル行に応じた冗長メモリアドレス信号Ｒ
ＡＤＲを入力する。これにより、冗長メモリデコーダ２
０の出力端子に、冗長メモリアドレス信号によって指定
された冗長メモリセル行に応じた選択信号がアクティブ
状態に設定され、アンドゲートＧＡＮＤ0 ，…，ＧＡＮ
Ｄr を介して、出力端子１７に転送される。さらに、オ
アゲートＧＯＲ0 ，…，ＧＯＲr を介して冗長メモリワ
ード線ＲＷＬに転送され、冗長メモリアレイ２の内選択
された冗長メモリセル行に対応したワード線がアクティ
ブ状態に設定される。さらに、これと同時に、オアゲー
トＧＯＲd の出力端子にハイレベルの信号が出力され、
これがロウデコーダ４のロウデコーダ非選択信号入力端
子ＲＤＢに入力され、ロウデコーダ４の選択動作が禁止
される。
【００４２】上述した動作によって、冗長選択回路３の
ヒューズ切断情報にかかわらず、冗長メモリ強制選択信
号入力端子１４および冗長メモリアドレス入力端子１５
に所定の冗長メモリ強制選択信号ＲＳＥＬおよび冗長メ
モリアドレスＲＡＤＲを入力することによって、冗長メ
モリアドレスＲＡＤＲによって指定された冗長メモリセ
ルに対してアクセスができる。また、冗長メモリアドレ
スＲＡＤＲを変えることによって、任意の冗長メモリセ
ルに対してアクセスを行うことができ、冗長選択回路３
のヒューズを非破壊で任意の冗長メモリセルに対する検
査が実現可能となる。
ヒューズ切断情報にかかわらず、冗長メモリ強制選択信
号入力端子１４および冗長メモリアドレス入力端子１５
に所定の冗長メモリ強制選択信号ＲＳＥＬおよび冗長メ
モリアドレスＲＡＤＲを入力することによって、冗長メ
モリアドレスＲＡＤＲによって指定された冗長メモリセ
ルに対してアクセスができる。また、冗長メモリアドレ
スＲＡＤＲを変えることによって、任意の冗長メモリセ
ルに対してアクセスを行うことができ、冗長選択回路３
のヒューズを非破壊で任意の冗長メモリセルに対する検
査が実現可能となる。
【００４３】なお、上記冗長メモリセル強制選択回路１
０によって、冗長メモリアレイ２の中任意のメモリセル
行に対して選択を行い、図１に示すカラムデコーダ５に
よって、アドレスデータＡ0 ，…，Ａm によって指定さ
れた冗長メモリアレイ２の冗長ビット線ＲＢＬの内か
ら、所定のビット線を選択し、指定された冗長メモリセ
ルに対してアクセスが行われる。
０によって、冗長メモリアレイ２の中任意のメモリセル
行に対して選択を行い、図１に示すカラムデコーダ５に
よって、アドレスデータＡ0 ，…，Ａm によって指定さ
れた冗長メモリアレイ２の冗長ビット線ＲＢＬの内か
ら、所定のビット線を選択し、指定された冗長メモリセ
ルに対してアクセスが行われる。
【００４４】以上説明したように、本実施形態によれ
ば、冗長メモリアレイ２、冗長選択回路３の他に冗長メ
モリ強制選択回路１０を設け、冗長メモリ強制選択信号
ＲＳＥＬ、冗長メモリアドレスＲＡＤＲをそれぞれ冗長
メモリ強制選択回路１０に入力し、冗長メモリ強制選択
信号ＲＳＥＬがアクティブ状態に設定されたとき、冗長
選択回路３のヒューズ切断情報にかかわらず冗長メモリ
アドレスＲＡＤＲによって指定された冗長メモリセル行
を冗長メモリアレイ２から選択し、カラムデコーダ５に
よって選択されたビット線とともに、指定された冗長メ
モリセルを選択し、選択された冗長メモリセルに対して
アクセスを行うので、非破壊で冗長メモリセルを検査す
ることが可能となり、その結果、冗長メモリセルにより
欠陥メモリセルに対する救済の成功率を向上できる。
ば、冗長メモリアレイ２、冗長選択回路３の他に冗長メ
モリ強制選択回路１０を設け、冗長メモリ強制選択信号
ＲＳＥＬ、冗長メモリアドレスＲＡＤＲをそれぞれ冗長
メモリ強制選択回路１０に入力し、冗長メモリ強制選択
信号ＲＳＥＬがアクティブ状態に設定されたとき、冗長
選択回路３のヒューズ切断情報にかかわらず冗長メモリ
アドレスＲＡＤＲによって指定された冗長メモリセル行
を冗長メモリアレイ２から選択し、カラムデコーダ５に
よって選択されたビット線とともに、指定された冗長メ
モリセルを選択し、選択された冗長メモリセルに対して
アクセスを行うので、非破壊で冗長メモリセルを検査す
ることが可能となり、その結果、冗長メモリセルにより
欠陥メモリセルに対する救済の成功率を向上できる。
【００４５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、欠陥メモリセルに対する救済を行う前
に、冗長メモリセルを検査することができ、欠陥のある
冗長メモリセルによる無駄な救済を回避でき、冗長メモ
リセルによる救済の成功率を向上させ、メモリチップの
製造歩留りの向上を図れる利点がある。
憶装置によれば、欠陥メモリセルに対する救済を行う前
に、冗長メモリセルを検査することができ、欠陥のある
冗長メモリセルによる無駄な救済を回避でき、冗長メモ
リセルによる救済の成功率を向上させ、メモリチップの
製造歩留りの向上を図れる利点がある。
【図１】本発明に係る半導体記憶装置の一実施形態を示
す回路図である。
す回路図である。
【図２】冗長メモリセル強制選択回路の回路図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１…メモリアレイ １ａ…不良メモリセル行 ２…冗長メモリアレイ ３…冗長選択回路 ４…ロウデコーダ ５…カラムデコーダ ６…センスアンプ・ライトドライバ ７…入出力バッファ ８…アドレスバッファ ９…コントロールバッファ １０…冗長メモリセル強制選択回路 １１…アドレス入力端子 １２…入出力データ端子 １３…制御信号端子 １４…冗長メモリ強制選択信号入力端子 １５…冗長メモリアドレス入力端子 １６，１６ａ，１６ｂ…アドレス信号線 １７…アンドゲート出力端子 １８…冗長メモリ選択信号出力端子 １９…ロウデコーダ非選択信号出力端子 ２０…冗長メモリデコーダ Ａ0 ，…，Ａm …アドレスデータ Ｉ／Ｏ0 ，…，Ｉ／Ｏn …入出力データ ／ＣＥ，／ＷＥ，／ＯＥ…制御信号 ＲＳＥＬ…冗長メモリ強制選択信号 ＲＡＤＲ…冗長メモリアドレス ＲＤＢ…ロウデコーダ非選択信号入力端子 ＧＡＮＤ0 ，…，ＧＡＮＤr …アンドゲート ＧＯＲ0 ，…，ＧＯＲr ，ＧＯＲd …オアゲート ＷＬ…ワード線 ＢＬ…ビット線 ＲＷＬ…冗長メモリワード線 ＲＢＬ…冗長メモリビット線 ＧＮＤ…接地電位
Claims (2)
- 【請求項１】 アドレス信号に応じて所定のメモリセル
を選択してアクセスする半導体記憶装置であって、 メモリセルの代替用の冗長メモリセルと、 アドレスの登録によって該当するアドレス信号の入力に
より、上記メモリセルへのアクセスに代えて冗長メモリ
セルへのアクセスを行う冗長選択回路と、 外部からの強制選択信号および冗長アドレス信号を受け
て、上記冗長選択回路へのアドレスの登録の有無にかか
わらず、強制的に冗長メモリセルをアクセスする冗長強
制選択回路とを有する半導体記憶装置。 - 【請求項２】 上記冗長強制選択回路は、上記強制選択
信号を受けた場合、上記メモリセルへのアクセスを禁止
させる手段を有する請求項１に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338947A JPH09180492A (ja) | 1995-12-26 | 1995-12-26 | 半導体記憶装置 |
| US08/773,254 US5784321A (en) | 1995-12-26 | 1996-12-23 | Semiconductor memory device with redundant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338947A JPH09180492A (ja) | 1995-12-26 | 1995-12-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09180492A true JPH09180492A (ja) | 1997-07-11 |
Family
ID=18322832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7338947A Pending JPH09180492A (ja) | 1995-12-26 | 1995-12-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5784321A (ja) |
| JP (1) | JPH09180492A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157585A (en) * | 1998-06-30 | 2000-12-05 | Hyundai Electronics Industries Co., Ltd. | Redundancy circuit and method of ferroelectric memory device |
| KR100331542B1 (ko) * | 1998-10-09 | 2002-06-20 | 윤종용 | 불량메모리셀어레이블락들을스킵할수있는어드레스디코더를구비하는반도체메모리장치및이를사용하는복합반도체장치 |
| KR100370232B1 (ko) * | 1999-04-28 | 2003-01-29 | 삼성전자 주식회사 | 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6484271B1 (en) | 1999-09-16 | 2002-11-19 | Koninklijke Philips Electronics N.V. | Memory redundancy techniques |
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