JPH09180916A - 適応抵抗器トリミング回路 - Google Patents
適応抵抗器トリミング回路Info
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- JPH09180916A JPH09180916A JP8332610A JP33261096A JPH09180916A JP H09180916 A JPH09180916 A JP H09180916A JP 8332610 A JP8332610 A JP 8332610A JP 33261096 A JP33261096 A JP 33261096A JP H09180916 A JPH09180916 A JP H09180916A
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
(57)【要約】
【課題】 本発明は集積回路に関し、特にトリミングの
ない抵抗器を備えた集積回路（ＩＣ）に関する技術を提
供する。 【解決手段】 本件発明の集積回路には、制御可能な抵
抗、電圧源、電流源、比較器及び制御回路とを有する校
正抵抗器が含まれる。動作時においては、電流源からの
電流は校正抵抗器を流れ、校正抵抗器全体にかかる電圧
は電圧源からの電圧と比較され、制御回路はこれらの電
圧がほぼ等しくなるように校正抵抗器の抵抗を制御す
る。このようにして、校正抵抗器の抵抗は電流源からの
電流に対する電圧源からの電圧の比に近似するようにな
り、集積回路上の各種制御抵抗器の制御に制御回路を使
用することができる。
ない抵抗器を備えた集積回路（ＩＣ）に関する技術を提
供する。 【解決手段】 本件発明の集積回路には、制御可能な抵
抗、電圧源、電流源、比較器及び制御回路とを有する校
正抵抗器が含まれる。動作時においては、電流源からの
電流は校正抵抗器を流れ、校正抵抗器全体にかかる電圧
は電圧源からの電圧と比較され、制御回路はこれらの電
圧がほぼ等しくなるように校正抵抗器の抵抗を制御す
る。このようにして、校正抵抗器の抵抗は電流源からの
電流に対する電圧源からの電圧の比に近似するようにな
り、集積回路上の各種制御抵抗器の制御に制御回路を使
用することができる。
Description
【０００１】
【発明の分野】本発明は、トリミングのない抵抗器を備
えた集積回路（ＩＣ）に関する。
えた集積回路（ＩＣ）に関する。
【０００２】
【従来技術の記述】集積回路には各種の材料とプロセス
に従って形成される抵抗器が使用される。例えば、半導
体基板上に配する蒸着ドーピング処理されたポリシリコ
ン抵抗器を使用することができる。その他の場合、半導
体基板自体のドーピング処理をした領域が抵抗器として
使用できる。ソース領域とドレイン領域を形成する同じ
拡散プロセスを介して形成する重度のドーピング処理を
した領域は比較的低い抵抗率が望まれるときに使用する
ことができる。より大きな抵抗率が望ましい場合、重度
を下げてドーピング処理したタブ領域を抵抗器として使
用することができる。例えば、比較的大きな抵抗値が望
ましいとき、ｎ形ドーピング処理をしたタブ領域を用い
て「ＮＴＵＢ」抵抗器を形成することができる。しか
し、ＮＴＵＢ抵抗器は温度係数が比較的貧弱な値にな
る。例えば、０．５ミクロンＣＭＯＳ技術に従って行わ
れる集積回路製造の通常の一プロセスでは、１０℃〜１
１０℃の温度範囲にわたり抵抗値は５５％増加する。
に従って形成される抵抗器が使用される。例えば、半導
体基板上に配する蒸着ドーピング処理されたポリシリコ
ン抵抗器を使用することができる。その他の場合、半導
体基板自体のドーピング処理をした領域が抵抗器として
使用できる。ソース領域とドレイン領域を形成する同じ
拡散プロセスを介して形成する重度のドーピング処理を
した領域は比較的低い抵抗率が望まれるときに使用する
ことができる。より大きな抵抗率が望ましい場合、重度
を下げてドーピング処理したタブ領域を抵抗器として使
用することができる。例えば、比較的大きな抵抗値が望
ましいとき、ｎ形ドーピング処理をしたタブ領域を用い
て「ＮＴＵＢ」抵抗器を形成することができる。しか
し、ＮＴＵＢ抵抗器は温度係数が比較的貧弱な値にな
る。例えば、０．５ミクロンＣＭＯＳ技術に従って行わ
れる集積回路製造の通常の一プロセスでは、１０℃〜１
１０℃の温度範囲にわたり抵抗値は５５％増加する。
【０００３】抵抗器をトリミングして比較的より精度の
高い抵抗値を実現することは集積回路の技術では周知な
ことである。例えば、「トリム・リンク」は必要な抵抗
値を得るトリミング操作が行われる期間に選択的にバイ
パスさせるこができる直列の抵抗領域である。大電流を
適用してトリミングを行うことができる場合がある。し
かし多くの場合、望ましくない値の電流を供給するため
にＩＣ上に特別なボンドパッドを使用せねばならない。
しかし、上述の抵抗器の場合、特に、タブ抵抗器では温
度係数が非常に貧弱なため、トリム・リンクを用いて行
うこのような抵抗器のトリミングによっては必要とされ
る結果が達成されない。これはトリミングが一つの温度
値のみで実行されるためである。多くの場合、例えばア
ナログ回路に於いてフィルタ係数の設定に使用する抵抗
器の場合と同じように温度関数として比較的一定な抵抗
値が望まれる。
高い抵抗値を実現することは集積回路の技術では周知な
ことである。例えば、「トリム・リンク」は必要な抵抗
値を得るトリミング操作が行われる期間に選択的にバイ
パスさせるこができる直列の抵抗領域である。大電流を
適用してトリミングを行うことができる場合がある。し
かし多くの場合、望ましくない値の電流を供給するため
にＩＣ上に特別なボンドパッドを使用せねばならない。
しかし、上述の抵抗器の場合、特に、タブ抵抗器では温
度係数が非常に貧弱なため、トリム・リンクを用いて行
うこのような抵抗器のトリミングによっては必要とされ
る結果が達成されない。これはトリミングが一つの温度
値のみで実行されるためである。多くの場合、例えばア
ナログ回路に於いてフィルタ係数の設定に使用する抵抗
器の場合と同じように温度関数として比較的一定な抵抗
値が望まれる。
【０００４】
【発明の概要】集積回路には、制御可能な抵抗、電圧
源、電流源、比較器及び制御回路とを有する校正抵抗器
が含まれる。動作時、電流源からの電流は校正抵抗器を
流れる。校正抵抗器全体にかかる電圧は電圧源からの電
圧と比較され、制御回路はこれらの電圧がほぼ等しくな
るように校正抵抗器の抵抗を制御する。このようにし
て、校正抵抗器の抵抗は電流源からの電流に対する電圧
源からの電圧の比に近似するようになる。集積回路上の
各種制御抵抗器の制御に制御回路を使用することができ
る。電流源は通常、集積回路の外部にある、温度に無関
係な抵抗器から求める。
源、電流源、比較器及び制御回路とを有する校正抵抗器
が含まれる。動作時、電流源からの電流は校正抵抗器を
流れる。校正抵抗器全体にかかる電圧は電圧源からの電
圧と比較され、制御回路はこれらの電圧がほぼ等しくな
るように校正抵抗器の抵抗を制御する。このようにし
て、校正抵抗器の抵抗は電流源からの電流に対する電圧
源からの電圧の比に近似するようになる。集積回路上の
各種制御抵抗器の制御に制御回路を使用することができ
る。電流源は通常、集積回路の外部にある、温度に無関
係な抵抗器から求める。
【０００５】
【発明の詳細な記述】以下の詳細な説明は集積回路上の
自己校正抵抗器を完成する技術に関する。図１を参照す
ると、本発明の実施例が示されている。基準電流源１０
１は直列ストリングを成す校正抵抗器１０３、１０４、
１０５、１０６を流れる基準電流ＩRE Fを供給する。こ
のストリングの最上部のノード１０２は比較器１１０の
反転入力部に接続するが、一方、バンドギャップ基準か
ら例示的に提示する電圧ＶBGは非反転入力部１１１に供
給される。比較器の出力は入力部１１１の電圧がその時
点でノード１０２の電圧ＶR以上、あるいは以下である
かによって、値が大きくなるか小さくなる二進値であ
る。比較器の出力は制御ロジック１１３へのライン１１
２に供給される。制御ロジックにはライン１１５、１１
６、１１７の出力ＢＩＴ０，ＢＩＴ１，ＢＩＴ２をそれ
ぞれ制御する逐次比較抵抗器として機能する状態機械(S
tate Machine)が含まれる。状態機械は以下に詳述する
ように、ライン１１４に供給されるクロック・パルスの
制御の下で状態シーケンスを歩進する。
自己校正抵抗器を完成する技術に関する。図１を参照す
ると、本発明の実施例が示されている。基準電流源１０
１は直列ストリングを成す校正抵抗器１０３、１０４、
１０５、１０６を流れる基準電流ＩRE Fを供給する。こ
のストリングの最上部のノード１０２は比較器１１０の
反転入力部に接続するが、一方、バンドギャップ基準か
ら例示的に提示する電圧ＶBGは非反転入力部１１１に供
給される。比較器の出力は入力部１１１の電圧がその時
点でノード１０２の電圧ＶR以上、あるいは以下である
かによって、値が大きくなるか小さくなる二進値であ
る。比較器の出力は制御ロジック１１３へのライン１１
２に供給される。制御ロジックにはライン１１５、１１
６、１１７の出力ＢＩＴ０，ＢＩＴ１，ＢＩＴ２をそれ
ぞれ制御する逐次比較抵抗器として機能する状態機械(S
tate Machine)が含まれる。状態機械は以下に詳述する
ように、ライン１１４に供給されるクロック・パルスの
制御の下で状態シーケンスを歩進する。
【０００６】スイッチ１０７、１０８、１０９はそれぞ
れ校正抵抗器１０３、１０４、１０５の両端に設ける。
各スイッチは閉じると対応する抵抗器の周囲に比較的小
さな値の低インピーダンス経路を形成し、これは電圧降
下をほとんど生じない実施的な短絡である。各スイッチ
は開になるとインピーダンスは比較的大きくなり、対応
する抵抗器にその抵抗値に応じた電圧降下をもたらす。
抵抗器ストリング全体にわたる合計電圧降下は接地（Ｖ
SS）に対するノード１０２に於ける電圧ＶRである。Ｒ
SUMが抵抗器ストリングの実効抵抗であるＶR=ＩREF×Ｒ
SUMが対応する各スイッチが開のときの抵抗器の抵抗値
合計であることは理解できる。各スイッチは状態機械／
逐次比較レジスタ１１３の対応する出力（ＢＩＴ０，Ｂ
ＩＴ１またはＢＩＴ２）によって制御される。
れ校正抵抗器１０３、１０４、１０５の両端に設ける。
各スイッチは閉じると対応する抵抗器の周囲に比較的小
さな値の低インピーダンス経路を形成し、これは電圧降
下をほとんど生じない実施的な短絡である。各スイッチ
は開になるとインピーダンスは比較的大きくなり、対応
する抵抗器にその抵抗値に応じた電圧降下をもたらす。
抵抗器ストリング全体にわたる合計電圧降下は接地（Ｖ
SS）に対するノード１０２に於ける電圧ＶRである。Ｒ
SUMが抵抗器ストリングの実効抵抗であるＶR=ＩREF×Ｒ
SUMが対応する各スイッチが開のときの抵抗器の抵抗値
合計であることは理解できる。各スイッチは状態機械／
逐次比較レジスタ１１３の対応する出力（ＢＩＴ０，Ｂ
ＩＴ１またはＢＩＴ２）によって制御される。
【０００７】図２を参照すると、校正抵抗器ストリング
を校正するための例示的な動作シーケンスが示されてい
る。逐次比較レジスタの値ＢＩＴ０，ＢＩＴ１．ＢＩＴ
２は初期段階ではすべて「０」である。従って、ライン
１１５、１１６、１１７に於ける出力は小さく、対応す
るスイッチ１０７、１０８、１０９は閉じている。その
ため、ノード１０２の電圧ＶRは低く、ＶBG以下であ
り、従って、比較器１１０の出力は大きくなる。その
後、状態機械１１３は逐次比較レジスタ出力（ＢＩＴ
０，ＢＩＴ１，ＢＩＴ２）の値を変化させる。例示的な
動作シーケンスに於けるように、各変化はＶRの値がＶ
BGに向けて収斂するようにクロック・パルスの立ち上が
り端で発生する。
を校正するための例示的な動作シーケンスが示されてい
る。逐次比較レジスタの値ＢＩＴ０，ＢＩＴ１．ＢＩＴ
２は初期段階ではすべて「０」である。従って、ライン
１１５、１１６、１１７に於ける出力は小さく、対応す
るスイッチ１０７、１０８、１０９は閉じている。その
ため、ノード１０２の電圧ＶRは低く、ＶBG以下であ
り、従って、比較器１１０の出力は大きくなる。その
後、状態機械１１３は逐次比較レジスタ出力（ＢＩＴ
０，ＢＩＴ１，ＢＩＴ２）の値を変化させる。例示的な
動作シーケンスに於けるように、各変化はＶRの値がＶ
BGに向けて収斂するようにクロック・パルスの立ち上が
り端で発生する。
【０００８】（１）タイミングｔ0では、クロックの第
一立ち上がり端でＢＩＴ２は「１」になる。これによ
り、ライン１１７には高電圧が印加され、スイッチ１０
９は開になる。従って、ＶRは上昇するが、それでもＶ
BGよりも低い。このため、比較器出力は大きいままであ
る。 （２）タイミングｔ1では、クロックの第二立ち上がり
端でＢＩＴ１は「１」になる。これにより、ライン１１
６には高電圧が印加され、スイッチ１０８は開になる。
従って、この例でＶRはＶBG以上に上昇し、比較器出力
を低下させる。 （３）タイミングｔ2では、クロックの第三立ち上がり
端でＢＩＴ１は「０」になり、ＢＩＴ０は「１」にな
り、これによりスイッチ１０８が閉じ、スイッチ１０７
は開になる。このため、ＶRは抵抗器ストリングを用い
たときのＶBGにできる限り近似する値まで降下する。
一立ち上がり端でＢＩＴ２は「１」になる。これによ
り、ライン１１７には高電圧が印加され、スイッチ１０
９は開になる。従って、ＶRは上昇するが、それでもＶ
BGよりも低い。このため、比較器出力は大きいままであ
る。 （２）タイミングｔ1では、クロックの第二立ち上がり
端でＢＩＴ１は「１」になる。これにより、ライン１１
６には高電圧が印加され、スイッチ１０８は開になる。
従って、この例でＶRはＶBG以上に上昇し、比較器出力
を低下させる。 （３）タイミングｔ2では、クロックの第三立ち上がり
端でＢＩＴ１は「０」になり、ＢＩＴ０は「１」にな
り、これによりスイッチ１０８が閉じ、スイッチ１０７
は開になる。このため、ＶRは抵抗器ストリングを用い
たときのＶBGにできる限り近似する値まで降下する。
【０００９】この校正期間に状態機械１１３は状態を更
に変化させることはない。即ち、タイミングｔ3と、そ
の後、後続の校正期間（図示せず）が始まるまで逐次比
較レジスタに於けるいかなるビットも変化しない。所与
の校正期間に於いて許容されるビットの推移数は通常、
抵抗器ストリングに於けるスイッチの数、この例示的な
ケースでは三個に等しく設定する。しかし、比較器の出
力が高低間で切り替わるためにＶRの値が通常ＶBG以上
と以下の値に切り替わるが、状態機械は必要であれば連
続運転させておくことができる。更に他の状態機械制御
技術でも可能である。校正期間はＩＣパワーアップが行
われる期間同様一度だけにすることができるが、通常で
はＩＣの動作期間にこれ以上の回数にわたり周期的に現
れる。例えば、本発明技術はディスク・ドライブ読み取
りチャンネル回路とディスク・コントローラを共に備え
るＩＣに於けるフィルタ係数の設定に用いられるので有
利である。その場合、校正期間はディスク読み取りヘッ
ドがディスクのサーボ部にセットされるときに都合のよ
いタイミングでスタートさせることができる。これによ
りサーボ・データ・トラックはライン１１４にクロック
を提供することができるようになり、又フィルタが非動
作の期間にフィルタ係数の設定もできるようになる。状
態機械は当該技術に広く周知な技法に従って設計するこ
とができる。
に変化させることはない。即ち、タイミングｔ3と、そ
の後、後続の校正期間（図示せず）が始まるまで逐次比
較レジスタに於けるいかなるビットも変化しない。所与
の校正期間に於いて許容されるビットの推移数は通常、
抵抗器ストリングに於けるスイッチの数、この例示的な
ケースでは三個に等しく設定する。しかし、比較器の出
力が高低間で切り替わるためにＶRの値が通常ＶBG以上
と以下の値に切り替わるが、状態機械は必要であれば連
続運転させておくことができる。更に他の状態機械制御
技術でも可能である。校正期間はＩＣパワーアップが行
われる期間同様一度だけにすることができるが、通常で
はＩＣの動作期間にこれ以上の回数にわたり周期的に現
れる。例えば、本発明技術はディスク・ドライブ読み取
りチャンネル回路とディスク・コントローラを共に備え
るＩＣに於けるフィルタ係数の設定に用いられるので有
利である。その場合、校正期間はディスク読み取りヘッ
ドがディスクのサーボ部にセットされるときに都合のよ
いタイミングでスタートさせることができる。これによ
りサーボ・データ・トラックはライン１１４にクロック
を提供することができるようになり、又フィルタが非動
作の期間にフィルタ係数の設定もできるようになる。状
態機械は当該技術に広く周知な技法に従って設計するこ
とができる。
【００１０】図３を参照すると、本技術が任意の集積回
路３００上に設けた若干数の抵抗器ストリングの制御に
どのように活用することができるかが理解できる。校正
回路３０１は校正抵抗器ストリングと、比較器と、状態
機械／逐次比較レジスタとから成る。基準回路３０２は
校正回路に供給される電圧ＶBGを生成するバンドギャッ
プ電圧源から成る。更に、ＶBGまたはＶBGに比例する値
の電圧をＲEXTなる値の外部基準抵抗器３０４に印加し
て抵抗器３０４に電流ＩEXTを流す。基準回路３０２に
はＩEXTに比例する値の基準電流ＩREFを生成する通常電
流ミラーである手段も含まれる。従って、ＶBGとＩREF
の値は比例し、相互の比は外部基準抵抗器を使用すると
きに自立的な相対温度である。校正ユニット３０１の出
力（ＢＩＴ０，ＢＩＴ１，ＢＩＴ２）は後続の校正期間
までビットの値を保持するラッチ回路３０５に印加す
る。従って、最至近のタイミングで行われた校正から得
られるラッチ操作した制御ビットの値（ＬＢＩＴ０，Ｌ
ＢＩＴ１，ＬＢＩＴ２）は制御ライン３０６、３０７、
３０８を介して各種の制御抵抗器３０９、３１０に印加
し、これらの制御抵抗器は校正抵抗器の値に比例する値
をとる。
路３００上に設けた若干数の抵抗器ストリングの制御に
どのように活用することができるかが理解できる。校正
回路３０１は校正抵抗器ストリングと、比較器と、状態
機械／逐次比較レジスタとから成る。基準回路３０２は
校正回路に供給される電圧ＶBGを生成するバンドギャッ
プ電圧源から成る。更に、ＶBGまたはＶBGに比例する値
の電圧をＲEXTなる値の外部基準抵抗器３０４に印加し
て抵抗器３０４に電流ＩEXTを流す。基準回路３０２に
はＩEXTに比例する値の基準電流ＩREFを生成する通常電
流ミラーである手段も含まれる。従って、ＶBGとＩREF
の値は比例し、相互の比は外部基準抵抗器を使用すると
きに自立的な相対温度である。校正ユニット３０１の出
力（ＢＩＴ０，ＢＩＴ１，ＢＩＴ２）は後続の校正期間
までビットの値を保持するラッチ回路３０５に印加す
る。従って、最至近のタイミングで行われた校正から得
られるラッチ操作した制御ビットの値（ＬＢＩＴ０，Ｌ
ＢＩＴ１，ＬＢＩＴ２）は制御ライン３０６、３０７、
３０８を介して各種の制御抵抗器３０９、３１０に印加
し、これらの制御抵抗器は校正抵抗器の値に比例する値
をとる。
【００１１】非反転比較器入力部に印加する電圧は制御
抵抗器と同じ集積回路上に設けたバンドギャップ電圧発
生器によって都合よく生成される。適切な一つのバンド
ギャップ設計は米国特許第４，８４９，６８４号に示さ
れ、他の各種基準電圧設計は高精度電圧発生の半導体バ
ンドギャップに依存しないものを含め当該技術では周知
なものである。更に、比較器と状態機械は基準電圧発生
器と同じ集積回路上に都合よく形成することができる。
しかし、基準電流ＩREFが非反転比較器入力部に印加す
る電圧と同電圧から求められる限り、その電圧は充分制
御した「基準」電圧である必要はないが、例えば温度と
電源電圧に関し変化させることができる。その理由はこ
の電圧が比較器の入力部に於ける差電圧の変化としてで
はなく、比較器に印加される共通モード電圧の変化とし
て反映されることになるためである。従って、校正回路
は校正抵抗器に、通常±１０％以内、更に典型的には、
この電圧の絶対値に関係なく所望値の±５％になるよう
制御されるもので、基準抵抗器に比例する値をとらせる
ことになる。
抵抗器と同じ集積回路上に設けたバンドギャップ電圧発
生器によって都合よく生成される。適切な一つのバンド
ギャップ設計は米国特許第４，８４９，６８４号に示さ
れ、他の各種基準電圧設計は高精度電圧発生の半導体バ
ンドギャップに依存しないものを含め当該技術では周知
なものである。更に、比較器と状態機械は基準電圧発生
器と同じ集積回路上に都合よく形成することができる。
しかし、基準電流ＩREFが非反転比較器入力部に印加す
る電圧と同電圧から求められる限り、その電圧は充分制
御した「基準」電圧である必要はないが、例えば温度と
電源電圧に関し変化させることができる。その理由はこ
の電圧が比較器の入力部に於ける差電圧の変化としてで
はなく、比較器に印加される共通モード電圧の変化とし
て反映されることになるためである。従って、校正回路
は校正抵抗器に、通常±１０％以内、更に典型的には、
この電圧の絶対値に関係なく所望値の±５％になるよう
制御されるもので、基準抵抗器に比例する値をとらせる
ことになる。
【００１２】基準電流ＩREFは校正抵抗器が形成される
集積回路の動作温度から比較的自立したソースから求め
る。この目的のために、前に説明したように、校正抵抗
器を形成するＩＣの外部にある抵抗器に電圧を印加する
ことでＩREFを求めることができる。これにより、ＩＣ
チップ上の成分からのみ基準電流を求めるよりも優れた
温度自立性が達成される。しかし、比較的温度自立性が
あると考えられるチップ上技術を含む適正基準電流を生
成する他の技術でも可能である。
集積回路の動作温度から比較的自立したソースから求め
る。この目的のために、前に説明したように、校正抵抗
器を形成するＩＣの外部にある抵抗器に電圧を印加する
ことでＩREFを求めることができる。これにより、ＩＣ
チップ上の成分からのみ基準電流を求めるよりも優れた
温度自立性が達成される。しかし、比較的温度自立性が
あると考えられるチップ上技術を含む適正基準電流を生
成する他の技術でも可能である。
【００１３】図４を参照すると、ＩREFを生成する第一
の例示回路が示されている。電圧ＶA RBはトランジスタ
４０２のゲート電圧を制御する演算増幅器４０１の非反
転入力部に印加する。４０２の源と、演算増幅器４０１
の反転入力部を、ＲEXTの抵抗値を有する外部基準抵抗
器４０４にも接続するボンドパッド４０３に接続する。
当該技術に周知であるように、静電放電（ＥＳＤ）の保
護用に抵抗器４１０、４１１を任意に含めることができ
る。従って、電流Ｉ（ＩEXTに等しい）は抵抗器４０４
を流れ、ＶSSに関しボンドパッド４０３の電圧に比例す
る。ボンドパッド４０３の電圧は演算増幅器４０１への
フィードバックによってＶARBに等しくなることに留意
されたい。電流Ｉはトランジスタ４０５、４０６のチャ
ンネルをも流れる。トランジスタ４０５、４０６と共に
電流ミラーを形成するトランジスタ４０７、４０８によ
って基準電流ＩREFが次いで生成され、そのためにＩREF
はＩに比例するようになり、従ってＶARBに比例するよ
うになる。前に述べたように、ＶARBは温度、電源また
は製造工程の変動に関し特に充分に制御する必要のない
任意の電圧にすることができる。しかし、例示の場合、
ＶARBはバンドギャップ電圧基準値から都合よく求めら
れる。
の例示回路が示されている。電圧ＶA RBはトランジスタ
４０２のゲート電圧を制御する演算増幅器４０１の非反
転入力部に印加する。４０２の源と、演算増幅器４０１
の反転入力部を、ＲEXTの抵抗値を有する外部基準抵抗
器４０４にも接続するボンドパッド４０３に接続する。
当該技術に周知であるように、静電放電（ＥＳＤ）の保
護用に抵抗器４１０、４１１を任意に含めることができ
る。従って、電流Ｉ（ＩEXTに等しい）は抵抗器４０４
を流れ、ＶSSに関しボンドパッド４０３の電圧に比例す
る。ボンドパッド４０３の電圧は演算増幅器４０１への
フィードバックによってＶARBに等しくなることに留意
されたい。電流Ｉはトランジスタ４０５、４０６のチャ
ンネルをも流れる。トランジスタ４０５、４０６と共に
電流ミラーを形成するトランジスタ４０７、４０８によ
って基準電流ＩREFが次いで生成され、そのためにＩREF
はＩに比例するようになり、従ってＶARBに比例するよ
うになる。前に述べたように、ＶARBは温度、電源また
は製造工程の変動に関し特に充分に制御する必要のない
任意の電圧にすることができる。しかし、例示の場合、
ＶARBはバンドギャップ電圧基準値から都合よく求めら
れる。
【００１４】図５を参照すると、ＩREFを生成する第二
の例示回路が示されている。電流ＩA RBは任意の電流源
（図示せず）によってトランジスタ５０１、５０２に流
される。電流ＩARBはトランジスタ５０３、５０４によ
って反映されて電流Ｉ（=ＩEXT）をボンドパッド５０５
とＲEXTなる抵抗値を有する外部基準抵抗器５０６に流
す。抵抗器５１０、５１１は上述のごとく、静電放電保
護のため任意に設ける抵抗器である。電圧ＶARBはこれ
ら抵抗器によって生成され、比較器非反転入力部（図
１）に供給される。電流ＩREFはミラー・トランジスタ
５０７、５０８によっても生成される。そこで、ＩREF
とＶARBはこの場合も相互に比例する。
の例示回路が示されている。電流ＩA RBは任意の電流源
（図示せず）によってトランジスタ５０１、５０２に流
される。電流ＩARBはトランジスタ５０３、５０４によ
って反映されて電流Ｉ（=ＩEXT）をボンドパッド５０５
とＲEXTなる抵抗値を有する外部基準抵抗器５０６に流
す。抵抗器５１０、５１１は上述のごとく、静電放電保
護のため任意に設ける抵抗器である。電圧ＶARBはこれ
ら抵抗器によって生成され、比較器非反転入力部（図
１）に供給される。電流ＩREFはミラー・トランジスタ
５０７、５０８によっても生成される。そこで、ＩREF
とＶARBはこの場合も相互に比例する。
【００１５】校正抵抗器は通常、一連の抵抗器中の少な
くとも一つの抵抗器に少なくとも一つの制御スイッチを
並列に配した構成の一連の抵抗器によって実現される
が、他の形式の校正抵抗でも可能である。例えば、可変
アナログ抵抗器を使用し校正抵抗器を実現することがで
き、電界効果トランジスタのゲート電圧のアナログ制御
は可変抵抗器適用の一例である。その場合、そこでは通
常制御抵抗はアナログ電圧による制御も行われる。他の
変種構成でも可能である。
くとも一つの抵抗器に少なくとも一つの制御スイッチを
並列に配した構成の一連の抵抗器によって実現される
が、他の形式の校正抵抗でも可能である。例えば、可変
アナログ抵抗器を使用し校正抵抗器を実現することがで
き、電界効果トランジスタのゲート電圧のアナログ制御
は可変抵抗器適用の一例である。その場合、そこでは通
常制御抵抗はアナログ電圧による制御も行われる。他の
変種構成でも可能である。
【図１】本発明の実施例を示す図である。
【図２】クロック・パルスに対する抵抗器校正シーケン
スを示す図である。
スを示す図である。
【図３】複数の制御抵抗器を備えた集積回路を示す図で
ある。
ある。
【図４】発明技術への使用に適した電流源と電圧源の実
施例を示す図である。
施例を示す図である。
【図５】発明技術への使用に適した電流源と電圧源の実
施例を示す図である。
施例を示す図である。
１０１ 基準電流源 １０２ ノード １０３−１０６ 校正抵抗器 １０７−１０９ スイッチ １１０ 比較器 １１１ 入力部 １１２ ライン １１３ 制御ロジック １１５−１１７ ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリイ リー ソンタグ アメリカ合衆国 19522 ペンシルヴァニ ア，フリートウッド，シュウェイツ ロー ド 93エー (72)発明者 スハーリ テドジャ アメリカ合衆国 94538 カリフォルニア, フレモント，トレニア サークル 40463
Claims (8)
- 【請求項１】 校正電圧ＶBGのソース、制御可能抵抗
（１０３、１０４、１０５、１０６）を有する校正抵抗
器を流れる、該校正電圧に比例した校正電流ＩREF、該
校正電圧と該校正電流に起因する該校正抵抗の両端の電
圧（ＶR）とを比較する比較器（１１０）、該校正電流
に対する該校正電圧の比に近似する抵抗値を該校正抵抗
器にとらせる制御回路（１１３）、及び該制御回路によ
って制御する少なくとも一つの制御抵抗器（３０９、３
１０）とからなることを特徴とする集積回路。 - 【請求項２】 請求項１に記載の集積回路において、該
校正抵抗器が、一連の抵抗器の抵抗を変化させるために
該一連の抵抗器中の少なくとも一つの抵抗器に渡して設
けてある少なくとも一つのスイッチ（１０７、１０８、
１０９）を有する一連の抵抗器（１０３、１０４、１０
５、１０６）から成ることを特徴とする集積回路。 - 【請求項３】 請求項１に記載の集積回路において、該
校正電圧に比例する校正電流の該ソースが電流ミラー
（図４）である集積回路。 - 【請求項４】 請求項１に記載の集積回路において、外
部抵抗器を流れる電流（ＩEXT）を反映するように該外
部抵抗器（ＲEXT）に該電流ミラーを結合した集積回
路。 - 【請求項５】 請求項１に記載の集積回路において、校
正電圧の該ソースが該集積回路の温度と動作電圧の変化
に対し比較的一定な基準電圧ソースである集積回路。 - 【請求項６】 請求項５に記載の集積回路において、該
基準電圧ソースがバンドギャップ基準ソースである集積
回路。 - 【請求項７】 請求項１に記載の集積回路において、該
制御回路が該比較器（１１０）の出力部に供給した第一
入力部（１１２）を有する状態機械（１１３）と、クロ
ック源に結合したクロック入力部（１１４）とから成
り、該状態機械が制御ビット（ＢＩＴ０，ＢＩＴ１，Ｂ
ＩＴ２）を供給して該校正抵抗器を制御する集積回路。 - 【請求項８】 請求項１に記載の集積回路において、該
制御回路が、ラッチ操作した制御ビット（ＢＩＴ０，Ｂ
ＩＴ１，ＢＩＴ２）を該集積回路（３００）上の制御抵
抗器（３０９、３１０）に供給するために該逐次比較レ
ジスタからの制御ビットをラッチ操作するラッチ（３０
５）からなる集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US57301295A | 1995-12-15 | 1995-12-15 | |
| US08/573012 | 1995-12-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09180916A true JPH09180916A (ja) | 1997-07-11 |
Family
ID=24290282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8332610A Pending JPH09180916A (ja) | 1995-12-15 | 1996-12-13 | 適応抵抗器トリミング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6275090B1 (ja) |
| EP (1) | EP0782193A1 (ja) |
| JP (1) | JPH09180916A (ja) |
| SG (1) | SG97749A1 (ja) |
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| US6590441B2 (en) * | 2001-06-01 | 2003-07-08 | Qualcomm Incorporated | System and method for tuning a VLSI circuit |
| US6501256B1 (en) * | 2001-06-29 | 2002-12-31 | Intel Corporation | Trimmable bandgap voltage reference |
| US6885958B2 (en) * | 2001-08-27 | 2005-04-26 | Texas Instruments Incorporated | Self calibrating current reference |
| US6737909B2 (en) * | 2001-11-26 | 2004-05-18 | Intel Corporation | Integrated circuit current reference |
| US6570371B1 (en) * | 2002-01-02 | 2003-05-27 | Intel Corporation | Apparatus and method of mirroring a voltage to a different reference voltage point |
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| DE10245133B4 (de) * | 2002-09-27 | 2007-12-13 | Infineon Technologies Ag | Kalibrierungsanordnung |
| WO2004077673A1 (ja) * | 2003-02-25 | 2004-09-10 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
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| EP1591858B1 (en) * | 2004-04-26 | 2016-04-13 | Micron Technology, Inc. | Trimming functional parameters in integrated circuits |
| US7084691B2 (en) * | 2004-07-21 | 2006-08-01 | Sharp Laboratories Of America, Inc. | Mono-polarity switchable PCMO resistor trimmer |
| US20110227538A1 (en) * | 2010-03-19 | 2011-09-22 | O2Micro, Inc | Circuits for generating reference signals |
| CN104679084B (zh) * | 2013-11-27 | 2016-01-27 | 展讯通信（上海）有限公司 | 电压校准电路及低压差线性稳压系统 |
| US20160179113A1 (en) | 2014-12-17 | 2016-06-23 | Sandisk Technologies Inc. | Temperature Independent Reference Current Generation For Calibration |
| CN105119594A (zh) * | 2015-07-30 | 2015-12-02 | 中国电子科技集团公司第五十八研究所 | 高速串口负载自动校准电路 |
| CN109960304B (zh) * | 2017-12-23 | 2024-02-06 | 景昱医疗科技（苏州）股份有限公司 | 温度检测电路及使用其的植入式医疗装置 |
| CN113252949B (zh) * | 2021-05-13 | 2021-11-05 | 北京芯格诺微电子有限公司 | 带有片内实时校准的高精度电流采样电路 |
| US12301246B2 (en) * | 2021-09-29 | 2025-05-13 | Skyworks Solutions, Inc. | Digital-to-analog converter calibration for audio amplifiers |
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| JPS5728227A (en) * | 1980-07-28 | 1982-02-15 | Seiko Epson Corp | Semiconductor integrated circuit having temperature sensing function |
| US4645948A (en) | 1984-10-01 | 1987-02-24 | At&T Bell Laboratories | Field effect transistor current source |
| JPS63179563A (ja) * | 1987-01-21 | 1988-07-23 | Nec Corp | 集積回路 |
| US4849684A (en) | 1988-11-07 | 1989-07-18 | American Telephone And Telegraph Company, At&T Bell Laaboratories | CMOS bandgap voltage reference apparatus and method |
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| FR2728689A1 (fr) * | 1994-12-23 | 1996-06-28 | Sgs Thomson Microelectronics | Circuit d'etalonnage de resistances |
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-
1996
- 1996-12-03 EP EP96308724A patent/EP0782193A1/en not_active Withdrawn
- 1996-12-12 SG SG9611633A patent/SG97749A1/en unknown
- 1996-12-13 JP JP8332610A patent/JPH09180916A/ja active Pending
-
1997
- 1997-04-09 US US09/176,279 patent/US6275090B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0782193A1 (en) | 1997-07-02 |
| US6275090B1 (en) | 2001-08-14 |
| SG97749A1 (en) | 2003-08-20 |
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