JPH09181043A - 半導体基板のエッチング方法 - Google Patents
半導体基板のエッチング方法Info
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- JPH09181043A JPH09181043A JP8330299A JP33029996A JPH09181043A JP H09181043 A JPH09181043 A JP H09181043A JP 8330299 A JP8330299 A JP 8330299A JP 33029996 A JP33029996 A JP 33029996A JP H09181043 A JPH09181043 A JP H09181043A
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- H10P50/60—Wet etching
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- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
- H10P50/692—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their composition, e.g. multilayer masks or materials
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Abstract
(57)【要約】
【課題】 単一半導体基板から異なる形状またはサイズ
の半導体ダイを分断可能とする半導体基板のエッチング
方法を提供する。 【解決手段】 半導体基板（１１）のエッチング方法
は、半導体基板（１１）を薄くする段階（１０２）、半
導体基板（１１）に支持層（３０）を設ける段階（１０
３）、半導体基板（１１）上にエッチング・マスク（２
８）を設ける段階（１０４）、およびフッ化水素酸、硝
酸、燐酸、硫酸、および湿潤剤から成るエッチャント混
合液を周囲温度より低い温度で用いて半導体基板（１
１）にエッチングを行う段階を含む。この方法は、１回
のエッチング工程（１０５）および１つのエッチング・
マスク（２８）を用いて、同一幅（１５，１７）を有す
るが深さ（１６，１８）および方位が異なる複数の溝
（１２，１３）を形成することができる。この方法を用
いると、半導体基板（１１）から、異なるサイズおよび
形状の半導体ダイを分断することが可能となる。
の半導体ダイを分断可能とする半導体基板のエッチング
方法を提供する。 【解決手段】 半導体基板（１１）のエッチング方法
は、半導体基板（１１）を薄くする段階（１０２）、半
導体基板（１１）に支持層（３０）を設ける段階（１０
３）、半導体基板（１１）上にエッチング・マスク（２
８）を設ける段階（１０４）、およびフッ化水素酸、硝
酸、燐酸、硫酸、および湿潤剤から成るエッチャント混
合液を周囲温度より低い温度で用いて半導体基板（１
１）にエッチングを行う段階を含む。この方法は、１回
のエッチング工程（１０５）および１つのエッチング・
マスク（２８）を用いて、同一幅（１５，１７）を有す
るが深さ（１６，１８）および方位が異なる複数の溝
（１２，１３）を形成することができる。この方法を用
いると、半導体基板（１１）から、異なるサイズおよび
形状の半導体ダイを分断することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体素
子の製造方法に関し、更に特定すれば半導体のエッチン
グ方法に関するものである。
子の製造方法に関し、更に特定すれば半導体のエッチン
グ方法に関するものである。
【０００２】
【従来の技術】大量生産プロセスでは、半導体ダイの分
断(singulation) は半導体基板を個々の半導体ダイに機
械的に切断(saw) することによって行われている。他の
分断技法には、エッチング・プロセスを機械的な切断技
法と組み合わせたもの、機械的スクライブおよびブレ−
ク(mechanical scribe and break) 技法、および超音波
技法が含まれる。しかしながら、これら機械的分断技法
は全て、物理的に半導体ダイを損傷する恐れがある。
断(singulation) は半導体基板を個々の半導体ダイに機
械的に切断(saw) することによって行われている。他の
分断技法には、エッチング・プロセスを機械的な切断技
法と組み合わせたもの、機械的スクライブおよびブレ−
ク(mechanical scribe and break) 技法、および超音波
技法が含まれる。しかしながら、これら機械的分断技法
は全て、物理的に半導体ダイを損傷する恐れがある。
【０００３】更に、これらの分断技法は、単一の半導体
基板から、１つの形状およびサイズの半導体ダイを切断
できるに過ぎない。半導体基板が１つ以上の形状または
サイズの半導体ダイを有する場合、半導体ウエハから切
断できるのは、これらの形状およびサイズの内１つだけ
である。他の形状またはサイズを有する半導体ダイは、
同一半導体基板から切断することができず、廃棄され
る。
基板から、１つの形状およびサイズの半導体ダイを切断
できるに過ぎない。半導体基板が１つ以上の形状または
サイズの半導体ダイを有する場合、半導体ウエハから切
断できるのは、これらの形状およびサイズの内１つだけ
である。他の形状またはサイズを有する半導体ダイは、
同一半導体基板から切断することができず、廃棄され
る。
【０００４】その上、これら従来技術の分断技法は、周
囲が曲線状の半導体ダイ、即ち、周囲が丸い半導体ダイ
を製造するのには適していない。機械的切断のような従
来の分断技法は、半導体基板において、曲線状ではなく
直線状の線即ち経路を切断するのに適したものである。
囲が曲線状の半導体ダイ、即ち、周囲が丸い半導体ダイ
を製造するのには適していない。機械的切断のような従
来の分断技法は、半導体基板において、曲線状ではなく
直線状の線即ち経路を切断するのに適したものである。
【０００５】異なる形状の半導体ダイを分断するために
レーザ技法が用いられているが、レーザによって発生す
る熱は半導体ダイに熱応力を生じ、損傷を与える。ま
た、レーザ技法は、半導体ダイ上に表面汚染即ちスラグ
(slag)を生じる。この結果、スラグを除去するために、
プロセス工程の追加が必要となり、ダイ分断プロセスの
サイクル・タイムが増大することになる。
レーザ技法が用いられているが、レーザによって発生す
る熱は半導体ダイに熱応力を生じ、損傷を与える。ま
た、レーザ技法は、半導体ダイ上に表面汚染即ちスラグ
(slag)を生じる。この結果、スラグを除去するために、
プロセス工程の追加が必要となり、ダイ分断プロセスの
サイクル・タイムが増大することになる。
【０００６】エッチングによるダイ分断技法は、半導体
ダイに機械的な損傷を与えることはない。しかしなが
ら、半導体基板をエッチングするために用いられている
従来のドライおよびウエット・エッチャント(etchant)
は、ダイの分断に適用されると、多くの別の問題を引き
起こす。例えば、従来の半導体基板の厚さのため、従来
のエッチング・プロセスは、半導体ダイを分断するため
に使用されると、非常に時間を浪費する。加えて、半導
体基板内に非常に深くエッチングする場合、従来のエッ
チング・プロセスは、半導体基板内に、大量のアンダー
カット(undercut)を生じる。その結果、従来のエッチン
グ・プロセスでは、アンダーカットされ廃棄される半導
体基板の部分が大きいので、コスト効率的ではない。
ダイに機械的な損傷を与えることはない。しかしなが
ら、半導体基板をエッチングするために用いられている
従来のドライおよびウエット・エッチャント(etchant)
は、ダイの分断に適用されると、多くの別の問題を引き
起こす。例えば、従来の半導体基板の厚さのため、従来
のエッチング・プロセスは、半導体ダイを分断するため
に使用されると、非常に時間を浪費する。加えて、半導
体基板内に非常に深くエッチングする場合、従来のエッ
チング・プロセスは、半導体基板内に、大量のアンダー
カット(undercut)を生じる。その結果、従来のエッチン
グ・プロセスでは、アンダーカットされ廃棄される半導
体基板の部分が大きいので、コスト効率的ではない。
【０００７】半導体基板内に深溝(deep trench) を微細
加工する、即ち、形成するための従来技術のウエット・
エッチャントは、結晶方位または半導体基板によって異
なる。その結果、所与のウエット・エッチャントを用い
て、結晶方位が変更した場合、深溝プロファイル(deep
trench profile) は異なるものとなる。異なる結晶方位
上でも深溝プロファイルが同一であることを望む場合、
異なるエッチャントを使用しなければならない。その結
果、深溝を半導体基板内に微細加工する、即ち、形成す
るための従来技術のウエット・エッチャントの使用は限
定されることになる。
加工する、即ち、形成するための従来技術のウエット・
エッチャントは、結晶方位または半導体基板によって異
なる。その結果、所与のウエット・エッチャントを用い
て、結晶方位が変更した場合、深溝プロファイル(deep
trench profile) は異なるものとなる。異なる結晶方位
上でも深溝プロファイルが同一であることを望む場合、
異なるエッチャントを使用しなければならない。その結
果、深溝を半導体基板内に微細加工する、即ち、形成す
るための従来技術のウエット・エッチャントの使用は限
定されることになる。
【０００８】
【発明が解決しようとする課題】したがって、半導体基
板をエッチングする改良された方法が必要とされてい
る。この方法は、生産性が高く、価格効率的で、しかも
既存の半導体プロセス・フローに容易に統合できなけれ
ばならない。また、この方法は、単一半導体基板から異
なる形状またはサイズの半導体ダイを分断可能でなけれ
ばならない。加えて、この方法は、半導体基板の結晶方
位には独立でなければならない。
板をエッチングする改良された方法が必要とされてい
る。この方法は、生産性が高く、価格効率的で、しかも
既存の半導体プロセス・フローに容易に統合できなけれ
ばならない。また、この方法は、単一半導体基板から異
なる形状またはサイズの半導体ダイを分断可能でなけれ
ばならない。加えて、この方法は、半導体基板の結晶方
位には独立でなければならない。
【０００９】
【課題を解決するための手段】本発明による半導体基板
のエッチング方法は、半導体基板を薄くする段階、半導
体基板に支持層を設ける段階、半導体基板上にエッチン
グ・マスクを設ける段階、およびフッ化水素酸、硝酸、
燐酸、硫酸、および湿潤剤から成るエッチャント混合液
を周囲温度より低い温度で用いて半導体基板にエッチン
グを行う段階を含む。この方法は、１回のエッチング工
程および１つのエッチング・マスクを用いて、同一幅を
有するが深さおよび方位が異なる複数の溝を形成するこ
とができる。この方法を用いると、半導体基板から、異
なるサイズおよび形状の半導体ダイを分断することが可
能となる。
のエッチング方法は、半導体基板を薄くする段階、半導
体基板に支持層を設ける段階、半導体基板上にエッチン
グ・マスクを設ける段階、およびフッ化水素酸、硝酸、
燐酸、硫酸、および湿潤剤から成るエッチャント混合液
を周囲温度より低い温度で用いて半導体基板にエッチン
グを行う段階を含む。この方法は、１回のエッチング工
程および１つのエッチング・マスクを用いて、同一幅を
有するが深さおよび方位が異なる複数の溝を形成するこ
とができる。この方法を用いると、半導体基板から、異
なるサイズおよび形状の半導体ダイを分断することが可
能となる。
【００１０】
【発明の実施の形態】これより、図面を参照しながら本
発明を詳細に説明する。図１は、本発明による半導体基
板エッチング方法の概要を示す。図１が示す方法１００
は、工程１０１から開始し、ここで半導体基板内または
基板上に少なくとも１つの半導体素子を作成する。好適
実施例では、半導体基板は、例えば、シリコン基板また
はガリウム砒素基板のような、半導体物質から成る。半
導体素子の作成には、例えば、イオン注入プロセス、熱
アニール処置、リソグラフィ・プロセス、金属スパッタ
リング技法、および化学蒸着プロセスのような、従来の
半導体製造技法を用いる。
発明を詳細に説明する。図１は、本発明による半導体基
板エッチング方法の概要を示す。図１が示す方法１００
は、工程１０１から開始し、ここで半導体基板内または
基板上に少なくとも１つの半導体素子を作成する。好適
実施例では、半導体基板は、例えば、シリコン基板また
はガリウム砒素基板のような、半導体物質から成る。半
導体素子の作成には、例えば、イオン注入プロセス、熱
アニール処置、リソグラフィ・プロセス、金属スパッタ
リング技法、および化学蒸着プロセスのような、従来の
半導体製造技法を用いる。
【００１１】方法１００は、工程１０２，１０３に進
み、それぞれ、半導体基板を薄くし、半導体基板の支持
層を設ける。半導体素子を半導体基板の第１面に作成す
る本発明の一実施例では、工程１０２における半導体基
板の薄化は第２面から行う。第２面は、半導体基板の第
１面の逆側である。半導体基板の薄化には、最初に半導
体基板を機械的に研磨し、次いでウエット・エッチング
を行うという、従来からの技法が用いられる。しかし、
薄化技法は、これに限定される訳ではない。好適実施例
では、半導体基板は直径１００ミリメートル（ｍｍ）で
あり、約５７５ミクロンの厚さから、約１５０ミクロン
の厚さに薄くする。
み、それぞれ、半導体基板を薄くし、半導体基板の支持
層を設ける。半導体素子を半導体基板の第１面に作成す
る本発明の一実施例では、工程１０２における半導体基
板の薄化は第２面から行う。第２面は、半導体基板の第
１面の逆側である。半導体基板の薄化には、最初に半導
体基板を機械的に研磨し、次いでウエット・エッチング
を行うという、従来からの技法が用いられる。しかし、
薄化技法は、これに限定される訳ではない。好適実施例
では、半導体基板は直径１００ミリメートル（ｍｍ）で
あり、約５７５ミクロンの厚さから、約１５０ミクロン
の厚さに薄くする。
【００１２】工程１０３の支持層は、半導体基板の第１
または第２面を支持することができる。支持層を用いて
半導体基板に対する支持を与え、半導体基板を強化す
る。この支持層によって、半導体基板の破壊(breaking)
や破砕(fracture)が生じる確率を低下させる。支持層の
形成には、従来の技法を用いる。したがって、支持層
は、接着剤と、例えば、ポリマ、ポリイミド、ワック
ス、シアノアクリレート、シリコン、シリコーン、ポリ
ウレタン、ポリスルホン、またはその他の適切な材料の
ような厚い基板とによって構成することができるが、エ
ポキシで構成することが好ましい。
または第２面を支持することができる。支持層を用いて
半導体基板に対する支持を与え、半導体基板を強化す
る。この支持層によって、半導体基板の破壊(breaking)
や破砕(fracture)が生じる確率を低下させる。支持層の
形成には、従来の技法を用いる。したがって、支持層
は、接着剤と、例えば、ポリマ、ポリイミド、ワック
ス、シアノアクリレート、シリコン、シリコーン、ポリ
ウレタン、ポリスルホン、またはその他の適切な材料の
ような厚い基板とによって構成することができるが、エ
ポキシで構成することが好ましい。
【００１３】方法１００は続いて工程１０４に進み、半
導体基板上に、パターニングされたマスク層、即ち、エ
ッチング・マスクを設ける。工程１０３の支持層が半導
体基板を第１面から支持する本発明の好適実施例では、
工程１０４のエッチング・マスクは、半導体基板の第２
表面上に、配置、堆積、または形成される。エッチング
・マスクの形成は、従来のプロセスを用いて行われる。
導体基板上に、パターニングされたマスク層、即ち、エ
ッチング・マスクを設ける。工程１０３の支持層が半導
体基板を第１面から支持する本発明の好適実施例では、
工程１０４のエッチング・マスクは、半導体基板の第２
表面上に、配置、堆積、または形成される。エッチング
・マスクの形成は、従来のプロセスを用いて行われる。
【００１４】最後に、方法１００の工程１０５におい
て、工程１０４のエッチング・マスクを用いて半導体基
板にエッチング・パターンを規定しつつ、半導体基板に
エッチングを行う。したがって、工程１０４のエッチン
グ・マスクは、工程１０５で用いるエッチャントには実
質的に抵抗力のある物質で構成しなければならない。好
適実施例では、半導体基板にウエット・エッチャントを
投与するフロー・ノズルを有するエッチング・ツール(e
tch tool) において、図１の工程１０５を実施すること
ができる。例えば、Villach, AustriaのSemiconductor
Equipment Zubehor (SEZ) は、型番ＲＳＴ１００を有す
るフロー・ノズル・エッチング・ツールを製造してい
る。方法１００の更に詳細について、図２および図３を
参照しながら、より明確に説明する。
て、工程１０４のエッチング・マスクを用いて半導体基
板にエッチング・パターンを規定しつつ、半導体基板に
エッチングを行う。したがって、工程１０４のエッチン
グ・マスクは、工程１０５で用いるエッチャントには実
質的に抵抗力のある物質で構成しなければならない。好
適実施例では、半導体基板にウエット・エッチャントを
投与するフロー・ノズルを有するエッチング・ツール(e
tch tool) において、図１の工程１０５を実施すること
ができる。例えば、Villach, AustriaのSemiconductor
Equipment Zubehor (SEZ) は、型番ＲＳＴ１００を有す
るフロー・ノズル・エッチング・ツールを製造してい
る。方法１００の更に詳細について、図２および図３を
参照しながら、より明確に説明する。
【００１５】後続の図面を参照すると、図２は、本発明
による半導体素子の拡大平面図を示す。半導体素子１０
は、開口２５，２６を有するパターン・マスク層、即
ち、エッチング・マスク２８を有するものとして、図示
されている。図１の工程１０４に示したように、エッチ
ング・マスク２８を半導体基板１１の表面１９上に配置
する。これは、図３により明確に示されている。図２に
おいて、エッチング・マスク２８は開口２５，２６，３
２を有し、それぞれ表面１９の部分１４，２４，３４を
露出させる。開口２５は円形即ち曲線状周囲２７と幅２
２とを有する。開口２６は、幅２２よりも狭い幅２３を
有する。開口３２は開口２６と同様のサイズおよび形状
を有するが、開口３２は開口２６に対して垂直となって
いる。
による半導体素子の拡大平面図を示す。半導体素子１０
は、開口２５，２６を有するパターン・マスク層、即
ち、エッチング・マスク２８を有するものとして、図示
されている。図１の工程１０４に示したように、エッチ
ング・マスク２８を半導体基板１１の表面１９上に配置
する。これは、図３により明確に示されている。図２に
おいて、エッチング・マスク２８は開口２５，２６，３
２を有し、それぞれ表面１９の部分１４，２４，３４を
露出させる。開口２５は円形即ち曲線状周囲２７と幅２
２とを有する。開口２６は、幅２２よりも狭い幅２３を
有する。開口３２は開口２６と同様のサイズおよび形状
を有するが、開口３２は開口２６に対して垂直となって
いる。
【００１６】図面の詳細な説明を続ける。図３は、本発
明による半導体素子の、図２の線３−３に沿った拡大断
面図を示す。図１の工程１０１，１０２において説明し
たように、図３は、表面１９に対向する表面２０と厚さ
２１とを有する薄くした半導体基板１１を示し、厚さ２
１は約１００ないし２００ミクロンであることが好まし
い。表面１９または２０内または表面１９または２０上
に、少なくとも１つの半導体素子を作成する。加えて、
図１の工程１０３において説明したように、図３は、半
導体基板１１の表面２０を支持する支持層３０を図示す
る。更に、図１の工程１０４において説明し、図２に示
したように、図３は、半導体基板１１の表面１９上にあ
るエッチング・マスク２８も図示する。
明による半導体素子の、図２の線３−３に沿った拡大断
面図を示す。図１の工程１０１，１０２において説明し
たように、図３は、表面１９に対向する表面２０と厚さ
２１とを有する薄くした半導体基板１１を示し、厚さ２
１は約１００ないし２００ミクロンであることが好まし
い。表面１９または２０内または表面１９または２０上
に、少なくとも１つの半導体素子を作成する。加えて、
図１の工程１０３において説明したように、図３は、半
導体基板１１の表面２０を支持する支持層３０を図示す
る。更に、図１の工程１０４において説明し、図２に示
したように、図３は、半導体基板１１の表面１９上にあ
るエッチング・マスク２８も図示する。
【００１７】上述のように、エッチング・マスク２８は
エッチャントと共に用いて、半導体基板１１に、エッチ
ング・パターンを形成即ち作成する。即ち、エッチング
・マスク２８の開口２５，２６が、それぞれ溝１２，１
３のサイズおよび位置を決定する。好ましくは、ウエッ
ト等方性エッチャントが、開口２５によって露出されて
いる半導体基板１１の部分１４を除去することによって
溝１２を形成し、このウエット等方性エッチャントを更
に用いて、開口２６によって露出されている半導体基板
１１の部分２４を除去することにより、同時に溝１３を
形成する。溝１２，１３は、幅１５，１７、および深さ
１６，１８をそれぞれ有する。
エッチャントと共に用いて、半導体基板１１に、エッチ
ング・パターンを形成即ち作成する。即ち、エッチング
・マスク２８の開口２５，２６が、それぞれ溝１２，１
３のサイズおよび位置を決定する。好ましくは、ウエッ
ト等方性エッチャントが、開口２５によって露出されて
いる半導体基板１１の部分１４を除去することによって
溝１２を形成し、このウエット等方性エッチャントを更
に用いて、開口２６によって露出されている半導体基板
１１の部分２４を除去することにより、同時に溝１３を
形成する。溝１２，１３は、幅１５，１７、および深さ
１６，１８をそれぞれ有する。
【００１８】図１の工程１０５では、図３のエッチング
・マスク２８をアンダーカット(undercut)する。好適実
施例では、エッチング・マスク２８は、溝１２，１３の
アンダーカット処理の間、その形状を実質的に保持する
剛性物質で構成されている。したがって、エッチング・
マスク２８は、クローム、窒化チタン、窒化チタン・タ
ングステン、フォトレジスト、またはニッケル・クロー
ムを含むがこれらには限定されない、適切な硬質のマス
ク材料で構成することができる。しかしながら、エッチ
ング・マスク２８は、窒化シリコンまたは金で構成する
ことが好ましい。
・マスク２８をアンダーカット(undercut)する。好適実
施例では、エッチング・マスク２８は、溝１２，１３の
アンダーカット処理の間、その形状を実質的に保持する
剛性物質で構成されている。したがって、エッチング・
マスク２８は、クローム、窒化チタン、窒化チタン・タ
ングステン、フォトレジスト、またはニッケル・クロー
ムを含むがこれらには限定されない、適切な硬質のマス
ク材料で構成することができる。しかしながら、エッチ
ング・マスク２８は、窒化シリコンまたは金で構成する
ことが好ましい。
【００１９】工程１０５のウエット等方性エッチャント
は、フッ化水素酸、硝酸、燐酸、硫酸、および湿潤剤の
混合物から成ることが好ましい。湿潤剤は、例えば、オ
クチラミン(octylamine)から成ることが好ましい。他の
好適実施例では、混合液の構成要素の体積比は、フッ化
水素酸、硝酸、燐酸、硫酸、および湿潤剤に対して、そ
れぞれ約１：１：０．３：０．３：０．０００１ないし
１：１：０．７：０．７：０．０５の範囲である。言い
換えると、好適実施例では、湿潤剤とその他の化学薬品
との間の体積比は、約０．０００１ないし０．０５の間
で変動してもよい。加えて、好適実施例では、燐酸とそ
の他の化学薬品との間の体積比は約０．３から０．７ま
で変動してもよく、硫酸とその他の化学薬品との間の体
積比も約０．３から０．７まで変動してもよいが、燐酸
の体積と硫酸の体積との間の比率は１：１のままである
ことが好ましい。
は、フッ化水素酸、硝酸、燐酸、硫酸、および湿潤剤の
混合物から成ることが好ましい。湿潤剤は、例えば、オ
クチラミン(octylamine)から成ることが好ましい。他の
好適実施例では、混合液の構成要素の体積比は、フッ化
水素酸、硝酸、燐酸、硫酸、および湿潤剤に対して、そ
れぞれ約１：１：０．３：０．３：０．０００１ないし
１：１：０．７：０．７：０．０５の範囲である。言い
換えると、好適実施例では、湿潤剤とその他の化学薬品
との間の体積比は、約０．０００１ないし０．０５の間
で変動してもよい。加えて、好適実施例では、燐酸とそ
の他の化学薬品との間の体積比は約０．３から０．７ま
で変動してもよく、硫酸とその他の化学薬品との間の体
積比も約０．３から０．７まで変動してもよいが、燐酸
の体積と硫酸の体積との間の比率は１：１のままである
ことが好ましい。
【００２０】上述の好適な体積比によれば、フッ化水素
酸、硝酸、燐酸、および硫酸は、それぞれ、４９パーセ
ント（％）、７０％、８５％、および９６％の好適なア
ッセイ数(assay number)を有する。燐酸と硫酸の体積比
が双方共０．３である場合、これらの体積比が双方とも
０．７である場合と比較して、シリコンのエッチング速
度は上昇する。工程１０５のエッチング・プロセスが継
続するに連れて、フッ化水素酸が枯渇してくる可能性が
ある。したがって、エッチャントの混合液にフッ化水素
酸を更に追加してもよいが、上述の初期体積比が変化す
ることになる。好適実施例では、毎分約５００ないし
１，７００回転の速度で、半導体基板１１をその中心を
軸として回転させ、エッチング混合液の投与速度は毎分
約０．５ないし２．０リットルとする。上述のように、
エッチング混合液の投与は、噴霧ノズルではなく、フロ
ー・ノズルによって行い、より均一なエッチングを行う
ことが好ましい。好適実施例では、フロー・ノズルは、
エッチング混合液を半導体基板１１の半径方向に投与す
ることが好ましい。半導体基板１１が、直径１００ｍｍ
のウエハである場合、フロー・ノズルは、半導体基板１
１の中心から約±２３ｍｍにわたって、０．１ｍｍずつ
増分しながら、揺動することが好ましい。方法１００に
おける工程１０５のエッチング・プロセスは、その期間
が約１ないし３分であること好ましい。
酸、硝酸、燐酸、および硫酸は、それぞれ、４９パーセ
ント（％）、７０％、８５％、および９６％の好適なア
ッセイ数(assay number)を有する。燐酸と硫酸の体積比
が双方共０．３である場合、これらの体積比が双方とも
０．７である場合と比較して、シリコンのエッチング速
度は上昇する。工程１０５のエッチング・プロセスが継
続するに連れて、フッ化水素酸が枯渇してくる可能性が
ある。したがって、エッチャントの混合液にフッ化水素
酸を更に追加してもよいが、上述の初期体積比が変化す
ることになる。好適実施例では、毎分約５００ないし
１，７００回転の速度で、半導体基板１１をその中心を
軸として回転させ、エッチング混合液の投与速度は毎分
約０．５ないし２．０リットルとする。上述のように、
エッチング混合液の投与は、噴霧ノズルではなく、フロ
ー・ノズルによって行い、より均一なエッチングを行う
ことが好ましい。好適実施例では、フロー・ノズルは、
エッチング混合液を半導体基板１１の半径方向に投与す
ることが好ましい。半導体基板１１が、直径１００ｍｍ
のウエハである場合、フロー・ノズルは、半導体基板１
１の中心から約±２３ｍｍにわたって、０．１ｍｍずつ
増分しながら、揺動することが好ましい。方法１００に
おける工程１０５のエッチング・プロセスは、その期間
が約１ないし３分であること好ましい。
【００２１】工程１０５のエッチング・プロセスにおけ
る他の特徴は、エッチング混合液を周囲温度未満、即
ち、摂氏約２５度（℃）未満に冷却することである。即
ち、半導体基板１１に溝１２，１３をエッチングする前
に、エッチング混合液を約１８℃未満に冷却することが
好ましい。約１８℃未満の温度において、好適な基板回
転速度、フロー・ノズル投与速度、および半径方向投与
パターンを用いる場合、工程１０５における半導体基板
１１のシリコン・エッチング速度は、毎分約２５ないし
１００ミクロンであることが好ましい。
る他の特徴は、エッチング混合液を周囲温度未満、即
ち、摂氏約２５度（℃）未満に冷却することである。即
ち、半導体基板１１に溝１２，１３をエッチングする前
に、エッチング混合液を約１８℃未満に冷却することが
好ましい。約１８℃未満の温度において、好適な基板回
転速度、フロー・ノズル投与速度、および半径方向投与
パターンを用いる場合、工程１０５における半導体基板
１１のシリコン・エッチング速度は、毎分約２５ないし
１００ミクロンであることが好ましい。
【００２２】工程１０５において用いた混合液はウエッ
ト等方性エッチャントであるが、工程１０５では実質的
に異方性エッチングが行われる。溝１２，１３の実質的
に異方性である特性は、半導体１１の回転、エッチャン
ト混合液の好適な投与速度、およびエッチャント混合液
の好適な周囲温度未満の温度によるものである。このよ
うに、本発明の異方性特性によって、工程１０５におい
てアンダーカットされる半導体基板１１の量が減少する
ので、従来技術のエッチング技法と比較して、それほど
多くの半導体基板を浪費することがない。
ト等方性エッチャントであるが、工程１０５では実質的
に異方性エッチングが行われる。溝１２，１３の実質的
に異方性である特性は、半導体１１の回転、エッチャン
ト混合液の好適な投与速度、およびエッチャント混合液
の好適な周囲温度未満の温度によるものである。このよ
うに、本発明の異方性特性によって、工程１０５におい
てアンダーカットされる半導体基板１１の量が減少する
ので、従来技術のエッチング技法と比較して、それほど
多くの半導体基板を浪費することがない。
【００２３】工程１０５のエッチャント混合液はエッチ
ング・マスク２８をアンダーカットするために、溝１２
の幅１５および溝１３の幅１７が、それぞれ開口２５の
幅２２および開口２６の幅２３より大きくなることは理
解されよう。幅１５，１７は好ましくはほぼ等しいこと
を注記しておく。また、開口２５の幅２２は開口２６の
幅２３よりも広いので、溝１２の深さ１６は溝１３の深
さ１８よりも深くなることも注記しておく。言い換えれ
ば、溝の深さは、エッチング・マスクの開口のサイズに
比例するが、溝の幅はエッチング・マスクの開口のサイ
ズには比例しないことが好ましく、溝の深さにも比例し
ないことが好ましい。したがって、異なるサイズの開口
を有する単一のエッチング・マスクおよび単一のエッチ
ング工程を用いて、単一の半導体基板内に、複数の異な
る深さを有する複数の溝を同時に形成することができ
る。
ング・マスク２８をアンダーカットするために、溝１２
の幅１５および溝１３の幅１７が、それぞれ開口２５の
幅２２および開口２６の幅２３より大きくなることは理
解されよう。幅１５，１７は好ましくはほぼ等しいこと
を注記しておく。また、開口２５の幅２２は開口２６の
幅２３よりも広いので、溝１２の深さ１６は溝１３の深
さ１８よりも深くなることも注記しておく。言い換えれ
ば、溝の深さは、エッチング・マスクの開口のサイズに
比例するが、溝の幅はエッチング・マスクの開口のサイ
ズには比例しないことが好ましく、溝の深さにも比例し
ないことが好ましい。したがって、異なるサイズの開口
を有する単一のエッチング・マスクおよび単一のエッチ
ング工程を用いて、単一の半導体基板内に、複数の異な
る深さを有する複数の溝を同時に形成することができ
る。
【００２４】また、本発明の工程１０５は、半導体基板
１１の結晶方位には独立である。したがって、工程１０
５では、ほぼ同様のプロファイルを有し、９０度に方位
付けられた、即ち、互いに垂直な深溝をエッチングする
ことができる。図２に示す開口３２は、開口２６に垂直
であり、サイズはこれと同様である。したがって、工程
１０５では、実質的に同様のプロファイルを有し、互い
に垂直な深溝を、半導体基板１１の部分３４，２４に形
成する。従来技術のウエット・エッチング化学薬品に
は、互いに垂直で深さが２０ミクロン以上の深溝を形成
する多様性(versatility) または柔軟性を有するものは
ない。尚、図２では、互いに９０度に方位付けて形成す
る溝を図示するが、異なる方位の溝でも、本発明の方法
１００を用いて同様に作成可能であることを、当業者は
わかるであろう。
１１の結晶方位には独立である。したがって、工程１０
５では、ほぼ同様のプロファイルを有し、９０度に方位
付けられた、即ち、互いに垂直な深溝をエッチングする
ことができる。図２に示す開口３２は、開口２６に垂直
であり、サイズはこれと同様である。したがって、工程
１０５では、実質的に同様のプロファイルを有し、互い
に垂直な深溝を、半導体基板１１の部分３４，２４に形
成する。従来技術のウエット・エッチング化学薬品に
は、互いに垂直で深さが２０ミクロン以上の深溝を形成
する多様性(versatility) または柔軟性を有するものは
ない。尚、図２では、互いに９０度に方位付けて形成す
る溝を図示するが、異なる方位の溝でも、本発明の方法
１００を用いて同様に作成可能であることを、当業者は
わかるであろう。
【００２５】単一のエッチング・マスクおよび方法１０
０における単一のエッチング工程を用いた深さが異なる
溝の形成は、次の物理的および化学的機構によって説明
されると考えられる。まず、硝酸によってシリコン基板
を酸化させ、シリコン基板の表面上に境界層を形成す
る。第２に、酸化されたシリコン即ち酸化シリコンの溶
解またはエッチングを、フッ化水素酸によって行う。酸
化シリコンをエッチングするには、フッ化水素酸は硝酸
境界層を通過しなければならない。シリコンのエッチン
グ速度は、シリコン基板表面へのフッ化水素酸および硝
酸の流速によって異なる。エッチング工程の間シリコン
基板は回転しているので、フッ化水素酸および硝酸のシ
リコン表面上での流速は上昇し、これら酸の有効粘度は
減少する。粘度が低い程、硝酸の境界層は薄くなり、こ
のため、フッ化水素酸はより素速く境界層を通過可能と
なる。エッチング混合液の硫酸および燐酸は、半導体基
板上の薄い硝酸境界層を維持するのに役立つと考えられ
ている。結果的に、シリコンのエッチング速度即ち反応
速度は、工程１０５のエッチング・プロセスの間半導体
基板を回転させることによって上昇する。
０における単一のエッチング工程を用いた深さが異なる
溝の形成は、次の物理的および化学的機構によって説明
されると考えられる。まず、硝酸によってシリコン基板
を酸化させ、シリコン基板の表面上に境界層を形成す
る。第２に、酸化されたシリコン即ち酸化シリコンの溶
解またはエッチングを、フッ化水素酸によって行う。酸
化シリコンをエッチングするには、フッ化水素酸は硝酸
境界層を通過しなければならない。シリコンのエッチン
グ速度は、シリコン基板表面へのフッ化水素酸および硝
酸の流速によって異なる。エッチング工程の間シリコン
基板は回転しているので、フッ化水素酸および硝酸のシ
リコン表面上での流速は上昇し、これら酸の有効粘度は
減少する。粘度が低い程、硝酸の境界層は薄くなり、こ
のため、フッ化水素酸はより素速く境界層を通過可能と
なる。エッチング混合液の硫酸および燐酸は、半導体基
板上の薄い硝酸境界層を維持するのに役立つと考えられ
ている。結果的に、シリコンのエッチング速度即ち反応
速度は、工程１０５のエッチング・プロセスの間半導体
基板を回転させることによって上昇する。
【００２６】流速の増大、ならびにフッ化水素酸および
硝酸の粘度低下と共に、エッチング・プロセスの間基板
を回転させることによって、個々のエッチャントおよび
出力反応分子(output reactant molecules) がウエハと
接触する時間期間は大幅に短縮するので、基板表面の加
熱が減少する。その結果、発熱性化学反応による熱暴走
(thermal runaway) に一般的に関連する問題は、本発明
のエッチング・プロセスによって軽減される。
硝酸の粘度低下と共に、エッチング・プロセスの間基板
を回転させることによって、個々のエッチャントおよび
出力反応分子(output reactant molecules) がウエハと
接触する時間期間は大幅に短縮するので、基板表面の加
熱が減少する。その結果、発熱性化学反応による熱暴走
(thermal runaway) に一般的に関連する問題は、本発明
のエッチング・プロセスによって軽減される。
【００２７】エッチング・マスク２８における開口を広
くすると、溝の中のエッチング混合液の流速が上昇し、
流速の上昇によって溝内のアンダーカットの形成が減少
し、より深い溝が得られる。開口２５は開口２６よりも
広いので、エッチング混合液が開口２５を通過する場合
の流速は、開口２６を通過する場合よりも高い。したが
って、溝１２は開口２５の下にあり、溝１３は開口２６
の下にあるので、溝１２は溝１３と比較して、アンダー
カットが少ない。以下に掲げる開口２５，２６の好適な
サイズを用いると、より大きなエッチング・マスク開口
とより小さなアンダーカットにより、より小さなエッチ
ング・マスク開口とより大きなアンダーカットから形成
される溝と、ほぼ同一幅を有する溝が好適に形成され
る。結果的に、より深い溝１２の幅１５は、好ましく
は、より浅い溝１３の幅１７とほぼ等しい。
くすると、溝の中のエッチング混合液の流速が上昇し、
流速の上昇によって溝内のアンダーカットの形成が減少
し、より深い溝が得られる。開口２５は開口２６よりも
広いので、エッチング混合液が開口２５を通過する場合
の流速は、開口２６を通過する場合よりも高い。したが
って、溝１２は開口２５の下にあり、溝１３は開口２６
の下にあるので、溝１２は溝１３と比較して、アンダー
カットが少ない。以下に掲げる開口２５，２６の好適な
サイズを用いると、より大きなエッチング・マスク開口
とより小さなアンダーカットにより、より小さなエッチ
ング・マスク開口とより大きなアンダーカットから形成
される溝と、ほぼ同一幅を有する溝が好適に形成され
る。結果的に、より深い溝１２の幅１５は、好ましく
は、より浅い溝１３の幅１７とほぼ等しい。
【００２８】好適実施例では、開口２５の幅２２は約１
８ないし２２ミクロン幅であり、開口２６の幅２３は約
１３ないし１７ミクロン幅である。したがって、図１の
工程１０５が完了した後、図３における幅１５，１７は
約１５０ないし２５０ミクロン幅であり、深さ１６は深
さ約１００ないし２００ミクロンであり、深さ１８は深
さ約２５ないし１２５ミクロンである。溝１２，１３の
深さと幅との間のアスペクト比(aspect ratio)は、約
０．５ないし１．２であることが好ましい。
８ないし２２ミクロン幅であり、開口２６の幅２３は約
１３ないし１７ミクロン幅である。したがって、図１の
工程１０５が完了した後、図３における幅１５，１７は
約１５０ないし２５０ミクロン幅であり、深さ１６は深
さ約１００ないし２００ミクロンであり、深さ１８は深
さ約２５ないし１２５ミクロンである。溝１２，１３の
深さと幅との間のアスペクト比(aspect ratio)は、約
０．５ないし１．２であることが好ましい。
【００２９】図３に示した実施例では、溝１２の深さ
は、半導体基板１１の厚さに等しい。したがって、図１
の工程１０５のエッチング・プロセスは、半導体基板１
１の表面１９から表面２０まで等方性ウエット・エッチ
ングを行うことによって、半導体基板１１を貫通するこ
とが好ましい。本好適実施例では、溝１２の形成により
支持層３０の一部が露出し、したがって、半導体基板１
１から半導体ダイ３１を、分断、分離、または単離する
ことになる。半導体ダイ３１は少なくとも１つの半導体
素子を収容している。
は、半導体基板１１の厚さに等しい。したがって、図１
の工程１０５のエッチング・プロセスは、半導体基板１
１の表面１９から表面２０まで等方性ウエット・エッチ
ングを行うことによって、半導体基板１１を貫通するこ
とが好ましい。本好適実施例では、溝１２の形成により
支持層３０の一部が露出し、したがって、半導体基板１
１から半導体ダイ３１を、分断、分離、または単離する
ことになる。半導体ダイ３１は少なくとも１つの半導体
素子を収容している。
【００３０】工程１０５の後、従来のプロセスを用い
て、エッチング・マスク２８を除去する。支持層３０
は、除去してもよいし、半導体ダイ３１の後続の処理の
間、半導体基板１１の表面２０上に残しておいてもよ
い。
て、エッチング・マスク２８を除去する。支持層３０
は、除去してもよいし、半導体ダイ３１の後続の処理の
間、半導体基板１１の表面２０上に残しておいてもよ
い。
【００３１】したがって、図１の方法１００を用いる
と、半導体ダイに力学的応力を与えることなく、半導体
基板から半導体ダイを分断することができる。その結
果、方法１００は、従来技術の機械的分断技法と比較し
て、半導体ダイに物理的な損傷を加えることがない。
と、半導体ダイに力学的応力を与えることなく、半導体
基板から半導体ダイを分断することができる。その結
果、方法１００は、従来技術の機械的分断技法と比較し
て、半導体ダイに物理的な損傷を加えることがない。
【００３２】開口２５の概略的な形状がエッチング・マ
スク２８から半導体基板１１に転位されることは理解さ
れよう。したがって、開口２５が曲線状周囲２７を有す
るので、半導体ダイ３１の周囲２９も円形即ち曲線部分
を有することになる。このことから、異なる形状、サイ
ズ、構成、および幾何学的形状の半導体ダイを、半導体
基板１１から分断可能であることを、当業者は認めよ
う。
スク２８から半導体基板１１に転位されることは理解さ
れよう。したがって、開口２５が曲線状周囲２７を有す
るので、半導体ダイ３１の周囲２９も円形即ち曲線部分
を有することになる。このことから、異なる形状、サイ
ズ、構成、および幾何学的形状の半導体ダイを、半導体
基板１１から分断可能であることを、当業者は認めよ
う。
【００３３】半導体ダイ３１の周囲２９は、曲線状また
は円形として、従来の矩形ダイの恒温問題(isothermic
problems) を解消し、半導体ダイ３１からの熱消散を改
善することが好ましい。熱消散を改善すると、コンピュ
ータ・シミュレーションでは、半導体ダイ３１内の半導
体素子の接合温度を２５℃以上低下させ得ることが予測
された。その結果、周囲を曲線状または円形にすること
により、半導体ダイ３１の信頼性を向上させることがで
き、半導体ダイ３１内の集積回路の動作速度を上昇させ
ることができる。コンピュータ・シミュレーションで
は、円形半導体ダイを使用した場合、回路速度が５０Ｍ
Ｈｚまで高くなったことが示された。
は円形として、従来の矩形ダイの恒温問題(isothermic
problems) を解消し、半導体ダイ３１からの熱消散を改
善することが好ましい。熱消散を改善すると、コンピュ
ータ・シミュレーションでは、半導体ダイ３１内の半導
体素子の接合温度を２５℃以上低下させ得ることが予測
された。その結果、周囲を曲線状または円形にすること
により、半導体ダイ３１の信頼性を向上させることがで
き、半導体ダイ３１内の集積回路の動作速度を上昇させ
ることができる。コンピュータ・シミュレーションで
は、円形半導体ダイを使用した場合、回路速度が５０Ｍ
Ｈｚまで高くなったことが示された。
【００３４】上述のエッチャント混合液は、＜１００＞
結晶方位または＜１１１＞結晶方位を有するシリコン基
板上で使用することができる。しかしながら、例えば、
深溝をエッチングする際に使用される水酸化ナトリウム
のような、従来技術のエッチング用化学薬品は、シリコ
ン基板の結晶方位に依存する。結果的に、工程１０５の
エッチャント混合液は、従来技術のエッチャント混合液
と比較して、高い柔軟性がある。上述のように、本発明
は、第２溝とは異なる方位を有する第１溝を同時に形成
することが可能であり、この場合、第１溝は第２溝と実
質的に同様のプロファイルを有する。
結晶方位または＜１１１＞結晶方位を有するシリコン基
板上で使用することができる。しかしながら、例えば、
深溝をエッチングする際に使用される水酸化ナトリウム
のような、従来技術のエッチング用化学薬品は、シリコ
ン基板の結晶方位に依存する。結果的に、工程１０５の
エッチャント混合液は、従来技術のエッチャント混合液
と比較して、高い柔軟性がある。上述のように、本発明
は、第２溝とは異なる方位を有する第１溝を同時に形成
することが可能であり、この場合、第１溝は第２溝と実
質的に同様のプロファイルを有する。
【００３５】更に、従来技術のエッチング用化学薬品は
非常に発熱性が高く、表面加熱効果による熱暴走という
問題に対処しなければならない。かかる従来技術のエッ
チング用化学薬品の例には、水酸化ナトリウム、ならび
にフッ化水素酸、硝酸、および酢酸の混合液が含まれる
が、これらに限定されるわけではない。従来技術のフッ
化水素酸、硝酸、および酢酸の混合液では、酢酸を用い
て硝酸境界層を制御するが、酢酸の方が高い温度で分解
する。その結果、従来技術の混合液における酢酸は、エ
ッチング・プロセスが進展するにつれて、その有効性を
失っていく。発熱性反応のために、従来技術のエッチャ
ントは過剰な量のアンダーカットおよび点食(pitting)
を生じるという問題がある。本発明では、周囲温度より
低い温度のエッチャントを使用するので、表面加熱効
果、その他の温度に関係する問題、および界面活性剤に
関連する問題の解決に役立つ。
非常に発熱性が高く、表面加熱効果による熱暴走という
問題に対処しなければならない。かかる従来技術のエッ
チング用化学薬品の例には、水酸化ナトリウム、ならび
にフッ化水素酸、硝酸、および酢酸の混合液が含まれる
が、これらに限定されるわけではない。従来技術のフッ
化水素酸、硝酸、および酢酸の混合液では、酢酸を用い
て硝酸境界層を制御するが、酢酸の方が高い温度で分解
する。その結果、従来技術の混合液における酢酸は、エ
ッチング・プロセスが進展するにつれて、その有効性を
失っていく。発熱性反応のために、従来技術のエッチャ
ントは過剰な量のアンダーカットおよび点食(pitting)
を生じるという問題がある。本発明では、周囲温度より
低い温度のエッチャントを使用するので、表面加熱効
果、その他の温度に関係する問題、および界面活性剤に
関連する問題の解決に役立つ。
【００３６】上述のように、方法１００の工程１０５に
対する好適なエッチング時間は、約１ないし３分であ
り、これは、従来のダイ分断のための機械的な切断技法
よりもかなり速い。従来技術の機械的切断技法は、各経
路即ち「けがき線(scribe lines)」に沿って個々に切断
する。しかしながら、本発明の工程１０５は、一度に全
「けがき線」をエッチングする。したがって、本発明の
半導体ダイ分断技法は、ダイ分断に必要なサイクル・タ
イムを短縮する。
対する好適なエッチング時間は、約１ないし３分であ
り、これは、従来のダイ分断のための機械的な切断技法
よりもかなり速い。従来技術の機械的切断技法は、各経
路即ち「けがき線(scribe lines)」に沿って個々に切断
する。しかしながら、本発明の工程１０５は、一度に全
「けがき線」をエッチングする。したがって、本発明の
半導体ダイ分断技法は、ダイ分断に必要なサイクル・タ
イムを短縮する。
【００３７】以上の説明から、本発明によれば、従来技
術の欠点を克服する改良された半導体基板のエッチング
方法が提供されたことは明白である。本発明は、周囲温
度以下のエッチャント混合液を使用し、単一のウエット
・エッチング工程を用いて半導体ダイを分断することが
でき、しかも単一マスク層および単一エッチング工程を
用いて、同一幅を有するが深さおよび方位が異なる溝を
作成することができる。本発明は、ダイ分断の間半導体
ダイに機械的損傷を与えるという問題を解消し、従来技
術のウエット・エッチャントを用いた場合に発生するア
ンダーカットの量減少することができる。
術の欠点を克服する改良された半導体基板のエッチング
方法が提供されたことは明白である。本発明は、周囲温
度以下のエッチャント混合液を使用し、単一のウエット
・エッチング工程を用いて半導体ダイを分断することが
でき、しかも単一マスク層および単一エッチング工程を
用いて、同一幅を有するが深さおよび方位が異なる溝を
作成することができる。本発明は、ダイ分断の間半導体
ダイに機械的損傷を与えるという問題を解消し、従来技
術のウエット・エッチャントを用いた場合に発生するア
ンダーカットの量減少することができる。
【図１】本発明による半導体基板エッチング方法の概要
を示す図。
を示す図。
【図２】本発明による半導体素子を示す拡大平面図。
【図３】図２の基準線３−３に沿った、半導体素子を示
す拡大断面図。
す拡大断面図。
１０ 半導体素子 １１ 半導体基板 １２，１３ 溝 １５，１７ 幅 １６，１８ 深さ ２５，２６，３２ 開口 ２８ エッチング・マスク ３０ 支持層 ３１ 半導体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カール・イー・デアコスタ アメリカ合衆国アリゾナ州メサ、イース ト・エル・モロ・サークル3216
Claims (3)
- 【請求項１】半導体基板のエッチング方法であって：半
導体基板（１１）を用意する段階；前記半導体基板（１
１）上にエッチング・マスク（２８）を設け、前記半導
体基板（１１）の一部を露出させる段階；および周囲よ
り低い温度で、前記半導体基板（１１）にウエット・エ
ッチングを行う段階；から成ることを特徴とする方法。 - 【請求項２】半導体素子を製造する方法であって：半導
体基板（１１）内に第１の溝および第２の溝を同時に形
成する段階であって、前記第１の溝は前記第２の溝の第
２の深さよりも深い第１の深さを有するように形成する
段階；から成ることを特徴とする方法。 - 【請求項３】半導体素子の製造方法であって：第２面と
対向する第１面を有する半導体基板（１１）を用意する
段階；前記半導体基板（１１）を薄くする段階；前記半
導体基板（１１）の第２面に、支持層（３０）を設ける
段階；前記半導体基板（１１）の第１面に、パターニン
グされたマスク層（２８）を配する段階であって、前記
パターニングされたマスク層（２８）は、前記第１面の
第１部分を露出させる第１開口と、前記第１表面の第２
部分を露出させる第２開口とを有し、前記第１開口は前
記第２開口よりも広い、前記マスク層（２８）を配する
前記段階；およびフッ化水素酸、硝酸、燐酸、硫酸、お
よび湿潤剤から成る混合液を用いて、前記半導体基板
（１１）の第１面の前記第１および第２部分をエッチン
グして、前記パターニングされたマスク層（２８）の第
１開口下に配置され第１の深さを有する第１の溝と、前
記パターニングされたマスク層（２８）の第２開口下に
配置され第２の深さを有する第２の溝とを形成する段階
であって、前記第１の深さを前記第２の深さよりも深く
し、前記混合液の温度を摂氏１８度未満とする前記段
階；から成ることを特徴とする方法。
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|---|---|---|---|
| US08/562,865 US5851928A (en) | 1995-11-27 | 1995-11-27 | Method of etching a semiconductor substrate |
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|---|---|
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|---|---|---|---|
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142228A (ja) * | 2005-11-21 | 2007-06-07 | Fuji Electric Holdings Co Ltd | 湿式異方性エッチングにおける終点検出方法および終点検出装置ならびに半導体装置の製造方法 |
| US8278213B2 (en) | 2004-02-17 | 2012-10-02 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5942449A (en) * | 1996-08-28 | 1999-08-24 | Micron Technology, Inc. | Method for removing an upper layer of material from a semiconductor wafer |
| KR100273704B1 (ko) * | 1997-12-20 | 2000-12-15 | 윤종용 | 반도체기판제조방법 |
| US6159285A (en) * | 1998-05-07 | 2000-12-12 | Virginia Semiconductor, Inc. | Converting <100> and <111> ingots to <110> ingots |
| KR100265772B1 (ko) * | 1998-07-22 | 2000-10-02 | 윤종용 | 반도체 장치의 배선구조 및 그 제조방법 |
| US6339251B2 (en) | 1998-11-10 | 2002-01-15 | Samsung Electronics Co., Ltd | Wafer grooves for reducing semiconductor wafer warping |
| JP2000164691A (ja) * | 1998-11-25 | 2000-06-16 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6248704B1 (en) | 1999-05-03 | 2001-06-19 | Ekc Technology, Inc. | Compositions for cleaning organic and plasma etched residues for semiconductors devices |
| US6207534B1 (en) | 1999-09-03 | 2001-03-27 | Chartered Semiconductor Manufacturing Ltd. | Method to form narrow and wide shallow trench isolations with different trench depths to eliminate isolation oxide dishing |
| US6235637B1 (en) | 1999-09-15 | 2001-05-22 | Taiwan Semiconductor Manufacturing Company | Method for marking a wafer without inducing flat edge particle problem |
| US6486075B1 (en) * | 2000-04-27 | 2002-11-26 | Agere Systems Guardian Corp. | Anisotropic wet etching method |
| AUPR174800A0 (en) * | 2000-11-29 | 2000-12-21 | Australian National University, The | Semiconductor processing |
| JP2003031132A (ja) * | 2001-07-12 | 2003-01-31 | Nec Corp | パターン加工物およびその製造方法 |
| JP4171268B2 (ja) * | 2001-09-25 | 2008-10-22 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| AU2002342438C1 (en) * | 2001-11-29 | 2009-09-17 | The Australian National University | Semiconductor texturing process |
| IL162190A0 (en) * | 2001-11-29 | 2005-11-20 | Origin Energy Solar Pty Ltd | Semiconductor texturing process |
| US6893578B1 (en) * | 2001-12-05 | 2005-05-17 | Sandia Corporation | Selective etchant for oxide sacrificial material in semiconductor device fabrication |
| JP4198966B2 (ja) * | 2002-10-17 | 2008-12-17 | 株式会社東芝 | 半導体装置の製造方法 |
| US20040245216A1 (en) * | 2003-06-06 | 2004-12-09 | Chien-Shing Pai | Devices and method of their manufacture |
| US7129114B2 (en) * | 2004-03-10 | 2006-10-31 | Micron Technology, Inc. | Methods relating to singulating semiconductor wafers and wafer scale assemblies |
| JP2006019493A (ja) * | 2004-07-01 | 2006-01-19 | Disco Abrasive Syst Ltd | ウェーハの分割方法 |
| US7354812B2 (en) * | 2004-09-01 | 2008-04-08 | Micron Technology, Inc. | Multiple-depth STI trenches in integrated circuit fabrication |
| JP2006073690A (ja) * | 2004-09-01 | 2006-03-16 | Disco Abrasive Syst Ltd | ウエーハの分割方法 |
| US20060057777A1 (en) * | 2004-09-14 | 2006-03-16 | Howell William C | Separating die on a substrate to reduce backside chipping |
| DE102005039479B3 (de) * | 2005-08-18 | 2007-03-29 | Infineon Technologies Ag | Halbleiterbauteil mit gedünntem Halbleiterchip und Verfahren zur Herstellung des gedünnten Halbleiterbauteils |
| KR100720232B1 (ko) * | 2005-12-30 | 2007-05-23 | 주식회사 하이닉스반도체 | 핀 구조의 반도체 소자의 형성방법 |
| JP2007294612A (ja) * | 2006-04-24 | 2007-11-08 | Oki Data Corp | 半導体装置、半導体装置の製造方法、半導体製造装置、ｌｅｄヘッド、および画像形成装置 |
| US7709367B2 (en) * | 2006-06-30 | 2010-05-04 | Hynix Semiconductor Inc. | Method for fabricating storage node contact in semiconductor device |
| TW200833871A (en) * | 2006-11-17 | 2008-08-16 | Sachem Inc | Selective metal wet etch composition and process |
| CN101589468A (zh) * | 2007-01-17 | 2009-11-25 | Nxp股份有限公司 | 具有通过衬底的通路孔的系统级封装 |
| US7781310B2 (en) | 2007-08-07 | 2010-08-24 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
| US8132775B2 (en) * | 2008-04-29 | 2012-03-13 | International Business Machines Corporation | Solder mold plates used in packaging process and method of manufacturing solder mold plates |
| JP5320619B2 (ja) * | 2009-09-08 | 2013-10-23 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US8072044B2 (en) * | 2009-09-17 | 2011-12-06 | Fairchild Semiconductor Corporation | Semiconductor die containing lateral edge shapes and textures |
| TWI512897B (zh) * | 2010-01-18 | 2015-12-11 | 半導體組件工業公司 | 半導體晶片分割方法 |
| US11712766B2 (en) * | 2020-05-28 | 2023-08-01 | Toyota Motor Engineering And Manufacturing North America, Inc. | Method of fabricating a microscale canopy wick structure having enhanced capillary pressure and permeability |
| FR3112242A1 (fr) * | 2020-07-03 | 2022-01-07 | Stmicroelectronics (Crolles 2) Sas | Isolation de photodiodes |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3844858A (en) * | 1968-12-31 | 1974-10-29 | Texas Instruments Inc | Process for controlling the thickness of a thin layer of semiconductor material and semiconductor substrate |
| US3773578A (en) * | 1970-12-01 | 1973-11-20 | Us Army | Method of continuously etching a silicon substrate |
| US4566171A (en) * | 1983-06-20 | 1986-01-28 | At&T Bell Laboratories | Elimination of mask undercutting in the fabrication of InP/InGaAsP BH devices |
| JPH07111940B2 (ja) * | 1987-09-11 | 1995-11-29 | 日産自動車株式会社 | 半導体基板の接合方法 |
| JP2699517B2 (ja) * | 1988-02-24 | 1998-01-19 | モトローラ・インコーポレーテッド | 丸形またはテーパ状エッジおよびコーナーを有する半導体デバイス |
| US4961821A (en) * | 1989-11-22 | 1990-10-09 | Xerox Corporation | Ode through holes and butt edges without edge dicing |
| JPH04128010A (ja) * | 1990-09-19 | 1992-04-28 | Kyoto Handotai Kk | シリコン単結晶の切断方法 |
| US5550088A (en) * | 1993-06-02 | 1996-08-27 | Lucent Technologies Inc. | Fabrication process for a self-aligned optical subassembly |
| US5462636A (en) * | 1993-12-28 | 1995-10-31 | International Business Machines Corporation | Method for chemically scribing wafers |
| US5470790A (en) * | 1994-10-17 | 1995-11-28 | Intel Corporation | Via hole profile and method of fabrication |
| US5556797A (en) * | 1995-05-30 | 1996-09-17 | Hughes Aircraft Company | Method of fabricating a self-aligned double recess gate profile |
-
1995
- 1995-11-27 US US08/562,865 patent/US5851928A/en not_active Expired - Lifetime
-
1996
- 1996-11-26 JP JP8330299A patent/JPH09181043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8278213B2 (en) | 2004-02-17 | 2012-10-02 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP2007142228A (ja) * | 2005-11-21 | 2007-06-07 | Fuji Electric Holdings Co Ltd | 湿式異方性エッチングにおける終点検出方法および終点検出装置ならびに半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5851928A (en) | 1998-12-22 |
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