JPH09181134A - 半導体集積回路装置の検査装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 テストを継続しながら自動的にフェイルしや
すいテスト項目を選び出し、これを先に実行して“不良
品”を短時間で検出し、テスト時間が短縮できるＬＳＩ
の検査技術を提供する。 【解決手段】 ウェハチップのプローブテストにおける
ＬＳＩの検査装置であって、「ＧＯ／ＮＧテストモー
ド」において１０チップ毎にテストを行う場合に、最初
のチップＮＯ．１〜１０は、いずれもテストプログラム
に記述されたテスト項目Ａ〜Ｆの順にテストが行われ、
次のチップＮＯ．１１〜２０は、チップＮＯ．１〜１０
のテスト結果に基づいて、フェイル数が多いテスト項目
Ｅ，Ｃ，Ｂ，Ｆ，Ａ，Ｄの順に並べ換えられてテストが
行われ、以降同様にして１０チップ毎にテスト項目の並
べ換えが行われ、常に直前の１０チップ分のテスト結果
においてフェイル数の多かったものから順に次のテスト
が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置（ＬＳＩ）の検査技術に関し、特にＬＳＩのテスト項
目のうち１項目でもフェイルと判定された時点でこのチ
ップのテストを中断し、次のチップのテストに移る「Ｇ
Ｏ／ＮＧテストモード」でのテストに好適なＬＳＩの検
査装置および方法に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、発明者が検討したところによ
れば、ＬＳＩの製造においてはテストコストを下げるこ
とが重要であり、そのためにはテスト時間の短縮が必要
と考えられる。このため一般にＬＳＩテスタでは、全測
定項目のうち１項目でもフェイルした時点でこのＬＳＩ
を“不良品”と判定し、以降のテストを実行することな
く次のチップのテストに移る「ＧＯ／ＮＧテストモー
ド」が採用されている。

【０００３】また、この「ＧＯ／ＮＧテストモード」に
対応して、テストコストおよびテスト時間などを考慮し
ない「通常テストモード」があり、この「通常テストモ
ード」とはテスト項目の実行結果によらず、必ず先頭か
ら最後まで全テスト項目を実行するモードのことであ
る。

【０００４】なお、このようなＬＳＩのテスト技術に関
しては、たとえば昭和５９年１１月３０日、株式会社オ
ーム社発行、社団法人電子通信学会編の「ＬＳＩハンド
ブック」Ｐ６４９〜Ｐ６６９などの文献に記載されてい
る。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
なＬＳＩのテスト技術においては、「ＧＯ／ＮＧテスト
モード」でテストを行えば、「通常テストモード」で行
ったときに比べて一般的にはテスト時間を短縮すること
ができる。しかしフェイルと判定して、このチップのテ
ストを中断する箇所が常に先頭のテスト項目であるなら
ば、本モードによるテスト時間の短縮は最大となるが、
この位置が後方になるに従い効果は低下することにな
る。

【０００６】たとえば、テスト項目が１００項目からな
るテストプログラムで、１００チップＬＳＩをテストす
る場合を考え、１項目当たり平均１単位時間のテスト時
間を要するものとすれば、 (1).全チップが“良品”である場合の総合テスト時間
は、 １００項目×１００チップ×１単位＝１００００単位時
間 となる。これに対して、 (2).全チップが最初のテスト項目でフェイルと判定され
た場合の総合テスト時間は、 １項目×１００チップ×１単位＝１００単位時間 となり、最大の効果が得られるが、 (3).全チップが最終のテスト項目でフェイルと判定され
た場合の総合テスト時間は、 １００項目×１００チップ×１単位＝１００００単位時
間 となり、前記(1) と同様のテスト時間を要し、「ＧＯ／
ＮＧテストモード」でテストを行った効果はないことに
なる。実際には１００〜１００００単位時間の間のいず
れかになる。

【０００７】このように、テスト項目の実行順序が最適
化されていないと、「ＧＯ／ＮＧテストモード」のテス
トによるテスト時間の短縮は最大の効果を得ることがで
きないことになる。

【０００８】また、ユーザの経験に基づいてテスト項目
の実行順序を変更し、テストプログラムを作り直して
も、実際のテスト環境や測定品種によりフェイルの発生
する項目は異なるため、実際にはこれらの要因に関係な
く、常に最適な実行順序を得ることは非常に困難である
と考えられる。

【０００９】そこで、本発明の目的は、テストを継続し
ながら自動的にフェイルしやすいテスト項目を選び出
し、これを先に実行して“不良品”を短時間で検出する
ことによりテスト時間を短縮することができるＬＳＩの
検査装置および方法を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１２】すなわち、本発明のＬＳＩの検査装置は、
チップのテストを、フェイル発生時点でこのチップのテ
ストを中断して次のチップのテストに移行する「ＧＯ／
ＮＧテストモード」で実行する場合に適用されるもので
あり、過去の所定数のｎチップ分のテスト結果を統計的
に解析し、フェイルしやすいテスト項目を先に行うよう
に実行順序を並べ換える手段を有するものである。

【００１３】具体的には、テストプログラム中に記述さ
れた各テスト項目毎に計数手段を持ち、この値をｎチッ
プ分のテストが完了するたびに読み出して、フェイル数
の多い順にテスト項目の実行順序を並べ換える制御手段
を有し、さらにフェイル数の多い順にテスト項目を並べ
換えるための格納手段を有し、またチップ数のｎ（統計
的解析の対象とするチップ数）は、ユーザが装置を操作
する際に表示手段から任意に指定できるようにしたもの
である。

【００１４】また、本発明のＬＳＩの検査方法は、まず
ｎチップ分のテストを実行し、このとき各チップについ
てフェイルが発生する度にフェイルの発生したテスト項
目に対応する計数手段の値を１ずつカウントアップす
る。その後、次のｎチップ分のテストを実施するが、こ
のときに実行するテスト項目の実行順序は、直前ｎチッ
プ分のテストでフェイル数の多かったものから順に行う
ようにする。以後、ｎチップ毎にこれを繰り返すもので
ある。さらに、このテスト実行中のチップについて、テ
スト項目のフェイルが発生した時点で直ちに不良品と判
定するようにしたものである。

【００１５】これにより、前記ＬＳＩの検査装置および
方法によれば、現状のテスト環境やＬＳＩの品種に関係
なく、フェイルしやすいテスト項目から実行することが
でき、「ＧＯ／ＮＧテストモード」による“不良品”を
短時間で検出し、テスト時間短縮の効果を容易に最大限
に活かすことができる。しかも、実行順序の入れ換えは
テストを継続しながら自動的に行われるため、容易に最
適なテスト実行順序を実現することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１７】図１は本発明の一実施の形態であるＬＳＩ
の検査装置の構成を示すブロック図、図２は本実施の形
態において、テスト項目格納テーブルの内容を示す説明
図、図３はオブジェクトデータ領域の内容を示す説明
図、図４は「ＧＯ／ＮＧテストモード」を行うためのテ
ストプログラムを示すフロー図、図５はテストプログラ
ムを実行したときの処理手順を示すフロー図、図６はテ
スト項目の並べ換えを示す説明図、図７は本実施の形態
に対応する比較例において、テストプログラムを実行し
たときの処理手順を示すフロー図である。

【００１８】まず、図１により本実施の形態のＬＳＩの
検査装置の構成を説明する。

【００１９】本実施の形態のＬＳＩの検査装置は、たと
えばウェハチップのプローブテストにおいて、集積回路
が形成された複数のチップのテストを、複数のテスト項
目が記述されたテストプログラムに基づいて実行するＬ
ＳＩの検査装置とされ、ＬＳＩテスタ本体１およびホス
トコンピュータ２などから構成され、ＬＳＩテスタ本体
１はホストコンピュータ２に結合される一方、パフォー
マンスボード３を介して被測定ＬＳＩ４に結合されるこ
とによって、この被測定ＬＳＩ４のテストが可能とされ
る。この検査装置におけるテストの制御は、ホストコン
ピュータ２に接続された制御用画面５（表示手段）から
行われるようになっている。

【００２０】ＬＳＩテスタ本体１内には、システムバス
６が設けられ、このシステムバス６を介してホストイン
タフェイス７、プロセッサ８（制御手段）、ワークレジ
スタ９、バッファメモリ１０、テストコントローラ１
１、タイミングジェネレータ１２、デバイス電源１３が
相互に結合されることによって、各種データや制御信号
のやり取りが可能とされる。

【００２１】ホストインタフェイス７は、制御用画面５
が接続されたホストコンピュータ２に結合され、ＬＳＩ
テスタ本体１とホストコンピュータ２との間のデータの
やり取りが可能とされる。

【００２２】プロセッサ８は、ＬＳＩテスタ本体１内の
ハードウェアの動作制御を司るもので、その制御におい
てワークレジスタ９に形成されるワークエリアが使用さ
れる。特に、このプロセッサ８においては、フェイル発
生数に基づいてテスト項目を並べ換えるなどの制御が可
能となっている。

【００２３】ワークレジスタ９には、テスト項目格納テ
ーブル１４、テスト終了ＬＳＩカウンタ１５のワークエ
リアが設けられている。たとえば、テスト項目格納テー
ブル１４には、図２のようにアドレスに対応して、テス
ト項目によるテスト内容（格納手段）、およびフェイル
発生数をカウントするフェイルカウンタ（計数手段）の
領域が設けられている。

【００２４】バッファメモリ１０は、ホストコンピュー
タ２から転送されたデータや、これからホストコンピュ
ータ２へ転送するためのデータを保持するために使用さ
れる。このバッファメモリ１０に保持されるデータに
は、オブジェクトデータ１６、テスト結果１７、テスト
パターン１８が含まれる。たとえば、オブジェクトデー
タ１６には図３のように、項番１〜ｋに対応して各処理
データが格納される。

【００２５】テストコントローラ１１は、ピンエレクト
ロニクス１９を介してパフォーマンスボード３に結合さ
れ、ＬＳＩテスタ本体１と被測定ＬＳＩ４との間のデー
タのやり取りが可能とされる。このテストコントローラ
１１におけるデータのやり取りは、タイミングジェネレ
ータ１２によるタイミングにより行われる。

【００２６】ホストコンピュータ２は、ユーザによって
作成されたテストプログラムのコンパイルや、被測定Ｌ
ＳＩ４のテスト結果の表示およびデータベース化などに
使用される。また、このホストコンピュータ２に接続さ
れた制御用画面５からテストの制御、チップ数の指定な
どが行われる。

【００２７】パフォーマンスボード３は、ＬＳＩテスタ
本体１と被測定ＬＳＩ４とのインタフェイスとして機能
するボードであり、被測定ＬＳＩ４の外部端子と結合可
能なソケットを含み、このソケットに被測定ＬＳＩ４が
結合されるようになっている。また、このパフォーマン
スボード３には、デバイス電源１３から被測定ＬＳＩ４
を動作させるための電圧が供給されている。

【００２８】次に、本実施の形態の作用について、始め
にテスト環境を形成する場合の概要を説明する。

【００２９】まず、ユーザは、ホストコンピュータ２に
よってテスト制御プログラムを作成し、これをコンパイ
ルすることによってオブジェクトデータ１６を作成し、
それを磁気ディスクなどに格納する。

【００３０】そして、被測定ＬＳＩ４のテストを行う場
合、ホストコンピュータ２の制御用画面５からテストプ
ログラムを起動する。このテストプログラムの起動によ
り、磁気ディスクなどに格納されているオブジェクトデ
ータ１６がホストインタフェイス７を介してバッファメ
モリ１０に展開される。

【００３１】しかる後に、バッファメモリ１０内のオブ
ジェクトデータ１６がリードされ、それがプロセッサ８
で実行されることによって、テストプログラムに記述さ
れた環境が形成される。

【００３２】次に、前記のようなテスト環境において、
「ＧＯ／ＮＧテストモード」を実行する場合の手順を説
明する。

【００３３】まず、前記のテスト環境の形成により、た
とえば図４に示すようなテストプログラムがバッファメ
モリ１０内のオブジェクトデータ１６の領域に展開され
る。

【００３４】この展開時のバッファメモリ１０のデータ
は図３(a) のようになる。

【００３５】この図４のテストプログラムは、まずステ
ップ４０１で「ＧＯ／ＮＧテストモード」のテストであ
ることを宣言し、テスト項目がＡ〜Ｚまであるものとす
れば、ステップ４０２〜４０５にこのテスト項目Ａ〜Ｚ
を実行する。その後、ステップ４０６でこのモードを解
除し、「通常テストモード」に戻して１チップ分のテス
トを終了する手順となっている。

【００３６】このテストプログラムを実行した場合に
は、たとえば本実施の形態に対応する比較例では図７の
ような実行順序となり、これによればステップ７０１の
「ＧＯ／ＮＧテストモード」の設定後、ステップ７０２
でテスト項目Ａを実行した後にステップ７０３でこの結
果を判定し、フェイルであればステップ７１１でこのチ
ップを“不良品”とし、以降のテストを行うことなく終
了し、次のチップへと移る。

【００３７】一方、ステップ７０３でテスト項目Ａの結
果がパスと判定されれば、引き続きステップ７０４のテ
スト項目Ｂを行う。以後、ステップ７０４〜７０９にお
いて同様にしてテスト項目Ｂ〜Ｚを実行し、初めてフェ
イルと判定された時点でそれ以降のテスト項目を行うこ
となく、ステップ７１１で“不良品”となるか、または
全項目でパスと判定されてステップ７１０で“良品”と
なるかのいずれかになる。最後に、ステップ７１２にお
いて「通常テストモード」に戻して１チップ分のテスト
を終了する。

【００３８】このようにして、本実施の形態に対応する
比較例においては、常にテスト項目Ａ〜Ｚまでを順に実
行して、フェイルの発生による“不良品”のチップと、
パスの判定による“良品”のチップとを選別しているた
めに、このテスト時間が問題となっている。

【００３９】ところが、本実施の形態においては、テス
ト時間を考慮して“不良品”を短時間で検出することが
できるように、ｎチップ毎にテスト項目Ａ〜Ｚの実行順
序を並べ換える処理を行い、この並べ換えは以下のよう
にして行われている。

【００４０】すなわち、プロセッサ８は、オブジェクト
データ１６の展開終了とともに、このデータのうちから
“テスト項目実行要求”のみを検出する。この例の場
合、最初に“テスト項目Ａ実行要求”を検出することに
なるため、これを図２のテスト項目格納テーブル１４の
先頭アドレスに格納し、対応するフェイルカウンタを
０として、オブジェクトデータ１６を図３(a) から図３
(b) のように“アドレス内テスト項目実行要求”に書
き換える。

【００４１】続いて、検出されるオブジェクトデータ１
６は“テスト項目Ｂ実行要求”であるため、これをテス
ト項目格納テーブル１４内の次のアドレスに格納し、
対応するフェイルカウンタを０として、オブジェクトデ
ータ１６を“アドレス内テスト項目実行要求”に書き
換える。

【００４２】以降、“終了処理要求”が出現するまで同
様の処理を繰り返す。この例の場合、テスト項目Ｚまで
繰り返すことになる。その後、テスト終了ＬＳＩカウン
タ１５を０とする。

【００４３】これでテスト起動受付状態になるため、ユ
ーザはチップ数ｎを制御用画面５から指定した上で、１
チップ目のテストを起動する。この起動を受けたプロセ
ッサ８は、図５に示す実行手順に従って、図３(b) に示
すオブジェクトデータ１６を先頭から処理していく。

【００４４】このとき、項番４ではテスト項目格納テー
ブル１４（図２）のアドレスを参照することにより、
テスト項目Ａを実行すればよいことを知ることができ
る。同様に、項番８ではアドレスを参照、項番１０で
はアドレスを参照、・・・を繰り返しながら１チップ
分のテストが進行する（ステップ５０１〜５１２）。

【００４５】もし、このテスト中にフェイルが発生した
ら（ステップ５０２，５０５，５０８，５１１）、その
時点で対応するフェイルカウント値をカウントアップし
て（ステップ５０３，５０６，５０９，５１２）、この
チップを“不良品”と判定する（ステップ５１４）。

【００４６】一方、いずれのテスト項目でもフェイルと
ならない場合には、そのまま全テスト項目を実行し、
“良品”と判定する（ステップ５１３）。判定を終了し
たら、テスト終了ＬＳＩカウンタ１５をカウントアップ
し（ステップ５１５ａ）、この値が前記チップ数ｎと一
致したか否かを検証する（ステップ５１５ｂ）。

【００４７】この検証の結果、一致していればｎチップ
分のテストが終了したことになり、テスト項目格納テー
ブル１４内のテスト項目を、フェイルカウンタの値の最
も大きなものをアドレスへ、次に大きいものをアドレ
スへ、・・・と並べ換え（ステップ５１６）、全ての
フェイルカウンタ値およびテスト終了カウンタ値を０に
戻し、テストを終了する（ステップ５１７，５０８）。

【００４８】これにより、次のｎチップは更新されたテ
スト項目格納テーブル１４に出現するテスト項目の順で
テストされることになる。よって、テスト項目の実行順
序は、直前のｎチップ分のテストでフェイル数の多かっ
たものから順に行うことができる。

【００４９】次に、図６の具体例に沿って、テスト項目
の並べ換えによるテストプログラムの実行を説明する。

【００５０】ここでは、チップ数ｎをｎ＝１０として、
１０チップ毎にテスト項目の並べ換えを行い、Ａ〜Ｆで
示されるテスト項目を記述したテストプログラムで「Ｇ
Ｏ／ＮＧテストモード」のテストを行うものとする。

【００５１】前記手順によれば、最初のチップＮＯ．１
〜１０は、いずれもユーザの作成したテストプログラム
に記述されたテスト項目の順、すなわち図６(a) に示す
ようにテスト項目Ａ〜Ｆの順にテストが行われる。

【００５２】その結果、テスト項目Ｅでのフェイル数が
最大、以下Ｃ，Ｂ，Ｆ，Ａ，Ｄの順に減少しているとす
れば、チップＮＯ．１０のテスト完了時点でテスト項目
格納テーブル１４内のテスト項目の出現順序は図６(b)
の順に並べ換えられる。

【００５３】続いて、チップＮＯ．１１〜２０は図６
(b) に示すテスト項目格納テーブル１４の内容に基づい
て、いずれもこのテーブル内に出現するテスト項目の順
にテストされるため、チップＮＯ．１〜１０のテストに
比べて、フェイルしやすいテスト項目を最初に実行する
ことになる。

【００５４】このチップＮＯ．１１〜２０をテストした
結果、今度はテスト項目Ｅ，Ｃ，Ｆ，Ｂ，Ａ，Ｄの順に
フェイル数が多かったとすれば、再びテスト項目格納テ
ーブル１４内のテスト項目の出現順序は図６(c) の順に
並び換えられ、チップＮＯ．２１〜３０はいずれもこの
順にテストされることになる。

【００５５】以下、全てのチップのＬＳＩテスト完了ま
でこれが繰り返される。これにより、１０チップ毎にテ
スト項目の並べ換えが行われ、常に直前の１０チップ分
のテスト結果においてフェイル数の多かったものから順
に次のテストを行うことができる。

【００５６】従って、本実施の形態のＬＳＩの検査装置
によれば、テスト内容、フェイルカウンタの領域を有す
るテスト項目格納テーブル１４、フェイルカウンタの内
容に基づいてテスト項目を並べ換えるプロセッサ８など
が設けられることにより、チップのテストを「ＧＯ／Ｎ
Ｇテストモード」で実行する場合に、直前のチップ分の
テスト結果に基づいて、フェイルしやすいテスト項目を
先に行うように実行順序を並べ換えることができるの
で、不良品を短時間で検出し、テスト時間を容易に短縮
することができる。

【００５７】また、フェイル発生数をカウントするフェ
イルカウンタが設けられることで、ｎチップ分のテスト
が完了するたびにフェイル数の多い順にテスト項目の実
行順序を並べ換えることができるので、自動的に最適な
テスト実行順序を得ることができる。

【００５８】さらに、ホストコンピュータ２に操作可能
な制御用画面５が接続されることで、統計的解析の対象
とするチップ数をユーザが装置を操作する際に制御用画
面５から任意に指定することができる。

【００５９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６０】たとえば、前記実施の形態の検査装置につ
いては、ウェハチップのプローブテストを複数のテスト
項目に基づいて実行するＬＳＩの検査装置である場合に
ついて説明したが、本発明は前記実施の形態に限定され
るものではなく、選別テストなどの他の検査装置につい
ても適用可能であり、特に歩留まりの悪いＬＳＩ検査工
程に適用して大きな効果が期待できる。

【００６１】また、具体的に１０チップ毎にテスト項目
の並べ換えを行う場合について説明したが、これに限ら
れるものではなく、実際のテスト環境や測定品種などに
よるフェイル発生数、歩留まり、検査効率などを考慮し
て、他の所定数のチップ毎に並べ換える場合についも適
用可能であることはいうまでもない。

【００６２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６３】(1).「ＧＯ／ＮＧテストモード」でテスト
を実行する場合に、過去ｎチップ分のテスト結果に基づ
いてフェイルしやすいテスト項目を先に行うように実行
順序を並べ換えることで、不良品を短時間で検出し、テ
スト時間を容易に短縮することが可能となる。

【００６４】(2).テストプログラムの実行によって、ｎ
チップ分のテスト完了毎にフェイル発生数の多い順にテ
スト項目の実行順序を並べ換えることができるので、自
動的に最適なテスト実行順序を得ることが可能となる。

【００６５】(3).統計的解析の対象とするチップ数を任
意に指定することができるので、テスト環境や測定品種
などによるフェイル発生数、歩留まり、検査効率などに
応じて最適なチップ数を決定することが可能となる。

【００６６】(4).前記(1) 〜(3) により、現状のテスト
環境やＬＳＩの品種に関係なく、常にフェイルしやすい
テスト項目から実行することができるので、フェイル発
生時点で直ちに不良品と判定する「ＧＯ／ＮＧテストモ
ード」におけるテスト時間短縮の効果を最大限に活かし
て、総合的なテスト時間を短縮することが可能となり、
しかも実行順序の入れ換えはテストを継続しながら自動
的に行われるため、最適なテスト実行順序を効率的に実
現することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＬＳＩの検査装置
の構成を示すブロック図である。

【図２】本発明の実施の形態において、テスト項目格納
テーブルの内容を示す説明図である。

【図３】本発明の実施の形態において、オブジェクトデ
ータ領域の内容を示す説明図である。

【図４】本発明の実施の形態において、「ＧＯ／ＮＧテ
ストモード」を行うためのテストプログラムを示すフロ
ー図である。

【図５】本発明の実施の形態において、テストプログラ
ムを実行したときの処理手順を示すフロー図である。

【図６】本発明の実施の形態において、テスト項目の並
べ換えを示す説明図である。

【図７】本発明の実施の形態に対応する比較例におい
て、テストプログラムを実行したときの処理手順を示す
フロー図である。

【符号の説明】

１ ＬＳＩテスタ本体 ２ ホストコンピュータ ３ パフォーマンスボード ４ 被測定ＬＳＩ ５ 制御用画面（表示手段） ６ システムバス ７ ホストインタフェイス ８ プロセッサ（制御手段） ９ ワークレジスタ １０ バッファメモリ １１ テストコントローラ １２ タイミングジェネレータ １３ デバイス電源 １４ テスト項目格納テーブル １５ テスト終了ＬＳＩカウンタ １６ オブジェクトデータ １７ テスト結果 １８ テストパターン １９ ピンエレクトロニクス

Claims (6)

【特許請求の範囲】
1. 【請求項１】 集積回路が形成された複数のチップのテ
   ストを、複数のテスト項目が記述されたテストプログラ
   ムに基づいて実行する半導体集積回路装置の検査装置で
   あって、前記複数のチップのうち第１のチップのテスト
   を、フェイル発生時点でこの第１のチップのテストを中
   断して次の第２のチップのテストに移行する「ＧＯ／Ｎ
   Ｇテストモード」で実行する際に、過去の所定数のチッ
   プ分のテスト結果を統計的に解析し、フェイルしやすい
   テスト項目を先に行うように実行順序を並べ換える手段
   を有することを特徴とする半導体集積回路装置の検査装
   置。
2. 【請求項２】 請求項１記載の半導体集積回路装置の検
   査装置であって、前記テストプログラムに記述された各
   テスト項目毎のフェイル発生数を計数する複数の計数手
   段と、これらの計数手段の値を所定数のチップ分のテス
   ト完了毎に読み出して、フェイル発生数の多い順にテス
   ト項目の実行順序を自動的に並べ換える制御手段とを有
   することを特徴とする半導体集積回路装置の検査装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置の検
   査装置であって、前記テストプログラムに記述された全
   てのテスト項目を格納する格納手段を有し、この格納手
   段内のテスト項目を前記制御手段によりフェイル発生数
   の多い順に実行順序を並べ換えることを特徴とする半導
   体集積回路装置の検査装置。
4. 【請求項４】 請求項２記載の半導体集積回路装置の検
   査装置であって、前記テスト完了毎に読み出すチップ分
   の所定数を任意の値に指定可能な表示手段を有すること
   を特徴とする半導体集積回路装置の検査装置。
5. 【請求項５】 集積回路が形成されたチップのテスト
   を、複数のテスト項目が記述されたテストプログラムに
   基づいて実行する半導体集積回路装置の検査方法であっ
   て、前記チップのテスト実行モードを「ＧＯ／ＮＧテス
   トモード」に設定する第１のステップと、この「ＧＯ／
   ＮＧテストモード」の実行におけるチップの所定数を指
   定する第２のステップと、この所定数のチップ分のテス
   トを実行すると同時に各チップについて各テスト項目の
   フェイル発生数を計数する第３のステップと、このフェ
   イル発生数の多い順にテスト項目の実行順序を並べ換え
   る第４のステップと、この並べ換えられたテスト項目の
   実行順序で次の所定数のチップ分のテストを実行する第
   ５のステップとを有し、前記第３のステップから前記第
   ５のステップを繰り返し、前記所定数のチップ分毎にフ
   ェイルしやすいテスト項目を先に行うようにすることを
   特徴とする半導体集積回路装置の検査方法。
6. 【請求項６】 請求項５記載の半導体集積回路装置の検
   査方法であって、前記第３のステップにおいて、テスト
   実行中のチップについてテスト項目のフェイルが発生し
   た時点で、直ちにこのチップを不良品と判定することを
   特徴とする半導体集積回路装置の検査方法。