JPH09181159A

JPH09181159A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH09181159A
Application number: JP7336815A
Authority: JP
Inventors: Takaaki Uketa; 高明受田; Toshiki Yabu; 俊樹薮; Takayuki Yamada; 隆順山田; Michinari Yamanaka; 通成山中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-12-25
Filing date: 1995-12-25
Publication date: 1997-07-11
Anticipated expiration: 2015-12-25
Also published as: JP3604482B2

Abstract

(57)【要約】【課題】ＣＭＰ法もしくはエッチバック法における平
坦性のパターン依存性を低減し、表面に段差のない完全
平坦化が実現されたトレンチパターンを形成できるよう
にする。【解決手段】素子領域外３２に、規則性を有する繰り
返しの溝の配列パターンであるダミーパターン２７を設
け、このダミーパターン２７によって凸部が一様に分布
するようにし、ＣＭＰ法あるいはエッチバック法のパタ
ーン依存性を低減している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】半導体装置の高密度化・微細化に伴い素
子分離技術としてトレンチ分離技術の導入が試みられて
いる。

【０００３】このようなトレンチ分離に伴うトレンチパ
ターンの平坦化方法としては、トレンチパターンが形成
された基板上に堆積された絶縁膜の段差を埋めるように
平坦化材であるレジストを被膜して全面エッチングする
レジストエッチバック法、あるいは、トレンチパターン
が形成された基板上に堆積された絶縁膜を、化学研磨
剤、パッドなどを使用して機械的に削って平坦化する化
学機械研磨法（ＣＭＰ法）がある。

【０００４】レジストエッチバック法による平坦化は、
絶縁膜の段差に応じて平坦化材もその影響を受けざるを
得ず、ＣＭＰ法に比べて平坦性のパターン依存性が顕著
であり、このため、ＣＭＰ法は、絶縁膜の完全平坦化技
術として注目を浴びている技術である。

【０００５】以下、ＣＭＰ法を用いた従来例について、
図１６に基づいて説明する。

【０００６】先ず、図１６（ａ）に示されるように、活
性領域形成マスク５１を用いてシリコン基板１１上にド
ライエッチングにてトレンチパターン２１を形成する。

【０００７】次に、図１６（ｂ）に示されるように、ト
レンチパターン２１に絶縁膜として酸化珪素膜２３を堆
積する。ここで酸化珪素膜２３は、トレンチパターン２
１の深さより厚く堆積する必要がある。

【０００８】そして、図１６（ｃ）に示されるように、
化学研磨材および研磨パッド６１を用いたＣＭＰ法によ
り酸化珪素膜２３を研磨する。この研磨は、シリコン基
板表面が露出するまで研磨が続けられ、研磨終了時に
は、図１６（ｄ）に示される状態となる。

【０００９】次に、図１６（ｅ）に示されるように、周
知の技術によりゲート電極３１およびソース・ドレイン
３２などからなるトランジスタと配線４１とを形成する
のである。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来例では、図１６（ｃ）に示されるように、トレ
ンチパターン２１の幅が広い場合には、酸化珪素膜表面
の凹部にも研磨パッド６１が押し付けられることにな
る。そのため、酸化珪素膜表面の凸部だけでなく凹部も
研磨されてしまい、研磨後も図１６（ｄ）に示されるよ
うに、中央の酸化珪素膜２２の表面に凹みが生じること
になる。特に、トレンチパターンの幅が数百μmにも及
ぶ場合には、トレンチパターンの埋め込みに用いた酸化
珪素膜が全て研磨されてしまうこともある。

【００１１】このように、ＣＭＰ研磨後も段差が形成さ
れてしまうため、リソグラフィー工程における焦点深度
を確保することができず、素子の微細化に当たっての問
題点となっている。

【００１２】これに対して、特開平３-２７８５３３号
公報に記載されている半導体装置を、ＭＯＳデバイスに
適用した図１７に示される構成が考えられる。なお、図
１７において、図１６に対応する部分には、同一の参照
符号を付す。

【００１３】この図１７のデバイスは、活性領域３３周
辺部にトレンチパターン２１を形成するとともに、配線
４１下にも活性領域周辺部と同じ構造、すなわち、深さ
と幅が同じであるトレンチパターン２５を形成するもの
である。しかも、トレンチ２５の幅は、配線４１の幅よ
りも狭く、配線４１とシリコン基板１１を絶縁するため
に絶縁膜として酸化珪素膜７５が形成されている。この
ように、配線下にトレンチパターン２５を形成すること
により、配線４１とシリコン基板１１間の容量を低減す
る効果を得ることができるものである。

【００１４】この図１７に示される従来例では、トレン
チパターンの幅がどこも同じであって、図１６の従来例
のように広い幅を持つトレンチパターンは存在しなくな
るため、ＣＭＰ研磨の際に、絶縁膜表面の凹部の研磨を
防ぐことができる。

【００１５】しかしながら、ＣＭＰ法による平坦化技術
においては、凸部の表面積が広いほど研磨に要する時間
が長くなるために、図１７の従来例では、凸部の表面積
が狭い領域のトレンチパターン内の絶縁膜が必要以上に
研磨されることになり、表面の平坦性が損なわれること
になる。

【００１６】また、半導体マスクの合せずれが存在しな
い場合には、半導体装置の断面構造は図１８（ａ）に示
されるようになり、配線４１と基板１１間の容量は最小
となるが、配線の微細化に伴い、図１８（ｂ）に示され
るようにマスクの合せずれにより配線下にトレンチパタ
ーン２５が存在しなくなる割合が増大し、容量が増大す
るという問題が発生する。これは加工寸法の微細化に対
し、リソグラフィー工程における半導体マスクの合せず
れ精度の向上は困難であるためであり、例えば、０.４
μmの加工寸法に対し、加工寸法の３０〜５０％にも及
ぶ合せずれが発生する。

【００１７】本発明は、上述の技術的課題に鑑みて為さ
れたものであって、ＣＭＰ法あるいはエッチバック法に
よるトレンチの平坦性を高めてリソグラフィー工程にお
ける焦点深度の問題を解消することを主たる目的とし、
さらには、半導体マスクの合せずれによる配線と基板間
の容量増大を防ぐことを目的とする。

【００１８】

【課題を解決するための手段】本発明は、トレンチパタ
ーンでそれぞれ分離された複数の素子領域に素子がそれ
ぞれ形成される半導体装置において、前記素子領域以外
の領域であって、かつ前記トレンチパターンを除いた領
域に、溝または穴の配列パターンであるダミーパターン
が形成され、該ダミーパターンによって区画形成された
凸部は、規則性を有する繰り返しで存在するとともに、
隣接する凸部間の距離は、１０μｍ以下であって、かつ
所要の素子領域の平均の面積と、前記凸部の繰り返しの
基本単位の面積との比が、０.５以上２以下であり、前
記トレンチパターンおよび前記ダミーパターンは、絶縁
膜で埋没されるものである。

【００１９】本発明の半導体装置によれば、素子領域外
に、規則的な繰り返しの溝または穴の配列パターンであ
るダミーパターンを設け、このダミーパターンによって
区画形成された凸部が規則的な繰り返しのパターンで配
置されて凸部が一様に分布するように構成されているの
で、トレンチの平坦性のパターン依存性が低減されるこ
とになり、ＣＭＰ法あるいはエッチバック法によるトレ
ンチの平坦性を高めることができ、リソグラフィー工程
における焦点深度の問題を解消することができる。

【００２０】

【発明の実施の形態】請求項１記載の本発明は、トレン
チパターンでそれぞれ分離された複数の素子領域に素子
がそれぞれ形成される半導体装置において、前記素子領
域以外の領域であって、かつ前記トレンチパターンを除
いた領域に、溝または穴の配列パターンであるダミーパ
ターンが形成され、該ダミーパターンによって区画形成
された凸部は、規則性を有する繰り返しで存在するとと
もに、隣接する凸部間の距離は、１０μｍ以下であっ
て、かつ所要の素子領域の平均の面積と、前記凸部の繰
り返しの基本単位の面積との比が、０.５以上２以下で
あり、前記トレンチパターンおよび前記ダミーパターン
は、絶縁膜で埋没される構成としたものであり、このダ
ミーパターンによって、トレンチの平坦性のパターン依
存性を低減してＣＭＰ法あるいはエッチバック法による
トレンチの平坦性を高めることができ、これによって、
リソグラフィー工程における焦点深度の問題を解消する
ことができる。

【００２１】請求項２あるいは３記載の本発明は、所要
の素子領域を、前記複数の素子領域の全素子領域あるい
は最も形成頻度の高い素子領域としており、ダミーパタ
ーンが、素子分離用のトレンチパターンに応じたものと
なり、トレンチの平坦性を一層高めることができる。

【００２２】請求項４記載の本発明は、前記ダミーパタ
ーンを、規則性のある格子状としており、比較的簡単な
構成のダミーパターンによってトレンチの平坦性を高め
ることができる。

【００２３】請求項５記載の本発明は、前記ダミーパタ
ーンが形成されている領域内のｎ−ウェルとｐ−ウェル
との境界に、ウェル分離用トレンチパターンが形成され
るとともに、このウェル分離用トレンチパターンが、前
記絶縁膜で埋没される構成としたものであり、これによ
って、ｎ−ウェルとｐ−ウェルとが電気的に完全に分離
され、不純物の拡散を防ぐことができ、デバイスの特性
が向上する。

【００２４】請求項６記載の本発明は、前記ダミーパタ
ーンが形成されている領域内に、配線下用トレンチパタ
ーンが形成されるとともに、この配線下用トレンチパタ
ーンが前記絶縁膜で埋没され、この絶縁膜上に、前記配
線下用トレンチパターンよりも幅の狭い配線が形成され
るものであり、配線と基板間の容量を低減することがで
きるとともに、半導体マスクの合せずれによる配線と基
板間の容量増大を防ぐことができる。

【００２５】請求項７記載の本発明は、前記絶縁膜を、
積層膜としたものであり、例えば、ポリシリコン等の埋
め込み特性に優れた積層膜を用いることにより、素子の
微細化を図ることができる。

【００２６】請求項８記載の本発明の半導体装置の製造
方法は、複数の素子領域の周辺部をそれぞれ囲むトレン
チパターンと、溝または穴の配列パターンであるダミー
パターンとの少なくとも２つのパターンを同時に形成す
るためのマスクパターンを形成するマスクパターン形成
工程と、前記マスクパターンをマスクにしてドライエッ
チングによって、少なくとも前記トレンチパターンおよ
び前記ダミーパターンを同時に形成するエッチング工程
と、絶縁膜を堆積する絶縁膜堆積工程と、化学機械研磨
法にて前記絶縁膜を研磨・平坦化する研磨工程と、前記
素子領域に素子を形成する素子形成工程とを備え、前記
ダミーパターンは、前記素子領域以外の領域であって、
かつ前記トレンチパターンを除いた領域に形成されるも
のであり、前記ダミーパターンは、該ダミーパターンに
よって区画形成される凸部が、規則性を有する繰り返し
で存在するとともに、隣接する凸部間の距離は、１０μ
ｍ以下であって、かつ所要の素子領域の平均の面積と、
前記凸部の繰り返しの基本単位の面積との比が、０.５
以上２以下となるものであり、これによって、ＣＭＰ法
によるトレンチの平坦性を高めることができ、リソグラ
フィー工程における焦点深度の問題を解消することがで
きる。

【００２７】請求項９記載の本発明の半導体装置の製造
方法は、複数の素子領域の周辺部をそれぞれ囲むトレン
チパターンと、溝または穴の配列パターンであるダミー
パターンとの少なくとも２つのパターンを同時に形成す
るためのマスクパターンを形成するマスクパターン形成
工程と、前記マスクパターンをマスクにしてドライエッ
チングによって、少なくとも前記トレンチパターンおよ
び前記ダミーパターンを同時に形成するエッチング工程
と、絶縁膜を堆積する絶縁膜堆積工程と、平坦化材を形
成する平坦化材形成工程と、ドライエッチング技術にて
前記絶縁膜と前記平坦化材とをエッチバックするエッチ
バック工程と、前記素子領域に素子を形成する素子形成
工程とを備え、前記ダミーパターンは、前記素子領域以
外の領域であって、かつ前記トレンチパターンを除いた
領域に形成されるものであり、前記ダミーパターンは、
該ダミーパターンによって区画形成される凸部が、規則
性を有する繰り返しで存在するとともに、隣接する凸部
間の距離は、１０μｍ以下であって、かつ所要の素子領
域の平均の面積と、前記凸部の繰り返しの基本単位の面
積との比が、０.５以上２以下となるものであり、これ
によって、エッチバック法によるトレンチの平坦性を高
めることができ、リソグラフィー工程における焦点深度
の問題を解消することができる。

【００２８】請求項１０または１１記載の本発明の半導
体装置の製造方法は、所要の素子領域を、前記複数の素
子領域の全素子領域あるいは最も形成頻度の高い素子領
域としており、ダミーパターンが、素子分離用のトレン
チパターンに応じたものとなり、ＣＭＰ法あるいはエッ
チバック法によるトレンチの平坦性を一層高めることが
できる。

【００２９】請求項１２記載の本発明の半導体装置の製
造方法は、前記マスクパターン形成工程の前記マスクパ
ターンは、前記ダミーパターンが形成される領域内のｎ
−ウェルとｐ−ウェルとのウェル分離用トレンチパター
ンを同時に形成するためのものであり、前記エッチング
工程は、ドライエッチングによって、少なくとも前記ト
レンチパターン、前記ダミーパターンおよび前記ウェル
分離用トレンチパターンを同時に形成するものであり、
これによって、ｎ−ウェルとｐ−ウェルとが電気的に完
全に分離され、不純物の拡散を防ぐことができ、デバイ
スの特性が向上する。

【００３０】請求項１３記載の本発明の半導体装置の製
造方法は、前記マスクパターン形成工程の前記マスクパ
ターンは、前記ダミーパターンが形成される領域内に、
配線下用トレンチパターンを同時に形成するためのもの
であり、前記エッチング工程は、ドライエッチングによ
って、少なくとも前記トレンチパターン、前記ダミーパ
ターンおよび前記配線下用トレンチパターンを同時に形
成するものであり、前記配線下用トレンチパターンを埋
没させた前記絶縁膜上に、該配線下用トレンチパターン
の幅よりも狭い幅の配線を形成する配線形成工程を備え
るものであり、これによって、配線と基板間の容量を低
減することができるとともに、半導体マスクの合せずれ
による配線と基板間の容量増大を防ぐことができる。

【００３１】請求項１４記載の本発明の半導体装置の製
造方法は、前記トレンチパターンおよび前記ダミーパタ
ーン内に、異なる膜からなる積層膜を形成する積層膜形
成工程を備えており、例えば、ポリシリコン等の埋め込
み特性に優れた積層膜を用いることにより、素子の微細
化を図ることができる。

【００３２】以下、図面によって本発明の実施の形態に
ついて、詳細に説明する。

【００３３】（実施の形態１）図１は、本発明の一つの
実施の形態に係る半導体装置を上方から見た平面図であ
り、図２は、図１におけるダミーパターンを取り除いた
要部の平面図であり、また、図３は、図２の要部を拡大
して示す構造断面図および平面図である。

【００３４】この実施の形態では、ゲート電極３２およ
びソース・ドレイン領域３２から形成されている素子領
域としての活性領域３３外の領域には、配線４１、素子
分離用のトレンチパターン２１、配線下用のトレンチパ
ターン２５、ｎ-ウェル３４とｐ-ウェル３５を分離する
ウェル分離用のトレンチパターン２６、溝の配列パター
ンが格子状に形成されたダミーパターン２７が形成され
ており、これらのパターンは、酸化珪素膜２２で埋没さ
れている。以下各構成について具体的に説明する。

【００３５】活性領域３３の周辺部のトレンチパターン
２１は、活性領域３３をリング状に取り囲むように一定
の幅を持って存在し、酸化珪素膜２２で埋め込まれてい
る。このトレンチパターン２１は、素子分離として機能
するものであり、そのため、このトレンチパターン２１
の幅は、素子分離として機能可能な最小幅以上であれば
よい。なお、前記最小幅は、半導体デバイスの世代や特
性、半導体製造プロセス条件により決定されるのは言う
までもない。

【００３６】一方、最大幅は、ＣＭＰ法による研磨で掘
れ下がりが発生しない限界で決定される。若しくはトレ
ンチパターン上に形成される配線が、掘れ下がりが発生
しても焦点深度上問題ない範囲で決定される。この最大
幅は、ＣＭＰ法における研磨条件、例えば、圧力、回転
数、パッド材質、研磨材の種類などによって変わること
は言うまでもない。

【００３７】ダミーパターン２７は、後述の図１２
（ａ）にも示されるように、ＣＭＰ法あるいはエッチバ
ック法によるトレンチの平坦化のパターン依存性を低減
するためのものであり、所要の単位面積当たりのパター
ンの面積密度をほぼ一定にするために、すなわち、凸部
の分布が一様になるようにするために、この実施の形態
では、規則正しく配列された格子状になっており、さら
に、ダミーパターン２７によって区画形成された凸部で
ある島状パターン３６は、隣接する島状パターン３６と
の間の距離が、ＣＭＰ法による研磨で掘れ下がりが発生
しない距離である１０μｍ以下とされている。

【００３８】また、一般に、ＣＭＰ法による平坦化技術
においては、表面の凸部を構成している面積が狭いほど
研磨速度が速くなる。表面の凸部を構成している面積が
広いパターンほど研磨に要する時間が長くなるために、
凸部面積の狭い領域部では、トレンチパターン内の絶縁
膜が必要以上に研磨されることになり、表面の平坦性が
損なわれることになる。

【００３９】そのため、本発明におけるトレンチパター
ンの平坦化にＣＭＰ法を適用することを考慮すれば、ダ
ミーパターン２７により区画形成された繰り返しの基本
単位となる矩形の島状パターン３６の一つの面積は、最
も繰り返し多く使われているような半導体素子の素子領
域を選び、その半導体素子のソース・ドレイン領域の面
積にほぼ等しくすることが望ましい。さらに平坦性のパ
ターン依存性を小さくするためには、所要の単位面積当
りのパターン面積密度をほぼ一定に保つようにするとよ
い。

【００４０】ところが、ロジックＬＳＩでは、同一チッ
プ内の半導体素子の大きさは、一定ではなく、また配列
も一定でないために、単位面積当たりのパターン面積密
度を一定に保つのは困難である。そこで、ソース・ドレ
イン領域の一つ当たりの平均の面積と、ダミーパターン
の繰り返しの基本単位である島状パターンの一つの面積
がほぼ一定になるようにする。

【００４１】一方でＣＭＰ法における上記のような平坦
性のパターン依存性は、ＣＭＰの研磨条件、例えば、圧
力、回転数、パッド材質、研磨材の種類などによって変
わるので、ソース・ドレイン領域一つ当たりの平均の面
積とダミーパターンにより区画形成された島状パターン
の一つの面積との比率に幅を持たせることが可能であ
る。実際には、上記面積の比率は、０.５以上２以下で
あれば問題ない。

【００４２】すなわち、本発明では、素子領域の平均面
積とダミーパターンによる凸部の繰り返しの基本単位の
面積との比率を、０.５以上２以下とするものであり、
この実施の形態では、ソース・ドレイン領域３２の平均
の面積と島状パターン３６の一つの面積との比率を、
０.５以上２以下にすればよい。

【００４３】なお、全素子領域の平均面積に代えて、最
も形成頻度の高い素子の素子領域の平均面積を用いても
よい。

【００４４】また、半導体メモリーにおいては、メモリ
ーセル部が半導体チップ内で最も占有面積が大きくなる
ため、島状パターンの面積は、メモリーセルを構成する
ソース・ドレイン領域部とほぼ同じ面積とすることで、
単位面積当たりのパターン面積密度はほぼ一定になる。

【００４５】この実施の形態では、トレンチパターン２
６の存在により、ｎ−ウェル３４とｐ−ウェル３５とを
電気的に分離するものであり、ｎ−ウェル３４とｐ−ウ
ェル３５の境界のトレンチパターン２６の幅は、ウェル
間分離として機能可能な最小幅以上であればよい。な
お、前記最小幅は、半導体デバイスの世代や特性、半導
体製造プロセス条件により決定されるのは言うまでもな
い。一方、最大幅は、ＣＭＰ法による研磨で掘れ下がり
が発生しない限界で決定される。若しくは、トレンチパ
ターン上に形成される配線が、掘れ下がりが発生しても
焦点深度上問題ない範囲で決定される。この最大幅は、
ＣＭＰ法における研磨条件、例えば、圧力、回転数、パ
ッド材質、研磨材の種類などによって変わることは言う
までもない。

【００４６】配線４１下のトレンチパターン２５は、配
線４１と酸化珪素膜２２が直接接している場合には、シ
リコン基板との絶縁体として機能する。そのため、トレ
ンチパターン２５の特徴として、図３（ａ）の半導体装
置の構造断面図に示すように、配線パターン４１とトレ
ンチパターン２５とのマスクの合せずれ、配線４１とシ
リコン基板間のオーバーラップ容量を考慮して、トレン
チパターン２５の幅は配線４１の幅より広くなってい
る。

【００４７】配線パターン４１とトレンチパターン２５
の合わせマージンは、片側で、マスクの最大合わせずれ
量以上の幅を持っていればよい。つまりトレンチパター
ン２５の幅は、｛（配線幅）＋（最大合せずれ量の２
倍）｝以上であれば、図４のように合せずれが発生して
も、配線４１とシリコン基板１１が接触することはな
い。なお、合わせマージンも半導体製造プロセス条件等
によって変わることは言うまでもない。

【００４８】なお、この実施の形態においてはトレンチ
パターンへの埋め込み膜に酸化珪素膜を用いているが、
窒化珪素膜のような他の絶縁膜を用いてもよい。また、
ＣＶＤ酸化膜と熱酸化膜のように異なった膜を積層化し
て用いても構わない。

【００４９】以上のような構成を有する半導体装置で
は、次のような作用効果を奏する。

【００５０】すなわち、凸部の分布が一様となってパタ
ーン面積密度が一定となるような規則性を有するダミー
パターンが存在するという構成により、トレンチの平坦
化にＣＭＰ法を適用した場合に、研磨速度のパターン依
存性を低減し、埋め込みに用いている酸化珪素膜２２の
研磨時のオーバーエッチング量を減らせるという効果を
奏することができる。

【００５１】また、ＣＭＰ法に代わりレジストエッチバ
ック法などのドライエッチング技術を用いた平坦化でも
平坦性のパターン依存性を低減することが可能となる。
平坦性のパターン依存性低減により、トレンチの完全平
坦化が可能となり、リソグラフィー工程における焦点深
度確保の問題が解決可能となる。

【００５２】さらに、ｎ−ウェルとｐ−ウェルの境界に
トレンチパターン２６が存在するという構成により、ｎ
−ウェルとｐ−ウェル間が電気的に完全に分離され、不
純物の拡散を防ぐことができ、デバイス特性が向上する
という効果を奏することができる。

【００５３】また、配線下のトレンチパターン２５は、
半導体マスクの合せずれ、配線とシリコン基板間のオー
バーラップ容量を考慮して配線幅より広くなっており、
配線とトレンチパターンの間に絶縁膜がなくても合せず
れによる配線とシリコン基板の接触はなく、さらに、従
来例のように合せずれにより配線直下にトレンチパター
ンが存在しなくなり、容量が増大するというようなこと
はない。

【００５４】この実施の形態では、ダミーパターン２７
が溝の配列パターンであって、凸部が島状で、かつ格子
状に形成されたけれども、規則的な繰り返しのパターン
であって、凸部間の距離および面積比率が上述の条件を
満足すれば、ダミーパターンの形状や配列は問わない。
また凹凸逆の状態、つまりダミーパターン２７が、穴状
に点在する穴の配列パターンである場合も同様に実施可
能である。この場合は、ダミーパターンによって区画形
成される凸部が連続することになるが、繰り返しの基本
単位は、図１２に示されるＬ字状の部分Ａとなる。

【００５５】（実施の形態２）図５は、本発明の実施の
形態２に係る半導体装置の要部の構造断面図であり、上
述の実施の形態１に対応する部分には、同一の参照符号
を付す。

【００５６】上述の実施の形態１では、トレンチパター
ンの埋め込みに酸化珪素膜を用いたけれども、この実施
の形態２では、酸化珪素膜に代えてポリシリコンを用い
たものである。

【００５７】すなわち、トレンチパターン２１，２５，
２６およびダミーパターン２７は、ポリシリコン７２と
酸化珪素膜７１により埋め込まれており、さらにトレン
チパターン上部が酸化珪素膜７３で覆われており、ポリ
シリコン７２と配線４１が直接接することはない。その
他の構成は、上述の実施の形態１と同様である。

【００５８】このようにポリシリコン７２のまわりに酸
化珪素膜７１、７３が存在するのは、ポリシリコン中の
不純物拡散による素子の特性劣化を防ぎ、絶縁性を高め
るためである。

【００５９】さらにポリシリコンは酸化珪素膜より埋め
込み特性に優れており、より高いアスペクト比を持つ溝
を埋め込むことが可能である。よって、トレンチパター
ン埋め込みにポリシリコンを用いることでトレンチパタ
ーンの幅を狭くすることが可能となり、素子の微細化を
一層進めることが可能になる。

【００６０】（実施の形態３）図６は、本発明の実施の
形態３に係る半導体装置の要部の断面図であり、上述の
実施の形態１に対応する部分には、同一の参照符号を付
す。

【００６１】この実施の形態３は、トレンチパターンお
よび活性領域３３からなる半導体基板と配線４２との間
に絶縁膜層が存在するものである。

【００６２】すなわち、半導体基板１１と配線４２との
間に絶縁膜として酸化珪素膜７４が形成されている。そ
の他の構成は、上述の実施の形態１と同様である。

【００６３】この実施の形態３では、配線形成前に半導
体基板１１上に酸化珪素膜層７４を形成するため、上述
の実施の形態に比べて、活性領域周辺を迂回することな
く活性領域３３上を配線４２が横切ることが可能とな
り、素子の高集積化が可能となるという効果が生まれ
る。

【００６４】（実施の形態４）次に、上述の実施の形態
１に係る半導体装置の製造方法について、図面に基づい
て説明する。

【００６５】先ず、半導体装置を得るために必要な半導
体マスクの作製方法について図７〜図１３に基づいて、
説明する。

【００６６】この実施の形態では、活性領域形成マス
ク、ゲート電極パターン形成マスク、配線パターン形成
マスク、ｎ−ウェル形成マスク、格子状ダミーパターン
形成用データを利用して、計算機を用いて自動的にトレ
ンチパターン形成マスクを作製し、１枚の半導体マスク
ですべてのトレンチパターンを一度に形成できるように
するものである。

【００６７】トレンチパターン形成マスクは、図７
（ａ）の活性領域形成マスク、図７（ｂ）のゲート電極
パターン形成マスクおよび図７（ｃ）の配線パターン形
成マスクの３枚の半導体マスクデータに対して、次のよ
うな手順で計算機処理することにより自動的に得られる
ものである。

【００６８】先ず、手順１として、図８（ａ）に示され
るように、活性領域１０１を図形的に一定幅で拡大して
第１の中間マスク領域１０２を形成する。このときの拡
大幅は、素子分離が可能な最小幅以上で、かつ最大幅は
ＣＭＰ法による研磨で掘れ下がりが発生する限界以下に
設定する。なお、前記最小幅は、半導体デバイスの世代
や特性、半導体製造プロセス条件により決定されるのは
言うまでもない。

【００６９】次に、手順２として、図８（ｂ）に示され
るように、ゲート電極パターン２０１を図形的に一定幅
で拡大して第２の中間マスク領域２０２を形成する。こ
のときの拡大幅は、発生しうるマスクの最大合せずれ量
以上に設定する。

【００７０】手順３として、図８（ｃ）に示されるよう
に、配線パターン３０１を図形的に一定幅で拡大して第
３の中間マスク領域３０２を形成する。このときの拡大
幅は、発生しうるマスクの最大合せずれ量以上に設定す
る。

【００７１】手順４として、図９（ａ）に示されるよう
に、活性領域１０１を図形的に単純に反転させ第４の中
間マスク領域１０３を形成する。

【００７２】なお、手順１、手順２、手順３、手順４の
実施順序は問わない。

【００７３】次に、手順５として、図９（ｂ）に示され
るように、第１の中間マスク領域１０２、第２の中間マ
スク領域２０２、第３の中間マスク領域３０２の論理和
をとり、第５の中間マスク領域４０１を形成する。

【００７４】次に、手順６として、図１０（ｂ）に示さ
れるように、図１０（ａ）のｎ−ウェル領域５０１を図
形的に一定幅で拡大して第６の中間マスク領域５０２を
形成する。

【００７５】手順７として、図１１（ａ）に示されるよ
うに、第６の中間マスク領域５０２から、ｎ−ウェル領
域５０１を図形的に一定幅で縮小して得られた第７の中
間マスク領域５０３を引いて第８の中間マスク領域５０
４を形成する。

【００７６】ここで、図１０（ｂ）、図１１（ａ）にお
ける拡大幅、縮小幅は、ｎ−ウェルとｐ−ウェルが電気
的に分離が可能な最小幅以上で、かつ最大幅はＣＭＰ法
による研磨で掘れ下がりが発生する限界以下に設定す
る。なお、前記最小幅は、半導体デバイスの世代や特
性、半導体製造プロセス条件により決定されるのは言う
までもない。

【００７７】手順８として、図１１（ｂ）に示されるよ
うに、図９（ｂ）で形成した第５の中間マスク領域４０
１と第８の中間マスク領域５０４の論理和をとり、第９
の中間マスク領域４１１を形成する。

【００７８】次に手順９として、図１２（ａ）に示され
るように、ダミー領域６０２を格子状に配した格子状ダ
ミーパターン６０１のマスクデータを用意する。ここで
斜線で覆われた領域が図形的に囲まれた領域である。な
お、Ａは上述の他の実施の形態の繰り返しの基本単位で
ある。ＣＭＰの研磨速度のパターン依存性を防ぐために
ダミーパターンのパターン面積密度は一定である。さら
にダミー領域６０２、すなわち、凸部となる島状パター
ンの面積は、図７（ａ）に示した活性領域パターン１０
１の面積と同じにすることが望ましい。

【００７９】手順１０として、図１２（ｂ）に示される
ように、図１１（ｂ）で形成した第９の中間マスク領域
４１１と格子状ダミーパターン６０１の論理和をとり、
第１０の中間マスク領域４２１を形成する。

【００８０】次に手順１１として、図１３（ａ）に示さ
れるように、図９（ａ）で形成した第４の中間マスク領
域１０３と第１２の中間マスク領域４２１の論理積をと
り第１１の中間マスク領域４２２を形成する。

【００８１】手順１２として、図１３（ｂ）に示される
ように、第１１の中間マスク領域４２２を図形的に単純
に反転させる。このとき得られる半導体マスクデータが
トレンチパターン形成マスクとなり、図面の白抜き部で
あるパターン４２４がトレンチパターン形成部となる。

【００８２】ここでは、ｎ−ウェル形成用のマスクデー
タを用いた場合を想定して説明したが、ｐ−ウェル形成
用のマスクデータを用いても同様に実施可能である。

【００８３】なお、ここで述べた半導体マスクの作製方
法は特定のマスク処理論理式にしたがってマスク作製を
行った一例であって、同様の論理式で与えられるならば
手順の変更をしても同様の構成の半導体マスクを作製す
ることが可能である。

【００８４】上記のようにして作製された半導体マスク
を用いて、実際の半導体装置の製造工程について説明す
る。

【００８５】先ず、図１４（ａ）に示されるように、上
述のようにして作製したトレンチパターン形成マスクを
用いてシリコン基板１１上にレジストパターン８１を形
成し、ドライエッチングにてトレンチパターン２１，２
５、ダミーパターン２７、ウェル分離用トレンチパター
ン２６を形成する。

【００８６】トレンチパターン形成マスクには、活性領
域周辺部に配置される素子分離用トレンチパターン２
１、配線下に配置されるトレンチパターン２５、ｎ−ウ
ェルとｐ−ウェル境界部に形成されるウェル分離用トレ
ンチパターン２６、格子状トレンチパターンであるダミ
ーパターン２７の全てが描かれているために、１度で所
望のトレンチパターンが形成される。また、この時形成
されるトレンチパターン２５は、後に形成される配線４
１の幅より広くなっている。

【００８７】次に、図１４（ｂ）に示されるように、ト
レンチパターン２１，２５，２７に絶縁膜として酸化珪
素膜２３を堆積する。ここで酸化珪素膜２３は、トレン
チパターンの深さより厚く堆積する必要がある。

【００８８】そして、図１４（ｃ）に示されるように、
ＣＭＰ法により酸化珪素膜２３を研磨する。シリコン基
板表面が露出するまで研磨を続け、図１４（ｄ）に示さ
れる状態とする。

【００８９】次に、図１４（ｅ）に示されるように、周
知の技術によりゲート電極３１およびソース・ドレイン
領域３２などからなるトランジスタと配線４１を形成
し、上述の実施の形態の半導体装置を得るものである。

【００９０】この実施の形態の製造方法によれば、格子
状のダミーパターンがパターン面積密度がほぼ一定にな
るように配置されているために、従来例のようなＣＭＰ
法によるトレンチパターンの凹部の掘れ下がりというよ
うな平坦性のパターン依存性を防ぐことができるととも
に、研磨速度のパターン依存性を防ぎ、埋め込みに用い
ている絶縁膜の研磨時のオーバーエッチング量を減らす
ことができるため、研磨後には段差のない表面状態が得
られる。したがって、リソグラフィー工程における焦点
深度を十分に確保でき、素子の微細化を容易にする。

【００９１】なお、この実施の形態におけるトレンチパ
ターン形成マスクは、活性領域形成マスク、ゲート電極
パターン形成マスク、配線パターン形成マスク、ウェル
形成マスク等のマスクデータおよび格子状ダミーパター
ンデータから自動的に作製される。よってトレンチパタ
ーン形成用に新たにマスク入力を行う必要はない。その
ため、従来から所有している半導体マスクデータに対し
てもそのまま適用することができ、過去の資産を有効に
活用できる。

【００９２】また、本発明の半導体装置を製造するにあ
たっては、従来の活性領域形成マスクをトレンチパター
ン形成マスクに置き換えるだけでよく、新たに工程が増
えることはない。

【００９３】なお、図５に示した実施の形態の半導体装
置の製造方法に関しては、この実施の形態における製造
方法に、ポリシリコンと酸化珪素膜の積層膜堆積工程、
ポリシリコン上の酸化膜形成工程を加えるだけで実施可
能であり、また、図６に示した実施の形態の半導体装置
の製造方法に関しては、この実施の形態における製造方
法に、絶縁膜堆積工程を加えるだけで実施可能であり、
共に、この実施の形態と同様の効果を奏することが可能
である。

【００９４】（実施の形態５）次に、本発明の他の実施
の形態に係る半導体装置の製造方法について、図面を用
いて説明する。

【００９５】先ず、上述の実施の形態４と同様にして、
半導体マスク、すなわち、トレンチパターン形成マスク
を作製する。

【００９６】次に、図１５（ａ）に示されるように、作
製したトレンチパターン形成マスクを用いてシリコン基
板１１上にレジストパターン８１を形成し、ドライエッ
チングにてトレンチパターン２１，２５、ダミーパター
ン２７、ウェル分離用トレンチパターン２６を形成す
る。トレンチパターン形成マスクには、活性領域周辺部
に配置される素子分離用トレンチパターン２１、配線下
に配置されるトレンチパターン２５、ｎ−ウェルとｐ−
ウェル境界部に形成されるウェル分離用トレンチパター
ン２６、格子状トレンチパターンであるダミーパターン
２７の全てが描かれているために、１度で所望のトレン
チパターンが形成される。また、この時形成されるトレ
ンチパターン２５は、後に形成される配線４１の幅より
広くなっている。

【００９７】次に、図１５（ｂ）に示されるように、ト
レンチパターン２１，２５，２６，２７に絶縁膜として
酸化珪素膜２３を堆積する。ここで酸化珪素膜２３は、
トレンチパターンの深さより厚く堆積する必要がある。

【００９８】そして、図１５（ｃ）に示されるように、
表面を平坦化するために平坦化レジスト８２を塗布す
る。トレンチパターンの最大幅が１〜１．５μｍであれ
ば酸化珪素膜堆積条件、レジスト塗布条件だけで完全平
坦化が可能である。仮に２μｍ以上の広大な幅のトレン
チパターンが存在する場合は、平坦化レジストを塗布す
る前に、表面凹部にレジストブロックを形成しておけば
よい。

【００９９】次に、図１５（ｄ）に示されるように、酸
化珪素膜２３と平坦化レジスト８２のエッチングレート
が等しくなるドライエッチング技術を用いてエッチバッ
クする。

【０１００】そして、図１５（ｅ）に示されるように、
周知の技術によりゲート電極３１およびソース・ドレイ
ン領域３２などからなるトランジスタと配線４１を形成
して、上述の実施の形態の半導体装置を得るものであ
る。

【０１０１】この実施の形態の製造方法によれば、格子
状のダミーパターンがパターン面積密度がほぼ一定とな
るように配置されているために、酸化珪素膜２３、平坦
化レジスト８２の膜厚ばらつきを無くすことができ、ま
た、単位面積当りのパターン開口率が半導体基板面内で
一定であるために、エッチングレートのパターン開口率
依存性を防ぐことができる。

【０１０２】したがって、ドライエッチング技術を用い
たエッチバック法でも、パターン依存性のない完全平坦
化を実現でき、リソグラフィー工程における焦点深度を
十分に確保でき、素子の微細化を容易にする。

【０１０３】なお、図５に示した実施の形態の半導体装
置の製造方法に関しては、この実施の形態における製造
方法に、ポリシリコンと酸化珪素膜の積層膜堆積工程、
ポリシリコン上の酸化膜形成工程を加えるだけで実施可
能であり、また、図６に示した実施の形態の半導体装置
の製造方法に関しては、この実施の形態における製造方
法に、絶縁膜堆積工程を加えるだけで実施可能であり、
共に、この実施の形態と同様の効果を奏することが可能
である。

【０１０４】なお、上述の各実施の形態では、ＭＯＳト
ランジスタに適用して説明したけれども、本発明は、Ｍ
ＯＳトランジスタに限らず、他の素子にも同様に適用で
きるのは勿論である。

【０１０５】

【発明の効果】以上のように本発明では、凸部の分布が
一様となってパターン面積密度がほぼ一定になるような
規則性の繰り返しパターンであるダミーパターンを設け
ることにより研磨速度のパターン依存性を低減すること
ができ、表面に段差の無い完全平坦化が実現されたトレ
ンチパターンを形成することができ、リソグラフィー工
程における焦点深度を向上させるとともに素子の微細化
に寄与するものであり、平坦化にドライエッチング技術
を適用した場合にもパターン依存性の無い完全平坦化が
実現できる。

【０１０６】また、配線下のトレンチパターンにおいて
は、半導体マスクの合せずれが発生しても配線下には必
ずトレンチパターンが存在するため、配線と基板間の寄
生容量を小さくすることができ、半導体装置の高速化に
も寄与することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る半導体装置の平面
図である。

【図２】図１の半導体装置からダミーパターンを除いた
要部の平面図である。

【図３】図２の要部を拡大した構造断面図および平面図
である。

【図４】半導体マスクの合わせずれを示す構造断面図で
ある。

【図５】本発明の実施の形態２に係る半導体装置の構造
断面図である。

【図６】本発明の実施の形態３に係る半導体装置の構造
断面図である。

【図７】本発明の半導体装置の製造方法における半導体
マスクの作製方法を示す図である。

【図８】本発明の半導体装置の製造方法における半導体
マスクの作製方法を示す図である。

【図９】本発明の半導体装置の製造方法における半導体
マスクの作成方法を示す図である。

【図１０】本発明の半導体装置の製造方法における半導
体マスクの作成方法を示す図である。

【図１１】本発明の半導体装置の製造方法における半導
体マスクの作成方法を示す図である。

【図１２】本発明の半導体装置の製造方法における半導
体マスクの作成方法を示す図である。

【図１３】本発明の半導体装置の製造方法における半導
体マスクの作成方法を示す図である。

【図１４】本発明の実施の形態４に係る半導体装置の製
造方法を示す構造断面図である。

【図１５】本発明の実施の形態５に係る半導体装置の製
造方法を示す構造断面図である。

【図１６】従来例の製造方法を示す構造断面図である。

【図１７】従来例の半導体装置の構造断面図である。

【図１８】半導体マスクの合わせずれを示す構造断面図
である。

【符号の説明】

１１シリコン基板２１，２５，２６トレンチパターン２７ダミーパターン２２〜２４、７１、７３〜７５酸化珪素膜３１ゲート電極３２ソース・ドレイン３３活性領域３４ｎ−ウェル３５ｐ−ウェル３６島状パターン４１，４２配線６１研磨パッド８１レジストパターン８２平坦化レジスト

───────────────────────────────────────────────────── フロントページの続き (72)発明者山中通成大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】トレンチパターンでそれぞれ分離された
複数の素子領域に素子がそれぞれ形成される半導体装置
において、前記素子領域以外の領域であって、かつ前記トレンチパ
ターンを除いた領域に、溝または穴の配列パターンであ
るダミーパターンが形成され、該ダミーパターンによっ
て区画形成された凸部は、規則性を有する繰り返しで存
在するとともに、隣接する凸部間の距離は、１０μｍ以
下であって、かつ所要の素子領域の平均の面積と、前記
凸部の繰り返しの基本単位の面積との比が、０.５以上
２以下であり、前記トレンチパターンおよび前記ダミー
パターンは、絶縁膜で埋没されることを特徴とする半導
体装置。
【請求項２】前記所要の素子領域は、前記複数の素子
領域の全素子領域である請求項１記載の半導体装置。
【請求項３】前記所要の素子領域は、最も形成頻度の
高い素子の素子領域である請求項１記載の半導体装置。
【請求項４】前記ダミーパターンは、規則性のある格
子状である請求項１ないし３のいずれかに記載の半導体
装置。
【請求項５】前記ダミーパターンが形成されている領
域内のｎ−ウェルとｐ−ウェルとの境界に、ウェル分離
用トレンチパターンが形成されるとともに、このウェル
分離用トレンチパターンが、前記絶縁膜で埋没される請
求項１ないし４のいずれかに記載の半導体装置。
【請求項６】前記ダミーパターンが形成されている領
域内に、配線下用トレンチパターンが形成されるととも
に、この配線下用トレンチパターンが前記絶縁膜で埋没
され、この絶縁膜上に、前記配線下用トレンチパターン
よりも幅の狭い配線が形成される請求項１ないし５のい
ずれかに記載の半導体装置。
【請求項７】前記絶縁膜は、積層膜である請求項１な
いし６のいずれかに記載の半導体装置。
【請求項８】複数の素子領域の周辺部をそれぞれ囲む
トレンチパターンと、溝または穴の配列パターンである
ダミーパターンとの少なくとも２つのパターンを同時に
形成するためのマスクパターンを形成するマスクパター
ン形成工程と、前記マスクパターンをマスクにしてドラ
イエッチングによって、少なくとも前記トレンチパター
ンおよび前記ダミーパターンを同時に形成するエッチン
グ工程と、絶縁膜を堆積する絶縁膜堆積工程と、化学機
械研磨法にて前記絶縁膜を研磨・平坦化する研磨工程
と、前記素子領域に素子を形成する素子形成工程とを備
え、前記ダミーパターンは、前記素子領域以外の領域であっ
て、かつ前記トレンチパターンを除いた領域に形成され
るものであり、前記ダミーパターンは、該ダミーパター
ンによって区画形成される凸部が、規則性を有する繰り
返しで存在するとともに、隣接する凸部間の距離は、１
０μｍ以下であって、かつ所要の素子領域の平均の面積
と、前記凸部の繰り返しの基本単位の面積との比が、
０.５以上２以下となるものであることを特徴とする半
導体装置の製造方法。
【請求項９】複数の素子領域の周辺部をそれぞれ囲む
トレンチパターンと、溝または穴の配列パターンである
ダミーパターンとの少なくとも２つのパターンを同時に
形成するためのマスクパターンを形成するマスクパター
ン形成工程と、前記マスクパターンをマスクにしてドラ
イエッチングによって、少なくとも前記トレンチパター
ンおよび前記ダミーパターンを同時に形成するエッチン
グ工程と、絶縁膜を堆積する絶縁膜堆積工程と、平坦化
材を形成する平坦化材形成工程と、ドライエッチング技
術にて前記絶縁膜と前記平坦化材とをエッチバックする
エッチバック工程と、前記素子領域に素子を形成する素
子形成工程とを備え、前記ダミーパターンは、前記素子領域以外の領域であっ
て、かつ前記トレンチパターンを除いた領域に形成され
るものであり、前記ダミーパターンは、該ダミーパター
ンによって区画形成される凸部が、規則性を有する繰り
返しで存在するとともに、隣接する凸部間の距離は、１
０μｍ以下であって、かつ所要の素子領域の平均の面積
と、前記凸部の繰り返しの基本単位の面積との比が、
０.５以上２以下となるものであることを特徴とする半
導体装置の製造方法。
【請求項１０】前記所要の素子領域は、前記複数の素
子領域の全素子領域である請求項８または９記載の半導
体装置の製造方法。
【請求項１１】前記所要の素子領域は、最も形成頻度
の高い素子の素子領域である請求項８または９記載の半
導体装置の製造方法。
【請求項１２】前記マスクパターン形成工程の前記マ
スクパターンは、前記ダミーパターンが形成される領域
内のｎ−ウェルとｐ−ウェルとのウェル分離用トレンチ
パターンを同時に形成するためのものであり、前記エッ
チング工程は、ドライエッチングによって、少なくとも
前記トレンチパターン、前記ダミーパターンおよび前記
ウェル分離用トレンチパターンを同時に形成するもので
ある請求項８ないし１１のいずれかに記載の半導体装置
の製造方法。
【請求項１３】前記マスクパターン形成工程の前記マ
スクパターンは、前記ダミーパターンが形成される領域
内に、配線下用トレンチパターンを同時に形成するため
のものであり、前記エッチング工程は、ドライエッチン
グによって、少なくとも前記トレンチパターン、前記ダ
ミーパターンおよび前記配線下用トレンチパターンを同
時に形成するものであり、前記配線下用トレンチパターンを埋没させた前記絶縁膜
上に、該配線下用トレンチパターンの幅よりも狭い幅の
配線を形成する配線形成工程を備える請求項８ないし１
２のいずれかに記載の半導体装置の製造方法。
【請求項１４】前記トレンチパターンおよび前記ダミ
ーパターン内に、異なる膜からなる積層膜を形成する積
層膜形成工程を備える請求項８または９記載の半導体装
置の製造方法。