JPH09181187A - 集積回路のクロック配線設計法 - Google Patents
集積回路のクロック配線設計法Info
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- JPH09181187A JPH09181187A JP7350195A JP35019595A JPH09181187A JP H09181187 A JPH09181187 A JP H09181187A JP 7350195 A JP7350195 A JP 7350195A JP 35019595 A JP35019595 A JP 35019595A JP H09181187 A JPH09181187 A JP H09181187A
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Abstract
(57)【要約】
【課題】 集積回路のクロック配線設計法において、順
序回路セルの配置状況に適した配線設計を可能にする。 【解決手段】 ゲートアレイ方式で自動配置設計を行な
う場合、集積回路を構成するに必要なマクロセルを配置
した後、フリップフロップ回路等の順序回路のマクロセ
ルＡ1 ，Ａ2 ，Ｂ1 〜Ｂ3 ，Ｃ1 ，Ｃ2 に関してクロッ
ク線１６，１８ａ〜１８ｃの配線を行なう。これらのク
ロック線の配線データに基づいてクロック線の幅や経
路、クロックバッファの接続位置等の配線パラメータを
決定した後、これらの配線パラメータに従ってクロック
線１６，１８ａ〜１８ｃの再配線とクロックドライバ１
２及びクロックバッファ１４，２０ａ〜２０ｃの配置を
行なう。この後、マクロセルの再配置及びマクロセル間
の配線を行なう。このような配線設計は、標準セル方式
にも応用できる。
序回路セルの配置状況に適した配線設計を可能にする。 【解決手段】 ゲートアレイ方式で自動配置設計を行な
う場合、集積回路を構成するに必要なマクロセルを配置
した後、フリップフロップ回路等の順序回路のマクロセ
ルＡ1 ，Ａ2 ，Ｂ1 〜Ｂ3 ，Ｃ1 ，Ｃ2 に関してクロッ
ク線１６，１８ａ〜１８ｃの配線を行なう。これらのク
ロック線の配線データに基づいてクロック線の幅や経
路、クロックバッファの接続位置等の配線パラメータを
決定した後、これらの配線パラメータに従ってクロック
線１６，１８ａ〜１８ｃの再配線とクロックドライバ１
２及びクロックバッファ１４，２０ａ〜２０ｃの配置を
行なう。この後、マクロセルの再配置及びマクロセル間
の配線を行なう。このような配線設計は、標準セル方式
にも応用できる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ等の集積
回路のクロック配線設計法に関し、特にクロック線の配
線データに基づいて配線パラメータを決定してクロック
線の再配線及びクロックバッファの配置を行なうことに
より順序回路セルの配置状況に適した配線設計を可能に
したものである。
回路のクロック配線設計法に関し、特にクロック線の配
線データに基づいて配線パラメータを決定してクロック
線の再配線及びクロックバッファの配置を行なうことに
より順序回路セルの配置状況に適した配線設計を可能に
したものである。
【０００２】
【従来の技術】従来、ゲートアレイ方式の自動配置配線
設計法としては、フリップフロップ回路等の順序回路セ
ルを含む回路セル群が登録されたライブラリから所望の
集積回路を構成するに必要な回路セル（マクロセルとも
呼ばれる）を読出して例えば表示装置の画面に表示され
た半導体チップの表面に相当する領域に配置すると共に
回路セル間の配線を行なうものが知られている。
設計法としては、フリップフロップ回路等の順序回路セ
ルを含む回路セル群が登録されたライブラリから所望の
集積回路を構成するに必要な回路セル（マクロセルとも
呼ばれる）を読出して例えば表示装置の画面に表示され
た半導体チップの表面に相当する領域に配置すると共に
回路セル間の配線を行なうものが知られている。
【０００３】回路セル間の配線を行なう場合、クロック
配線は、チップ内に均等にクロック信号が分配されるよ
うに所定のパターンで行なわれる。図４は、一例とし
て、クロックツリーと呼ばれるクロック配線パターンを
半導体チップ１に関して示すもので、２はクロックドラ
イバ、３，６ａ〜６ｆはクロックバッファ、４は主幹と
なるクロック線、５ａ〜５ｆは枝線となるクロック線を
それぞれ示す。回路セルを配置した領域において、クロ
ックツリーの配線は、自動又は手作業で行なわれる。
配線は、チップ内に均等にクロック信号が分配されるよ
うに所定のパターンで行なわれる。図４は、一例とし
て、クロックツリーと呼ばれるクロック配線パターンを
半導体チップ１に関して示すもので、２はクロックドラ
イバ、３，６ａ〜６ｆはクロックバッファ、４は主幹と
なるクロック線、５ａ〜５ｆは枝線となるクロック線を
それぞれ示す。回路セルを配置した領域において、クロ
ックツリーの配線は、自動又は手作業で行なわれる。
【０００４】
【発明が解決しようとする課題】一般に、フリップフロ
ップ回路等の順序回路セルは、チップ内に均等に分散し
て配置されることは少なく、ある部分には集中的に配置
され且つ他の部分には疎に配置されることが多い。
ップ回路等の順序回路セルは、チップ内に均等に分散し
て配置されることは少なく、ある部分には集中的に配置
され且つ他の部分には疎に配置されることが多い。
【０００５】上記したクロック配線設計法によると、順
序回路セルの配置の疎密に応じて適切な配線幅や配線経
路を決定することができず、順序回路セルの集中個所で
は配線幅が不足したり、順序回路セルの疎な個所ではク
ロック線及びクロックバッファが無駄になったり、順序
回路セルの集中個所と順序回路セルの疎な個所とではク
ロック信号の遅延時間のばらつきによる同期の乱れ（ク
ロックスキュー）が生じたりする不都合があった。
序回路セルの配置の疎密に応じて適切な配線幅や配線経
路を決定することができず、順序回路セルの集中個所で
は配線幅が不足したり、順序回路セルの疎な個所ではク
ロック線及びクロックバッファが無駄になったり、順序
回路セルの集中個所と順序回路セルの疎な個所とではク
ロック信号の遅延時間のばらつきによる同期の乱れ（ク
ロックスキュー）が生じたりする不都合があった。
【０００６】この発明の目的は、順序回路セルの配置状
況に適した配線設計をなしうる新規な集積回路のクロッ
ク配線設計法を提供することにある。
況に適した配線設計をなしうる新規な集積回路のクロッ
ク配線設計法を提供することにある。
【０００７】
【課題を解決するための手段】この発明に係る集積回路
のクロック配線設計法は、順序回路セルを含む回路セル
群が登録されたライブラリから所望の集積回路を構成す
るに必要な回路セルを読出して半導体チップの表面に相
当する領域に配置するステップと、前記領域に配置され
た回路セルに関してクロック線の配線を行なうステップ
と、前記クロック線の配線データに基づいてクロック線
及びクロックバッファに関する配線パラメータを決定す
るステップと、このステップで決定された配線パラメー
タに従ってクロック線の再配線及びクロックバッファの
配置を行なうステップとを含むものである。
のクロック配線設計法は、順序回路セルを含む回路セル
群が登録されたライブラリから所望の集積回路を構成す
るに必要な回路セルを読出して半導体チップの表面に相
当する領域に配置するステップと、前記領域に配置され
た回路セルに関してクロック線の配線を行なうステップ
と、前記クロック線の配線データに基づいてクロック線
及びクロックバッファに関する配線パラメータを決定す
るステップと、このステップで決定された配線パラメー
タに従ってクロック線の再配線及びクロックバッファの
配置を行なうステップとを含むものである。
【０００８】この発明の方法によれば、クロック線の配
線データに基づいてクロック線の幅や経路、クロックバ
ッファの接続位置等の配線パラメータが決定され、これ
らの配線パラメータに従ってクロック線の再配線及びク
ロックバッファの配置が行なわれる。従って、順序回路
セルの配置状況に適した配線設計が可能であり、例えば
順序回路セルが集中的に配置された個所では、クロック
線数やクロックバッファ数を多くしたり、クロック配線
幅を大きくしたりすることができる。
線データに基づいてクロック線の幅や経路、クロックバ
ッファの接続位置等の配線パラメータが決定され、これ
らの配線パラメータに従ってクロック線の再配線及びク
ロックバッファの配置が行なわれる。従って、順序回路
セルの配置状況に適した配線設計が可能であり、例えば
順序回路セルが集中的に配置された個所では、クロック
線数やクロックバッファ数を多くしたり、クロック配線
幅を大きくしたりすることができる。
【０００９】
【発明の実施の形態】図１は、この発明に係るクロック
配線の一例を示すもので、図２には、図１の一部を拡大
して示す。
配線の一例を示すもので、図２には、図１の一部を拡大
して示す。
【００１０】図３は、ゲートアレイ方式の自動配置配線
システムでこの発明を実施するに好適な配置配線処理を
示すもので、図３を参照して図１，２のクロック配線の
設計法を説明する。
システムでこの発明を実施するに好適な配置配線処理を
示すもので、図３を参照して図１，２のクロック配線の
設計法を説明する。
【００１１】ステップ３０では、フリップフロップ回路
等の順序回路のマクロセルを含むマクロセル群が登録さ
れたライブラリから所望の集積回路を構成するに必要な
マクロセルを読出して半導体チップの表面に相当する領
域に配置する。図１には、このときに配置された順序回
路のマクロセルＡ1 ，Ａ2 ，Ｂ1 〜Ｂ3 ，Ｃ1 ，Ｃ2を
半導体チップ１０に関して示す。この後、マクロセルを
配置した領域では、順序回路のマクロセルに関してクロ
ック線１６，１８ａ〜１８ｃの配線のみ行なう（クロッ
クドライバ１２やクロックバッファ１４，２０ａ〜２０
ｃは配置しない）。ステップ３０におけるマクロセルの
配置及びクロック線の配線は、自動配置配線ツールを用
いて行なう。
等の順序回路のマクロセルを含むマクロセル群が登録さ
れたライブラリから所望の集積回路を構成するに必要な
マクロセルを読出して半導体チップの表面に相当する領
域に配置する。図１には、このときに配置された順序回
路のマクロセルＡ1 ，Ａ2 ，Ｂ1 〜Ｂ3 ，Ｃ1 ，Ｃ2を
半導体チップ１０に関して示す。この後、マクロセルを
配置した領域では、順序回路のマクロセルに関してクロ
ック線１６，１８ａ〜１８ｃの配線のみ行なう（クロッ
クドライバ１２やクロックバッファ１４，２０ａ〜２０
ｃは配置しない）。ステップ３０におけるマクロセルの
配置及びクロック線の配線は、自動配置配線ツールを用
いて行なう。
【００１２】次に、ステップ３２では、クロック線の配
線データをデータベースに取込む。そして、ステップ３
４に移り、取込んだ配線データに基づいてクロック線１
６，１８ａ〜１８ｃの幅（例えば図２に示すＷ1 ，Ｗ
2 ）や経路、クロックバッファ１４，２０ａ〜２０ｃの
接続位置等の配線パラメータを決定する。クロック線１
６及び１８ａ〜１８ｃは、それぞれ主幹及び枝線となる
ものである。
線データをデータベースに取込む。そして、ステップ３
４に移り、取込んだ配線データに基づいてクロック線１
６，１８ａ〜１８ｃの幅（例えば図２に示すＷ1 ，Ｗ
2 ）や経路、クロックバッファ１４，２０ａ〜２０ｃの
接続位置等の配線パラメータを決定する。クロック線１
６及び１８ａ〜１８ｃは、それぞれ主幹及び枝線となる
ものである。
【００１３】次に、ステップ３６では、ステップ３４で
決定した配線パラメータに従ってクロック線１６，１８
ａ〜１８ｃの再配線とクロックドライバ１２及びクロッ
クバッファ１４，２０ａ〜２０ｃの配置を行なう。
決定した配線パラメータに従ってクロック線１６，１８
ａ〜１８ｃの再配線とクロックドライバ１２及びクロッ
クバッファ１４，２０ａ〜２０ｃの配置を行なう。
【００１４】この後、ステップ３８では、マクロセルの
再配置とマクロセル間のクロック配線以外の配線を行な
う。マクロセルの再配置は、クロック線の配線結果やク
ロックバッファ等の配置結果を考慮して行なわれるもの
で、場合によっては省略してもよい。
再配置とマクロセル間のクロック配線以外の配線を行な
う。マクロセルの再配置は、クロック線の配線結果やク
ロックバッファ等の配置結果を考慮して行なわれるもの
で、場合によっては省略してもよい。
【００１５】上記した一連の処理によれば、図１，２に
示したようなクロック配線を得ることができる。順序回
路のマクロセルの集中個所Ｑにあっては、クロック線や
クロックバッファの数を多くしたり、クロック配線幅を
大きくしたりすることにより最適の配線設計が可能とな
る。
示したようなクロック配線を得ることができる。順序回
路のマクロセルの集中個所Ｑにあっては、クロック線や
クロックバッファの数を多くしたり、クロック配線幅を
大きくしたりすることにより最適の配線設計が可能とな
る。
【００１６】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能である。例
えば、この発明は、ゲートアレイ方式に限らず、標準セ
ル方式にも適用可能である。
るものではなく、種々の改変形態で実施可能である。例
えば、この発明は、ゲートアレイ方式に限らず、標準セ
ル方式にも適用可能である。
【００１７】
【発明の効果】以上のように、この発明によれば、クロ
ック線の配線データに基づいて配線パラメータを決定し
てクロック線の再配線及びクロックバッファの配置を行
なうようにしたので、順序回路セルの配置状況に適した
配線設計が可能となり、配線幅の不足、クロック線やク
ロックバッファの無駄、クロックスキュー等の不都合を
解消できる効果が得られるものである。
ック線の配線データに基づいて配線パラメータを決定し
てクロック線の再配線及びクロックバッファの配置を行
なうようにしたので、順序回路セルの配置状況に適した
配線設計が可能となり、配線幅の不足、クロック線やク
ロックバッファの無駄、クロックスキュー等の不都合を
解消できる効果が得られるものである。
【図１】 この発明に係るクロック配線状況を示す平面
図である。
図である。
【図２】 図１の一部を拡大して示す平面図である。
【図３】 配置配線処理の一例を示すフローチャートで
ある。
ある。
【図４】 従来のクロック配線状況を示す平面図であ
る。
る。
１０：半導体チップ、１２：クロックドライバ、１４，
２０ａ〜２０ｃ：クロックバッファ、１６，１８ａ〜１
８ｃ：クロック線、Ａ1 ，Ａ2 ，Ｂ1 〜Ｂ3 ，Ｃ1 ，Ｃ
2 ：順序回路のマクロセル。
２０ａ〜２０ｃ：クロックバッファ、１６，１８ａ〜１
８ｃ：クロック線、Ａ1 ，Ａ2 ，Ｂ1 〜Ｂ3 ，Ｃ1 ，Ｃ
2 ：順序回路のマクロセル。
Claims (1)
- 【請求項１】順序回路セルを含む回路セル群が登録され
たライブラリから所望の集積回路を構成するに必要な回
路セルを読出して半導体チップの表面に相当する領域に
配置するステップと、 前記領域に配置された回路セルに関してクロック線の配
線を行なうステップと、 前記クロック線の配線データに基づいてクロック線及び
クロックバッファに関する配線パラメータを決定するス
テップと、 このステップで決定された配線パラメータに従ってクロ
ック線の再配線及びクロックバッファの配置を行なうス
テップとを含む集積回路のクロック配線設計法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35019595A JP3498462B2 (ja) | 1995-12-22 | 1995-12-22 | 集積回路のクロック配線設計法 |
| US08/753,252 US5923570A (en) | 1995-12-22 | 1996-11-21 | Clock wiring design method for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35019595A JP3498462B2 (ja) | 1995-12-22 | 1995-12-22 | 集積回路のクロック配線設計法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181187A true JPH09181187A (ja) | 1997-07-11 |
| JP3498462B2 JP3498462B2 (ja) | 2004-02-16 |
Family
ID=18408866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35019595A Expired - Fee Related JP3498462B2 (ja) | 1995-12-22 | 1995-12-22 | 集積回路のクロック配線設計法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5923570A (ja) |
| JP (1) | JP3498462B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990063476A (ko) * | 1997-12-26 | 1999-07-26 | 가나이 쓰토무 | 반도체 집적 회로 장치 |
| US6378080B1 (en) | 1999-01-07 | 2002-04-23 | Nec Corporation | Clock distribution circuit |
| JP2009020478A (ja) * | 2007-07-11 | 2009-01-29 | United Memories Inc | 低スキュークロック分布ツリー |
| CN118153512A (zh) * | 2024-03-12 | 2024-06-07 | 苏州异格技术有限公司 | 芯片时钟域布线资源的生成方法、布线方法、装置及设备 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4229998B2 (ja) * | 1998-01-19 | 2009-02-25 | 株式会社ルネサステクノロジ | 半導体装置および半導体装置の製造方法 |
| TW473983B (en) * | 1999-07-28 | 2002-01-21 | Rohm Co Ltd | Semiconductor integrated circuit device |
| JP2001125937A (ja) * | 1999-10-25 | 2001-05-11 | Fujitsu Ltd | 半導体集積回路装置のレイアウト設計システム、半導体集積回路装置のレイアウト設計方法、およびそのシステムにおける各手段をもしくはその方法における各工程をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| US6408426B1 (en) * | 2000-02-19 | 2002-06-18 | Hewlett-Packard Company | Method for determining locations of interconnect repeater farms during physical design of integrated circuits |
| US6594807B1 (en) * | 2001-03-06 | 2003-07-15 | Lsi Logic Corporation | Method for minimizing clock skew for an integrated circuit |
| US20080256380A1 (en) * | 2007-04-16 | 2008-10-16 | Masanori Tsutsumi | Semiconductor integrated circuit and layout method for the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695078B2 (ja) * | 1991-06-10 | 1997-12-24 | 株式会社東芝 | データ処理装置クロック信号の分配方法 |
| US5339253A (en) * | 1991-06-14 | 1994-08-16 | International Business Machines Corporation | Method and apparatus for making a skew-controlled signal distribution network |
| US5774371A (en) * | 1994-08-03 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and layout designing method for the same |
| US5638291A (en) * | 1994-10-14 | 1997-06-10 | Vlsi Technology, Inc. | Method and apparatus for making integrated circuits by inserting buffers into a netlist to control clock skew |
| US5754826A (en) * | 1995-08-04 | 1998-05-19 | Synopsys, Inc. | CAD and simulation system for targeting IC designs to multiple fabrication processes |
-
1995
- 1995-12-22 JP JP35019595A patent/JP3498462B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-21 US US08/753,252 patent/US5923570A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990063476A (ko) * | 1997-12-26 | 1999-07-26 | 가나이 쓰토무 | 반도체 집적 회로 장치 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5923570A (en) | 1999-07-13 |
| JP3498462B2 (ja) | 2004-02-16 |
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